CN1841565A - 移位寄存器电路及具备它的图像显示装置 - Google Patents

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Abstract

提供可防止泄漏电流导致的误动作的移位寄存器电路以及搭载它的显示装置。在移位寄存器电路的输出级，具有在输出端子OUT－第1时钟端子A间连接的晶体管T1和在输出端子OUT－地GND间连接的晶体管T2。晶体管T1的栅极(结点N1)－地GND间连接有串联连接的晶体管T4、T7。晶体管T4、T7间的结点N3经由晶体管T8与电源VDM连接。由于晶体管T8的栅极与结点N1连接，若晶体管T4、T7截止，结点N1的电平上升，则晶体管T8导通，对结点N3施加规定的电压。

Description

移位寄存器电路及具备它的图像显示装置
技术领域
本发明涉及移位寄存器电路，具体地说，涉及例如图像显示装置的扫描线驱动电路等中使用的仅由同一导电型的场效应晶体管构成的移位寄存器电路。
背景技术
液晶显示装置等的图像显示装置(以下称为「显示装置」)中，对多个像素矩阵状排列的显示面板的像素行(像素线)逐行设置栅极线(扫描线)，通过在显示信号的1水平周期以一个循环的周期依次选择驱动该栅极线，进行显示图像的更新。这样，用于依次选择并驱动像素线即栅极线的栅极线驱动电路(扫描线驱动电路)可采用在显示信号的1帧周期进行一个循环的移位动作的移位寄存器。
栅极线驱动电路使用的移位寄存器为了减少显示装置的制造过程中的工序数，希望仅仅采用同一导电型的场效应晶体管构成。因而，提出了各种仅仅由N型或P型场效应晶体管构成的移位寄存器及搭载它的显示装置(例如专利文献1～4)。场效果晶体管采用MOS(MetalOxide Semiconductor)晶体管或薄膜晶体管(TFT：Thin FilmTransistor)等。
[专利文献1]美国专利5222082号公报
[专利文献2]特开2002-313093号公报
[专利文献3]特开2002-197885号公报
[专利文献4]特开2004-103226号公报
发明内容
传统的移位寄存器中，存在由输出级的晶体管的栅电极连接的结点(具体地说是专利文献1的图2中的结点P1及P2)的泄漏电流引起的问题。
例如，若移位寄存器的输出端子和规定其输出信号的时钟端子之间连接的晶体管的栅电极结点(P1)产生泄漏电流，则输出端子放电时的该晶体管的阻抗变大，该放电所需时间变长。因此，输出信号的下降时间变长，无法追随输入上述时钟端子的时钟信号。结果，若显示装置的栅极线驱动电路中的输出信号的下降时间变长，则有无法同时驱动多个栅极线进行正常显示的问题(详细情况将后述)。
另外，若移位寄存器的输出端子和基准电压端子之间连接的晶体管的栅极电极结点(P2)产生泄漏电流，则该晶体管的ON状态(导通状态)中的阻抗变大。即，由于移位寄存器的输出阻抗阻抗变大，输出端子的电位可能变得不稳定。从而，显示装置的栅极线驱动电路的输出信号变得不稳定时，也有无法进行正常显示的问题(详细情况也将后述)。
另外，专利文献2的移位寄存器中，设有与在输出端子和电源之间连接的NMOS晶体管(专利文献2的晶体管T2)的栅电极结点(n2)连接并固定该结点的电位的反相防止电路(晶体管T7、T8)。上述NMOS晶体管在输出线为低电平期间必须保持OFF状态(截止状态)。反相防止电路用于防止在该输出线为低电平期间，上述NMOS晶体管因输出线的电平变动导致不必要导通，解决不同于上述问题的课题。
本发明鉴于解决上述的问题而提出，目的是提供可防止泄漏电流引起的误动作的移位寄存器电路及搭载它的显示装置。
本发明的第1方面的移位寄存器电路，包括：输入端子及输出端子；分别输入相位互异的第1及第2时钟信号的第1及第2时钟端子；分别被供给第1、第2及第3电压的第1、第2及第3电压端子；上述输出端子和上述第1时钟端子之间连接的第1晶体管；上述输出端子和上述第1电压端子之间连接的第2晶体管；上述第1晶体管的控制电极连接的第1结点；上述第2晶体管的控制电极连接的第2结点；驱动部，与上述第2时钟信号同步向上述第1结点供给上述第1电压的同时，向上述第2结点供给上述第3电压，且根据上述输入端子的输入信号，向上述第1结点供给上述第2电压的同时，向上述第2结点供给上述第1电压。其中，上述驱动部包含用于向上述第1结点供给上述第1电压的晶体管，即一个主电极与上述第1结点连接，同时控制电极与上述第2结点连接的第3晶体管，且构成为在该第3晶体管成为截止状态的期间内，向该第3晶体管的另一个主电极即第3结点施加不同于上述第1电压的规定电压。
本发明的第2方面的移位寄存器电路，包括：输入端子及输出端子；分别输入相位互异的第1及第2时钟信号的第1及第2时钟端子；分别被供给第1、第2及第3电压的第1、第2及第3电压端子；上述输出端子和上述第1时钟端子之间连接的第1晶体管；上述输出端子和上述第1电压端子之间连接的第2晶体管；上述第1晶体管的控制电极连接的第1结点；上述第2晶体管的控制电极连接的第2结点；驱动部，与上述第2时钟信号同步向上述第1结点供给上述第1电压的同时，向上述第2结点供给上述第3电压，且根据上述输入端子的输入信号，向上述第1结点供给上述第2电压的同时，向上述第2结点供给上述第1电压。其中，上述驱动部包括在上述第2结点和上述第1电压端子之间串联连接，控制电极共同与上述输入端子连接的第3、第4晶体管，且构成为在该第3、第4晶体管成为截止状态的期间内，在该第3、第4晶体管间的连接结点即第3结点施加不同于上述第1电压的规定电压。
本发明的第3方面的移位寄存器电路，包括：输入端子及输出端子；分别输入相位互异的第1及第2时钟信号的第1及第2时钟端子；分别被供给第1、第2及第3电压的第1、第2及第3电压端子；上述输出端子和上述第1时钟端子之间连接的第1晶体管；上述输出端子和上述第1电压端子之间连接的第2晶体管；上述第1晶体管的控制电极连接的第1结点；上述第2晶体管的控制电极连接的第2结点；驱动部，与上述第2时钟信号同步向上述第1结点供给上述第1电压的同时，向上述第2结点供给上述第3电压，且根据上述输入端子的输入信号，向上述第1结点供给上述第2电压的同时，向上述第2结点供给上述第1电压。其中，上述驱动部包括，在上述第2晶体管成为导通状态的期间内，与上述第1时钟信号同步，将上述第2结点充电到维持上述第2晶体管的导通状态的电平的补偿电路。
[发明的效果]
根据本发明的第1方面的移位寄存器电路，可抑制移位寄存器电路的第1结点中的泄漏电流，抑制第1结点充电时的电压电平降低。结果。输出端子的激活状态中的输出信号成为可靠地追随第1时钟信号，动作可靠性提高。例如，以移位寄存器电路作为扫描线驱动装置搭载的显示装置中，可防止误动作，进行正常的显示。
根据本发明的第2方面的移位寄存器电路，可抑制第2结点中的泄漏电流，抑制第2结点充电时的电压电平降低。从而，防止输出端子的非激活状态中的第2晶体管的阻抗即移位寄存器电路的输出阻抗的上升，动作可靠性提高。例如，以移位寄存器电路作为扫描线驱动装置搭载的显示装置中，可防止误动作，进行正常的显示。
根据本发明的第3方面的移位寄存器电路，第2晶体管成为导通状态的输出端子的非激活状态中，即使在充电的第2结点产生泄漏电流也可对其补偿。从而，防止输出端子的非激活状态中的第2晶体管的阻抗即移位寄存器电路的输出阻抗的上升，动作可靠性提高。例如，以移位寄存器电路作为扫描线驱动装置搭载的显示装置中，可防止误动作，进行正常的显示。
附图说明
[图1]表示本发明(的实施例)的显示装置的构成的概略方框图。
[图2]表示实施例1的显示装置的栅极线驱动电路的构成的方框图。
[图3]表示实施例1的单位移位寄存器电路的构成的电路图。
[图4]说明实施例1的单位移位寄存器电路的动作的定时图。
[图5]说明实施例1的显示装置的栅极线驱动电路的动作的定时图。
[图6]实施例1的效果的说明图。
[图7]实施例1中与第3电源端子连接的电源电路的一例的示意图。
[图8]实施例1中与第3电源端子连接的电源电路的一例的示意图。
[图9]表示实施例2的单位移位寄存器电路的构成的电路图。
[图10]表示实施例3的单位移位寄存器电路的构成的电路图。
[图11]表示实施例4的单位移位寄存器电路的构成的电路图。
[图12]表示实施例5的单位移位寄存器电路的构成的电路图。
[图13]表示实施例6的显示装置的栅极线驱动电路的构成的方框图。
[图14]说明实施例6的显示装置的栅极线驱动电路的动作的定时图。
[图15]表示实施例6的单位移位寄存器电路的构成的电路图。
[图16]表示实施例7的单位移位寄存器电路的构成的电路图。
[图17]表示实施例8的单位移位寄存器电路的构成的电路图。
[图18]实施例8中与第7电源端子连接的电源电路的一例的示意图。
[图19]实施例8中与第7电源端子连接的电源电路的一例的示意图。
[图20]说明实施例9的单位移位寄存器电路的构成的电路图。
[图21]说明实施例10的单位移位寄存器电路的构成的电路图。
[图22]说明实施例10的单位移位寄存器电路的动作的定时图。
[图23]实施例10的变形例的单位移位寄存器电路的电路图。
[图24]表示实施例11的单位移位寄存器电路的构成的电路图。
[图25]表示实施例12的单位移位寄存器电路的构成的电路图。
[图26]表示实施例13的单位移位寄存器电路的构成的电路图。
[图27]表示实施例14的单位移位寄存器电路的构成的电路图。
[图28]表示实施例15的单位移位寄存器电路的构成的电路图。
[图29]表示实施例16的单位移位寄存器电路的构成的电路图。
[图30]表示实施例17的单位移位寄存器电路的构成的电路图。
[图31]表示实施例18的单位移位寄存器电路的构成的电路图。
[符号的说明]
30  栅极线驱动电路，SR  单位移位寄存器电路，GL  栅极线，T1～T21  晶体管，N1～N7  结点，A  第1时钟端子，B  第2时钟端子，IN  输入端子，OUT  输出端子，GND  地，VDD、VDM  电源，s1～s8电源端子，CB  电容元件。
具体实施方式
以下，参照图面说明本发明的实施例。另外，为了避免说明重复冗长，各图中具有同一或相当的功能的要素附上同一符号。
实施例1
图1是本发明(的实施例1)的显示装置的构成的概略方框图，作为显示装置的代表例，表示了液晶显示装置10的全体构成。
液晶显示装置10具备液晶阵列部20、栅极线驱动电路(扫描线驱动电路)30、源极驱动器40。从后面的说明可明白本发明的实施例的移位寄存器搭载在栅极线驱动电路30上。
液晶阵列部20包含矩阵状配设的多个像素25。像素的各行(以下也称为「像素线」)分别配置栅极线GL1、GL2…(总称「栅极线GL」)，另外，像素的各列(以下也称为「像素列」)分别配置数据线DL1、DL2…(总称「数据线DL」)。图1代表地显示了第1行的第1列及第2列的像素25以及与之对应的栅极线GL1及数据线DL1、DL2。
各像素25具有，对应的数据线DL和像素结点Np之间设置的像素开关元件26、像素结点Np及共通电极结点NC之间并联的电容27、以及液晶显示元件28。根据像素结点Np及共通电极结点NC之间的电压差，液晶显示元件28中的液晶的定向性变化，对此响应，液晶显示元件28的显示亮度变化。从而，根据经由数据线DL及像素开关元件26传达到像素结点Np的显示电压，可控制各像素25的亮度。即，通过在像素结点Np和共通电极结点NC之间施加最大亮度对应的电压差和最小亮度对应的电压差之间的中间电压差，可获得中间的亮度。从而，通过阶段地设定上述显示电压，可获得有层次的亮度。
栅极线驱动电路30根据规定的扫描周期，顺序地选择驱动栅极线GL。像素开关元件26的栅电极分别与对应的栅极线GL连接。选择特定的栅极线GL期间，与之连接的各像素25中，像素开关元件26成为导通状态，与像素结点Np对应的数据线DL连接。传达到像素结点Np的显示电压由电容27保持。一般地说，像素开关元件26由与液晶显示元件28在同一绝缘体基板(玻璃基板、树脂基板等)上形成的TFT构成。
源极驱动器40将由N比特的数字信号即显示信号SIG阶段地设定的显示电压向数据线DL输出。这里作为一例，显示信号SIG是6比特的信号，由显示信号比特D0～D5构成。若根据6比特的显示信号SIG，则各像素25中可进行26＝64阶的灰度显示。而且，若由R(红)、G(绿)及B(蓝)的3个像素形成1个彩色显示单位，则可进行约26万色的彩色显示。
另外，如图1所示，源极驱动器40由移位寄存器50、数据锁存电路52，54、灰度电压生成电路60、解码电路70以及模拟放大器80构成。
显示信号SIG中，串行生成各像素25的显示亮度对应的显示信号比特D0～D5。即，各定时中的显示信号比特D0～D5表示液晶阵列部20中任一个像素25中的显示亮度。
移位寄存器50在与切换显示信号SIG的设定的周期同步的定时，向数据锁存电路52指示进行显示信号位D0～D5的获取。数据锁存电路52顺序获取串行生成的显示信号SIG，保持一个像素线量的显示信号SIG。
输入数据锁存电路54的锁存信号LT在从数据锁存电路52获取一个像素线量的显示信号SIG的定时激活。数据锁存电路54对此响应，获取此时数据锁存电路52保持的一个像素线量的显示信号SIG。
灰度电压生成电路60由在高电压VDH及低电压VDL之间串联连接的63个分压电阻构成，分别生成64阶的灰度电压V1～V64。
解码电路70对数据锁存电路54保持的显示信号SIG解码，根据该解码结果，从灰度电压V1～V64中选择输出向各解码输出结点Nd1、Nd2…(总称「解码输出结点Nd」)输出的电压。
结果，解码输出结点Nd中，同时(并行)输出数据锁存电路54保持的一个像素线量的显示信号SIG对应的显示电压(灰度电压V1～V64中的一个)。另外，图1中代表地显示了第1列及第2列的数据线DL1、DL2对应的解码输出结点Nd1、Nd2。
模拟放大器80将从解码电路70向解码输出结点Nd1、Nd2…输出的各显示电压对应的模拟电压分别向数据线DL1、DL2…输出。
源极驱动器40根据规定的扫描周期，将一系列显示信号SIG对应的显示电压按照一个像素线量反复输出到数据线DL，栅极线驱动电路30通过与该扫描周期同步地顺序驱动栅极线GL1、GL2…，在液晶阵列部20形成基于显示信号SIG的图像的显示。
另外，图1例示了栅极线驱动电路30及源极驱动器40采用与液晶阵列部20一体地形成的液晶显示装置10的构成，但是栅极线驱动电路30及源极驱动器40也可以作为液晶阵列部20的外部电路设置。
以下，详细说明本发明的栅极线驱动电路30的构成。图2是本发明的实施例1的栅极线驱动电路30的构成示意图。该栅极线驱动电路30由级联连接的多个移位寄存器电路SR1、SR2、SR3、SR4…所构成的移位寄存器组成(为了方便说明，级联连接的移位寄存器电路SR1、SR2…都称为「单位移位寄存器电路」，它们总称为「单位移位寄存器电路SR 」)。各单位移位寄存器电路SR逐个像素线即栅极线GL地设置。
另外，图2所示时钟发生器31将相位互异的3相的时钟信号C1、C2、C3输入栅极线驱动电路30的单位移位寄存器电路SR，此时钟信号C1、C2、C3被控制为在与显示装置的扫描周期同步的定时按照顺序激活。
各单位移位寄存器电路SR具备输入端子IN、输出端子OUT、第1及第2时钟端子A、B。如图2，各单位移位寄存器电路SR的时钟端子A、B被供给时钟发生器31输出的时钟信号C1、C2、C3中的2个。另外，第1级的单位移位寄存器电路SR1的输入端子I N被输入称为启动脉冲的输入信号，第2级以下的单位移位寄存器电路SR的输入端子IN被输入该前级的输出端子OUT输出的输出信号。各单位移位寄存器电路SR的输出信号作为水平(或垂直)扫描脉冲向栅极线GL输出。
根据该构成的栅极线驱动电路30，各单位移位寄存器电路SR，与时钟信号C1、C2、C3同步地将从前级输入的输入信号(前级的输出信号)移位的同时向对应的栅极线GL以及自身的后级的单位移位寄存器电路SR输出(单位移位寄存器电路SR的动作的详细情况将后述)。结果，一系列单位移位寄存器电路SR在基于规定的扫描周期的定时使栅极线GL顺序激活，即起栅极线驱动单元的功能。
图3是本发明的实施例1的单位移位寄存器电路的构成电路图。另外，各单位移位寄存器电路SR的构成实质上相同，因此以下仅代表地说明一个单位移位寄存器电路SR的构成。另外，构成单位移位寄存器电路SR的晶体管都是同一导电型的场效应晶体管，本实施例中都采用N型TFT。
单位移位寄存器电路SR具备：输入端子IN；输出端子OUT；第1时钟端子A；第2时钟端子B；作为被供给第1电压的第1电压端子的基准电压端子；作为被供给规定的第2电压的第2电压端子的第1电源端子s1；以及，作为被供给规定的第3电压的第3电压端子的第2电源端子s2。本实施例中，为了便于说明，考虑以移位寄存器侧的电压作为基准，如图3，表示了基准电压端子与地GND(0V电平)连接，第1电源端子s1及第2电源端子s2都与电源VDD连接的示例(即本实施例中，第1电压是0V，第2及第3电压是电源VDD的电压)。但是，实际使用中以像素侧的电压为基准，例如图3的第1电源端子s1及第2电源端子s2被供给17V，基准电压端子被供给-12V等(即该实际使用的例中，第1电压是-12V，第2及第3电压是电源17V)。即，本实施例中说明了单位移位寄存器电路SR动作成令对应的栅极线GL的电压电平在选择时为电源VDD的电压，在非选择时为0V，但是实际使用中，动作成令对应的栅极线GL的电压电平在选择时为正电压(例如17V)，在非选择时为负压(例如-12V)。
该单位移位寄存器电路SR的输出级，由输出端子OUT和第1时钟端子A之间连接的晶体管T1(第1晶体管)及该输出端子OUT和地GND(基准电压端子)之间连接的晶体管T2(第2晶体管)构成。如图3，晶体管T1的栅极(控制电极)与结点N1(第1结点)连接，晶体管T2的栅极与结点N2(第2结点)连接。另外，结点N1和第1电源端子s1(电源VDD)之间，连接有晶体管T3；该结点N1和地GND之间，连接有串联连接的晶体管T4、T7。
该晶体管T4、T7是向结点N1供给基准电压(地GND的电压)用的晶体管。如图3，晶体管T4的一个主电极即漏极与结点N1连接，另一个主电极即源极与晶体管T7连接。晶体管T7在结点N3和地GND之间连接。晶体管T4、T7的栅极都与结点N2连接。这里，晶体管T4的源极的结点(这里是晶体管T4、T7间的连接结点)定义为结点N3。
另外，该单位移位寄存器电路SR具有第3电源端子s3，该第3电源端子s3和结点N3之间连接有晶体管T8。本实施例中，第3电源端子s3与规定的电源VDM连接，晶体管T8的栅极与结点N1连接。即，晶体管T8在结点N1的电压电平变高时导通，将第3电源端子s3的电压(电源VDM的输出电压)向结点N3施加。
在结点N2和第2电源端子s2(电源VDD)之间连接晶体管T5，在结点N2和地GND(基准电压端子)之间连接晶体管T6。另外，输入端子IN与晶体管T3、T6的栅极连接，第2时钟端子B与晶体管T5的栅极连接。以上，构成本实施例的单位移位寄存器电路SR。
另外，参照上述的专利文献1、2可明白，传统的单位移位寄存器电路在结点N1和基准电压端子(地GND)之间仅连接一个晶体管(例如参照专利文献1的图2所示晶体管19)。换言之，传统的单位移位寄存器电路的构成是从本申请图3所示电路去除晶体管T7、T8，将晶体管T4的源极(结点N3)与地GND直接连接。
本实施例中，晶体管T3～T8构成驱动该单位移位寄存器电路SR的驱动部。该驱动部动作，使得与输入第2时钟端子B的时钟信号同步，向结点N1供给基准电压端子(地GND)的电压，同时向结点N2供给第2电源端子s2(电源VDD)的电压，另外，根据输入端子IN的输入信号，向结点N1供给第1电源端子s1(电源VDD)的电压，同时向结点N2供给基准电压端子(地GND)的电压。以下，说明包含该驱动部的本实施例的单位移位寄存器电路SR的具体动作。
图4是说明实施例1的单位移位寄存器电路SR的通常动作的定时图。这里，说明时钟信号C1输入单位移位寄存器电路SR的第1时钟端子A，时钟信号C3输入第2时钟端子B的部件(例如图2中单位移位寄存器电路SR1、SR4等符合此情况)。以下，将电源VDD及电源VDM输出的电压电平(以下，简称「电平」)分别称为「VDD」(VDD＞0)，「VDM」(VDM＞0)进行说明。
如图4所示，在时刻t0，若时钟信号C3(第2时钟端子B)的电平从0V变成VDD，则晶体管T5成为ON(导通状态)。此时刻中输入端子IN是0V，因此晶体管T6为OFF(截止状态)，从而结点N2被充电而达到VDD-Vth的电平(Vth：晶体管的阈值电压)。与之伴随，晶体管T4、T7都成为导通，结点N1、N3成为0V。伴随结点N1成为0V，晶体管T1、T8截止。
这样，若驱动部向结点N1供给电源VDD的电压，向结点N2供给地GND的电压，则晶体管T1成为截止，晶体管T2成为导通的状态，从而栅极线GL成为低阻抗的非激活状态(非选择状态)。
然后在时刻t1若时钟信号C3返回0V，则晶体管T5成为截止，但是由于晶体管T6保持截止，因此结点N2的电平保持VDD-Vth。
在时刻t2，若输入信号输入输入端子IN，该输入端子IN的电平成为VDD，则晶体管T3，T6成为导通。从而，结点N2放电成为0V，晶体管T2、T4、T7截止。由于晶体管T3导通，因此这次结点N1被充电到VDD-Vth的电平。从而，晶体管T1导通(通常，由于VDD＞＞Vth，因此VDD-Vth＞Vth)。
这样，驱动部若向结点N1供给地GND的电压，向结点N2供给电源VDD的电压，则晶体管T1成为导通，晶体管T2成为截止状态。但是，此时刻中，由于时钟信号C1(第1时钟端子A)是0V，因此输出端子OUT不从0V变位。即，即使此时刻栅极线GL也是低阻抗的非激活状态。
本实施例中，此时晶体管T8也导通，向结点N3供给电源VDM的电压。假定电压电平VDM是晶体管T8在非饱和区域动作的程度的电平。该场合，结点N3的电平成为VDM(VDM是晶体管T8在饱和区域动作的电平的场合，结点N3成为VDD-2×Vth的电平)。
在时刻t3若输入端子IN返回0V，则晶体管T3、T6截止，但是由于晶体管T4、T7也截止，(若可忽视泄漏电流)结点N1的电平保持VDD-Vth。
在时刻t4，若第1时钟端子A的时钟信号C1从0V成为VDD，则通过晶体管T1的栅极·沟道间电容形成的电容耦合，结点N1的电平伴随时钟信号C1的上升而上升，升压到2×VDD-Vth的电平。此时钟信号C1的上升过程，晶体管T1的栅极·源极间电压是VDD-Vth，该晶体管T1是低阻抗。从而，输出端子OUT在大致时钟信号C1的上升的同时被充电。即，追随时钟信号C1的上升，输出端子OUT的输出信号上升，栅极线GL成为被激活的选择状态。另外，由于此时的晶体管T1的栅极·源极间电压满足使该晶体管T1在非饱和区域动作的条件，因此晶体管T1中，产生阈值电压(Vth)量的电压降，输出端子OUT成为与时钟信号C1同电平(VDD)。
结点N1直到(若可忽视泄漏电流)时钟信号C1的电平返回0V的时刻t5，保持2×VDD-Vth的电平。从而，即使是时钟信号C1的电平下降的过程，晶体管T1也是低阻抗，输出端子OUT的电平追随时钟信号C1的下降而成为0V。此时结点N1的电平从2×VDD-Vth仅下降VDD，成为VDD-Vth。从而，晶体管T1维持导通，栅极线GL成为低阻抗的非激活状态。
时刻t6以后，反复上述的动作。但是，由于栅极线驱动电路30在1帧周期中以一个循环的周期进行使栅极线GL逐个顺序激活的动作是必要的，因而一个单位移位寄存器电路SR在1帧周期仅被输入一次输入信号。以上的说明是向输入端子IN输入输入信号时的动作，但即使是未输入输入信号期间，时钟信号C1、C2也以一定周期分别持续输入第1时钟端子A及第2时钟端子B。因此，结点N2在每次通过时钟信号C3使晶体管T5导通时反复充电，保持VDD-Vth，从而结点N1保持0V。即，未输入输入信号期间，输出级的晶体管T1保持截止，晶体管T2保持导通的状态，对应的栅极线GL维持低阻抗的非激活状态。
总结以上说明的动作，单位移位寄存器电路SR中，信号未输入输入端子IN期间，结点N2保持在VDD-Vth的电平，从而输出端子OUT(栅极线GL)维持低阻抗的0V。信号若输入输入端子IN，则结点N2成为0V，同时结点N1充电到VDD-Vth。然后，时钟信号C1若输入第1时钟端子A，则结点N1升压到2×VDD-Vth，输出端子OUT成为VDD，栅极线GL被激活(因此结点N1也称为「升压结点」)。然后，时钟信号C 3若输入第2时钟端子B，则结点N2再次复位成VDD-Vth，结点N1也复位成0V返回原来的状态(因而结点N2也称为「复位结点」)。
若将这样动作的多个单位移位寄存器电路SR如图2级联连接，构成栅极线驱动电路30，则如图5所示定时图，输入第1级的单位移位寄存器电路SR1的输入端子IN的输入信号在与时钟信号C1、C2、C3同步的定时移位，同时按照顺序传达到单位移位寄存器电路SR2、SR3…。从而，栅极线驱动电路30可以以规定的扫描周期顺序驱动栅极线GL1、GL2、GL3…。
另外，图4实线所示的电压波形没有结点N1的泄漏电流，显示为理想情况的波形。结点N1的泄漏电流产生时，结点N1及输出端子OUT的电压波形成为图4的虚线所示。即，在晶体管T3成为截止时刻t3以后，结点N1的电平随着时间降低。因此，在时钟信号C1的电平下降的时刻t5中，晶体管T1的阻抗变高，输出端子OUT的下降不追随时钟信号C1的下降。即，输出端子OUT的电平从VDD迁移到0V时花费时间，输出信号即栅极线GL的驱动信号的下降时间变长。
如图4的最下段所示，在时刻t6次级的单位移位寄存器电路SR的输出端子OUT被激活。从而，输出信号的下降时间若变长，则邻接的多个栅极线GL同时被选择，不能进行正常显示。如上所述，传统的单位移位寄存器电路在结点N1和地GND之间仅连接一个晶体管，若在该晶体管产生泄漏电流，则引起该问题。
相对地，本实施例中，如图3，在结点N1和地GND之间串联连接晶体管T4和晶体管T7，且在两者间的结点N3连接与电源VDM连接的晶体管T8。由于晶体管T4、T7的栅极都与结点N2连接，因此晶体管T4、T7在同一定时进行导通/截止切换。另外，由于晶体管T8的栅极与结点N1连接，因此结点N1的电平高时(即晶体管T4、T7截止时)成为导通。
从而，如上说明，在图4的时刻t2，若晶体管T4、T7截止的同时结点N1的电平成为VDD-Vth，则晶体管T8导通，结点N 3的电平成为VDM。着眼于此时的晶体管T4，由于其栅极(结点N2)是0V，漏极(结点N1)是VDD-Vth，源极(结点N3)是VDM(＞0V)，因此，该晶体管T4的栅极对源极成负偏置(以下，该状态称为「负偏置状态」)。该晶体管T4的负偏置状态持续到结点N1复位成0V的时刻(到图4的时刻t6为止)。结果，晶体管T4在结点N1被充电期间(时刻t2～t6)，成为负偏置状态。
图6是表示一般的N型晶体管的栅极·源极间电压(VGS)和漏极·源极间电流(IDS)的关系的曲线图。图6中，纵轴(IDS)用对数刻度表示。虽然N型晶体管在VGS＝0时为截止状态，但是从图6可明白，VGS＝0时产生泄漏电流IOFF1。特别地，显示装置中采用的非晶质型TFT中的VGS＝0时的泄漏电流IOFF1比较大，其受图像显示用背光的影响，有比通常增大一位以上的倾向。
传统的单位移位寄存器电路的场合，由于结点N1和地GND之间连接的唯一晶体管的源极是地GND的电平，因此截止状态的栅极·源极间电压为0V。从而，传统的单位移位寄存器电路中，该晶体管中产生的泄漏电流IOFF1导致上述的问题。
相对地，本实施例的单位移位寄存器电路SR的晶体管T4在截止状态期间成为负偏置状态(VGS＜0)。N型晶体管中若VGS＜0；则如图6所示，此时的泄漏电流IOFF2成为VGS＝0时的泄漏电流IOFF1的1/1000左右。
从而，根据本实施例的单位移位寄存器电路SR，由于晶体管T4的泄漏电流(即结点N1的泄漏电流)降低，抑制充电时的结点N1的电平的降低。从而，可避免输出端子OUT不追随时钟信号C1的电平的迁移的问题。另外，输出端子OUT的输出信号的下降时间(栅极线GL的放电时间)比传统的栅极线驱动电路短，因此栅极线GL的驱动动作中的定时余裕可以取得较大，提高动作可靠性。从而，若在显示装置搭载由该单位移位寄存器电路SR构成的栅极线驱动电路，则可防止误动作，进行正常显示。
另外，图3中表示了电源VDM与第3电源端子s3连接的构成，但是也可将第3电源端子s3连接到与第1电源端子s1相同的电源VDD。该场合，有减少必要的电源的数目的优点。但是，由于TFT的种类不同，存在表现出图6的虚线所示的IDS-VGS特性的情况，因此若令第3电源端子s3的电平为约VDD左右的高电平，则晶体管T4的泄漏电流的降低效果也可能减小，必须注意。
另外，作为与第3电源端子s3连接的电源VDM，也可采用将使电源VDD的输出降压的电平作为电压VDM输出的电源电路。图7及图8表示了该例。
图7是将电源VDD的输出电压通过与二极管连接的晶体管n个串联连接而成的晶体管群DT1和电容元件CA分压来生成电压VDM的电源电路。将与电源VDD连接的晶体管群DT1和与地GND连接的电容元件CA的连接结点作为电压VDM的输出端子。
晶体管群DT1的各个晶体管中产生阈值电压Vth的电压降，因此VDM的输出端子中获得VDM＝VDD-n×Vth。电容元件CA起对瞬时的负载电流稳定VDM的电平的功能。另外，图3的电路构成中，直流电流几乎不流向电源VDM，因此，可从该图7的电路向构成栅极线驱动电路30的所有单位移位寄存器电路供给电压VDM。
另外，图8是将电源VDD的输出电压降压而生成电压VDM的电源电路的其他例。在电源VDD和地GND之间，由与二极管连接的3个晶体管串联连接而成的晶体管群DT2和高电阻元件R1串联连接。高电阻元件R1和晶体管群DT2的连接结点N10与晶体管TR1的栅极连接。该晶体管TR1的漏极与电源VDD连接，源极经由电容元件CA与地GND连接。将晶体管TR1和电容元件CA的连接结点作为电压VDM的输出端子。
图8中，由于结点N10的电压成为大约3×Vth，因此电压VDM的输出端子之后还输出下降了输出晶体管TR1的阈值电压量的VDM＝2×Vth。从该式可明白，电压VDM不依赖于电源VDD的电平变动。从而，可得到生成更稳定的电压VDM的效果。另外，即使该电路中，也与图7的电路同样，可向构成栅极线驱动电路30的所有单位移位寄存器电路SR供给电压VDM。
另外，本实施例中说明了第1电源端子s1及第2电源端子s2与相同电源VDD连接的构成，但是本发明的应用不限于该构成，也可以将它们与互异的电源连接。即，第2电源端子s2连接的电源，若是输出使晶体管T2、T4、T7可导通的电压的电源，则也可没有电源VDD。另外，该情况在以下的实施例也同样。
实施例2
图9是实施例2的单位移位寄存器电路SR的构成电路图。实施例1中，将向结点N3施加电压VDM用的晶体管T8的栅极与结点N1连接，而实施例2中将其与输出端子OUT连接。即，晶体管T8在输出端子OUT的电平成为VDD时导通。
从而本实施例中，仅在图4的定时图中的时刻t4～t5之间，经由晶体管T8向结点N3施加VDM。但是，由于时刻t5～t6之间结点N3浮置，因此该期间也维持VDM的电平。即本实施例中，在时刻t4～t6之间，晶体管T4成为负偏置状态，抑制结点N1的泄漏电流。
应防止结点N1的泄漏电流的期间，是在结点N1被充电的状态下从晶体管T3成为截止的时刻t4到第1时钟端子A的时钟信号C1下降的时刻t5为止的期间，但是，具体地说是在结点N1的电平上升到2×VDD-Vth为止的时刻t4～t5间容易产生该泄漏电流。从而，如本实施例，采用仅在时刻t4～t6间使晶体管T4成为负偏置状态的构成，也可获得与实施例1大致同程度的抑制结点N1的泄漏电流的效果。
而且本实施例中，由于与实施例1相比与结点N1连接的晶体管的数目少，该结点N1的寄生电容降低。从而，可获得更有效地形成第1时钟端子A的时钟信号导致的结点N1的升压的效果。
另外，本实施例中，作为电压电平VDM的生成手段也可采用图7或图8所示的电路。
实施例3
图10是实施例3的单位移位寄存器电路SR的构成电路图。本实施例中，晶体管T1的栅极和结点N1的连接经由晶体管T9形成。晶体管T9的栅极与第4电源端子s4连接。本实施例中，第4电源端子s4与第1电源端子s1及第2电源端子s2同样，与电源VDD连接。这里，晶体管T1的栅极和晶体管T9的连接结点定义为结点N4。
本实施例的单位移位寄存器电路SR中，若向输入端子IN输入输入信号，则结点N1和结点N4都被充电到VDD-Vth的电平。然后，输入第1时钟端子A的时钟信号C1若从0V迁移到VDD，则结点N4通过晶体管T1的栅极·沟道间电容形成的电容耦合升压到2×VDD-Vth。但是，结点N1设定成由晶体管T9的源极跟随动作确定的电压电平。图10中，由于晶体管T9的栅极电压电平是VDD，结点N1不从VDD-Vth变化。
即本实施例中，在图3的定时图的时刻t4～t5期间，结点N4升压到2×VDD-Vth，但是结点N1保持VDD-Vth。从而，时刻t4～t5期间的晶体管T4的漏极·源极间电压与实施例1相比变得较小，可获得该期间中的晶体管T4的泄漏电流更小的效果。
另外，本实施例中，为了避免电源个数的增加，将晶体管T9的栅极即第4电源端子s4与第1电源端子s1及第2电源端子s2同样连接到电源VDD，但是本发明不限于该构成。作为与第4电源端子s4连接的电源，只要可通过晶体管T9的源极跟随动作将结点N1的电平设定成结点N3的电平(VDM)附近的值，也可以是其他电源，该场合也可获得上述同样的效果。
实施例4
图11是实施例4的单位移位寄存器电路SR的构成电路图。本实施例是实施例2和实施例3的组合。即，晶体管T8的栅极与输出端子OUT连接，且在晶体管T1的栅极和结点N1之间，设置栅极与第4电源端子s4连接的晶体管T9。另外，本实施例中，第4电源端子s4也与电源VDD连接。
实施例3中，如图10，结点N1连接有4个晶体管，因此该结点N1的寄生电容可能增加。但是本实施例中，通过实施例2的应用，晶体管T8不与结点N1连接，因此抑制了该问题。另外，与实施例3同样，即使结点N4升压到2×VDD-Vth时，结点N1也维持VDD-Vth，因此此时的晶体管T4的漏极·源极间电压变小，获得可抑制泄漏电流的效果。
实施例5
图12是实施例5的单位移位寄存器电路SR的构成电路图。该单位移位寄存器电路SR的构成与实施例4(图11)大致相同，不同点在于晶体管T8连接的第3电源端子s3与第1电源端子s1及第4电源端子s4同样连接到电源VDD。
晶体管T9的栅极连接的第4电源端子s4与电源VDD连接，因而与实施例4同样，即使结点N4升压到2×VDD-Vth时，结点N1也维持VDD-Vth。另外，由于第3电源端子s3与电源VDD连接，因此此时的结点N3的电平也成为VDD-Vth。即，晶体管T4的漏极·源极间电压大致成为0V，泄漏电流不流向该晶体管T4的漏极·源极间。结果，获得可抑制结点N4即晶体管T1的栅极电压电平的降低的效果。
另外，本实施例中，避免电源个数的增加，第3电源端子s3及第4电源端子s4都与电源VDD连接，但只要可将结点N1的电平设定成与结点N3的电平大致相同的值，则也可以是其他电源。
实施例6
以上的说明中，如图2，说明了用3相的时钟信号C1、C2、C3使栅极线驱动电路30的移位寄存器电路SR动作的构成，但是也可使用2相时钟信号使其动作。图13是该场合中的栅极线驱动电路30的构成示意图。
该场合，栅极线驱动电路30也由级联连接的多个单位移位寄存器电路SR构成。但是，时钟发生器31输出相互反相的2相时钟即时钟信号C11、C12。在各个单位移位寄存器电路SR的第1时钟端子A中，以邻接单位移位寄存器电路SR间输入相互反相的时钟信号的方式输入时钟信号C11、C12之一。另外，其次级的单位移位寄存器电路SR的输出信号输入各单位移位寄存器电路SR的第2时钟端子B。
图14是用2相时钟信号C11、C12使栅极线驱动电路30动作时的定时图。输入第1级的单位移位寄存器电路SR1的输入端子IN的输入信号在与时钟信号C11、C12同步的定时移位的同时，按照顺序传达到单位移位寄存器电路SR2、SR3…。从而，栅极线驱动电路30可以以规定的扫描周期顺序驱动栅极线GL1、GL2、GL3…。
但是，图13的构成中，输入各单位移位寄存器电路SR的第2时钟端子B的时钟信号是其次级的单位移位寄存器电路SR的输出信号，因此若不是在该次级的单位移位寄存器电路SR至少动作一次之后，则复位结点(图3中的结点N2)不复位成VDD-Vth的电平，不进行图14所示的通常动作。从而，在通常动作之前，必须进行将伪输入信号从单位移位寄存器电路SR的第1级向最终级传达的伪动作。或，也可以在复位结点和电源VDD之间另外设置复位用的晶体管，在通常动作前预先进行对该复位结点充电的复位动作。但是，该场合，复位用的信号线必须另外设置。
这里，说明构成如图13构成的栅极线驱动电路30的单位移位寄存器电路SR中的泄漏电流的问题。为了使说明简单，图13的各单位移位寄存器电路SR假定具有实施例1(图3)的电路构成。
图14的最下部分表示了图13的栅极线驱动电路30的单位移位寄存器电路SR1的结点N2中的电压波形。如上所述，输入各单位移位寄存器电路SR的第2时钟端子B的时钟信号是其次级的输出信号，因此结点N2在1帧周期被充电1次。即结点N2浮置甚至达到1帧周期(约16ms)，必须预先保持该期间被充电的电荷。从而若在结点N2产生泄漏电流，则被充电的结点N2的电平连1帧周期也不能保持。该场合，栅极线GL的非选择时的晶体管T2的阻抗即栅极线驱动电路30的输出阻抗变高，产生显示不稳定的问题。
因而实施例6中，提出可抑制结点N2产生的泄漏电流的单位移位寄存器电路SR。
图15是实施例6的单位移位寄存器电路SR的构成电路图。本实施例中，晶体管T6和地GND(基准电压端子)的连接经由晶体管T10形成。即，在结点N2和地GND之间串联连接晶体管T6、T10。晶体管T10的栅极与晶体管T6的栅极同样，连接到输入端子IN。晶体管T6和晶体管T10的连接点定义为结点N5。
而且，本实施例中，该结点N5和第5电源端子s5之间连接晶体管T11。第5电源端子s5与电源VDM连接，晶体管T11的栅极与结点N2连接。
另外，参照上述的专利文献1、2可明白，传统的单位移位寄存器电路在结点N2和基准电压端子(地GND)之间仅仅连接一个晶体管(例如专利文献1的图2所示的晶体管21)。换言之，传统的单位移位寄存器电路的构成是从图15所示电路去除晶体管T10、T11，将晶体管T6的源极与地GND直接连接。
相对地，本实施例中如图15，在结点N2和地GND之间串联连接晶体管T6和晶体管T10，且两者间的结点N5连接有与电源VDM连接的晶体管T11。晶体管T6、T10的栅极都与输入端子IN连接，因此晶体管T6和晶体管T10同样进行导通/截止的切换。另外由于晶体管T11的栅极与结点N2连接，因此结点N2的电平高时(即晶体管T6、T10截止时)成为导通。
从而，单位移位寄存器电路SR的第2时钟端子B被输入时钟信号(次级的输出信号)，结点N2若成为VDD-Vth，则晶体管T11导通，向结点N5供给电源VDM的电压。在输入信号输入输入端子IN之前由于晶体管T6、T10截止，因此结点N5的电平成为VDM。着眼于此时的晶体管T6，其栅极(输入端子IN)是0V，漏极(结点N2)是VDD-Vth，源极(结点N5)是VDM(＞0V)。即，该晶体管T6成为负偏置状态。该状态根据输入端子IN的输入信号，持续到结点N2复位到0V为止。
这样，根据本实施例的单位移位寄存器电路SR，结点N2被充电期间，晶体管T6成为负偏置状态。该期间，按照与实施例1的晶体管T4同样的理论(参照图6)，晶体管T6的泄漏电流被抑制。从而，可长时间保持充电的结点N2的电平。从而，如图13所示的构成的栅极线驱动电路30，在需要维持单位移位寄存器电路SR的复位结点(结点N2)的电平甚至达到1帧周期的长时间的场合有效。即，在栅极线GL的非选择状态，可防止栅极线驱动电路30的输出阻抗上升，显示变得不稳定的问题。
另外，本实施例中，作为电压电平VDM的生成手段，也可采用图7或图8所示的电路。
另外，第5电源端子s5也可以连接到与第2电源端子s2相同的电源VDD。该场合，结点N2充电到VDD-Vth期间，结点N5也充电到VDD-Vth。即，此时的晶体管T6的漏极·源极间的电压成为大致0V，因此泄漏电流不流向该晶体管T6。从而，可获得抑制结点N2即晶体管T2的栅极的电压电平的降低的效果。另外，将电源VDM作为电源VDD有可减少必要电源数的优点。
另外，以上的说明中，虽然以图13所示的构成的栅极线驱动电路为前提，但即使是如图2连接的构成也可进行通常动作，可抑制结点N2的泄漏电流。这对于以下的实施例的单位移位寄存器电路SR也一样。但是，采用图2的构成的场合，由于第2时钟端子B被输入时钟信号C1～C3之一，结点N2在该周期被充电，浮置不能达到1帧周期长的时间，因此不会有象图13的构成的场合那样的结点N2的泄漏电流大的问题。
实施例7
图16是实施例7的单位移位寄存器电路SR的构成电路图。实施例6(图15)中，晶体管T11的栅极与结点N2连接，但实施例7中，其与第1时钟端子A连接。即，晶体管T11在第1时钟端子A的电平成为VDD时导通。
图15的电路构成中，若晶体管T6产生微量泄漏电流，结点N2的电平降低，则与之伴随，晶体管T11的阻抗变大，因此结点N5的电平也降低。结果，本发明的效果降低，晶体管T6的泄漏电流有可能增大。
相对地，图16的电路构成图中，晶体管T11的栅极被输入比1帧周期短的周期的时钟信号(图13的时钟信号C11、C12之一)。由于结点N5在该时钟信号的周期可靠地充电，该结点N5的电平维持VDM，可防止本发明的效果降低。
另外，图13的各单位移位寄存器电路SR中的第1时钟端子A被输入与邻接的单位移位寄存器电路SR间相互反相的时钟信号，且输入端子IN被输入前级的(即邻接)单位移位寄存器电路SR的输出信号，因此输入端子IN和晶体管T11的栅极(第1时钟端子A)不同时激活。从而，晶体管T10、T11不会同时导通，防止通过晶体管T10、T11从电源VDM向地GND流过贯通电流。
另外本实施例，第5电源端子s5也可连接到与第2电源端子s2相同的电源VDD。该场合，结点N2充电到VDD-Vth期间，结点N5也充电到VDD-Vth。晶体管T6的源极漏极间的电压成为大致0V，因此晶体管T6中没有电流流过。另外，通过将电源VDM变换成VDD，也具有减少必要电源数的优点。
实施例8
实施例6、7中，作为单位移位寄存器电路SR的结点N2中的泄漏电流的问题的对策，表示了抑制晶体管T6的泄漏电流的构成。相对地，为了解决本实施例中相同的问题，提出可补偿泄漏电流引起的结点N2的电平变动的单位移位寄存器电路SR。
图17是实施例8的单位移位寄存器电路SR的构成电路图。如同图所示，该单位移位寄存器电路SR具备由第6电源端子s6和结点N2之间连接的晶体管T13、晶体管T13的栅极(定义为结点N6)和结点N2之间连接的晶体管T12以及结点N6和第1时钟端子A之间连接的电容元件CB组成的补偿电路。晶体管T12的栅极与第7电源端子s7连接。本实施例中，第1电源端子s1、第2电源端子s2、第6电源端子s6及第7电源端子s7全都与电源VDD连接。
该补偿电路是对结点N2供给第6电源端子s6(电源VDD)的电压，对结点N2充电的电路。即，通过将比晶体管T6的泄漏电流大的电流从第6电源端子s6(电源VDD)经由晶体管T13供给结点N2，补偿由泄漏电流降低的结点N2的电平。
在通常动作时，若第2时钟端子B被输入时钟信号(次级的输出信号)，则结点N2充电到VDD-Vth。由于此时晶体管T12导通，结点N6也充电到VDD-Vth。第2时钟端子B成为0V后，第1时钟端子A的时钟信号(C11或C12)若从0V变为VDD，则结点N6通过电容元件CB形成的电容耦合升压到大约2×VDD-Vth。
此时，由于晶体管T12的漏极是结点N6，源极是结点N2，因此，晶体管T12的栅极·源极间的电压为Vth(阈值电压)左右。从而，晶体管T12是大致截止状态的高阻抗，该晶体管T12几乎没有电流流过。从而，第1时钟端子A的电平为VDD期间，结点N6的电平维持2×VDD-Vth。另外，该期间由于晶体管T13导通，结点N2的电平上升到VDD。
图13的构成中，第2时钟端子B为0V的状态持续约1帧周期，但是该状态期间第1时钟端子A也被反复输入时钟信号。从而，第2时钟端子B为0V的期间，由于晶体管T13反复导通对结点N2充电，因此，结点N2即使产生泄漏电流，结点N2的电平也被补偿而保持大致VDD的电平。即，输出端子OUT可维持低阻抗的0V。
然后，若通过输入信号，输入端子IN的电平成为VDD，则晶体管T6导通，结点N2设定成0V。这样，晶体管T12的栅极·源极间的电压成为VDD，因此晶体管T12导通，结点N6成为低阻抗的0V。从而结点N2设定成0V期间，第1时钟端子A的电平即使成为VDD，结点N6的电平也几乎不上升，晶体管T13保持截止而没有电流流过。即，在栅极线GL的选择时，不会发生结点N2的电平不必要上升而晶体管T2导通的情况。而且，防止经由晶体管T13及晶体管T6从电源VDD向地GND流过贯通电流。
这样，本实施例的单位移位寄存器电路SR，由于具备在结点N2被充电而晶体管T2导通期间，将维持该导通状态的电压(这里是VDD)施加到该结点N2进行充电的补偿电路，因此即使晶体管T6产生泄漏电流，结点N2的电平变动也被补偿。从而，抑制栅极线GL的非选择时晶体管T2的阻抗的上升。从而，若由该单位移位寄存器电路SR构成的栅极线驱动电路搭载到显示装置，则可防止误动作而进行正常显示。
另外，图17中，晶体管T12的栅极即第7电源端子s7与电源VDD连接。该场合，如上所述，结点N2及结点N6的充电后的晶体管T12的栅极·源极间的电压立刻成为Vth，可令晶体管T12为大致截止状态。此时若完全截止晶体管T12，则也可以令第7电源端子s7的电压电平，例如VDD-Vth或VDD-2×Vth等，低于VDD。
例如若将第7电源端子s7的电平设定成VDD-Vth，则结点N6的升压时的源极(结点N2)电压是VDD-Vth，因此晶体管T12的栅极·源极间电压成为0V，完全截止。
另外，例如，若将第7电源端子s7的电平设定为VDD-2×Vth，则结点N6升压时，晶体管T12的栅极·源极间电压成为-Vth，栅极对源极成反向偏置，因此完全截止。该场合，由第1时钟端子A的时钟信号升压前的结点N6的电平是VDD-3×Vth，但是升压时成为2×VDD-3×Vth。即晶体管T13的栅极·源极间电压是(2×VDD-3×Vth)-(VDD-Vth)＝VDD-2×Vth。通常，由于VDD＞＞2×Vth，可充分使晶体管T13导通。
图18、图19是与第7电源端子s7连接的电源电路的例。首先，图18是生成电压电平VDD-Vth的电源电路，将电源VDD的输出用二极管连接的晶体管DT3和高电阻元件R2分压并输出。另外，电容元件CA用于稳定该输出电压电平。由于在晶体管DT3产生该阈值电压Vth量的电压降，因此可获得VDD-Vth作为该电源电路的输出电压电平。
另一方面，图19是生成电压电平VDD-2×Vth的电源电路的例，将电源VDD的输出用二极管连接的2个晶体管组成的晶体管群DT4和高电阻元件R3分压并输出。由于在构成晶体管群DT4的2个晶体管分别产生阈值电压Vth量的电压降，因此可获得VDD-2×Vth作为该电源电路的输出电压电平。图19中，电容元件CA也用于稳定该输出电压电平。
另外，本实施例若与实施例6及7组合，则可抑制晶体管T6的泄漏电流且即使在晶体管T6产生泄漏电流也可对其补偿，因此，作为该晶体管T6的泄漏电流的对策，可获得更高的效果。
实施例9
图20是实施例9的单位移位寄存器电路SR的构成的电路图。如同图所示的本实施例中，设置与漏极和源极连接的晶体管T14形成的电容元件作为实施例8的图17中的电容元件CB。这样，采用MOS晶体管构成的电容元件称为「MOS电容元件」或「沟道电容元件」。
作为图17的电容元件CB，使用采用晶体管T14的MOS电容元件时，结点N6为0V时该晶体管T14是截止状态，在源极·漏极间不形成沟道，因此与结点N6和第1时钟端子A之间未连接电容等价。从而，结点N2、N6为0V时，第1时钟端子A即使从0V变化到VDD，结点N6的电平也能可靠地保持0V的状态。即，在栅极线GL的选择时，可以可靠地截止晶体管T13，可防止结点N2的电平不必要上升。即，可以更可靠地防止栅极线GL的选择时晶体管T2导通。
实施例10
图21是本发明的实施例10的单位移位寄存器电路SR的构成电路图。该单位移位寄存器电路SR是在图3的电路构成中使用晶体管T15～T19取代晶体管T5、T6。即，本实施例的单位移位寄存器电路SR的驱动部由晶体管T3、T4、T7、T8、T15～T19构成。
晶体管T15、T16在第2电源端子s2(电源VDD)和基准电压端子(地GND)之间串联连接，两者间的连接结点与结点N2连接。晶体管T15与二极管连接，起负载的功能。另外，晶体管T16的栅极与结点N1连接。
晶体管T17、T18在结点N1和基准电压端子(地GND)之间串联连接，它们的栅极都与第2时钟端子B(只要是与第2时钟端子B的时钟信号同步的信号端子，则也可以是其他端子)连接。两者间的连接结点定义为结点N7。晶体管T19在该结点N7和第8电源端子s8之间连接，其栅极与结点N1连接。另外，本实施例中，第8电源端子s8与电源VDM连接。
本实施例的单位移位寄存器电路SR的驱动部，具有不同于上述实施例的电路构成，但是动作大致相同。即本实施例的驱动部也动作如下：与输入第2时钟端子B的时钟信号同步，向结点N1供给基准电压端子(地GND)的电压，同时向结点N2供给第2电源端子s2(电源VDD)的电压，另外，根据输入端子IN的输入信号，向结点N1供给第1电源端子s1(电源VDD)的电压，同时向结点N2供给基准电压端子(地GND)的电压。以下，说明其动作。
图22是说明实施例10的单位移位寄存器电路SR的动作的定时图。这里也与图4的说明同样，说明向单位移位寄存器电路SR的第1时钟端子A输入时钟信号C1，向第2时钟端子B输入时钟信号C3的情况。
如图22所示，在时刻t0若时钟信号C3(第2时钟端子B)的电平从0V变化到VDD，则晶体管T17、T18导通，结点N1的电平下降。这样，由于晶体管T16截止，结点N2成为VDD-Vth的电平，从而晶体管T4、T7导通，结点N1成为0V。此时，结点N3、N7和结点N1都成为0V。结果，由于晶体管T1成为截止，晶体管T2成为导通的状态，因此输出端子OUT成为0V，栅极线GL成为低阻抗的非激活状态(非选择状态)。
然后在时刻t1若时钟信号C3返回0V，则晶体管T17、T18成为0FF，但晶体管T4、T7导通，由于晶体管T16保持截止，因此结点N1不从0V变化，结点N2不从VDD-Vth的电平变化。
然后，在时刻t2，输入信号输入输入端子IN，该输入端子IN的电平若成为VDD，则晶体管T3导通，结点N1的电平上升。这样，晶体管T16导通，结点N2成为0V，从而，由于晶体管T2、T4、T7截止，结点N1成为VDD-Vth的电平。
本实施例中，此时晶体管T8、T19成为导通，结点N3、N7分别被供给电源VDM的电压，结点N3、N7的电平成为VDM。即，晶体管T4、T7都成为逆偏置状态。
然后，在时刻t3若输入端子IN返回0V，则晶体管T3截止，但晶体管T4、T7、T17、T18也截止，因此结点N1成为浮置。此时晶体管T4、T7都成为逆偏置状态，因此结点N1几乎不产生泄漏电流，结点N1的电平可靠地保持VDD-Vth。
然后，在时刻t4，第1时钟端子A的时钟信号C1若从0V成为VDD，则通过晶体管T1的栅极·沟道间电容形成的电容耦合，该栅极的电平伴随时钟信号C1的上升而上升，结点N1升压到2×VDD-Vth。输出端子OUT追随时钟信号C1的上升而成为VDD的电平，从而栅极线GL被激活。
在时刻t5时钟信号C1成为0V。结点N1的泄漏电流几乎不产生，因此到此时为止结点N1的电平保持2×VDD-Vth，输出端子OUT的电平追随时钟信号C1下降成为0V。
在时刻t6以后反复上述的动作。但是，栅极线驱动电路30动作，令在1帧周期中以一个循环周期顺序逐个激活栅极线GL，因此，一个单位移位寄存器电路SR在1帧周期仅仅输入一次输入信号。输入信号未输入期间(即在栅极线GL的非选择时)第1时钟端子A及第2时钟端子B也被分别输入时钟信号C1、C3。该期间，晶体管T4、T7导通，晶体管T16截止，因此结点N1保持0V，结点N2保持VDD-Vth。从而，在栅极线GL的非选择时，晶体管T1保持截止，晶体管T2保持导通的状态。
例如，实施例1～5所示的单位移位寄存器电路SR中，输入信号未输入期间，第2时钟端子B成为0V时，由于结点N2浮置，因此结点N2若产生泄漏电流，则产生结点N2不能保持VDD-Vth的电平的问题。如上所述，特别是在如图13连接使用多个单位移位寄存器电路SR的场合，结点N2成为浮置的期间成为1帧周期，因此其成为大问题。因而本申请中也在实施例6～9中提出了可解决该问题的单位移位寄存器电路SR。
相对地，本实施例的单位移位寄存器电路SR中，一旦结点N1设定成0V，结点N2设定成VDD-Vth，则接着到输入端子IN成为VDD为止的期间，晶体管T4、T7保持导通，晶体管T16保持截止，因此结点N2不成为浮置，保持VDD-Vth的电平。换言之，晶体管T3、T4、T7、T5、T16起触发电路的功能，结点N1成为锁存到0V，结点N2成为锁存到VDD-Vth的状态。从而本实施例中，具有不产生由结点N2的泄漏电流导致的上述问题的优点。但是，输入信号输入输入端子IN，结点N2设定成0V期间(图22的时刻t2～t6)，通过晶体管T15、T16从电源VDD向地GND流过贯通电流，因此与实施例1～9比较，消耗功率增大。
另外如上所述，本实施例的单位移位寄存器电路SR的驱动部构成为在结点N1的电平成为VDD-Vth期间(晶体管T4、T7、T17、T18截止的期间，本实施例中图22的时刻t2～t6)，晶体管T8、T19导通，分别对结点N3、N7施加电源VDD的电压。即该期间，介于结点N1和地GND之间的晶体管T4、T17成为逆偏置状态，因此结点N1的泄漏电流降低。
从而根据本实施例，抑制充电时的结点N1的电平的降低。从而，与实施例1同样，可避免输出端子OUT不追随时钟信号C1的电平的迁移的问题。另外，由于输出端子OUT的输出信号的下降时间(栅极线GL的放电时间)比传统的栅极线驱动电路短，因此也可获得可取较大的栅极线GL的驱动动作中的定时余量的效果。
另外，图21中说明了在第3电源端子s3及第8电源端子s8连接电源VDM的构成，但是也可以连接到与第1电源端子s1相同的电源VDD。该场合，具有可减少必要电源数的优点。但是，由于TFT的种类不同，存在表示为图6的虚线所示的IDS-VGS特性的情况，若令第3电源端子s3及第8电源端子s8的电平为VDD左右的高电平，则由于也存在晶体管T4、T17的泄漏电流的降低效果变小的情况，有必要引起注意。
另外，本实施例中，分别设置了用于向结点N3施加电源VDM的电压的电路(第3电源端子s3及晶体管T8)和用于向结点7施加电源VDM的电压的电路(第8电源端子s8及晶体管T19)，但是如图23所示，若共同连接结点N3和结点N7，则对它们施加电源VDM的电压的电路也可以是一个，电路规模缩小。图23中，晶体管T8将第3电源端子s3的电压供给结点N3、N7的两方。晶体管T8导通期间(结点N1成为VDD-Vth期间)，晶体管T4、T7、T17、T18全部截止，因此可进行与上述同样的动作。
实施例11
图24是实施例11的单位移位寄存器电路SR的构成电路图。实施例10中，将用于向结点N3，N7施加电压VDM的晶体管T8、T19的栅极与结点N1连接，而实施例11中将它们与输出端子OUT连接。即，晶体管T8、T19在输出端子OUT的电平成为VDD时导通。
从而，本实施例中，仅在图22的定时图中的时刻t4～t5期间，结点N3、N7被施加电压VDM。但是，时刻t5～t6期间，结点N3、N7成为浮置，该期间也维持VDM的电平。即本实施例中，在时刻t4～t6期间，晶体管T4、T17成为负偏置状态，抑制结点N1的泄漏电流。
从而，根据本实施例，可获得上述的实施例2的效果。即可获得与实施例1大致同程度地抑制结点N1的泄漏电流的效果。另外，与实施例10相比，结点N1连接的晶体管数减少，因此该结点NI的寄生电容降低，具有可更有效地形成第1时钟端子A的时钟信号导致的结点N1的升压的效果。
另外虽然图示省略，本实施例中，结点N3和结点N7也可共用。该场合，对结点N3，N7施加电源VDM的电压的电路也可以是一个，可缩小电路规模。
实施例12
图25是实施例12的单位移位寄存器电路的构成电路图。本实施例中，在实施例10的单位移位寄存器电路SR应用实施例3的技术。即，本实施例的单位移位寄存器电路SR构成为，图21的电路的晶体管T1的栅极(结点N4)和结点N1的连接经由晶体管T9形成。晶体管T9的栅极连接的第4电源端子s4与第1电源端子s1及第2电源端子s2同样，与电源VDD连接。
该单位移位寄存器电路SR中，即使是晶体管T1的栅极(结点N4)升压到2×VDD-Vth的电平期间(图22的时刻t4～t5)，结点N1也设定成由晶体管T9的源极跟随动作确定的电压电平。图25中，由于晶体管T9的栅极电压电平是VDD，结点N1不从VDD-Vth变化。从而，时刻t4～t5期间的晶体管T4的漏极·源极间电压(结点N1、N3间电压)及晶体管T17的漏极·源极间电压(结点N1、N7间电压)以实施例10相比较小，可获得该期间中的晶体管T4的泄漏电流进一步减小的效果。
另外，本实施例中，将晶体管T9的栅极即第4电源端子s4与第1电源端子s1及第2电源端子s2同样连接到电源VDD，但是通过晶体管T9的源极跟随动作，只要可将结点N1的电平设定成结点N3、N7的电平(VDM)附近的值，也可以是其他电源，该场合也可获得与上述同样的效果。
实施例13
图26是实施例13的单位移位寄存器电路SR的构成电路图。本实施例是实施例11和实施例12的组合。即，将晶体管T8、T19的栅极与输出端子OUT连接，且在晶体管T1的栅极和结点N1之间，设置栅极与第4电源端子s4连接的晶体管T9。本实施例中，第4电源端子s4也与电源VDD连接。
上述的实施例12中，如图25所示，结点N1连接有7个晶体管，因此该结点N1的寄生电容可能增加。但是本实施例中，通过实施例11的应用，晶体管T8、T19不与结点N1连接，因此可抑制该问题。另外，与实施例12同样，结点N4即使升压到2×VDD-Vth时，结点N1也维持VDD-Vth，因此此时的晶体管T4、T19的漏极·源极间电压变小，可获得抑制晶体管T4、T19的泄漏电流的效果。
实施例14
图27是实施例14的单位移位寄存器电路SR的构成电路图。该单位移位寄存器电路的构成是在实施例13(图26)的电路中应用实施例5，第3电源端子s3及第8电源端子s8与第1电源端子s1及第4电源端子s4同样连接到电源VDD。
晶体管T9的栅极连接的第4电源端子s4与电源VDD连接，因此与实施例13同样，即使结点N4升压到2×VDD-Vth时，结点N1也维持VDD-Vth。另外由于第3电源端子s3及第8电源端子s8与电源VDD连接，因此此时的结点N3的电平也成为VDD-Vth。即，晶体管T4及晶体管T17的漏极·源极间电压都成为大致0V，在该晶体管T4、T17的漏极·源极间不流过泄漏电流。结果，获得可抑制结点N4即晶体管T1的栅极电压电平的降低的效果。
另外，本实施例中，避免电源个数的增加，第3电源端子s3、第4电源端子s4以及第8电源端子s8与电源VDD连接，但是只要结点N1的升压时可将结点N1、N4、N7的电平设定成大致相同的值，也可以是其他电源。
实施例15
例如实施例1的单位移位寄存器电路SR中，如图3所示，构成为采用第3电源端子s3连接的电源VDM及晶体管T7、T8，通过令晶体管T4为负偏置状态，抑制结点N1的泄漏电流。本实施例中不采用它们，提出可令晶体管T4为负偏置状态的单位移位寄存器电路SR。
图28是实施例15的单位移位寄存器电路的构成电路图。本实施例中，将晶体管T4的源极即结点N3与输出端子OUT连接。如上述，该电路中，不需要图3所示的第3电源端子s3(电源VDM)及晶体管T7、T8。
从图3可明白，晶体管T2及晶体管T7的源极都与地GND连接，栅极与结点N2连接，因此两者大致在相同定时进行导通/截止的切换。从而，如图28，结点N3和地GND之间即使连接(取代晶体管T7)晶体管T2，也可进行与图3的电路同样的通常动作。
但是，图28的单位移位寄存器电路SR中，结点N3与输出端子OUT连接，因此输出端子OUT的电平为VDD时结点N3的电平也成为VDD。即实施例中，在图4的定时图的时刻t4～t5期间动作使结点N3的电平成为VDD。从而，该期间，晶体管T4成为负偏置状态，抑制结点N1的泄漏电流。
参照图4的定时图，应该防止结点N1的泄漏电流期间是结点N1被充电状态下从晶体管T3成为截止的时刻t4到第1时钟端子A的时钟信号C1下降的时刻t5为止的期间，但是该泄漏电流特别容易在结点N1的电平上升到2×VDD-Vth为止的时刻t4～t5期间产生。从而，如本实施例，即使构成仅在时刻t4～t5期间晶体管T4成为负偏置状态，也可获得与实施例1大致同程度地抑制结点N1的泄漏电流的效果。
另外本实施例中，与实施例1比较，由于可减少必要的晶体管及电源数，可缩小电路规模。另外，由于与实施例1相比可减少与结点N1连接的晶体管数，因此该结点N1的寄生电容降低，也具有可更有效地完成第1时钟端子A的时钟信号导致的结点N1的升压的效果。
实施例16
图29是本发明的实施例16的单位移位寄存器电路的构成电路图。本实施例中，在实施例10的单位移位寄存器电路SR中应用实施例15的技术。
本实施例中，结点N3(晶体管T4的源极)及结点N7(晶体管T17、T18间的连接结点)都与输出端子OUT连接。本实施例中，不需要图21所示的第3电源端子s3及第8电源端子s8(电源VDM)、晶体管T7、T8、T19。
结点N3和地GND之间(取代晶体管T7)即使连接晶体管T2，也没有动作上的问题，如实施例15所说明的。
另一方面，着眼于图22所示的单位移位寄存器电路SR的通常动作中的晶体管T2、T17、T18的动作，晶体管T17、T18导通时，晶体管T2也导通，且晶体管T2截止，输出端子OUT的电平成为VDD时，晶体管T17、T18截止，因此，结点N7即使与输出端子OUT连接也不会产生动作上的问题。
另外，该通常动作中，根据第2时钟端子B的时钟信号，必须将结点N1设定成0V，因此不能省略晶体管T18。这是因为，虽然结点N1和地GND间也连接晶体管T2，但是如实施例10中的说明，由于该晶体管T2通过结点N1的电平下降、晶体管T16导通、结点N2的电平上升而首次导通，因此实质上不能通过晶体管T2使结点N1放电。
图29的单位移位寄存器电路SR中，结点N3、N7与输出端子OUT连接，因此输出端子OUT的电平为VDD时，结点N3、N7的电平也成为VDD。即本实施例中，在图4的定时图的时刻t4～t5的期间动作使结点N3、N7的电平成为VDD。从而，该期间晶体管T4、T17成为负偏置状态，抑制结点N1的泄漏电流。
参照图22的定时图，应该防止结点N1的泄漏电流的期间是在结点N1充电的状态下从晶体管T3成为截止的时刻t4到第1时钟端子A的时钟信号C1下降的时刻t5为止的期间，但是该泄漏电流特别容易在结点N1的电平上升到2×VDD-Vth为止的时刻t4～t5期间产生。从而，如本实施例，即使构成仅在时刻t4～t5期间晶体管T4、T17成为负偏置状态，也可获得与实施例15大致同程度地抑制结点N1的泄漏电流的效果。
另外本实施例中与实施例10比较，由于可减少必要晶体管及电源数，可缩小电路规模。另外，与实施例10比较由于可减少与结点N1连接的晶体管数，因此可获得该结点N1的寄生电容降低，第1时钟端子A的时钟信号导致结点N1的升压更有效地完成的效果。
实施例17
显示装置中，例如栅极线GL和数据线DL之间的寄生电容的耦合形成的来自数据线DL的噪声等，可能施加到栅极线GL的非选择时的单位移位寄存器电路SR的输出端子OUT。
例如实施例15的单位移位寄存器电路SR(图28)中，在栅极线GL的非选择时，结点N2的电平是VDD-Vth，因此晶体管T4导通。此时，若输出端子OUT施加有来自栅极线GL的噪声，则该噪声通过晶体管T4传达到结点N1。从而若晶体管T1导通，则尽管是非选择时，对应的栅极线GL也被激活，可能产生不能进行正常显示的误动作的问题。
图30是实施例17的单位移位寄存器电路SR的构成电路图。如同图，该单位移位寄存器电路SR中，结点N3不与输出端子OUT连接。
结点N3和第1时钟端子A之间连接有晶体管T21，结点N3和地GND(基准电压端子)之间连接有晶体管T22。即，晶体管T21、T22的组和晶体管T1、T2的组相互并联。该晶体管T21的栅极与晶体管T1的栅极同样与结点N1连接，该晶体管T22的栅极与晶体管T2同样与结点N2连接。除此以外，与图28为同样的构成。
晶体管T21、T22分别与晶体管T1、T2进行相同动作，因此，结点N3的电平和输出端子OUT的电平完全相同地迁移。结果，该图30的单位移位寄存器电路SR进行与实施例15的单位移位寄存器电路SR相同的动作。即本实施例中，也在图4的定时图的时刻t4～t5期间，晶体管T4成为负偏置状态，抑制结点N1的泄漏电流。
但是本实施例中，与实施例15不同的是，输出端子OUT和结点N3之间分离。从而，输出端子OUT即使被施加来自栅极线GL的噪声，也可防止将其向结点N1传达，可避免上述误动作的问题。
实施例18
本实施例中，在实施例16的单位移位寄存器电路SR(图29)应用实施例17的技术。
图31是实施例18的单位移位寄存器电路SR的构成电路图。如同图，该单位移位寄存器电路中，结点N3和输出端子OUT不连接。
与实施例17同样，在结点N3和第1时钟端子A之间，连接有栅极与结点N1连接的晶体管T21，在结点N3和地GND(基准电压端子)之间，连接有栅极与结点N2连接的晶体管T22。除此以外，与图29是同样的构成。
晶体管T21、T22分别与晶体管T1、T2进行相同动作，因此，结点N3的电平和输出端子OUT的电平完全相同地迁移。结果，该图31的单位移位寄存器电路SR进行与实施例16的单位移位寄存器电路相同的动作。即本实施例中，也在图4的定时图的时刻t4～t5期间，晶体管T4、T17成为负偏置状态，抑制结点N1的泄漏电流。
但是本实施例中，与实施例16不同的是，输出端子OUT和结点N3之间分离，因此可避免由输出端子OUT被施加来自栅极线GL的噪声而导致上述误动作的问题。

Claims (22)

1.一种移位寄存器电路，包括：
输入端子及输出端子；
分别输入相位互异的第1及第2时钟信号的第1及第2时钟端子；
分别被供给第1、第2及第3电压的第1、第2及第3电压端子；
上述输出端子和上述第1时钟端子之间连接的第1晶体管；
上述输出端子和上述第1电压端子之间连接的第2晶体管；
上述第1晶体管的控制电极连接的第1结点；
上述第2晶体管的控制电极连接的第2结点；
驱动部，与上述第2时钟信号同步向上述第1结点供给上述第1电压的同时，向上述第2结点供给上述第3电压对应的电压，且根据上述输入端子的输入信号，向上述第1结点供给上述第2电压对应的电压的同时，向上述第2结点供给上述第1电压，
其中，上述驱动部包含用于向上述第1结点供给上述第1电压的晶体管，即一个主电极与上述第1结点连接，同时控制电极与上述第2结点连接的第3晶体管，且构成为在该第3晶体管成为截止状态的期间内，向该第3晶体管的另一个主电极即第3结点施加不同于上述第1电压的规定电压。
2.权利要求1所述的移位寄存器电路，其中，
上述驱动部包括：
在上述第3结点和上述第1电压端子之间连接，控制电极与上述第2结点连接的第4晶体管；
被供给规定的第4电压的第4电压端子；
在上述第4电压端子和上述第3结点之间连接的第5晶体管。
3.权利要求2所述的移位寄存器电路，其中，
上述第5晶体管的控制电极与上述第1结点连接。
4.权利要求1所述的移位寄存器电路，其中，
上述驱动部中，
上述第1晶体管的控制电极和上述第1结点之间的连接经由第6晶体管形成，
上述第6晶体管的控制电极与被供给规定的第5电压的第5电压端子连接。
5.权利要求1的移位寄存器电路，其中，
上述第3结点与上述输出端子连接。
6.权利要求1所述的移位寄存器电路，其中，
上述驱动部包括：
在上述第3结点和上述第1时钟端子之间连接，控制电极与上述第1结点连接的第7晶体管；
在上述第3结点和上述第1电压端子之间连接，控制电极与上述第2结点连接的第8晶体管。
7.权利要求1所述的移位寄存器电路，其中，
上述驱动部包括在上述第1结点和上述第1电压端子之间串联连接，控制电极共同连接到与上述第2时钟信号同步的信号端子的第9、第10晶体管，且构成为在该第9、第10晶体管成为截止状态的期间内，在该第9、第10晶体管间的连接结点即第4结点施加不同于上述第1电压的规定电压。
8.权利要求7所述的移位寄存器电路，其中，
上述驱动部包括：
被供给规定的第6电压的第6电压端子；
在上述第6电压端子和上述第4结点之间连接，控制电极与上述输出端子连接的第11晶体管。
9.权利要求7所述的移位寄存器电路，其中，
上述第4结点与上述输出端子连接。
10.权利要求7所述的移位寄存器电路，其中，
上述第4结点与上述第3结点连接。
11.权利要求1所述的移位寄存器电路多个级联连接构成的移位寄存器电路。
12.权利要求1所述的移位寄存器电路作为扫描线驱动电路的图像显示装置。
13.一种移位寄存器电路，包括：
输入端子及输出端子；
分别输入相位互异的第1及第2时钟信号的第1及第2时钟端子；
分别被供给第1、第2及第3电压的第1、第2及第3电压端子；
上述输出端子和上述第1时钟端子之间连接的第1晶体管；
上述输出端子和上述第1电压端子之间连接的第2晶体管；
上述第1晶体管的控制电极连接的第1结点；
上述第2晶体管的控制电极连接的第2结点；
驱动部，与上述第2时钟信号同步向上述第1结点供给上述第1电压的同时，向上述第2结点供给上述第3电压对应的电压，且根据上述输入端子的输入信号，向上述第1结点供给上述第2电压对应的电压的同时，向上述第2结点供给上述第1电压，
其中，上述驱动部包括在上述第2结点和上述第1电压端子之间串联连接，控制电极共同与上述输入端子连接的第3、第4晶体管，且构成为在该第3、第4晶体管成为截止状态的期间内，在该第3、第4晶体管间的连接结点即第3结点施加不同于上述第1电压的规定电压。
14.权利要求13所述的移位寄存器电路，其中，
上述驱动部包括：
被供给规定的第4电压的第4电压端子和
在上述第4电压端子和上述第3结点之间连接的第5晶体管。
15.权利要求14所述的移位寄存器电路，其中，
上述第5晶体管的控制电极与上述第2结点连接。
16.权利要求13所述的移位寄存器电路多个级联连接构成的移位寄存器电路。
17.权利要求13所述的移位寄存器电路作为扫描线驱动电路的图像显示装置。
18.一种移位寄存器电路，包括：
输入端子及输出端子；
分别输入相位互异的第1及第2时钟信号的第1及第2时钟端子；
分别被供给第1、第2及第3电压的第1、第2及第3电压端子；
上述输出端子和上述第1时钟端子之间连接的第1晶体管；
上述输出端子和上述第1电压端子之间连接的第2晶体管；
上述第1晶体管的控制电极连接的第1结点；
上述第2晶体管的控制电极连接的第2结点；
驱动部，与上述第2时钟信号同步向上述第1结点供给上述第1电压的同时，向上述第2结点供给上述第3电压对应的电压，且根据上述输入端子的输入信号，向上述第1结点供给上述第2电压对应的电压的同时，向上述第2结点供给上述第1电压，
其中，上述驱动部包括，
在上述第2晶体管成为导通状态的期间内，与上述第1时钟信号同步，将上述第2结点充电到维持上述第2晶体管的导通状态的电平的补偿电路。
19.权利要求18所述的移位寄存器电路，其中，
上述补偿电路包括：
分别被供给规定的第4及第5电压的第4及第5电压端子；
在上述第2结点和上述第4电压端子之间连接的第3晶体管；
在上述第3晶体管的控制电极和上述第2结点之间连接，控制电极与上述第5电压端子连接的第4晶体管；
在上述第3晶体管的控制电极和上述第1时钟端子之间连接的电容元件。
20.权利要求19所述的移位寄存器电路，其中，
上述电容元件是金属氧化物半导体电容元件。
21.权利要求18所述的移位寄存器电路多个级联连接构成的移位寄存器电路。
22.权利要求18所述的移位寄存器电路作为扫描线驱动电路的图像显示装置。
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