KR20060106634A - 시프트 레지스터 회로 - Google Patents

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KR20060106634A
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유이치 도비타
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미쓰비시덴키 가부시키가이샤
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Abstract

리크 전류에 기인하는 오동작을 방지하는 것이 가능한 시프트 레지스터 회로 및 그것을 탑재하는 표시장치를 제공한다. 시프트 레지스터 회로는 그 출력단에, 출력 단자OUT-제1 클록 단자A 사이에 접속하는 트랜지스터T1, 출력 단자OUT-그라운드GND 사이에 접속하는 트랜지스터T2를 가진다. 트랜지스터T1의 게이트(노드N1)-그라운드GND 사이에는, 직렬접속한 트랜지스터T4, T7가 접속한다. 트랜지스터T4, T7사이의 노드N3는, 트랜지스터T8를 통해 전원VDM에 접속한다. 트랜지스터T8의 게이트는 노드N1에 접속하고 있기 때문에, 트랜지스터T4, T7가 OFF하여 노드N1의 레벨이 상승하면, 트랜지스터T8가 ON하여 노드N3에 소정의 전압이 인가된다.
시프트 레지스터 회로, 트랜지스터, 출력 단자, 노드

Description

시프트 레지스터 회로{SHIFT REGISTER CIRCUIT}
도 1은 본 발명에 따른 표시장치의 구성을 나타내는 개략 블럭도,
도 2는 실시예 1에 따른 표시장치의 게이트선 구동회로의 구성을 나타내는 블럭도,
도 3은 실시예 1에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 4는 실시예 1에 따른 단위 시프트 레지스터 회로의 동작을 설명하기 위한 타이밍 도,
도 5는 실시예 1에 따른 표시장치의 게이트 선 구동회로의 동작을 나타내는 타이밍 도,
도 6은 실시예 1의 효과를 설명하기 위한 도면,
도 7은 실시예 1에 있어서 제3 전원단자에 접속하는 전원회로의 일례를 나타내는 도면,
도 8은 실시예 1에 있어서 제3 전원단자에 접속하는 전원회로의 일례를 나타내는 도면,
도 9는 실시예 2에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로 도,
도 10은 실시예 3에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 11은 실시예 4에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 12는 실시예 5에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 13은 실시예 6에 따른 표시장치의 게이트 선 구동회로의 구성을 나타내는 블럭도,
도 14는 실시예 6에 따른 표시장치의 게이트 선 구동회로의 동작을 설명하기 위한 타이밍 도,
도 15는 실시예 6에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 16은 실시예 7에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 17은 실시예 8에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 18은 실시예 8에 있어서 제7 전원단자에 접속하는 전원회로의 일례를 나타내는 도면,
도 19는 실시예 8에 있어서 제7 전원단자에 접속하는 전원회로의 일례를 나 타내는 도면,
도 20은 실시예 9에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 21은 실시예 10에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 22는 실시예 10에 따른 단위 시프트 레지스터 회로의 동작을 설명하기 위한 타이밍 도,
도 23은 실시예 10의 변형예인 단위 시프트 레지스터 회로의 회로도,
도 24는 실시예 11에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 25는 실시예 12에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 26은 실시예 13에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 27은 실시예 14에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 28은 실시예 15에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 29는 실시예 16에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 30은 실시예 17에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 31은 실시예 18에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
30 : 게이트 선 구동회로 SR : 단위 시프트 레지스터 회로
GL : 게이트 선 T1∼T21 : 트랜지스터
N1∼N7 : 노드 A : 제1 클록 단자
B : 제2 클록 단자 IN : 입력 단자
OUT : 출력 단자 GND : 그라운드
VDD, VDM : 전원 s1∼s8 : 전원단자
CB : 용량소자
본 발명은, 시프트 레지스터 회로에 관한 것으로, 특히, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는, 동일 도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것이다.
액정표시장치 등의 화상표시장치 (이하 「표시장치」)에서는, 복수의 화소가 행렬 모양으로 배열된 표시 패널의 화소행(화소 라인) 마다 게이트 선(주사선)이 설정되고, 표시 신호의 1수평 기간에서 일순하는 주기로 그 게이트 선을 순차적으로 선택하여 구동함으로써 표시 화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트 선을 순차적으로 선택하여 구동하기 위한 게이트 선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간에서 일순하는 시프트 동작을 행하는 시프트 레지스터를 이용할 수 있다.
게이트 선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 적게하기 위해, 동일 도전형의 전계효과 트랜지스터로만 구성되는 것이 바람직하다. 이때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지로 제안되어 있다(예를 들면 특허문헌 1∼4). 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막트랜지스터(TFT:Thin Film Transistor)등이 이용된다.
[특허문헌 1] 미국 특허 5222082호 공보
[특허문헌 2] 일본국 공개특허공보 특개 2002-313093호 공보
[특허문헌 3] 일본국 공개특허공보 특개 2002-197885호 공보
[특허문헌 4] 일본국 공개특허공보 특개2004-103226호 공보
종래의 시프트 레지스터에서는, 출력단의 트랜지스터의 게이트 전극이 접속 하는 노드(구체적으로는, 특허문헌 1의 도 2에 있어서의 노드P1 및 P2)의 리크 전류에 기인하는 문제가 존재한다.
예를 들면 시프트 레지스터의 출력 단자와 그 출력 신호를 규정하는 클록 단자와의 사이에 접속하는 트랜지스터의 게이트 전극 노드(P1)에 리크 전류가 생기면, 출력 단자가 방전 할때의 이 트랜지스터의 임피던스가 커지고, 이 방전에 요하는 시간이 길어진다. 그때문에, 출력 신호의 하강 시간이 길어져, 상기 클록 단자에 입력되는 클록 신호에 따라갈 수 없게 된다. 그 결과, 표시장치의 게이트 선 구동회로에 있어서의 출력 신호의 하강 시간이 길어지면, 복수의 게이트 선이 동시에 구동되어 표시가 정상으로 행해지지 않는다는 문제가 생긴다(상세한 것은 후술한다).
또한 시프트 레지스터의 출력 단자와 기준전압단자 사이에 접속하는 트랜지스터의 게이트 전극 노드(P2)에 리크 전류가 발생하면, 이 트랜지스터의 ON상태(도통상태)에 있어서의 임피던스가 커진다. 즉, 시프트 레지스터의 출력 임피던스가 높아지므로, 출력 단자의 전위가 불안정하게 될 염려가 있다. 그것에 의해 표시장치의 게이트 선 구동회로의 출력 신호가 불안정하게 된 경우도, 표시가 정상으로 행해지지 않게 된다는 문제가 발생한다(이것도 상세한 것은 후술한다).
또, 특허문헌 2의 시프트 레지스터에는, 출력 단자와 전원과의 사이에 접속한 NMOS 트랜지스터(특허문헌 2의 트랜지스터T2)의 게이트 전극 노드(n2)에 접속하고, 이 노드의 전위를 고정하는 반전 방지 회로(트랜지스터T7, T8)가 설치된다.
상기 NMOS트랜지스터는, 출력 라인을 LOW레벨로 하는 기간은 OFF상태(차단 상태)를 유지할 필요가 있다. 반전 방지 회로는, 그 출력 라인을 LOW레벨로 하는 기간에, 상기 NMOS트랜지스터가 출력 라인의 레벨의 변동에 의해 불필요하게 ON되는 것을 방지하기 위한 것이고, 상기한 문제와는 다른 과제를 해결하는 것이다.
본 발명은 상기한 문제를 해결하기 위해 행해진 것으로, 리크 전류에 기인하는 오동작을 방지하는 것이 가능한 시프트 레지스터 회로 및 그것을 탑재하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 제1 국면으로서의 시프트 레지스터 회로는, 입력 단자 및 출력 단자와, 서로 위상이 다른 제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자와, 제1, 제2 및 제3 전압이 각각 공급되는 제1, 제2 및 제3 전압단자와, 상기 출력 단자와 상기 제1 클록 단자와의 사이에 접속하는 제1 트랜지스터와, 상기 출력 단자와 상기 제1 전압단자와의 사이에 접속하는 제2 트랜지스터와, 상기 제1 트랜지스터의 제어 전극이 접속하는 제1 노드와, 상기 제2 트랜지스터의 제어 전극이 접속하는 제2 노드와, 상기 제2 클록 신호에 동기하여 상기 제1 노드에 상기 제1 전압을 공급함과 동시에 상기 제2 노드에 상기 제3 전압을 공급하고, 또한, 상기 입력 단자의 입력 신호에 의거하여 상기 제1 노드에 상기 제2 전압을 공급함과 동시에 상기 제2 노드에 상기 제1 전압을 공급하는 구동부를 구비하는 시프트 레지스터 회로에 있어서, 상기 구동부는, 상기 제1 노드에 상기 제1 전압을 공급하기 위한 트랜지스터이며, 한쪽의 주전극이 상기 제1 노드에 접속함과 동시에 제어 전극 이 상기 제2 노드에 접속하는 제3 트랜지스터를 포함하고, 또한, 이 제3 트랜지스터가 차단 상태가 되는 기간 내에 있어서, 이 제3 트랜지스터의 다른쪽의 주전극인 제3 노드에 상기 제1 전압과는 다른 소정의 전압이 인가되도록 구성되는 것이다.
본 발명의 제2 국면으로서의 시프트 레지스터 회로는, 입력 단자 및 출력 단자와, 서로 위상이 다른 제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자와, 제1, 제2 및 제3 전압이 각각 공급되는 제1, 제2 및 제3 전압단자와, 상기 출력 단자와 상기 제1 클록 단자와의 사이에 접속하는 제1 트랜지스터와, 상기 출력 단자와 상기 제1 전압단자와의 사이에 접속하는 제2 트랜지스터와, 상기 제1 트랜지스터의 제어 전극이 접속하는 제1 노드와, 상기 제2 트랜지스터의 제어 전극이 접속하는 제2 노드와, 상기 제2 클록 신호에 동기하여 상기 제1 노드에 상기 제1 전압을 공급함과 동시에 상기 제2 노드에 상기 제3 전압을 공급하고, 상기 입력 단자의 입력 신호에 의거하여 상기 제1 노드에 상기 제2 전압을 공급함과 동시에 상기 제2 노드에 상기 제1 전압을 공급하는 구동부를 구비하는 시프트 레지스터 회로이며, 상기 구동부는, 상기 제2 노드와 상기 제1 전압단자와의 사이에 직렬로 접속하고, 제어 전극이 모두 상기 입력 단자에 접속하는 제3, 제4트랜지스터를 포함하며, 이 제3, 제4트랜지스터가 차단 상태가 되는 기간내에 있어서, 이 제3, 제4트랜지스터간의 접속 노드인 제3 노드에 상기 제1 전압과는 다른 소정의 전압이 인가되도록 구성되어 있는 것이다.
본 발명의 제3 국면으로서의 시프트 레지스터 회로는, 입력 단자 및 출력 단자와, 서로 위상이 다른 제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자와, 제1, 제2 및 제3 전압이 각각 공급되는 제1, 제2 및 제3 전압단자와, 상기 출력 단자와 상기 제1 클록 단자와의 사이에 접속하는 제1 트랜지스터와, 상기 출력 단자와 상기 제1 전압단자와의 사이에 접속하는 제2 트랜지스터와, 상기 제1 트랜지스터의 제어 전극이 접속하는 제1 노드와, 상기 제2 트랜지스터의 제어 전극이 접속하는 제2 노드와, 상기 제2 클록 신호에 동기하여 상기 제1 노드에 상기 제1 전압을 공급함과 동시에 상기 제2 노드에 상기 제3 전압을 공급하고, 상기 입력 단자의 입력 신호에 의거하여 상기 제1 노드에 상기 제2 전압을 공급함과 동시에 상기 제2 노드에 상기 제1 전압을 공급하는 구동부를 구비하는 시프트 레지스터 회로이며, 상기 구동부는, 상기 제2 트랜지스터가 도통상태가 되는 기간 내에 있어서, 상기 제1 클록 신호에 동기하고, 상기 제2 트랜지스터의 도통상태가 유지되는 레벨에 상기 제2 노드를 충전하는 보상 회로를 구비하는 것이다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또, 설명이 중복하여 장황하게 되는 것을 피하기 위해서, 각 도면에 있어서 동일 또는 상당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 나타내는 블럭도이고, 표시장치의 대표예로서 액정표시장치(10)의 전체 구성을 나타내고 있다.
액정표시장치(10)는, 액정 어레이부(20)와, 게이트 선 구동회로(주사선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 명백하게 되지만, 본 발명의 실시예에 따른 시프트 레지스터는, 게이트 선 구동회로(30)에 탑재된다.
액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인 」이라고도 칭한다)의 각각에는 각각 게이트 선GL1, GL2‥·(총칭 「게이트 선GL」)이 설치되고, 또한 화소의 열 (이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터 선DL1, DL2‥·(총칭「데이터 선DL」)이 각각 설정된다. 도 1에는, 제1 행의 제1 열 및 제2 열의 화소(25) 및 이것에 대응하는 게이트 선GL1 및 데이터 선DL1, DL2이 대표적으로 나타나고 있다.
각 화소(25)는, 대응하는 데이터 선DL과 화소 노드Np와의 사이에 설정되는 화소 스위치 소자(26)와, 화소 노드Np 및 공통 전극 노드NC 사이에 병렬로 접속되는 캐퍼시터(27) 및 액정표시소자(28)를 가지고 있다. 화소 노드Np 및 공통 전극 노드NC 사이의 전압차에 따라, 액정표시소자(28) 안의 액정의 배향성이 변화되고, 이것에 응답하여 액정표시소자(28)의 표시휘도가 변화된다. 이에 따라 데이터선DL 및 화소 스위치 소자(26)를 통해 화소노드Np로 전달되는 표시전압에 의해 각 화소(25)의 휘도를 컨트롤하는 것이 가능하게 된다. 즉 최대휘도에 대응하는 전압차와 최소 휘도에 대응하는 전압차와의 사이의 중간적인 전압차를, 화소 노드Np와 공통 전극 노드NC과의 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능하게 된다.
게이트 선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트 선GL을 순차적으로 선택하여 구동한다. 화소 스위치 소자(26)의 게이트 전극은, 각각 대응 하는 게이트 선GL과 접속된다. 특정 게이트 선GL이 선택되고 있는 동안에는 그것에 접속하는 각 화소(25)에 있어서, 화소 스위치 소자(26)가 도통상태가 되어 화소 노드Np가 대응하는 데이터 선DL과 접속된다. 그리고, 화소 노드Np에 전달된 표시 전압이 캐퍼시터(27)에 의해 유지된다. 일반적으로, 화소 스위치 소자(26)는, 액정표시소자(28)와 동일한 절연체 기판(글래스 기판, 수지기판 등)위에 형성되는 TFT로 구성된다.
소스 드라이버(40)는, N비트의 디지털 신호인 표시 신호SIG에 의해 단계적으로 설정되는 표시 전압을, 데이터 선DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시신호SIG는 6비트의 신호로, 표시 신호 비트 D0~D5로 구성되는 것으로 한다. 6비트의 표시신호SIG에 근거하면, 각 화소(25)에 있어서, 26 = 64단계의 계조표시가 가능하게 된다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 하나의 컬러 표시 단위를 형성하면, 약 26만색의 컬러 표시가 가능하게 된다.
또한 도 1에 나타나 있는 바와 같이 소스 드라이버(40)는, 시프트 레지스터(50)와, 데이터 래치회로(52,54)와, 계조전압 생성회로(60)와, 디코더 회로(70)와, 아날로그 앰프(80)로 구성되어 있다.
표시 신호SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트DO∼D5가 시리얼하게 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트DO∼D5는, 액정 어레이부(20)중 어느 하나의 화소(25)에 있어서의 표시 휘도를 나타내고 있다.
시프트 레지스터(50)는, 표시 신호SIG의 설정이 전환되는 주기에 동기한 타이밍에서, 데이터 래치회로(52)에 대하여, 표시 신호 비트DO∼D5의 받아 들임을 지시한다. 데이터 래치회로(52)는, 시리얼하게 생성되는 표시 신호SIG를 순차적으로 받아들여, 하나의 화소 라인 분의 표시 신호SIG를 유지한다.
데이터 래치회로(54)에 입력되는 래치 신호LT는, 데이터 래치회로(52)에 하나의 화소 라인 분의 표시 신호SIG가 받아들여지는 타이밍에서 활성화한다. 데이터 래치회로(54)는 그것에 응답하고, 그때 데이터 래치회로(52)에 유지되고 있는 하나의 화소 라인분의 표시 신호SIG를 받아 들인다.
계조전압 생성회로(60)는, 고전압VDH 및 저전압VDL 사이에 직렬로 접속된 63개의 분압 저항으로 구성되어, 64단계의 계조전압V1∼V64을 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로(54)에 유지되어 있는 표시 신호SIG를 디코드하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드Nd1, Nd2‥·(총칭 「디코드 출력 노드Nd」)에 출력하는 전압을, 계조전압V1∼V64중에서 선택하여 출력한다.
그 결과, 디코드 출력 노드Nd에는, 데이터 래치회로(54)에 유지된 하나의 화소 라인분의 표시 신호SIG에 대응한 표시 전압(계조전압V1∼V64중 하나)이 동시에(패러렐로)출력된다. 또, 도 1에 있어서는, 제1 열째 및 제2 열째의 데이터 선DL1, DL2에 대응하는 디코드 출력 노드Nd1, Nd2가 대표적으로 나타나고 있다.
아날로그 앰프(80)는, 디코드 회로(70)로부터 디코드 출력 노드Nd1, Nd2‥·에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선DL1, DL2 ·· ·에 출력한다.
소스 드라이버(40)가, 소정의 주사 주기에 의거하여 일련의 표시 신호SIG에 대응하는 표시 전압을 1화소 라인분씩 데이터 선DL에 반복 출력하고, 게이트 선 구동회로(30)가 그 주사 주기에 동기하여 게이트 선GL1, GL2‥·을 순차적으로 구동함으로써, 액정 어레이부(20)에 표시 신호SIG에 근거한 화상의 표시가 이루어지고 있다.
또, 도 1에는, 게이트 선 구동회로(30) 및 소스 드라이버(40)가 액정 어레이부(20)와 일체로 형성된 액정표시장치(10)의 구성을 예시했지만, 게이트 선 구동회로(30) 및 소스 드라이버(40)에 대해서는, 액정 어레이부(20)의 외부회로로서 설치하는 것도 가능하다.
이하, 본 발명에 따른 게이트 선 구동 회로(30)의 구성의 상세에 관하여 설명한다. 도 2는, 본 발명의 실시예 1에 따른 게이트 선 구동회로(30)의 구성을 나타내는 도면이다. 이 게이트 선 구동회로(30)는, 종속(縱續)접속한 복수의 시프트 레지스터 회로SR1, SR2, SR3, SR4 ···로 구성되는 시프트 레지스터로 이루어지고 있다(설명의 편의상, 종속접속 하는 시프트 레지스터 회로SR1, SR2 ···의 각각을 「단위 시프트 레지스터 회로」라고 칭하기로 하고, 이들을 「단위 시프트 레지스터 회로SR」라고 총칭한다). 각 단위 시프트 레지스터 회로SR는, 하나의 화소 라인 즉 게이트 선GL 마다 설정된다.
또 도 2에 나타내는 클록 발생기(31)는, 각각 위상이 다른 3상의 클록 신호C1, C2, C3를 게이트 선 구동회로(30)의 단위 시프트 레지스터 회로SR에 입력하는 것이며, 이 클록 신호C1, C2, C3는, 표시장치의 주사 주기에 동기한 타이밍에서 순서대로 활성화하도록 제어되고 있다.
각 단위 시프트 레지스터 회로SR는, 입력 단자IN, 출력 단자OUT, 제1 및 제2 클록 단자A,B를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지스터 회로SR의 클록 단자A, B에는, 클록 발생기(31)가 출력하는 클록 신호C1, C2, C3중 2개가 공급된다. 또한 제1 단째(제1 스테이지)의 단위 시프트 레지스터 회로SR1의 입력 단자IN에는, 스타트 펄스라고 불리는 입력 신호가 입력되고, 제2 단 이후의 단위 시프트 레지스터 회로SR의 입력 단자IN에는, 그 전단의 출력 단자OUT에 출력되는 출력 신호가 입력된다. 각 단위 시프트 레지스터 회로SR의 출력 신호는, 수평(또는 수직)주사 펄스로서 게이트 선GL에 출력된다.
이 구성의 게이트 선 구동회로(30)에 의하면, 각 단위 시프트 레지스터 회로SR는, 클록 신호C1, C2, C3에 동기하여, 전단부터 입력되는 입력 신호(전단의 출력 신호)를 시프트시키면서, 대응하는 게이트 선GL 및 자체의 후단의 단위 시프트 레지스터 회로SR에 출력한다(단위 시프트 레지스터 회로SR의 동작의 상세는 후술한다). 그 결과, 일련의 단위 시프트 레지스터 회로SR는, 소정의 주사 주기에 근거한 타이밍에서 게이트 선GL을 순차적으로 활성화시키는, 소위 게이트 선 구동 유닛으로서 기능한다.
도 3은, 본 발명의 실시예 1에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 또, 각 단위 시프트 레지스터 회로SR의 구성은 실질적으로 동일하므로, 이하에 있어서는 하나의 단위 시프트 레지스터 회로SR의 구성에 대해서 만 대표적으로 설명한다. 또한 단위 시프트 레지스터 회로SR를 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이며, 본 실시예에 있어서는 모두 N형 TFT로 한다.
단위 시프트 레지스터 회로SR는, 입력 단자IN, 출력 단자OUT, 제1 클록 단자A, 제2 클록 단자B, 제1 전압이 공급되는 제1 전압단자로서의 기준전압단자, 소정의 제2 전압이 공급되는 제2 전압단자로서의 제1 전원단자s1 및 소정의 제3 전압이 공급되는 제3 전압단자로서의 제2 전원단자s2를 가지고 있다. 본 실시예에서는 설명의 편의상, 시프트 레지스터측의 전압을 기준으로 하고, 도 3과 같이, 기준전압단자가 그라운드GND(0V 레벨)에 접속하고, 제1 전원단자s1 및 제2 전원단자s2가 모두 전원VDD에 접속하는 예를 도시한다(즉 본 실시예에서는, 제1 전압은 0V, 제2 및 제3 전압은 전원VDD의 전압이다). 단, 실사용에서는 화소측의 전압이 기준이 되고, 예를 들면 도 3의 제1 전원단자s1 및 제2 전원단자s2에는 17V, 기준 단자에는 -12V등이 공급된다(즉 이 실사용의 예에서는, 제1 전압은 -12V, 제2 및 제3 전압은 전원 17V이다). 즉, 본 실시예에 있어서는, 단위 시프트 레지스터 회로SR는, 대응하는 게이트 선GL의 전압 레벨을, 선택시에 전원VDD의 전압으로 하고, 비선택시에 0V로 하도록 동작하지만, 실사용에 있어서는 대응하는 게이트 선GL의 전압 레벨을 선택시에 정전압(예를 들면 17V), 비선택시에 부전압(예를 들면 -12V)으로 하도록 동작한다.
이 단위 시프트 레지스터 회로SR의 출력단은, 출력 단자OUT와 제1 클록 단자A와의 사이에 접속하는 트랜지스터T1(제1 트랜지스터) 및 이 출력 단자OUT와 그라 운드GND(기준전압단자)와의 사이에 접속하는 트랜지스터T2(제2 트랜지스터)에 의해 구성되어 있다. 도 3과 같이, 트랜지스터T1의 게이트(제어 전극)는 노드N1(제1 노드)에 접속하고, 트랜지스터T2의 게이트는 노드N2(제2 노드)에 접속한다. 또 노드N1와 제1 전원단자s1(전원VDD)와의 사이에는, 트랜지스터T3가 접속하고, 이 노드N1와 그라운드GND와의 사이에는, 직렬접속한 트랜지스터T4, T7가 접속한다.
이 트랜지스터T4, T7는, 노드N1에 기준전압(그라운드GND의 전압)을 공급하기 위한 트랜지스터이다. 도 3과 같이, 트랜지스터T4의 한쪽의 주전극인 드레인은 노드N1에 접속하고, 다른쪽의 주전극인 소스는 트랜지스터T7에 접속하고 있다. 트랜지스터T7는, 노드N3와 그라운드GND와의 사이에 접속한다. 트랜지스터T4, T7의 게이트는 모두 노드N2에 접속한다. 여기에서, 트랜지스터T4의 소스의 노드(여기에서는 트랜지스터T4, T7사이의 접속 노드)를 노드N3으로 정의한다.
또한 이 단위 시프트 레지스터 회로SR는, 제3 전원단자s3를 가지고 있어, 이 제3 전원단자s3와 노드N3와의 사이에 트랜지스터T8가 접속하고 있다. 본 실시예에 있어서, 제3 전원단자s3는 소정의 전원VDM이 접속되고, 트랜지스터T8의 게이트는 노드N1에 접속한다. 즉 트랜지스터T8는, 노드N1의 전압 레벨이 높아질 때 ON이 되고, 제3 전원단자s3의 전압(전원VDM의 출력 전압)을 노드N3에 인가하도록 동작한다.
노드N2와 제2 전원단자s2(전원VDD)와의 사이에는 트랜지스터T5가 접속하고, 노드N2와 그라운드GND(기준전압단자)와의 사이에는 트랜지스터T6가 접속한다. 또 입력 단자IN가 트랜지스터T3, T6의 게이트에 접속하고, 제2 클록 단자B가 트랜지스 터T5의 게이트에 접속한다. 이상에 의해, 본 실시예에 따른 단위 시프트 레지스터 회로SR가 구성된다.
또, 상기한 특허문헌 1, 2를 참조하면 명백하지만, 종래의 단위 시프트 레지스터 회로는, 노드N1와 기준전압단자(그라운드GND)와의 사이는, 하나의 트랜지스터가 접속될 뿐이다(예를 들면 특허문헌 1의 도 2에 도시되는 트랜지스터(19)참조). 환언하면, 종래의 단위 시프트 레지스트 회로의 구성은, 본 출원, 도 3에 나타내는 회로로부터 트랜지스터T7, T8를 없애고, 트랜지스터T4의 소스(노드N3)를 그라운드GND에 직접 접속한 것이다.
본 실시예에 있어서, 트랜지스터T3∼T8는, 이 단위 시프트 레지스터 회로SR를 구동하는 구동부를 구성한다. 이 구동부는, 제2 클록 단자B에 입력되는 클록 신호에 동기하여, 노드N1에 기준전압단자(그라운드GND)의 전압을 공급함과 동시에 노드N2에 제2 전원단자s2(전원VDD)의 전압을 공급하고, 또한 입력 단자IN의 입력 신호에 의거하여 노드N1에 제1 전원단자s1(전원VDD)의 전압을 공급함과 동시에 노드N2에 기준전압단자(그라운드GND)의 전압을 공급하도록 동작하는 것이다. 이하, 이 구동부를 포함하는 본 실시예에 따른 단위 시프트 레지스터 회로SR의 구체적인 동작을 설명한다.
도 4는, 실시예 1에 따른 단위 시프트 레지스터 회로SR의 통상 동작을 설명하기 위한 타이밍 도이다. 여기에서는, 단위 시프트 레지스터 회로SR의 제1 클록 단자A에 클록 신호C1가 입력되고, 제2 클록 단자B에 클록 신호C3가 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의, 단위 시프트 레지스터 회로SR1, SR4등이 이것에 해당한다). 또 이하에서는, 전원VDD 및 전원VDM이 출력하는 전압 레벨(이하, 단순히「레벨」)을, 각각 「VDD」 (VDD>0), 「VDM」 (VDM>0)으로 칭하여 설명한다.
도 4에 나타나 있는 바와 같이 시각t0에서 클록 신호C3(제2 클록 단자B)의 레벨이 OV에서 VDD가 되면, 트랜지스터T5가 ON(도통상태)이 된다. 이 시점에서는 입력 단자IN는 0V가 되어 트랜지스터T6는 OFF(차단 상태)이므로, 노드N2는 충전되어 VDD-Vth의 레벨이 된다(Vth:트랜지스터의 임계값 전압). 그것에 따라, 트랜지스터T4, T7가 모두 ON이 되고, 노드N1, N3는 0V가 된다. 노드N1가 0V가 됨에 따라 트랜지스터T1, T8는 OFF가 된다.
이와 같이, 구동부가 노드N1에 전원VDD의 전압을 공급하고, 노드N2에 그라운드GND의 전압을 각각 공급하면, 트랜지스터T1가 OFF, 트랜지스터T2가 ON 상태가 되므로, 게이트 선GL은 저임피던스의 비활성 상태(비선택 상태)가 된다.
다음에 시각t1에서 클록 신호C3가 0V로 되돌아가면, 트랜지스터T5는 OFF가 되지만, 트랜지스터T6는 OFF상태이므로, 노드N2의 레벨은 VDD-Vth로 유지된다.
시각t2에서, 입력 단자IN에 입력 신호가 입력되어, 이 입력 단자IN의 레벨이 VDD가 되면, 트랜지스터T3, T6가 ON이 된다. 그것에 의해 노드N2는 방전되어 0V가 되고, 트랜지스터T2, T4, T7는 OFF가 된다. 트랜지스터T3가 ON하고 있으므로, 이번은 노드N1가 충전되어 VDD-Vth의 레벨이 된다. 그에 따라, 트랜지스터T1가 ON이 된다(통상, VDD≫Vtb이므로, VDD-Vth>Vth이다).
이와 같이, 구동부가, 노드N1에 그라운드GND의 전압을 공급하고, 노드N2에 전원VDD의 전압을 공급하면, 트랜지스터T1가 ON, 트랜지스터T2가 OFF 상태가 된다. 단, 이 시점에서는, 클록 신호C1(제1 클록 단자A)는 0V이므로 출력 단자OUT는 0V로부터 변위 하지 않는다. 즉 이 시점에서도 게이트 선GL은 저임피던스의 비활성 상태이다.
본 실시예에서는, 이때 트랜지스터T8도 ON이 되어, 노드N3에 전원VDM의 전압이 공급된다. 전압 레벨VDM은, 트랜지스터T8가 비포화 영역에서 동작하는 정도의 레벨이라고 가정한다. 그 경우, 노드N3의 레벨은 VDM이 된다(VDM이 트랜지스터T8가 포화 영역에서 동작하는 레벨인 경우에는, 노드N3는 VDD-2 ×Vth의 레벨이 된다).
시각t3에서 입력 단자IN가 OV로 되돌아가면, 트랜지스터T3, T6는 OFF가 되지만, 트랜지스터T4, T7도 OFF이므로, (리크 전류를 무시할 수 있으면) 노드N1의 레벨은 VDD-Vth상태로 유지된다.
그리고 시각t4에서, 제1 클록 단자A의 클록 신호C1가 0V에서 VDD가 되면, 트랜지스터T1의 게이트·채널간 용량에 의한 용량결합에 의해, 노드N1의 레벨은 클록 신호C1의 상승에 따라 상승하고, 2 ×VDD-Vth의 레벨까지 승압된다. 이 클록 신호C1의 상승 과정에서도, 트랜지스터T1의 게이트·소스간 전압은 VDD-Vth이며, 이 트랜지스터T1은 저임피던스이다. 따라서, 출력 단자OUT는 클록 신호C1의 상승과 거의 동시에 충전된다. 즉, 클록 신호C1의 상승에 따라 출력 단자OUT의 출력 신호가 상승하고, 게이트 선GL이 활성화된 선택상태가 된다. 또, 이때의 트랜지스터T1의 게이트·소스간 전압은, 이 트랜지스터T1를 비포화 영역에서 동작시키는 조건을 만족시키고 있으므로, 트랜지스터T1에 있어서 임계값 전압(Vth) 분의 전압강하는 일어나지 않고, 출력 단자OUT는 클록 신호C1와 동 레벨(VDD)이 된다.
노드N1는, (리크 전류를 무시할 수 있으면) 클록 신호C1의 레벨이 0V로 되돌아가는 시각t5까지, 2 ×VDD-Vth의 레벨을 유지한다. 따라서 클록 신호C1의 레벨이 하강하는 과정에서도 트랜지스터T1는 저임피던스이며, 출력 단자OUT의 레벨은 클록 신호C1의 하강에 따라 OV가 된다. 이때 노드N1의 레벨은 2 ×VDD-Vth에서 VDD만 하강하여, VDD - Vth가 된다. 따라서 트랜지스터T1는 ON을 유지하고, 게이트 선GL은 저임피던스의 비활성 상태가 된다.
시각t6부터 이후는, 상기한 동작을 반복한다. 단, 게이트 선 구동회로(30)는, 1프레임 기간에서 일순하는 주기로, 게이트 선GL을 하나씩 순서대로 활성화하도록 동작 할 필요가 있기 때문에, 하나의 단위 시프트 레지스터 회로SR에는, 1프레임 기간에 1도만 입력 신호가 입력된다. 상기의 설명은 입력 단자IN에 입력 신호가 입력될 때의 동작이었지만, 입력 신호가 입력되지 않는 기간에도, 제1 클록 단자A 및 제2 클록 단자B에는 각각 클록 신호C1, C2는 일정 주기로 계속해서 입력된다. 그 때문에 노드N2는, 클록 신호C3에 의해 트랜지스터T5가 ON할 때마다 반복하여 충전되어 VDD-Vth의 레벨을 유지하고, 그것에 의해 노드N1는 0V로 유지된다. 즉, 입력 신호가 입력되지 않는 동안에는, 출력단의 트랜지스터T1는 OFF, 트랜지스 터T2는 ON의 상태가 유지되어, 대응하는 게이트 선GL은 저임피던스의 비활성 상태로 유지된다.
이상에서 설명 한 동작을 정리하면, 단위 시프트 레지스터 회로SR에 있어서는, 입력 단자IN에 신호가 입력되지 않는 동안에는, 노드N2가 VDD-Vth의 레벨로 유지되는 것으로 출력 단자OUT(게이트 선GL)는 저임피던스의 0V로 유지된다. 입력 단자IN에 신호가 입력되면, 노드N2가 0V가 됨과 동시에, 노드N1가 VDD-Vth로 충전된다. 다음에 제1 클록 단자A에 클록 신호C1가 입력되면, 노드N1가 2 ×VDD-Vth로 승압되고, 출력 단자OUT가 VDD가 되어 게이트 선GL이 활성화된다(이 때문에 노드N1는「승압 노드」라고 칭해지는 경우도 있다). 그 후 제2 클록 단자B에 클록 신호C3가 입력되면, 다시 노드N2는 VDD-Vth로 리셋 되고, 노드N1도 OV에 리셋되어 원래의 상태로 되돌아간다(이 때문에 노드N2는 「리셋 노드」라 칭해지는 경우도 있다).
이와 같이 동작하는 복수의 단위 시프트 레지스터 회로SR를 도 2와 같이 종속 접속하고, 게이트 선 구동회로(30)를 구성하면, 제1 단째의 단위 시프트 레지스터 회로SR1의 입력 단자IN에 입력된 입력 신호는, 도 5에 나타내는 타이밍 도와 같이, 클록 신호C1, C2, C3에 동기한 타이밍에서 시프트되면서, 단위 시프트 레지스터 회로SR2, SR3 ···로 순서대로 전달된다. 그것에 의해, 게이트 선 구동회로(30)는, 소정의 주사 주기에서 게이트 선GL1, GL2, GL3 ···을 순차적으로 구동할 수 있다.
또, 도 4에 실선으로 나타내고 있는 전압파형은 노드N1의 리크 전류가 없는, 이상적인 경우의 파형을 나타내고 있다. 노드N1의 리크 전류가 생길 경우, 노드N1 및 출력 단자OUT의 전압파형은 도 4의 파선과 같이 된다. 즉 트랜지스터T3가 OFF가 되는 시각t3이후, 노드N1의 레벨이 시간과 함께 저하하게 된다. 그 때문에 클록 신호C1의 레벨이 하강하는 시각t5에서는, 트랜지스터T1의 임피던스가 높아지고, 출력 단자OUT의 하강이 클록 신호C1의 하강에 따르지 않게 된다. 즉, 출력 단자OUT의 레벨이 VDD에서 0V에 천이하는 데 시간이 걸리게 되고, 출력 신호 즉 게이트 선GL의 구동 신호의 하강시간이 길어지게 된다.
도 4의 최하단에 나타내는 바와 같이, 시각t6에는 다음 단의 단위 시프트 레지스터 회로SR의 출력 단자OUT가 활성화된다. 따라서, 출력 신호의 하강시간이 길어지면 인접하는 복수의 게이트 선GL이 동시에 선택되어, 표시가 정상적으로 행해지지 않게 된다. 먼저 서술한 것 같이, 종래의 단위 시프트 레지스터 회로는, 노드N1와 그라운드GND와의 사이에는 하나의 트랜지스터가 접속될 뿐으로, 그 트랜지스터에 리크 전류가 생기면 그 문제가 야기된다.
그것에 대해 본 실시예에서는, 도 3과 같이 노드N1와 그라운드GND와의 사이에는 트랜지스터T4와 트랜지스터T7의 2개가 직렬로 접속하고 있고, 또, 양자간의 노드N3에는 전원VDM에 접속하는 트랜지스터T8가 접속하고 있다. 트랜지스터T4, T7의 게이트는 모두 노드N2에 접속하고 있기 때문에, 트랜지스터T4, T7는, 같은 타이밍에서 ON/OFF가 전환된다. 또 트랜지스터T8의 게이트는, 노드N1에 접속하고 있으므로, 노드N1의 레벨이 높을 때(즉 트랜지스터T4, T7가 OFF일 때)에 ON이 된다.
따라서, 위에서 설명한 바와 같이 도 4의 시각t2에서 트랜지스터T4, T7가 OFF 됨과 동시에 노드N1의 레벨이 VDD-Vth가 되면, 트랜지스터T8가 ON하고, 노드N3의 레벨은 VDM이 된다. 이때의 트랜지스터T4에 착안하면, 그 게이트(노드N2)는 OV, 드레인(노드N1)은 VDD-Vth, 소스(노드N3)는 VDM(>0V)이므로, 이 트랜지스터T4의 게이트는 소스에 대하여 마이너스로 바이어스되어 있다(이하, 이 상태를 「마이너스 바이어스 상태」라고 칭한다). 이 트랜지스터T4의 마이너스 바이어스 상태는, 노드N1가 0V로 리셋 될 때까지(도 4의 시각t6까지) 계속된다. 결과적으로 트랜지스터T4는, 노드N1가 충전되고 있는 기간(시각t2∼t6), 마이너스 바이어스 상태가 된다.
도 6은, 일반적인 N형 트랜지스터의 게이트·소스간 전압(VGS)과 드레인·소스간 전류(IDS)의 관계를 나타내는 그래프이다. 도 6에 있어서 세로축(IDS)은 로그자(logarithmic scale)로 나타낸다. N형 트랜지스터는 VGS=0일 때는 OFF상태이지만, 도 6에서 알 수 있는 것과 같이, VGS=0일 때에는 리크 전류IOFF1가 발생한다. 특히, 표시장치에서 이용되는 아모퍼스형 TFT에 있어서의 VGS=0일 때의 리크 전류IOFF1는 비교적 크고, 또한 그것은 화상표시를 위한 백라이트의 영향을 받아 통상보다도 1자리 이상 증대하는 경향에 있다.
종래의 단위 시프트 레지스터 회로의 경우, 노드N1와 그라운드GND와의 사이에 접속하는 유일한 트랜지스터의 소스는 그라운드GND의 레벨이므로, OflF상태의 게이트·소스간 전압은 OV였다. 따라서, 종래의 단위 시프트 레지스터 회로에서는, 이 트랜지스터에 발생하는 리크 전류IOFF1에 의해, 상기의 문제가 야기되었다.
그것에 대해, 본 실시예에 따른 단위 시프트 레지스터 회로SR의 트랜지스터T4는, OFF상태인 동안, 마이너스 바이어스 상태(VGS<0)가 된다. N형 트랜지스터에 있어서 VGS <0으로 하면, 도 6과 같이, 그때의 리크 전류IOFF2는, VGS=0일 때의 리크 전류IOFF1의 1/1000정도가 된다.
따라서 본 실시예에 따른 단위 시프트 레지스터 회로SR에 의하면, 트랜지스터T4의 리크 전류(즉 노드N1의 리크 전류)가 저감되므로, 충전시의 노드N1의 레벨 저하는 억제된다. 따라서, 출력 단자OUT가 클록 신호C1의 레벨의 천이에 추종할 수 없게 된다는 문제를 회피할 수 있다. 또한 출력 단자OUT의 출력 신호의 하강 시간(게이트 선GT의 방전시간)이 종래의 게이트 선 구동회로보다도 짧아지므로, 게이트 선GL의 구동 동작에 있어서의 타이밍 마진을 크게 취할 수 있어, 동작 신뢰성이 향상된다. 따라서, 이 단위 시프트 레지스터 회로SR에 의해 구성된 게이트 선 구동회로를 표시장치에 탑재하면, 오동작을 방지할 수 있어 정상적인 표시가 행해진다.
또 도 3에 있어서는, 제3 전원단자s3에 전원VDM을 접속한 구성을 나타냈지만, 제3 전원단자s3를 제1 전원단자s1와 같이 전원VDD에 접속시키도록 해도 좋다. 그 경우, 필요한 전원의 수를 적게 할 수 있다는 이점이 있다. 단, TFT의 종류에 따라서는, 도 6의 파선으로 나타내는 IDS-VGS특성을 나타내는 것이 있기 때문에, 제3 전원단자s3의 레벨을 VDD 정도의 높은 레벨로 하면, 트랜지스터T4의 리크 전류의 저감 효과가 작아지는 경우도 있기 때문에 주의가 필요하다.
또 제3 전원단자s3에 접속시키는 전원VDM으로서는, 전원VDD의 출력을 강압시킨 것을 전압VDM으로서 출력하는 전원회로를 이용해도 된다. 도 7 및 도 8에 그 예를 도시한다.
도 7은, 전원VDD의 출력 전압을, 다이오드 접속한 트랜지스터가 n개 직렬 접속하여 이루어지는 트랜지스터군DT1과 용량소자CA로 분압함으로써, 전압VDM을 생성시키는 전원회로이다. 전원VDD에 접속한 트랜지스터군DT1과, 그라운드GND에 접속한 용량소자CA와의 접속 노드를 전압VDM의 출력 단자로 하고 있다.
트랜지스터군DT1의 각각에는, 임계값 전압Vth의 전압강하가 발생하므로, VDM의 출력 단자에는 VDM=VDD- n X Vth가 얻어진다. 용량소자CA는, 순간적인 부하 전류에 대하여 VDM의 레벨을 안정시키도록 기능한다. 또 도 3의 회로구성에서는, 전원VDM에 직류전류는 거의 흐르지 않으므로, 이 도 7의 회로로부터 게이트 선 구동회로(30)를 구성하는 모든 단위 시프트 레지스터 회로에 전압VDM을 공급하는 것이 가능하다.
또 도 8은, 전원VDD의 출력 전압을 강압하여 전압VDM을 생성하는 전원회로의 다른 예이다. 전원VDD과 그라운드GND와의 사이에는, 다이오드 접속된 3개의 트랜지스터가 직렬접속하여 이루어지는 트랜지스터군DT2과 고저항 소자R1가 직렬로 접 속된다. 고저항 소자R1와 트랜지스터군DT2과의 접속 노드N1O는, 트랜지스터TR1의 게이트에 접속한다. 이 트랜지스터TR1의 드레인은 전원VDD에 접속하고, 소스는 용량소자CA를 거쳐서 그라운드GND에 접속한다. 그리고, 트랜지스터TR1와 용량소자CA와의 접속 노드를 전압VDM의 출력 단자로 한다.
도 8에 있어서, 노드N1O의 전압은 거의 3×Vth가 되므로, 전압VDM의 출력 단자에는, 그것으로부터 또한 트랜지스터TR1의 임계값 전압분이 강하한 VDM=2 ×Vth가 출력된다. 이 식에서 알 수 있는 바와 같이, 전압VDM은 전원VDD의 레벨 변동에 의존하지 않는다. 따라서, 보다 안정된 전압VDM이 생성되는 효과를 얻을 수 있다. 또 이 회로에서도, 도 7의 회로와 마찬가지로, 게이트 선 구동회로(30)를 구성하는 모든 단위 시프트 레지스터 회로SR에 전압VDM을 공급하는 것이 가능하다.
또 본 실시예에서는 제1 전원단자s1 및 제2 전원단자s2에, 같은 전원VDD이 접속되는 구성을 나타냈지만, 본 발명의 적용은 이 구성에 한정되는 것이 아닌, 그것들에 서로 다른 전원이 접속하는 것이라도 좋다. 즉 제2 전원단자s2에 접속하는 전원은, 트랜지스터T2, T4, T7를 ON할 수 있을 정도의 전압을 출력하는 전원이면, 전원VDD이 아니어도 좋다. 또 이것은, 이하의 실시예에 대해서도 같다.
[실시예 2]
도 9는, 실시예 2에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 실시예 1에서는, 노드N3에 전압VDM을 인가하기 위한 트랜지스터T8의 게이트를 노드N1에 접속시키고 있었지만, 실시예 2에서는 그것을 출력 단자OUT에 접속시킨다. 즉, 트랜지스터T8는 출력 단자OUT의 레벨이 VDD가 될 때 ON하도록 동 작한다.
따라서 본 실시예에 있어서는, 도 4의 타이밍 도에 있어서의 시각t4∼t5 동안만, 노드N3에 트랜지스터T8를 통해 VDM이 인가된다. 단, 시각t5∼t6 동안은, 노드N3는 플로팅이 되므로, 그 사이도 VDM의 레벨로 유지된다. 즉 본 실시예에서는, 시각t4∼t6동안, 트랜지스터T4가 마이너스 바이어스 상태가 되고, 노드N1의 리크 전류가 억제된다.
노드N1의 리크 전류를 방지해야 할 기간은, 노드N1가 충전된 상태에서 트랜지스터T3가 OFF가 되는 시각t4부터 제1 클록 단자A의 클록 신호C1가 하강하는 시각t5까지의 기간이지만, 이 리크 전류는, 특히 노드N1의 레벨이 2 ×VDD-Vth까지 상승하는 시각t4∼t5동안에 생기기 쉽다. 따라서, 본 실시예와 같이 시각t4∼t6동안만 트랜지스터T4가 마이너스 바이어스 상태가 되는 구성으로 해도, 실시예 1과 거의 같은 정도로 노드N1의 리크 전류를 억제하는 효과를 얻을 수 있다.
또한 본 실시예에서는, 실시예 1보다도 노드N1에 접속되는 트랜지스터의 수가 적어지므로, 이 노드N1의 기생 용량이 저감한다. 따라서, 제1 클록 단자A의 클록 신호에 의한 노드N1의 승압이 보다 효율적으로 이루어진다는 효과를 얻을 수 있다.
또, 본 실시예에 있어서도, 전압 레벨VDM의 생성 수단으로서 도 7 혹은 도 8에 나타낸 회로를 사용하는 것이 가능하다.
[실시예 3]
도 10은, 실시예 3에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 본 실시예에서는, 트랜지스터T1의 게이트와 노드N1와의 접속이 트랜지스터T9를 통해 이루어진다. 트랜지스터T9의 게이트는, 제4 전원단자s4에 접속한다. 본 실시예에서는, 제4 전원단자s4를 제1 전원단자s1 및 제2 전원단자S2와 마찬가지로, 전원VDD에 접속시키고 있다. 여기에서, 트랜지스터T1의 게이트와 트랜지스터T9와의 접속 노드를 노드N4라고 정의한다.
본 실시예의 단위 시프트 레지스터 회로SR에서는, 입력 단자IN에 입력 신호가 입력되면, 노드N1와 함께 노드N4도 VDD-Vth의 레벨로 충전된다. 그 후에 제1 클록 단자A에 입력되는 클록 신호C1가 0V에서 VDD로 천이하면, 노드N4는, 트랜지스터T1의 게이트·채널간 용량에 의한 용량결합에 의해 2 ×VDD-Vth로 승압된다. 그러나 노드N1는, 트랜지스터T9의 소스 팔로어(source-follower) 동작에 의해 정해지는 전압 레벨로 설정된다. 도 10에 있어서는, 트랜지스터T9의 게이트 전압 레벨은 VDD이므로, 노드N1는 VDD-Vth로부터 변화되지 않는다.
즉 본 실시예에서는, 도 3의 타이밍 도의 시각t4∼t5 기간에, 노드N4는 2 ×VDD-Vth로 승압되지만, 노드N1는 VDD-Vth로 유지된다. 따라서, 시각t4∼t5의 기간에 있어서의 트랜지스터T4의 드레인·소스간 전압은, 실시예 1에 비교하여 작아지고, 이 기간에 있어서의 트랜지스터T4의 리크 전류가 또한 작아진다는 효과를 얻을 수 있다.
또, 본 실시예에 있어서는, 전원의 개수의 증가를 피하기 위해서, 트랜지스터T9의 게이트 즉 제4 전원단자s4를, 제1 전원단자s1 및 제2 전원단자s2와 같이 전원VDD에 접속시켰지만, 본 발명은 이 구성에 한정되는 것은 아니다. 제4 전원단자 s4에 접속하는 전원으로서는, 트랜지스터T9의 소스 팔로어 동작에 의해, 노드N1의 레벨을 노드N3의 레벨(VDM)에 가까운 값으로 설정할 수 있는 것이면 다른 전원이어도 좋으며, 그 경우에도 상기와 동일한 효과를 얻을 수 있다.
[실시예 4]
도 11은, 실시예 4에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 본 실시예는 실시예 2와 실시예 3을 조합한 것이다. 즉 트랜지스터T8의 게이트를 출력 단자OUT에 접속시키고, 또한, 트랜지스터T1의 게이트와 노드N1와의 사이에, 게이트가 제4 전원단자s4에 접속하는 트랜지스터T9를 설치하고 있다. 또, 본 실시예에 있어서도, 제4 전원단자s4는 전원VDD에 접속시키고 있다.
실시예 3에서는, 도 10과 같이 노드N1에는 트랜지스터가 4개 접속하게 되므로, 이 노드N1의 기생 용량의 증가가 염려된다. 그러나 본 실시예 있어서는, 실시예 2의 적용에 의해 트랜지스터T8는 노드N1에 접속하지 않으므로, 그 문제는 억제된다. 또한 실시예 3과 같이, 노드N4가 2 ×VDD-Vth로 승압되었을 때에도, 노드N1는 VDD-Vth를 유지하므로, 그때의 트랜지스터T4의 드레인·소스간 전압은 작아져 리크 전류를 억제할 수 있다는 효과를 얻을 수 있다.
[실시예 5]
도 12는 실시예 5에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 이 단위 시프트 레지스터 회로SR의 구성은, 실시예 4(도 11)와 거의 동일하지만, 트랜지스터T8가 접속하는 제3 전원단자s3에, 제1 전원단자s1 및 제4 전원단자s4와 같이 전원VDD을 접속시키고 있는 점에서 다르다.
트랜지스터T9의 게이트가 접속하는 제4 전원단자s4에는 전원VDD가 접속하고 있으므로, 실시예 4와 같이, 노드N4가 2 ×VDD-Vth로 승압되었을 때에도, 노드N1는 VDD-Vth를 유지한다. 또 제3 전원단자s3에는 전원VDD이 접속하고 있으므로, 그때의 노드N3의 레벨도 VDD-Vth가 된다. 즉, 트랜지스터T4의 드레인·소스간 전압은 거의 0V가 되고, 이 트랜지스터T4의 드레인·소스간에 리크 전류는 흐르지 않는다. 따라서 결과적으로, 노드N4 즉 트랜지스터T1의 게이트 전압 레벨의 저하를 억제할 수 있다는 효과를 얻을 수 있다.
또, 본 실시예에 있어서는, 전원의 개수의 증가를 피하고, 제3 전원단자s3 및 제4 전원단자s4에 함께 전원VDD을 접속시켰지만, 노드N1의 레벨을 노드N3의 레벨을 거의 같은 값으로 설정할 수 있는 것이면 다른 전원이어도 좋다.
[실시예 6]
이상의 설명에 있어서는, 도 2와 같이 게이트 선 구동회로(30)의 시프트 레지스터 회로SR를 3상의 클록 신호C1, C2, C3를 이용하여 동작시키는 구성을 나타냈지만, 2 상 클록 신호를 사용하여 동작시키는 것도 가능하다. 도 13은 그 경우에 있어서의 게이트 선 구동회로(30)의 구성을 나타내는 도면이다.
이 경우도, 게이트 선 구동회로(30)는, 종속접속한 복수의 단위 시프트 레지스터 회로SR에 의해 구성된다. 단, 클록 발생기(31)는, 서로 역상의 2상 클록인 클록 신호C11, C12를 출력하는 것이다. 각각의 단위 시프트 레지스터 회로SR의 제1 클록 단자A에는, 인접하는 단위 시프트 레지스터 회로SR 사이에, 서로 역상의 클록 신호가 입력되도록, 그 클록 신호C11, C12의 한쪽이 입력된다. 또한 각 단위 시프트 레지스터 회로SR의 제2 클록 단자B는, 그 다음 단의 단위 시프트 레지스터 회로SR의 출력 신호가 입력된다.
도 14는, 게이트 선 구동회로(30)를 2상 클록 신호C11,C12를 이용하여 동작시킨 경우의 타이밍 도이다. 제1 단째의 단위 시프트 레지스터 회로SR1의 입력 단자IN에 입력된 입력 신호는, 클록 신호C11, C12에 동기한 타이밍에서 시프트되면서, 단위 시프트 레지스터 회로SR2, SR3‥·로 순서대로 전달된다. 그것에 의해, 게이트 선 구동회로(30)는, 소정의 주사 주기로 게이트 선GL1, GL2, GL3‥·을 순서대로 구동할 수 있다.
단, 도 13의 구성에서는, 각 단위 시프트 레지스터 회로SR의 제2 클록 단자B에 입력되는 클록 신호는, 그 다음 단의 단위 시프트 레지스터 회로SR의 출력 신호이므로, 이 다음 단의 단위 시프트 레지스터 회로SR가 적어도 한번 동작한 후가 아니면 리셋 노드(도 3에 있어서의 노드N2)는 VDD-Vth의 레벨로 리셋되지 않고, 도 14에 나타내는 통상 동작으로는 되지 않는다. 따라서, 보통 동작에 앞서, 더미의 입력 신호를 단위 시프트 레지스터 회로SR의 제1 단째부터 최종단까지 전달시키는 더미 동작을 행하게 할 필요가 있다. 혹은, 리셋 노드와 전원VDD과의 사이에 리셋용의 트랜지스터를 별도로 설치하고, 통상 동작 전에 미리 이 리셋 노드를 충전하는 리셋 동작을 행해도 좋다. 단, 그 경우는 리셋용의 신호 라인이 별도로 필요하게 된다.
여기에서, 도 13과 같이 구성된 게이트 선 구동회로(30)를 구성하는 단위 시프트 레지스터 회로SR에 있어서의 리크 전류의 문제를 설명한다. 설명을 간단히 하기 위해, 도 13의 각 단위 시프트 레지스터 회로SR는 실시예 1(도 3)의 회로구성을 가지고 있다고 가정한다.
도 14의 최하단에, 도 13의 게이트 선 구동회로(30)의 단위 시프트 레지스터 회로SR1의 노드N2에 있어서의 전압파형을 나타낸다. 상기한 바와 같이, 각 단위 시프트 레지스터 회로SR의 제2 클록 단자B에 들어가는 클록 신호는, 그 다음 단의 출력 신호이므로, 노드N2는 1프레임 기간에 1회만 충전되게 된다. 즉 노드N2는 1프레임 기간 동안(약16ms)플로팅이 되고, 그동안 충전된 전하를 유지해 둘 필요가 있다. 따라서 노드N2에 리크 전류가 발생하면, 충전된 노드N2의 레벨을 1프레임 기간 동안 유지할 수 없게 된다. 그 경우, 게이트 선GL의 비선택시에 있어서의 트랜지스터T2의 임피던스 즉 게이트 선 구동회로(30)의 출력 임피던스가 높아져, 표시가 불안정하게 된다는 문제가 생긴다.
그래서 실시예 6에서는, 노드N2에 발생하는 리크 전류를 억제할 수 있는 단위 시프트 레지스터 회로SR를 제안한다.
도 15는, 실시예 6에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 본 실시예에서는, 트랜지스터T6와 그라운드GND(기준전압단자)와의 접속은 트랜지스터T1O를 통해 이루어진다. 즉 노드N2와 그라운드GND와의 사이에, 트랜지스터T6, T1O가 직렬로 접속하고 있다. 트랜지스터T1O의 게이트는, 트랜지스터T6의 게이트와 마찬가지로 입력 단자IN에 접속한다. 트랜지스터T6와 트랜지스터T1O와의 접속점을 노드N5로 정의한다.
또한, 본 실시예에서는, 이 노드N5와 제5 전원단자s5와의 사이에 트랜지스터 T11가 접속한다. 제5 전원단자s5에는 전원VDM이 접속되고, 트랜지스터T11의 게이트는 노드N2에 접속한다.
또, 상기한 특허문헌 1, 2을 참조하면 명백하지만, 종래의 단위 시프트 레지스터 회로는, 노드N2와 기준전압단자(그라운드GND)와의 사이는, 하나의 트랜지스터가 접속할 뿐이다(예를 들면 특허문헌 1의 도 2에 나타내는 트랜지스터21). 환언하면, 종래의 단위 시프트 레지스터 회로의 구성은, 도 15에 나타내는 회로로부터 트랜지스터T1O, T11를 없애고, 트랜지스터T6의 소스를 그라운드GND에 직접 접속한 것이다.
그것에 대하여, 본 실시예에서는 도 15와 같이, 노드N2와 그라운드GND와의 사이에는 트랜지스터T6와 트랜지스터T1O의 두개가 직렬로 접속하고 있고, 또, 양자 간의 노드N5에는, 전원VDM에 접속하는 트랜지스터T11가 접속하고 있다. 트랜지스터T6, T1O의 게이트는 모두 입력 단자IN에 접속하고 있으므로, 트랜지스터T6와 트랜지스터T1O는, 마찬가지로 ON/OFF가 전환된다. 또 트랜지스터T11는, 게이트가 노드N2에 접속하고 있으므로, 노드N2의 레벨이 높을 때(즉 트랜지스터T6, T1O가 OFF일 때)에 ON이 된다.
따라서, 단위 시프트 레지스터 회로SR의 제2 클록 단자B에, 클록 신호(다음 단의 출력 신호)가 입력되어, 노드N2가 VDD-Vth가 되면 트랜지스터T11가 ON 하고, 노드N5에 전원VDM의 전압이 공급된다. 입력 단자IN에 입력 신호가 입력될 때까지 트랜지스터T6, T1O는 OFF이기 때문에, 노드N5의 레벨은 VDM이 된다. 이때의 트랜지스터T6에 착안하면, 그 게이트(입력 단자IN)는 OV, 드레인(노드N2)은 VDD-Vth, 소스(노드N5)는 VDM(>0V)이다. 즉 이 트랜지스터T6는 마이너스 바이어스 상태가 된다. 이 상태는, 입력 단자IN의 입력 신호에 의거하여 노드N2가 0V로 리셋될 때까지 계속된다.
이와 같이, 본 실시예에 따른 단위 시프트 레지스터 회로SR에 의하면, 노드N2가 충전되고 있는 동안, 트랜지스터T6는 마이너스 바이어스 상태가 된다. 그 사이는, 실시예 1의 트랜지스터T4와 같은 이론(도 6참조)에 의해, 트랜지스터T6의 리크 전류는 억제된다. 따라서, 충전된 노드N2의 레벨을 장시간 유지하는 것이 가능하게 된다. 따라서, 도 13에 나타낸 구성의 게이트 선 구동회로(30)와 같이, 1프레임 기간 동안, 단위 시프트 레지스터 회로SR의 리셋 노드(노드N2)의 레벨을 유지할 필요가 있을 경우에 유효하다. 즉 게이트 선GL의 비선택 상태에 게이트 선 구동회로(30)의 출력 임피던스가 상승하여 표시가 불안정하게 된다는 문제를 방지할 수 있다.
또, 본 실시예에 있어서도, 전압 레벨VDM의 생성 수단으로서 도 7 혹은 도 8에 나타낸 회로를 사용하는 것이 가능하다.
또한 제5 전원단자s5에, 제2 전원단자s2와 같은 전원VDD을 접속시켜도 좋다. 그 경우, 노드N2가 VDD-Vth로 충전되어 있는 동안, 노드N5도 VDD-Vtb로 충전되게 된다. 즉, 그때의 트랜지스터T6의 드레인·소스간의 전압은 거의 0V가 되므로, 이 트랜지스터T6에는 리크 전류가 흐르지 않는다. 따라서, 노드N2 즉 트랜지스터T2의 게이트의 전압 레벨의 저하가 억제된다는 효과를 얻을 수 있다. 또한 전원VDM을 전원VDD으로 함으로써 필요한 전원의 수를 적게 할 수 있다는 이점이 있다.
또, 이상의 설명에 있어서는, 도 13에 나타낸 구성의 게이트 선 구동회로를 전제로 했지만, 도 2와 같이 접속한 구성에서도 통상 동작을 행하는 것이 가능하여, 노드N2의 리크 전류를 억제하는 것이 가능하다. 그것은 이후의 실시예에 따른 단위 시프트 레지스터 회로SR에 대해서도 같다. 단, 도 2의 구성의 경우에는, 제2 클록 단자B에는 클록 신호C1∼C3의 어느 것이 입력되므로 노드N2는 그 주기에서 충전되고, 1 프레임 기간 동안 플로팅 되지 않기 때문에, 도 13의 구성의 경우만큼 노드N2의 리크 전류는 큰 문제는 되지 않는다.
[실시예 7]
도 16은, 실시예 7에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 실시예 6(도 15)에서는, 트랜지스터T11의 게이트를 노드N2에 접속시켰지만, 실시예 7에서는, 그것을 제1 클록 단자A에 접속시킨다. 즉, 트랜지스터T11는 제1 클록 단자A의 레벨이 VDD가 될 때 ON하도록 동작한다.
도 15의 회로구성에서는, 트랜지스터T6에 약간의 리크 전류가 발생하여 노드N2의 레벨이 저하하게 되면, 그것에 따라 트랜지스터T11의 임피던스가 커지므로 노드N5의 레벨도 저하하게 된다. 그 결과, 본 발명의 효과가 저감하여 트랜지스터T6의 리크 전류가 증대하는 것이 염려된다.
그것에 대하여, 도 16의 회로구성 도에서는, 트랜지스터T11의 게이트에는 1프레임 기간보다도 짧은 주기의 클록 신호(도 13의 클록 신호C11, C12중 어느 하나)가 입력된다. 노드N5는 이 클록 신호의 주기에서 확실하게 충전되므로, 이 노드N5의 레벨은 VDM으로 유지되어, 본 발명의 효과가 저감되는 것을 방지할 수 있 다.
또 도 13의 각 단위 시프트 레지스터 회로SR에 있어서의 제1 클록 단자A에는, 인접하는 단위 시프트 레지스터 회로SR사이에 서로 역상의 클록 신호가 입력되고, 입력 단자IN에는 전단의 (즉 인접하는) 단위 시프트 레지스터 회로SR의 출력 신호가 입력되므로, 입력 단자IN와 트랜지스터T11의 게이트(제1 클록 단자A)가 동시에 활성화되는 경우는 없다. 따라서, 트랜지스터T1O, T11가 동시에 ON이 되는 경우는 없으며, 트랜지스터T1O, T11를 거쳐 전원VDM에서 그라운드GND로 흐르는 관통 전류는 방지되고 있다.
또 본 실시예에서도, 제5 전원단자s5에, 제2 전원단자s2와 같은 전원VDD를 접속시켜도 좋다. 그 경우, 노드N2가 VDD-Vth로 충전되고 있는 동안, 노드N5도 VDD-Vth로 충전되게 된다. 트랜지스터T6의 소스 드레인 사이의 전압은 거의 0V가 되므로, 트랜지스터T6에 리크 전류가 흐르지 않게 된다. 또, 전원VDM을 VDD로 바꿈으로써 필요한 전원의 수를 적게할 수 있다는 이점도 있다.
[실시예 8]
실시예 6, 7에서는, 단위 시프트 레지스터 회로SR의 노드N2에 있어서의 리크 전류 문제의 대책으로서, 트랜지스터T6의 리크 전류를 억제하는 구성을 나타냈다. 그것에 대하여, 본 실시예에서는 동 문제를 해결하기 위해, 리크 전류에 의한 노드N2의 레벨 변동을 보상할 수 있는 단위 시프트 레지스터 회로SR를 제안한다.
도 17은, 실시예 8에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 동 도면에 나타나 있는 바와 같이 이 단위 시프트 레지스터 회로SR 는, 제6전원단자s6와 노드N2와의 사이에 접속하는 트랜지스터T13와, 트랜지스터T13의 게이트(노드N6라고 정의한다)와 노드N2와의 사이에 접속하는 트랜지스터T12와, 노드N6와 제1 클록 단자A과의 사이에 접속하는 용량소자CB로 이루어지는 보상 회로를 가지고 있다. 트랜지스터T12의 게이트는 제7전원 단자s7에 접속한다. 본 실시예에서는, 제1 전원단자s1, 제2 전원단자s2, 제6전원단자s6 및 제7 전원단자s7는, 모두 전원VDD에 접속시키고 있다.
이 보상 회로는, 노드N2에 제6 전원단자s6(전원VDD)의 전압을 공급하여 노드N2를 충전하는 회로이다. 즉 트랜지스터T6의 리크 전류보다도 큰 전류를, 제6 전원단자s6(전원VDD)로부터 트랜지스터T13를 거쳐 노드N2에 공급함으로써, 리크 전류에 의해 저하된 노드N2의 레벨을 보상하는 것이다.
통상 동작시에 있어서, 제2 클록 단자B에 클록 신호(다음단의 출력 신호)가 입력되면 노드N2가 VDD-Vth로 충전된다. 이때 트랜지스터T12는 ON이므로, 노드N6도 VDD-Vth로 충전된다. 제2 클록 단자B가 0V가 된 후, 제1 클록 단자A의 클록 신호(C11 혹은 C12)가 0V에서 VDD가 되면, 노드N6는 용량소자CB에 의한 용량결합에 의해 거의 2 ×VDD-Vth로 승압된다.
이때 트랜지스터T12의 드레인은 노드N6, 소스는 노드N2이므로, 트랜지스터T12의 게이트·소스간의 전압은 Vth(임계값 전압)정도이다. 따라서, 트랜지스터T12는 거의 OFF상태의 고임피던스이며, 이 트랜지스터T12에는 거의 전류는 흐르지 않는다. 따라서, 제1 클록 단자A의 레벨이 VDD 사이, 노드N6의 레벨은 2 ×VDD-Vth로 유지된다. 또 그동안은, 트랜지스터T13가 ON이 되므로 노드N2의 레벨은 VDD 로 상승한다.
도 13의 구성에서는, 제2 클록 단자B가 0V인 상태는 약 1프레임 기간의 길이만 큼 계속되지만, 그 상태 동안에도 제1 클록 단자A에는 반복하여 클록 신호가 입력된다. 따라서, 제2 클록 단자B가 0V의 기간, 트랜지스터T13가 반복하여 ON이 되어 노드N2를 충전하므로, 노드N2에 리크 전류가 생겼다고 해도, 노드N2의 레벨은 보상되어 거의 VDD의 레벨로 유지된다. 즉 출력 단자OUT는 저임피던스의 OV를 유지할 수 있다.
그리고 입력 신호에 의해 입력 단자IN의 레벨이 VDD가 되면, 트랜지스터T6가 ON 하여 노드N2가 0V로 설정된다. 그러면 트랜지스터T12의 게이트·소스간의 전압은 VDD가 되므로 트랜지스터T12는 ON하고, 노드N6는 저임피던스의 0V가 된다. 따라서 노드N2가 0V로 설정되고 있는 기간은, 제1 클록 단자A의 레벨이 VDD가 되어도 노드N6의 레벨은 거의 상승하지 않고, 트랜지스터T13는 OFF상태로 전류를 흐르게 하지 않는다. 즉, 게이트 선GL의 선택시에 노드N2의 레벨이 불필요하게 상승하여 트랜지스터T2가 ON되는 경우는 없다. 또, 트랜지스터T13 및 트랜지스터T6를 통해 전원VDD으로부터 그라운드GND로 흐르는 관통 전류도 방지되고 있다.
이와 같이, 본 실시예에 따른 단위 시프트 레지스터 회로SR는, 노드N2가 충전되어 트랜지스터T2가 ON하는 기간 내에, 이 ON 상태가 유지되는 전압(여기에서는 VDD)을 이 노드N2에 인가하여 충전하는 보상 회로를 구비하므로, 트랜지스터T6에 리크 전류가 생겨도, 노드N2의 레벨변동은 보상된다. 따라서 게이트 선GL의 비선택시에 있어서의 트랜지스터T2의 임피던스의 상승이 억제된다. 따라서 이 단위 시 프트 레지스터 회로SR에 의해 구성된 게이트 선 구동회로를 표시장치에 탑재하면, 오동작을 방지할 수 있어 정상적인 표시가 행해진다.
또 도 17에 있어서는, 트랜지스터T12의 게이트 즉 제7 전원단자s7를 전원VDD에 접속했다. 그 경우, 전술한 바와 같이 노드N2 및 노드N6의 충전 직후에 있어서의 트랜지스터T12의 게이트·소스간의 전압은 Vth가 되어 트랜지스터T12를 거의 OFF상태로 할 수 있다. 이때 트랜지스터T12를 완전히 OFF되도록 하고 싶으면, 제7 전원단자s7의 전압 레벨을, 예를 들면 VDD-Vth 혹은 VDD-2 ×Vth등, VDD보다도 낮게 하면 된다.
예를 들면 제7 전원단자s7의 레벨을 VDD-Vth로 설정하면, 노드N6의 승압시의 소스(노드N2)전압은 VDD-Vth이기 때문에, 트랜지스터T12의 게이트·소스간 전압은 OV가 되어, 완전히 OFF가 된다.
또 예를 들면 제7 전원단자s7의 레벨을 VDD-2 ×Vth로 설정하면, 노드N6의 승압시에 있어서 트랜지스터T12의 게이트·소스간 전압은 -Vth가 되고, 게이트가 소스에 대하여 역방향에 바이어스 되므로 완전히 OFF가 된다. 이 경우, 제1 클록 단자A의 클록 신호에 의해 승압되기 전의 노드N6의 레벨은 VDD-3 ×Vth이지만, 승압되었을 때는 2 ×VDD-3 ×Vth가 된다. 즉 트랜지스터T13의 게이트·소스간 전압은 (2 ×VDD-3 ×Vth)- (VDD-Vth)=VDD-2 ×Vth이다. 통상, VDD≫2×Vth이므로, 트랜지스터T13를 ON시키는 데에는 충분하다.
도 18, 도 19는, 제7 전원단자s7에 접속시키는 전원회로의 예이다. 우선 도 18은, 전압 레벨VDD-Vth을 생성하는 전원회로이며, 전원VDD의 출력을 다이오드 접 속한 트랜지스터DT3와 고저항 소자R2로 분압하여 출력하는 것이다. 또, 용량소자CA는 그 출력 전압 레벨을 안정시키기 위한 것이다. 트랜지스터DT3에는, 그 임계값 전압Vth분의 전압강하가 일어나므로, 이 전원회로의 출력 전압 레벨로서 VDD-Vth를 얻을 수 있다.
한편, 도 19는 전압 레벨VDD-2 ×Vth를 생성하는 전원회로의 예이며, 전원VDD의 출력을, 다이오드 접속한 2개의 트랜지스터로 이루어지는 트랜지스터군DT4과 고저항 소자R3로 분압하여 출력하는 것이다. 트랜지스터군DT4을 구성하는 2개의 트랜지스터에는, 각각 임계값 전압Vth분의 전압강하가 일어나므로, 이 전원회로의 출력 전압 레벨로서 VDD-2 ×Vth를 얻을 수 있다. 도 19에 있어서도, 용량소자CA는 그 출력 전압 레벨을 안정시키기 위한 것이다.
또한 본 실시예에 실시예 6 및 7을 조합하면, 트랜지스터T6의 리크 전류를 억제할 수 있고, 또, 트랜지스터T6에 리크 전류가 발생해도 그것에 대한 보상이 이루어지므로, 이 트랜지스터T6의 리크 전류의 대책으로서 더 높은 효과를 얻을 수 있다.
[실시예 9]
도 20은 실시예 9에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 동 도면과 같이 본 실시예에서는 실시예 8의 도 17의 용량소자CB로서, 드레인과 소스를 접속한 트랜지스터T14에 의한 용량소자를 설치한다. 이와 같이 MOS트랜지스터를 이용하여 구성된 용량소자는, 「MOS용량소자」 혹은 「채널 용량 소자」라고 부르고 있다.
도 17의 용량소자CB로서, 트랜지스터T14를 사용한 MOS용량소자를 사용했을 경우, 노드N6가 0V일 때 이 트랜지스터T14는 OFF상태이고, 소스·드레인 사이에 채널이 형성되지 않으므로, 노드N6와 제1 클록 단자A와의 사이에 용량이 접속하지 않는 것과 등가가 된다. 따라서, 노드N2, N6이 0V일 때, 제1 클록 단자A가 0V로부터 VDD에 변화되어도, 노드N6의 레벨은 확실하게 0V의 상태를 유지하게 된다. 즉, 게이트 선GL의 선택시에 트랜지스터T13를 확실하게 OFF로 할 수 있고, 노드N2의 레벨이 불필요하게 상승 하는 것을 방지할 수 있다. 즉, 게이트 선GL의 선택시에 트랜지스터T2가 ON되는 것을, 더 확실하게 방지 할 수 있다.
[실시예 10]
도 21은, 본 발명의 실시예 10에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 이 단위 시프트 레지스터 회로SR는, 도 3의 회로구성에 대하여, 트랜지스터T5, T6대신에 트랜지스터T15∼T19를 사용한 것이다. 즉 본 실시예에 따른 단위 시프트 레지스터 회로SR의 구동부는, 트랜지스터T3, T4, T7, T8, T15∼T19에 의해 구성된다.
트랜지스터T15,T16는, 제2 전원단자s2(전원VDD)와 기준전압단자(그라운드GND)와의 사이에 직렬로 접속하고, 양자 간의 접속 노드는 노드N2에 접속하고 있다. 트랜지스터T15는 다이오드 접속되고 부하로서 기능한다. 또 트랜지스터T16의 게이트는 노드N1에 접속한다.
트랜지스터T17, T18는, 노드N1와 기준전압단자(그라운드GND)와의 사이에 직렬로 접속하고, 그것들의 게이트는 모두 제2 클록 단자B(제2 클록 단자B의 클록 신 호에 동기하는 신호단자이면 다른 단자라도 좋다)에 접속한다. 양자 간의 접속 노드를 노드N7라고 정의한다. 트랜지스터T19는 이 노드N7와 제8전원단자s8와의 사이에 접속하고, 그 게이트는 노드N1에 접속한다. 또 본 실시예에서는, 제8전원단자s8는 전원VDM에 접속한다.
본 실시예에 있어서의 단위 시프트 레지스터 회로SR의 구동부는, 위에서 나타낸 실시예와는 회로구성이 다르지만, 그 동작은 거의 같다. 즉 본 실시예에 따른 구동부도, 제2 클록 단자B에 입력되는 클록 신호에 동기하여, 노드N1에 기준전압단자(그라운드GND)의 전압을 공급함과 동시에 노드N2에 제2 전원단자s2(전원VDD)의 전압을 공급하고, 또한 입력 단자IN의 입력 신호에 의거하여 노드N1에 제1 전원단자s1(전원VDD)의 전압을 공급함과 동시에 노드N2에 기준전압단자(그라운드GND)의 전압을 공급하도록 동작한다. 이하, 그 동작에 대하여 설명한다.
도 22는, 실시예 10에 따른 단위 시프트 레지스터 회로SR의 동작을 설명하기 위한 타이밍 도이다. 여기에서도 도 4에서의 설명과 같이, 단위 시프트 레지스터 회로SR의 제1 클록 단자A에 클록 신호C1가 입력되고, 제2 클록 단자B에 클록 신호C3가 입력되는 것으로서 설명을 행한다.
도 22에 나타나 있는 바와 같이 시각to에서 클록 신호C3(제2 클록 단자B)의 레벨이 0V에서 VDD가 되면, 트랜지스터T17, T18가 ON하여 노드N1의 레벨이 내려간다. 그러면 트랜지스터T16가 OFF되므로 노드N2는 VDD-Vth의 레벨이 되고, 그에 따라 트랜지스터T4, T7가 ON하여 노드N1는 0V가 된다. 이때 노드N3, N7는 노드N1와 함께 0V가 된다. 그 결과, 트랜지스터T1가 0FF, 트랜지스터T2가 ON상태가 되므로 출력 단자OUT는 OV가 되고, 게이트 선GL은 저임피던스의 비활성 상태(비선택 상태)가 된다.
다음에 시각t1에서 클록 신호C3가 OV로 되돌아가면 트랜지스터T17, T18는 OFF가 되지만, 트랜지스터T4, T7는 ON, 트랜지스터T16는 OFF상태이므로, 노드N1는 0V, 노드N2는 VDD-Vth의 레벨로부터 변하지 않는다.
그리고 시각t2에서, 입력 단자IN에 입력 신호가 입력되고, 이 입력 단자IN의 레벨이 VDD가 되면, 트랜지스터T가 ON이 되어 노드N1의 레벨이 상승한다. 그러면 트랜지스터T16가 ON하여 노드N2는 0V가 되고, 그에 따라 트랜지스터T2, T4, T7는 OFF되므로 노드N1는 VDD-Vth의 레벨이 된다.
본 실시예에서는, 이때 트랜지스터T8, T19가 ON이 되어 노드N3, N7의 각각에 전원VDM의 전압이 공급되고, 노드N3, N7의 레벨은 VDM이 된다. 즉 트랜지스터T4, T7는 모두 역 바이어스 상태가 된다.
그리고 시각t3에서 입력 단자IN가 0V로 되돌아가면, 트랜지스터T3는 OFF가 되지만, 트랜지스터T4, T7, T17, T18도 OFF이므로, 노드N1는 플로팅이 된다. 이때 트랜지스터T4, T7는 모두 역 바이어스 상태이므로 노드N1에 리크 전류는 거의 생기지 않고, 노드N1의 레벨은 확실하게 VDD-Vth상태로 유지된다.
그리고 시각t4에서, 제1 클록 단자A의 클록 신호C1가 0V에서 VDD가 되면, 트랜지스터T1의 게이트·채널간 용량에 의한 용량결합에 의해, 이 게이트의 레벨은 클록 신호C1의 상승에 따라 상승하고, 노드N1는 2 ×VDD-Vth의 레벨로까지 승압된 다. 출력 단자OUT는 클록 신호C1의 상승에 따라 VDD의 레벨이 되고, 그것에 의해 게이트 선GL이 활성화된다.
시각t5에서 클록 신호C1가 0V가 된다. 노드N1의 리크 전류는 거의 발생하지 않기 때문에, 이때까지 노드N1의 레벨은 2 ×VDD-Vth로 유지되고, 출력 단자OUT의 레벨은 클록 신호C1에 따라 하강하여 0V가 된다.
시각t6이후는 상기한 동작을 반복한다. 단, 게이트 선 구동회로(30)는, 1프레임 기간에서 일순하는 주기에서, 게이트 선GL을 1개씩 순서대로 활성화하도록 동작하므로, 하나의 단위 시프트 레지스터 회로SR에는, 1프레임 기간에 한번만 입력 신호가 입력된다. 입력 신호가 입력되지 않는 기간(즉 게이트 선GL의 비선택시)도 제1 클록 단자A 및 제2 클록 단자B에 각각 클록 신호C1, C3가 입력된다. 그동안, 트랜지스터T4, T7는 ON, 트랜지스터T16는 OFF이므로, 노드N1는 0V로, 노드N2는 VDD-Vth로 유지된다. 따라서, 게이트 선GL의 비선택 시에는, 트랜지스터T1가 OFF, 트랜지스터T2가 ON상태로 유지된다.
예를 들면 실시예 1∼5에 나타낸 단위 시프트 레지스터 회로SR에서는, 입력 신호가 입력되지 않는 기간에 있어서 제2 클록 단자B가 0V가 될 때 노드N2가 플로팅이 되므로, 노드N2에 리크 전류가 생기면 노드N2는 VDD-Vth의 레벨을 유지할 수 없게 된다는 문제가 발생한다. 먼저 설명한 것과 같이, 특히 복수의 단위 시프트 레지스터 회로SR를 도 13과 같이 접속하여 사용할 경우, 노드N2가 플로팅이 되는 기간에서 1프레임 기간이 되므로, 그것은 큰 문제가 된다. 그래서 본원에 있어서 도, 실시예 6∼9에 있어서, 그 문제를 해결할 수 있는 단위 시프트 레지스터 회로SR를 제안했다.
그것에 대하여, 본 실시예의 단위 시프트 레지스터 회로SR에 있어서는, 일단 노드N1가 0V, 노드N2가 VDD-Vth로 설정되면, 다음에 입력 단자IN가 VDD가 될때까지, 트랜지스터T4, T7가 ON, 트랜지스터T16가 OFF로 유지되므로, 노드N2는 플로팅 되는 경우 없이 VDD-Vth의 레벨로 유지된다. 바꿔 말하면, 트랜지스터T3, T4, T7, T5, T16가 플립플롭회로와 같이 기능하고, 노드N1가 0V, 노드N2가 VDD-Vth의 상태를 래치된 상태가 된다. 따라서 본 실시예에서는, 노드N2의 리크 전류에 의한 상기 문제가 일어나지 않는다는 이점이 있다. 단, 입력 단자IN에 입력 신호가 입력되어 노드N2가 0V로 설정되는 동안(도 22의 시각t2∼t6)에는, 트랜지스터T15, T16를 거쳐 전원VDD으로부터 그라운드GND로의 관통 전류가 흐르므로, 실시예 1∼9에 비교하여 소비전력이 커진다.
또 위에서 설명한 바와 같이 본 실시예의 단위 시프트 레지스터 회로SR의 구동부는, 노드N1의 레벨이 VDD-Vth가 되는 기간(트랜지스터T4, T7, T17, T18가 OFF의 기간, 본 실시예에서는 도 22의 시각t2∼t6)에, 트랜지스터T8, T19가 ON하고, 노드N3, N7의 각각에 전원VDD의 전압이 인가되도록 구성되어 있다. 즉 그 동안은, 노드N1와 그라운드GND와의 사이에 개재되는 트랜지스터T4, T17는 역 바이어스 상태가 되므로, 노드N1의 리크 전류는 저감된다.
따라서 본 실시예에 의하면, 충전시의 노드N1의 레벨의 저하는 억제된다. 따라서, 실시예 1과 같이, 출력 단자OUT가 클록 신호C1의 레벨의 천이에 따를 수 없게 되는 문제를 피할 수 있다. 또 출력 단자OUT의 출력의 하강 시간(게이트 선GL의 방전시간)이 종래의 게이트 선 구동회로보다도 짧아지기 때문에, 게이트 선 GL의 구동동작에 있어서의 타이밍 마진을 크게 취할 수 있게 된다는 효과를 얻을 수 있다.
또 도 21에 있어서는, 제3 전원단자s3 및 제8전원단자s8에 전원VDM을 접속한 구성을 나타냈지만, 제1 전원단자s1와 같이 전원VDD에 접속시키도록 해도 좋다. 그 경우, 필요한 전원의 수를 적게 할 수 있다는 이점이 있다. 단, TFT의 종류에 따라서는, 도 6의 파선으로 나타내는 것과 같은 IDS-VGS특성을 나타내는 것이 있어서, 제3 전원단자s3 및 제8전원단자s8의 레벨을 VDD 정도의 높은 레벨로 하면, 트랜지스터T4, T17의 리크 전류의 저감 효과가 작아지는 경우도 있기 때문에 주의가 필요하다.
또한 본 실시예에서는, 노드N3에 전원VDM의 전압을 인가하기 위한 회로(제3 전원단자s3 및 트랜지스터T8)와, 노드N7에 전원VDM의 전압을 인가하기 위한 회로(제8 전원단자s8 및 트랜지스터T19)를 각각 개별적으로 설치했지만, 도 23과 같이 노드N3와 노드N7를 공통으로 접속하면, 그것들에 전원VDM의 전압을 인가하는 회로는 하나면 되어 회로 규모가 축소된다. 도 23에서는, 트랜지스터T8가 제3 전원단자s3의 전압을 노드N3, N7의 양쪽에 공급한다. 트랜지스터T8가 ON이 되는 기간(노드N1가 VDD-Vth가 되는 기간)은 트랜지스터T4, T7, T17, T18는 모두 OFF이므로, 상 기와 같은 동작이 가능하다.
[실시예 11]
도 24는, 실시예 11에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 실시예 10에서는, 노드N3, N7에 전압VDM을 인가하기 위한 트랜지스터T8, T19의 게이트를 노드N1에 접속시켰지만, 실시예 11에서는 그것들을 출력 단자OUT에 접속시킨다. 즉, 트랜지스터T8, T19는 출력 단자OUT의 레벨이 VDD가 될 때 ON하도록 동작한다.
따라서, 본 실시예에 있어서는, 도 22의 타이밍 도에 있어서의 시각t4∼t5동안만, 노드N3, N7에 전압VDM이 인가된다. 단, 시각t5∼t6동안은 노드N3, N7는 플로팅이 되고, 그동안에도 VDM의 레벨로 유지된다. 즉 본 실시예에서는, 시각t4∼t6동안, 트랜지스터T4, T17가 마이너스 바이어스 상태가 되어, 노드N1의 리크 전류가 억제된다.
따라서, 본 실시예에 의하면, 상기한 실시예 2의 효과를 얻을 수 있다. 즉 실시예 1과 거의 같은 정도로 노드N1의 리크 전류를 억제하는 효과를 얻을 수 있다. 또한 실시예 10보다도 노드N1에 접속되는 트랜지스터의 수가 적어지므로, 이 노드N1의 기생 용량이 저감하고, 제1 클록 단자A의 클록 신호에 의한 노드N1의 승압이 보다 효율적으로 이루어지는 효과를 얻을 수 있다.
또 도시는 생략 하지만, 본 실시예에 있어서도, 노드N3와 노드N7를 공통으로 해도 된다. 그 경우, 노드N3, N7에 전원VDM의 전압을 인가하는 회로는 하나만 이 라도 되므로, 회로규모를 축소할 수 있다.
[실시예 12]
도 25는, 실시예에 12에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 본 실시예에서는, 실시예 10의 단위 시프트 레지스터 회로SR에 실시예 3의 기술을 적용한다. 즉 본 실시예에 따른 단위 시프트 레지스터 회로SR는, 도 21의 회로의 트랜지스터T1의 게이트(노드N4)와 노드N1와의 접속이, 트랜지스터T9를 통해 이루어지도록 구성한 것이다. 트랜지스터T9의 게이트가 접속하는 제4 전원단자s4는, 제1 전원단자s1 및 제2 전원단자s2와 같이, 전원VDD에 접속하고 있다.
이 단위 시프트 레지스터 회로SR에서는, 트랜지스터T1의 게이트(노드N4)가, 2 ×VDD-Vth의 레벨로 승압되는 기간(도 22의 시각t4∼t5)에 있어서도, 노드N1는 트랜지스터T9의 소스 플로어 동작에 의해 정해지는 전압 레벨로 설정된다. 도 25에 있어서는, 트랜지스터T9의 게이트 전압 레벨은 VDD이므로, 노드N1는 VDD-Vth로부터 변화되지 않는다. 따라서, 시각t4∼t5의 기간에 있어서의 트랜지스터T4의 드레인·소스간 전압(노드N1, N3간 전압) 및 트랜지스터T17의 드레인·소스간 전압(노드N1, N7간 전압)은, 실시예 10에 비해 작아지고, 이 기간에 있어서의 트랜지스터T4의 리크 전류가 더욱 작아진다는 효과를 얻을 수 있다.
또, 본 실시예에 있어서는, 트랜지스터T9의 게이트 즉 제4 전원단자s4를, 제1 전원단자s1 및 제2 전원단자s2와 같이 전원VDD에 접속시켰지만, 트랜지스터T9의 소스 플로어 동작에 의해, 노드N1의 레벨을 노드N3, N7의 레벨(VDM)에 가까운 값으로 설정할 수 있는 것이면 다른 전원이어도 좋고, 그 경우도 상기와 동일한 효과를 얻을 수 있다.
[실시예 13]
도 26은, 실시예 13에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 본 실시예는, 실시예 11과 실시예 12를 조합한 것이다. 즉 트랜지스터T8, T19의 게이트를 출력 단자OUT에 접속시키고, 트랜지스터T1의 게이트와 노드N1와의 사이에, 게이트가 제4 전원단자s4에 접속하는 트랜지스터T9를 설치하고 있다. 본 실시예에 있어서도, 제4 전원단자s4는 전원VDD에 접속시키고 있다.
상기의 실시예 12에서는, 도 25에 나타나 있는 바와 같이 노드N1에는 트랜지스터가 7개 접속하게 되므로, 이 노드N1의 기생 용량의 증가가 염려된다. 그러나 본 실시예 있어서는, 실시예 11의 적용에 의해 트랜지스터T8, T19가 노드N1에 접속하지 않으므로, 그 문제는 억제된다. 또한 실시예 12와 같이, 노드N4가 2 ×VDD-Vth로 승압되었을 때에도, 노드N1는 VDD-Vth를 유지하므로, 그때의 트랜지스터T4, T19의 드레인·소스간 전압은 작아지고 트랜지스터T4,T19의 리크 전류를 억제할 수 있다는 효과를 얻을 수 있다.
[실시예 14]
도 27은, 실시예 14에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 이 단위 시프트 레지스터 회로의 구성은, 실시예 13(도 26)의 회로에 실시예 5를 적용하고, 제3 전원단자s3 및 제8 전원단자s8에, 제1 전원단자s1 및 제 4 전원단자s4와 같이 전원VDD을 접속시킨다.
트랜지스터T9의 게이트가 접속하는 제4 전원단자s4에는 전원VDD가 접속하고 있으므로, 실시예 13과 같이, 노드N4가 2 ×VDD-Vth로 승압되었을 때에도, 노드N1는 VDD-Vth를 유지한다. 또 제3 전원단자s3 및 제8 전원단자s8에는 전원VDD이 접속하고 있으므로, 그때의 노드N3의 레벨도 VDD-Vth가 된다. 즉, 트랜지스터T4 및 트랜지스터T17의 드레인·소스간 전압은 모두 거의 0V가 되고, 이 트랜지스터T4, T17의 드레인·소스 사이에 리크 전류는 흐르지 않는다. 따라서 결과적으로, 노드N4 즉 트랜지스터T1의 게이트 전압 레벨의 저하를 억제할 수 있다는 효과를 얻을 수 있다.
또, 본 실시예에 있어서는, 전원의 개수의 증가를 피하고, 제3 전원단자s3, 제4 전원단자s4 및 제8 전원단자s8에 전원VDD를 접속시켰지만, 노드N1의 승압시에 노드N1, N4, N7의 레벨을 거의 같은 값으로 설정할 수 있는 것이면 다른 전원이어도 좋다.
[실시예 15]
예를 들면 실시예 1의 단위 시프트 레지스터 회로SR에서는, 도 3에 나타나 있는 바와 같이, 제3 전원단자s3에 접속하는 전원VDM 및 트랜지스터T7, T8를 이용하여, 트랜지스터T4를 마이너스 바이어스 상태로 하는 것으로, 노드N1의 리크 전류를 억제하는 구성을 나타냈다. 본 실시예에서는 그것들을 사용하는 않고, 트랜지스터T4를 마이너스 바이어스 상태로 하는 것이 가능한 단위 시프트 레지스터 회로SR를 제안한다.
도 28은, 실시예 15에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 본 실시예에서는, 트랜지스터T4의 소스인 노드N3를 출력 단자OUT에 접속시킨다. 전술한 바와 같이, 이 회로에 있어서는, 도 3에 나타낸 제3 전원단자s3(전원VDM) 및 트랜지스터T7, T8는 불필요하다.
도 3에서 알 수 있는 바와 같이, 트랜지스터T2 및 트랜지스터T7는, 모두 소스가 그라운드GND에 접속하고, 게이트가 노드N2에 접속하고 있으므로, 양자는 거의 같은 타이밍에서 ON/OFF가 전환되도록 동작한다. 따라서, 도 28과 같이, 노드N3와 그라운드GND와의 사이에(트랜지스터T7 대신에) 트랜지스터T2를 접속시켜도, 도 3의 회로와 같은 통상동작을 행하는 것이 가능하다.
단, 도 28의 단위 시프트 레지스터 회로SR에서는, 노드N3가 출력 단자OUT에 접속하고 있으므로, 출력 단자OUT의 레벨이 VDD일 때에 노드N3의 레벨도 VDD가 된다. 즉 본 실시예에서는, 도 4의 타이밍 도의 시각t4∼t5 기간에 노드N3의 레벨이 VDD가 되도록 동작한다. 따라서, 이 기간은 트랜지스터T4가 마이너스 바이어스 상태가 되고, 노드N1의 리크 전류가 억제된다.
도 4의 타이밍 도를 참조하여, 노드N1의 리크 전류를 방지해야 할 기간은, 노드N1가이 충전된 상태에서 트랜지스터T3가 OFF가 되는 시각t4부터 제1 클록 단자A의 클록 신호C1가 하강하는 시각t5까지의 기간이지만, 이 리크 전류는, 특히 노드N1의 레벨이 2 ×VDD-Vth로까지 상승하는 시각t4∼t5 사이에 생기기 쉽다. 따라서, 본 실시예와 같이 시각t4∼t5 동안만 트랜지스터T4가 마이너스 바이어스 상태가 되는 구성이어도, 실시예 1과 거의 같은 정도로 노드N1의 리크 전류를 억제하는 효과를 얻을 수 있다.
또 본 실시예에서는, 실시예 1과 비교하여, 필요한 트랜지스터 및 전원의 수를 적게 할 수 있으므로, 회로규모를 축소화할 수 있다. 또한 노드N1에 접속되는 트랜지스터의 수도 실시예 1과 비교하여 적게할 수 있으므로, 이 노드N1의 기생 용량이 저감하고, 제1 클록 단자A 의 클록 신호에 의한 노드N1의 승압이 보다 효율적으로 이루어진다는 효과도 얻을 수 있다.
[실시예 16]
도 29는, 본 발명의 실시예 16에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 본 실시예에서는, 실시예 10의 단위 시프트 레지스터 회로SR에 실시예 15의 기술을 적용한다.
본 실시예에서는, 노드N3(트랜지스터T4의 소스) 및 노드N7(트랜지스터T17, T18사이의 접속 노드)를 함께 출력 단자OUT에 접속시킨다. 본 실시예에 있어서는, 도 21에 나타낸 제3 전원단자s3 및 제8 전원단자s8(전원VDM), 트랜지스터T7, T8, T19는 불필요하다.
노드N3와 그라운드GND와의 사이에 (트랜지스터T7 대신에)트랜지스터T2를 접속시켜도, 동작상의 문제가 없는 것은 실시예 15에서 설명한 바와 같다.
한편, 도 22에 나타낸 단위 시프트 레지스터 회로SR의 통상동작에 있어서의 트랜지스터T2, T17, T18의 작용에 착안하면, 트랜지스터T17, T18가 ON할 때에는 트랜지스터T2도 ON이 되고, 트랜지스터T2가 0FF하여 출력 단자OUT의 레벨이 VDD가 될 때에는 트랜지스터T17, T18는 OFF하고 있기 때문에 노드N7를 출력 단자OUT에 접속시켜도 동작상의 문제는 일어나지 않는다.
또, 이 통상 동작에서는, 제2 클록 단자B의 클록 신호에 의거하여 노드N1를 0V로 설정할 필요가 있기 때문에, 트랜지스터T18를 생략할 수 없다.노드N1와 그라운드GND 사이에는 트랜지스터T2도 접속하고는 있지만, 실시예 10에서 설명한 바와 같이 이 트랜지스터T2는, 노드N1의 레벨이 하강하여 트랜지스터T16가 ON하고, 노드N2의 레벨이 상승 함으로써 비로소 ON하므로, 실질적으로 트랜지스터T2를 거쳐 노드N1를 방전시킬 수는 없기 때문이다.
도 29의 단위 시프트 레지스터 회로SR에서는, 노드N3, N7가 출력 단자OUT에 접속하고 있으므로, 출력 단자OUT의 레벨이 VDD일 때 노드N3, N7의 레벨도 VDD가 된다. 즉 본 실시예에서는, 도 4의 타이밍 도의 시각t4∼t5의 기간에 노드N3, N7의 레벨이 VDD가 되도록 동작한다. 따라서, 이 기간은 트랜지스터T4, T17가 마이너스 바이어스 상태가 되고, 노드N1의 리크 전류가 억제된다.
도 22의 타이밍 도를 참조하여, 노드N1의 리크 전류를 방지해야 하는 기간은, 노드N1가 충전된 상태에서 트랜지스터T3가 OFF가 되는 시각t4부터 제1 클록 단자A의 클록 신호C1가 하강하는 시가t5까지의 기간이지만, 이 리크 전류는, 특히 노드N1의 레벨이 2 ×VDD-Vth로까지 상승하는 시각t4∼t5 동안에 발생하기 쉽다. 따 라서, 본 실시예와 같이 시각t4∼t5 동안만 트랜지스터T4, T17가 마이너스 바이어스 상태가 되는 구성이어도, 실시예 15와 거의 같은 정도로 노드N1의 리크 전류를 억제하는 효과를 얻을 수 있다.
또 본 실시예에서는, 실시예 10과 비교하여, 필요한 트랜지스터 및 전원의 수를 적게 할 수 있으므로, 회로규모를 축소화할 수 있다. 또한 노드N1에 접속되는 트랜지스터의 수도 실시예 10과 비교하여 적게할 수 있기 때문에 이 노드N1의 기생용량이 저감하고, 제1 클록 단자A의 클록 신호에 의한 노드N1의 승압이 보다 효율적으로 이루어진다는 효과를 얻을 수 있다.
[실시예 17]
표시장치에 있어서는, 예를 들면 게이트 선GL과 데이터 선DL과의 사이의 기생 용량에 의한 결합에 의한 데이터 선DL으로부터의 노이즈 등이, 게이트 선GL의 비선택시의 단위 시프트 레지스터 회로SR의 출력 단자OUT에 가해질 가능성이 있다.
예를 들면 실시예 15의 단위 시프트 레지스터 회로SR(도 28)에 있어서, 게이트 선GL의 비선택 시에는 노드N2의 레벨은 VDD-Vth이므로, 트랜지스터T4는 ON하고 있다. 그때 출력 단자OUT에 게이트 선GL으로부터의 노이즈가 가해지면, 이 노이즈는 트랜지스터T4를 거쳐 노드N1에 전달된다. 그에 따라 트랜지스터T1가 ON하게 되면, 비선택시 임에도 불구하고 대응하는 게이트 선GL이 활성화되어, 표시가 정상적으로 행해지지 않게 된다는 오동작의 문제가 염려된다.
도 30은, 실시예 17에 따른 단위 시프트 레지스터 회로SR의 구성을 나타내는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 회로SR에 있어서는, 노드N3는 출력 단자OUT에 접속하지 않는다.
노드N3와 제1 클록 단자A와의 사이에 트랜지스터T21가 접속하고, 노드N3와 그라운드GND(기준전압단자)와의 사이에 트랜지스터T22가 접속한다. 즉 트랜지스터T21, T22의 쌍과 트랜지스터T1, T2의 쌍과는 서로 병렬접속 하고 있다. 이 트랜지스터T21의 게이트는, 트랜지스터T1의 게이트와 같이 노드N1에 접속하고, 이 트랜지스터T22의 게이트는 트랜지스터T2와 같이 노드N2에 접속한다. 그것들을 제외하고는, 도 28과 동일한 구성이다.
트랜지스터T21, T22는, 각각 트랜지스터T1, T2와 같은 동작을 행하기 위해서, 노드N3의 레벨과 출력 단자OUT의 레벨과는 완전 동일하게 천이한다. 결과로서 이 도 30의 단위 시프트 레지스터 회로SR는, 실시예 15의 단위 시프트 레지스터 회로와 같은 동작을 행하게 된다. 즉 본 실시예에 있어서도, 도 4의 타이밍 도의 시각t4∼t5 기간에 트랜지스터T4가 마이너스 바이어스 상태가 되어, 노드N1의 리크 전류가 억제된다.
단, 본 실시예에 있어서는, 실시예 15와 달리 출력 단자OUT와 노드N3와의 사이는 분리되고 있다. 따라서, 출력 단자OUT에 게이트 선GL으로부터의 노이즈가 가해져도, 그것이 노드N1에 전달되는 것이 방지되어, 상기한 오동작의 문제를 회피할 수 있다.
[실시예 18]
본 실시예에서는, 실시예 16의 단위 시프트 레지스터 회로SR(도 29)에 실시예 17의 기술을 적용한다.
도 31은, 실시예 18에 따른 단위 시프트 레지스터 회로SR를 나타내는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 회로SR에 있어서는, 노드N3와 출력 단자OUT와는 접속하지 않는다.
실시예 17과 같이, 노드N3와 제1 클록 단자A와의 사이에, 게이트가 노드N1에 접속하는 트랜지스터T21가 접속하고, 노드N3와 그라운드GND(기준전압단자)와의 사이에, 게이트가 노드N2에 접속하는 트랜지스터T22가 접속한다. 그것들을 제외하고는, 도 29과 동일한 구성이다.
트랜지스터T21, T22는, 각각 트랜지스터T1, T2와 같은 동작을 행하므로, 노드N3의 레벨과 출력 단자OUT의 레벨과는 완전 동일하게 천이한다. 결과로서, 이 도 31의 단위 시프트 레지스터 회로SR는, 실시예 16의 단위 시프트 레지스터 회로와 같은 동작을 행하게 된다. 즉 본 실시예에 있어서도, 도 4의 타이밍 도의 시각t4∼t5 기간에 트랜지스터T4, T17가 마이너스 바이어스 상태가 되어, 노드N1의 리크 전류가 억제된다.
단, 본 실시예에 있어서는, 실시예 16과 달리 출력 단자OUT와 노드N와의 사이는 분리되고 있기 때문에, 출력 단자OUT에 게이트 선GL으로부터의 노이즈가 가해짐으로써 상기한 오동작의 문제를 회피할 수 있다.
본 발명의 제1 국면에 따른 시프트 레지스터 회로에 의하면, 시프트 레지스터 회로의 제1 노드에 있어서의 리크 전류를 억제할 수 있고, 제1 노드 충전시의 전압 레벨이 저하되는 것이 억제된다. 그 결과, 출력 단자의 활성상태에 있어서의 출력 신호가, 확실하게 제1 클록 신호에 따르게 되어 동작 신뢰성이 향상된다. 예를 들면 시프트 레지스터 회로를 주사선 구동장치로서 탑재하는 표시장치에 있어서, 오동작을 방지하여 정상적인 표시를 행할 수 있다.
본 발명의 제2 국면에 따른 시프트 레지스터 회로에 의하면, 제2 노드에 있어서의 리크 전류를 억제할 수 있고, 제2 노드 충전시의 전압 레벨이 저하되는 것이 억제된다. 따라서, 출력 단자의 비활성 상태에 있어서의 제2 트랜지스터의 임피던스 즉 시프트 레지스터 회로의 출력 임피던스의 상승이 방지되어, 동작 신뢰성이 향상된다. 예를 들면 시프트 레지스터 회로를 주사선 구동장치로서 탑재하는 표시장치에 있어서, 오동작을 방지하여 정상적인 표시를 행할 수 있다.
본 발명의 제3 국면에 따른 시프트 레지스터 회로에 의하면, 제2 트랜지스터가 도통상태가 되는 출력 단자의 비활성 상태에 있어서, 충전된 제2 노드에 리크 전류가 발생해도 그것이 보상된다. 따라서, 출력 단자의 비활성 상태에 있어서의 제2 트랜지스터의 임피던스 즉 시프트 레지스터 회로의 출력 임피던스의 상승이 방지되어, 동작 신뢰성이 향상된다. 예를 들면 시프트 레지스터 회로를 주사선 구동장치로서 탑재하는 표시장치에 있어서, 오동작을 방지하여 정상적인 표시를 행할 수 있다.

Claims (4)

  1. 입력 단자 및 출력 단자와,
    서로 위상이 다른 제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자와,
    제1, 제2 및 제3 전압이 각각 공급되는 제1, 제2 및 제3 전압단자와,
    상기 출력 단자와 상기 제1 클록 단자와의 사이에 접속하는 제1 트랜지스터와,
    상기 출력 단자와 상기 제1 전압단자와의 사이에 접속하는 제2 트랜지스터와,
    상기 제1 트랜지스터의 제어 전극이 접속하는 제1 노드와,
    상기 제2 트랜지스터의 제어 전극이 접속하는 제2 노드와,
    상기 제2 클록 신호에 동기하여 상기 제1 노드에 상기 제1 전압을 공급함과 동시에 상기 제2 노드에 상기 제3 전압을 공급하고, 상기 입력 단자의 입력 신호에 의거하여 상기 제1 노드에 상기 제2 전압을 공급함과 동시에 상기 제2 노드에 상기 제1 전압을 공급하는 구동부를 구비하는 시프트 레지스터 회로에 있어서,
    상기 구동부는,
    상기 제1 노드에 상기 제1 전압을 공급하기 위한 트랜지스터로서 한쪽의 주전극이 상기 제1 노드에 접속함과 동시에 제어 전극이 상기 제2 노드에 접속하는 제3 트랜지스터를 포함하고, 이 제3 트랜지스터가 차단 상태가 되는 기간 내에 있 어서, 이 제3 트랜지스터의 다른쪽의 주전극인 제3 노드에 상기 제1 전압과는 다른 소정의 전압이 인가되도록 구성되는 것을 특징으로 하는 시프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 제3 노드는, 상기 출력 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  3. 입력 단자 및 출력 단자와,
    서로 위상이 다른 제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자와,
    제1, 제2 및 제3 전압이 각각 공급되는 제1, 제2 및 제3 전압단자와,
    상기 출력 단자와 상기 제1 클록 단자와의 사이에 접속하는 제1 트랜지스터와,
    상기 출력 단자와 상기 제1 전압단자와의 사이에 접속하는 제2 트랜지스터와,
    상기 제1 트랜지스터의 제어 전극이 접속하는 제1 노드와,
    상기 제2 트랜지스터의 제어 전극이 접속하는 제2 노드와,
    상기 제2 클록 신호에 동기하여 상기 제1 노드에 상기 제1 전압을 공급함과 동시에 상기 제2 노드에 상기 제3 전압을 공급하고, 상기 입력 단자의 입력 신호에 의거하여 상기 제1 노드에 상기 제2 전압을 공급함과 동시에 상기 제2 노드에 상기 제1 전압을 공급하는 구동부를 구비하는 시프트 레지스터 회로에 있어서,
    상기 구동부는,
    상기 제2 노드와 상기 제1 전압단자와의 사이에 직렬로 접속하고, 제어 전극이 모두 상기 입력 단자에 접속하는 제3, 제4트랜지스터를 포함하고, 이 제3, 제4 트랜지스터가 차단 상태가 되는 기간 내에 있어서, 이 제3, 제4 트랜지스터 사이의 접속 노드인 제3 노드에 상기 제1 전압과는 다른 소정의 전압이 인가되도록 구성되는 것을 특징으로 하는 시프트 레지스터 회로.
  4. 입력 단자 및 출력 단자와,
    서로 위상이 다른 제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자와,
    제1, 제2 및 제3 전압이 각각 공급되는 제1, 제2 및 제3 전압단자와,
    상기 출력 단자와 상기 제1 클록 단자와의 사이에 접속하는 제1 트랜지스터와,
    상기 출력 단자와 상기 제1 전압 단자와의 사이에 접속하는 제2 트랜지스터와,
    상기 제1 트랜지스터의 제어 전극이 접속하는 제1 노드와,
    상기 제2 트랜지스터의 제어 전극이 접속하는 제2 노드와,
    상기 제2 클록 신호에 동기하여 상기 제1 노드에 상기 제1 전압을 공급함과 동시에 상기 제2 노드에 상기 제3 전압을 공급하고, 상기 입력 단자의 입력 신호에 의거하여 상기 제1 노드에 상기 제2 전압을 공급함과 동시에 상기 제2 노드에 상기 제1 전압을 공급하는 구동부를 구비하는 시프트 레지스터 회로에 있어서,
    상기 구동부는,
    상기 제2 트랜지스터가 도통상태가 되는 기간 내에 있어서, 상기 제1 클록 신호에 동기하여, 상기 제2 트랜지스터의 도통상태가 유지되는 레벨로 상기 제2 노드를 충전하는 보상 회로를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
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