TWI606438B - 移位暫存電路 - Google Patents

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Description

移位暫存電路
本發明係提供一種之移位暫存電路，尤其是指一種能降低功耗之移位暫存器電路。
一般而言，顯示面板包含有複數個畫素、閘極驅動電路以及源極驅動電路。閘極驅動電路包含複數級移位暫存器，用來提供複數個閘極驅動訊號，以控制畫素之開啟與關閉。源極驅動電路則用以寫入資料訊號至被開啟的畫素。此外，目前顯示面板常採用閘極驅動電路基板技術(gate driver on array；GOA)，以提供畫素所需的閘極驅動訊號。與傳統的閘極驅動器不同的，採用GOA的電路因其製程可合併於顯示面板的薄膜電晶體陣列(TFT array)的製程，故可降低面板的生產成本。
請參考圖1及圖2。圖1為先前技術之移位暫存器100的電路圖。圖2為圖1之移位暫存器100的時序圖。移位暫存器100包含四個開關T1a至T1d。其中，開關T1a和T1c分別接收輸入訊號G N-1及G N+1，而其中輸入訊號G N-1及G N+1係來自於前一級和後一級移位暫存器的輸出端。開關T1b的第一端(源極端)接收時脈訊號HC，開關T1b的控制端耦接於節點Q N，而開關T1b的第二端(汲極端)耦接於移位暫存器100的輸出端GOUT N以輸出一輸出訊號G N。開關T1c和T1d的第一端分別耦接於節點Q N及移位暫存器100的輸出端GOUT N，而開關T1c和T1d的第二端都耦接於系統電壓端VSS。其中系統電壓端VSS的電位可與一閘極低電位VGL相同。此外，輸入訊號G N+1被傳送到開關T1c和T1d的控制端，以控制開關T1c和T1d的開啟和關閉。此外，時脈訊號HC會在閘極高電位VGH及閘極低電位VGL之間切換。
進一步參考圖1之開關T1b，當開關T1c和T1d處於導通狀態時，此時開關T1b的閘極端(電性連接於節點Q N)和汲極端(電性連接於輸出端GOUT N)的電壓差實質上為0。圖3B繪示開關T1b之電壓與電流關係圖，X軸代表閘極源極電壓Vgs，且Y軸代表汲極源極電流Ids。如圖3B所示，當開關T1b的閘極源極電壓Vgs為0時，仍存在一漏電流路徑I L，造成額外的功耗，並且造成移位暫存器對閘極信號G N的抽載變大，使顯示畫面異常。若能改善上述問題，將能優化整體面板的顯示畫面，進而提升顯示畫面的品質。
本發明所揭露的一種移位暫存電路，包含多個移位暫存器。其中每一移位暫存器包含上拉單元、下拉單元和放電單元。上拉單元用以輸出一輸出訊號，上拉單元包含一開關，該開關具有一第一端，一第二端以及一控制端，該第一端接收一時脈訊號，該第二端輸出該輸出訊號，下拉單元電性連接於該控制端，用以將該控制端之電壓下拉至一第一低電源電壓，放電單元電性連接於該第二端，用以將該第二端之電壓下拉至一第二低電源電壓，且該第一低電源電壓小於該第二低電源電壓，其中該時脈訊號在一顯示時段具有一第一電壓位準和一第二電壓位準，該時脈訊號在一空白時段維持一第三電壓位準，且該第三電壓位準大於該第二電壓位準，該第一電壓位準大於該第三電壓位準。
綜上所述，在顯示時段時，時脈訊號以固定週期在第一電壓位準和第二電壓位準之間震盪，在空白時段時，時脈訊號維持在一高於第二電壓位準的第三電壓位準，進而改善顯示品質。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇，下面結合說明書附圖對本發明作進一步說明。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。
圖3A係為本發明一實施例之移位暫存器300的電路圖。以圖3A示例而言，移位暫存器300包含上拉單元310、下拉單元311和放電單元312，於本實施例中，上拉單元310包含一開關T1b，開關T1b的第一端(源極端)接收時脈訊號HC，開關T1b的控制端耦接於節點Q N，且節點Q N電性連接於下拉單元311，而開關T1b的第二端(汲極端)耦接於移位暫存器300的輸出端GOUT N以輸出一輸出訊號G N，且節點GOUT N電性連接於放電單元312。下拉單元311係用來根據第一下拉訊號P1將節點Q N之驅動控制電壓VQn下拉至第一低電源電壓Vss1。放電單元係用來根據第二下拉訊號P2將輸出訊號G N下拉至第二低電源電壓Vss2，其中第二低電源電壓Vss2大於第一低電源電壓Vss1(Vss1＜Vss2)。此外，時脈訊號HC會在閘極高電位VGH(又稱，第一電壓位準)及閘極低電位VGL(又稱，第二電壓位準)之間切換。
當節點Q N之驅動控制電壓VQn被下拉單元311下拉至第一低電源電壓Vss1且輸出端GOUT N被放電單元312下拉至第二低電源電壓Vss2時，此時開關T1b的閘極源極電壓Vgs小於0，進一步參考圖3B繪示之開關T1b之電壓與電流關係圖，由於閘極源極電壓Vgs為負值，因此可降低開關T1b之漏電流。
圖4係為本發明一實施例之移位暫存器400的電路圖。移位暫存器400包含上拉單元410、下拉單元411和放電單元412，於本實施例中，上拉單元410、下拉單元411和放電單元412的操作方式同移位暫存器300，在此不多加贅述。移位暫存器400與移位暫存器300的差異在於，移位暫存器400更包含輸入單元420，輸入單元420係用來根據上拉訊號P3先將節點Q N之驅動控制電壓VQn上拉至閘極高電位VGH，使節點Q N再經由上拉單元410將節點Q N之驅動控制電壓VQn上拉至高於閘極高電位VGH之位準。於本實施例中，當節點Q N之驅動控制電壓VQn被下拉單元411下拉至第一低電源電壓Vss1且輸出端GOUT N被放電單元412下拉至第二低電源電壓Vss2時，此時開關T1b的閘極源極電壓Vgs小於0，因此可降低開關T1b之漏電流。
圖5係為本發明一實施例之移位暫存器500的電路圖。圖6為圖5之移位暫存器500的時序圖。移位暫存器500包含四個開關T1a至T1d。其中，開關T1a和T1c分別接收輸入訊號G N-1及G N+1，而其中輸入訊號G N-1及G N+1係來自於前一級和後一級移位暫存器的輸出端。開關T1b的第一端(源極端)接收時脈訊號HC，開關T1b的控制端耦接於節點Q N，而開關T1b的第二端(汲極端)耦接於移位暫存器500的輸出端GOUT N以輸出輸出訊號GN N開關T1c和T1d的第一端分別耦接於節點Q N及移位暫存器500的輸出端GOUT N，而開關T1c的第二端耦接於第一低電源電壓Vss1，開關T1d的第二端耦接於第二低電源電壓Vss2。，其中第二低電源電壓Vss2大於第一低電源電壓Vss1。此外，輸入訊號G N+1被傳送到開關T1c和T1d的控制端，以控制開關T1c和T1d的開啟和關閉。此外，時脈訊號HC會在閘極高電位VGH及閘極低電位VGL之間切換。當節點Q N之驅動控制電壓VQn被開關T1c下拉至第一低電源電壓Vss1且輸出端GOUTN被開關T1d下拉至第二低電源電壓Vss2時，此時開關T1b的閘極源極電壓Vgs小於0，因此可降低開關T1b之漏電流。
請同時參照圖4之移位暫存器400的電路圖和圖5之移位暫存器500的電路圖，圖5所示之開關T1c可為圖4中下拉單元411之內部電路示意圖，圖5所示之開關T1d可為圖4中放電單元412之內部電路示意圖，圖5所示之開關T1a可為圖4中輸入單元420之內部電路示意圖，但本發明之上拉單元410、下拉單元411和輸入單元420內部電路設計並不以此為限，只要能執行相似之功能的電路設計皆在本發明之範疇內。
進一步參考圖6的時序圖，在一圖框時間TF內，可分為顯示時段TD與空白時段(Blanking period)TB。時脈訊號HC在顯示時段TD會以固定週期在閘極高電位VGH(又稱，第一電壓位準)和閘極低電位VGL(又稱，第二電壓位準)之間震盪，時脈訊號HC在空白時段TB會維持閘極低電位VGL，其中閘極低電位VGL小於第一低電源電壓Vss1。在空白時段TB時，開關T1b和開關T1d處於關閉狀態，此時會因為開關T1b和開關T1d存在漏電流路徑而使開關T1d的第二端電位由原本的第二低電源電壓Vss2拉低至閘極低電位VGL，造成在空白時段TB時開關T1b的閘極源極電壓Vgs大於0，使得開關T1b在空白時段TB時的漏電流會大於在顯示時段TD時的電流，並使得時脈訊號HC在空白時段TB產生過電流情形，將造成在接續的顯示時段TD時，時脈訊號HC異常，導致電路異常的情形，而使畫面顯示異常。
圖 7為圖5之移位暫存器500的另一時序圖之較佳實施例。圖 7之時序圖與圖 6之時序圖的差異在於，圖 7之時序圖在空白時段TB時，時脈訊號HC會維持在一高於閘極低電位VGL(又稱，第二電壓位準)的第三低電源電壓Vss3(又稱，第三電壓位準)，其中第三低電源電壓Vss3不小於第一低電源電壓Vss1且不大於第二低電源電壓Vss2(Vss1≦Vss3≦Vss2) ，但第一低電源電壓Vss1小於第二低電源電壓Vss2(Vss1＜Vss2)。使得在空白時段TB時，開關T1b的閘極源極電壓Vgs仍小於0，進而改善上述過電流的情形。在顯示時段TD時，時脈訊號HC仍會以固定週期在閘極高電位VGH和閘極低電位VGL之間震盪，其中閘極低電位VGL小於第一低電源電壓Vss1(VGL＜ Vss1) ，使得在顯示時段TD時，能控制輸出訊號G N的低電位處於閘極低電位VGL，避免顯示區中對應輸出訊號G N的畫素產生crosstalk的現象。換句話說，若在顯示時段TD時，時脈訊號HC以固定週期在閘極高電位VGH和第三低電源電壓Vss3之間震盪，因為第三低電源電壓Vss3大於閘極低電位VGL，因此顯示區中對應輸出訊號G N的畫素開關截止的程度較差，而產生crosstalk的現象。
圖8係為本發明一實施例之第n級移位暫存器800的電路圖。移位暫存器800包含第一電容808、上拉單元810、下拉單元811和放電單元812。下拉電路811係利用第一節點Qn的電位及第一低頻時脈訊號LC1、第二低頻時脈訊號LC2，將第一節點Qn的電位下拉至第n級移位暫存器800的輸出節點GOUT N的電位以及將第n級移位暫存器800的輸出節點GOUT N的電位下拉至第一低電源電壓VSS1。放電電路812係耦接於上拉電路810與下拉電路811，用以根據第二時脈訊號HC2，改變第n級移位暫存器的輸出節點GOUT N的電位。第一電容808係用以穩定輸出節點GOUT N的電位。放電電路812係耦接於上拉電路810與下拉電路811，用以將第一節點Qn的電位和第n級移位暫存器的輸出節點GOUT N的電位下拉至第二低電源電壓VSS2。上拉電路810包含開關T21，當第一節點Qn之驅動控制電壓VQn被下拉單元811下拉至第一低電源電壓Vss1且輸出節點GOUT N被放電單元812下拉至第二低電源電壓Vss2時，此時開關T21的閘極源極電壓Vgs小於0，因此可降低開關T21之漏電流。
請參照圖9，圖9係說明在顯示時段TD時第n級移位暫存器800的電路圖之第一時脈訊號HC1、第二時脈訊號HC2、第三時脈訊號HC3和第四時脈訊號HC4之間的關係的示意圖。上拉電路810係用以根據第二時脈訊號HC2，產生第n級移位暫存器的輸出訊號，亦即第n級移位暫存器的輸出節點Gn的電位；第n-1級移位暫存器的驅動電路係用以根據第一時脈訊號HC1，產生第n-1級移位暫存器的輸出訊號Gn-1；第n-2級移位暫存器的驅動電路係用以根據第四時脈訊號HC4，產生第n-2級移位暫存器的輸出訊號Gn-2；第n-3級移位暫存器的驅動電路係用以根據第三時脈訊號HC3，產生第n-3級移位暫存器的輸出訊號G(n-3)。第四時脈訊號HC4和第二時脈訊號HC2互為反向訊號，且用以讓奇數級移位暫存器的驅動電路產生輸出訊號，以及第一時脈訊號HC1和第三時脈訊號HC3亦互為反向訊號，且用以讓偶數級移位暫存器的驅動電路產生輸出訊號。但第四時脈訊號HC4和第二時脈訊號HC2亦能用以讓偶數級移位暫存器的驅動電路產生輸出訊號，以及第一高脈訊號HC1和第三時脈訊號HC3亦能用以讓奇數級移位暫存器的驅動電路產生輸出訊號。
第n級移位暫存器800在顯示時段TD時，時脈訊號HC1~HC4皆以固定週期在閘極高電位VGH和閘極低電位VGL之間震盪，時脈訊號HC1~HC4在空白時段TB會維持在一高於閘極低電位VGL的第三低電源電壓Vss3(VGL＜Vss3)，其中第三低電源電壓Vss3不小於第一低電源電壓Vss1且不大於第二低電源電壓Vss2(Vss1≦Vss3≦Vss2) ，但第一低電源電壓Vss1小於第二低電源電壓Vss2(Vss1＜Vss2)。使得在空白時段TB時，開關T21的閘極源極電壓Vgs仍小於0，進而改善上述過電流的情形。
圖10係為本發明一實施例之第n級移位暫存器1000的電路圖，圖11為圖10之移位暫存器1000的時序圖。移位暫存器1000包含第一電容1008、上拉單元1010、下拉單元1011、控制單元1014和放電單元1012。控制單元1014與上拉單元1010相互並聯，控制單元1014電性耦接第一節點Qn，且接收對應之時脈訊號HC1以根據第一節點Qn的電位而產生對應之啟動脈衝訊號STn。下拉電路1011係利用第一節點Qn的電位及第一低頻時脈訊號LC1、第二低頻時脈訊號LC2，將第一節點Qn的電位下拉至第n級移位暫存器1000的輸出節點GOUT N的電位以及將第n級移位暫存器1000的輸出節點GOUT N的電位下拉至第一低電源電壓VSS1。放電電路1012係耦接於上拉電路1010與下拉電路1011，用以根據第一時脈訊號HC1，改變第n級移位暫存器的輸出節點GOUT N的電位。第一電容1008係用以穩定輸出節點GOUT N的電位。放電電路1012係耦接於上拉電路1010與下拉電路1011，用以將第一節點Qn的電位和第n級移位暫存器的輸出節點GOUT N的電位下拉至第二低電源電壓VSS2。上拉電路1010包含開關T21，當第一節點Qn之驅動控制電壓VQn被下拉單元1011下拉至第一低電源電壓Vss1且輸出節點GOUT N被放電單元1012下拉至第二低電源電壓Vss2時，此時開關開關T21的閘極源極電壓Vgs小於0，因此可降低開關T21之漏電流。
請參照圖11，在一圖框時間TF內，可分為顯示時段TD與空白時段(Blanking period)TB。時脈訊號HC1~HC6在顯示時段TD會以固定週期在閘極高電位VGH和閘極低電位VGL之間震盪，其中閘極低電位VGL小於第一低電源電壓Vss1(VGL＜ Vss1) ，使得在顯示時段TD時，能控制輸出訊號G N的低電位處於閘極低電位VGL，避免顯示區中對應輸出訊號G N的畫素產生crosstalk的現象。在空白時段TB時，時脈訊號HC1~HC6會維持在一高於閘極低電位VGL的第三低電源電壓Vss3(VGL＜Vss3)，其中第三低電源電壓Vss3不小於第一低電源電壓Vss1且不大於第二低電源電壓Vss2(Vss1≦Vss3≦Vss2) ，但第一低電源電壓Vss1小於第二低電源電壓Vss2(Vss1＜Vss2)。使得在空白時段TB時，開關T21的閘極源極電壓Vgs仍小於0，進而改善上述過電流的情形。
綜上所述，在顯示時段TD時，時脈訊號HC以固定週期在閘極高電位VGH和閘極低電位VGL之間震盪，在空白時段TB時，時脈訊號HC維持在一高於閘極低電位VGL的電壓，進而改善顯示品質。
雖然本案已以實施例揭露如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100~1000‧‧‧移位暫存電路
311~1011‧‧‧下拉單元
312~1012‧‧‧放電單元
310~1110‧‧‧上拉單元
T1a、T1b、T1c、 T1d‧‧‧開關
T11~T64‧‧‧開關
HC1~ HC4‧‧‧時脈訊號
GN、GN-1、GN+1、Gn‧‧‧輸出訊號
406‧‧‧閘極驅動器
QN、Qn、GOUTN‧‧‧節點
TD‧‧‧顯示時段
TB‧‧‧空白時段
VGH、VGL、VSS、VSS1、VSS2、VSS3‧‧‧電壓
圖1係為根據本發明一實施例所繪示之移位暫存器示意圖。 圖2係為圖1之移位暫存器之時序圖。 圖3A係為根據本發明另一實施例所繪示之移位暫存器示意圖。 圖3B係為根據圖2之開關T1b之電壓與電流關係圖。 圖4係為根據本發明另一實施例所繪示之移位暫存器示意圖。 圖5係為根據本發明另一實施例所繪示之移位暫存器示意圖。 圖6係為圖5之移位暫存器之時序圖。 圖7係為圖5之移位暫存器之另一時序圖。 圖8係為根據本發明另一實施例所繪示之移位暫存器示意圖。 圖9係為圖8之移位暫存器之時序圖。 圖10係為根據本發明另一實施例所繪示之移位暫存器示意圖。 圖11係為圖10之移位暫存器之時序圖。
HC‧‧‧時脈訊號
TD‧‧‧顯示時段
GN、GN-1、GN+1‧‧‧輸出訊號
TB‧‧‧空白時段
406‧‧‧閘極驅動器
VGH、VGL、VSS3‧‧‧電壓
QN‧‧‧節點

Claims (9)

  1. 一種移位暫存電路，包含多個移位暫存器，每一移位暫存器包含：一上拉單元，用以輸出一輸出訊號，該上拉單元包含一開關，該開關具有一第一端，一第二端以及一控制端，該第一端接收一時脈訊號，該第二端輸出該輸出訊號；一下拉單元，電性連接於該控制端，用以將該控制端之電壓下拉至一第一低電源電壓；以及一放電單元，電性連接於該第二端，用以將該第二端之電壓下拉至一第二低電源電壓，且該第一低電源電壓小於該第二低電源電壓；其中該時脈訊號在一顯示時段具有一第一電壓位準和一第二電壓位準，該時脈訊號在一空白時段維持一第三電壓位準，且該第三電壓位準大於該第二電壓位準，該第一電壓位準大於該第三電壓位準。
  2. 如請求項1所述之移位暫存電路，其中該時脈訊號在該顯示時段以一固定週期在該第一電壓位準和該第二電壓位準之間震盪。
  3. 如請求項1所述之移位暫存電路，其中該空白時段接續在該顯示時段之後。
  4. 如請求項1所述之移位暫存電路，其中該第三電壓位準不小於該第一低電源電壓，且該第三電壓位準不大於該第二低電源電壓。
  5. 如請求項1所述之移位暫存電路，其中在該顯示時段之該第二電壓位準小於該第一低電源電壓。
  6. 如請求項2所述之移位暫存電路，其中該空白時段接續在該顯示時段之後。
  7. 如請求項6所述之移位暫存電路，其中該第三電壓位準不小於該第一低電源電壓，且該第三電壓位準不大於該第二低電源電壓。
  8. 如請求項6所述之移位暫存電路，其中在該顯示時段之該第二電壓位準小於該第一低電源電壓。
  9. 如請求項7所述之移位暫存電路，其中在該顯示時段之該第二電壓位準小於該第一低電源電壓。
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