TWI671747B

TWI671747B - 移位暫存器

Info

Publication number: TWI671747B
Application number: TW107140017A
Authority: TW
Inventors: 林易聲; 許勝凱; 陳勇任
Original assignee: 友達光電股份有限公司
Priority date: 2018-11-12
Filing date: 2018-11-12
Publication date: 2019-09-11
Also published as: TW202018722A

Abstract

本發明實施例提供一種移位暫存器。所述移位暫存器包括上拉電路、第一下拉電路及第一下拉控制電路。上拉電路耦接於第一低電源電壓與該移位暫存器的操作節點，用來接收時脈信號，並且根據時脈信號與操作節點的電壓，輸出該移位暫存器所提供的閘極驅動信號。第一下拉電路耦接於第二低電源電壓、操作節點與該移位暫存器的第一穩壓節點，用來根據操作節點的電壓與第一穩壓節點的電壓，下拉操作節點的電壓。第一下拉控制電路耦接於第三低電源電壓、操作節點與第一穩壓節點，用來接收第一控制信號，並且根據第一控制信號與操作節點的電壓，產生第一穩壓節點的電壓，其中第三低電源電壓大於第一低電源電壓，且第一低電源電壓大於第二低電源電壓。

Description

移位暫存器

本發明是有關於一種移位暫存器（Shift Register），且特別是一種能夠改善其下拉能力的移位暫存器。

在顯示裝置的產品設計上，窄邊框已成為流行趨勢，而為了達到窄邊框的目標且降低成本，將閘極驅動電路（Gate Driver IC）整合製作於玻璃基板上，也就是GOA（Gate on Array）技術已儼然成為本領域的關鍵課題。一般而言，顯示裝置中的閘極驅動電路是由多級且串接的移位暫存器所組成，每一級移位暫存器則用來提供一個閘極驅動信號，並透過此閘極驅動信號開啟對應的畫素列，使得該畫素列中的每一畫素皆能寫入所需的顯示資料。此外，每一級移位暫存器還需依靠其內部的下拉電路與下拉控制電路來進行下拉動作。

舉例來說，請參閱圖1，圖1是習知的移位暫存器中的下拉電路與下拉控制電路的電路示意圖。然而，由於當GOA電路老化時，下拉控制電路內的電晶體T51、T53、T52及T54則容易會有漏電情形，且此漏電情形尤其在高溫環境下更容易發生，因此，電晶體T53及T54即可等效視為電阻分壓電路（未繪示），使得穩壓節點P(n)的電壓變為控制信號LC1的高準位電壓與低電源電壓VSS1間的分壓。如此一來，當穩壓節點P(n)的電位越往低電源電壓VSS1靠近時，下拉電路內的電晶體T42的下拉能力就會減弱，使得操作節點Q(n)的電壓也就無法穩定在低電源電壓VSS1，以致於產生多重脈衝（Multi Pulse）。

有鑑於此，本發明之目的在於提供一種能夠改善其下拉能力的移位暫存器。為達上述目的，本發明實施例提供一種移位暫存器。所述移位暫存器適用於閘極驅動電路中，且其包括上拉電路、第一下拉電路以及第一下拉控制電路。上拉電路耦接於第一低電源電壓與所述移位暫存器的操作節點，用來接收時脈信號，並且根據時脈信號與操作節點的電壓，輸出移位暫存器所提供的閘極驅動信號。第一下拉電路耦接於第二低電源電壓、操作節點與所述移位暫存器的第一穩壓節點，用來根據操作節點的電壓與第一穩壓節點的電壓，下拉操作節點的電壓。第一下拉控制電路耦接於第三低電源電壓、操作節點與第一穩壓節點，用來接收第一控制信號，並且根據第一控制信號與操作節點的電壓，產生第一穩壓節點的電壓，其中第三低電源電壓大於第一低電源電壓，且第一低電源電壓大於第二低電源電壓。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

在下文中，將藉由圖式說明本發明之各種實施例來詳細描述本發明。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。此外，在圖式中相同參考數字可用以表示類似的元件。

詳細地說，本發明實施例所提供的移位暫存器，可以是適用於任何顯示裝置的閘極驅動電路中，總而言之，本發明並不限制閘極驅動電路的具體實現方式，本技術領域中具有通常知識者應可依據實際需求或應用來進行相關設計。請參閱圖2，圖2是本發明實施例所提供的移位暫存器的功能方塊示意圖。必須瞭解的是，顯示裝置中的閘極驅動電路是由多級且串接的移位暫存器所組成。因此，為了方便以下說明，圖2的移位暫存器1是以假設為該閘極驅動電路中的第n級移位暫存器的例子來進行說明，但其並非用以限制本發明。

如圖2所示，移位暫存器1包括上拉電路11、下拉電路12以及下拉控制電路13。上拉電路11耦接於低電源電壓VSS2與移位暫存器1的操作節點Q(n)，用來接收時脈信號HC1，並且根據時脈信號HC1與操作節點Q(n)的電壓，輸出移位暫存器1所提供的閘極驅動信號G(n)。下拉電路12則耦接於低電源電壓VSS1、操作節點Q(n)與移位暫存器1的穩壓節點P(n)，用來根據操作節點Q(n)的電壓與穩壓節點P(n)的電壓，下拉操作節點Q(n)的電壓。另外，下拉控制電路13耦接於低電源電壓VSS_LC、操作節點Q(n)與穩壓節點P(n)，用來接收控制信號LC1，並且根據控制信號LC1與操作節點Q(n)的電壓，產生穩壓節點P(n)的電壓。需說明的是，在本實施例中，低電源電壓VSS_LC大於低電源電壓VSS2，且低電源電壓VSS2大於低電源電壓VSS1，即VSS1＜VSS2＜VSS_LC。

然而，為了更進一步說明移位暫存器1的實現細節，本發明進一步提供其上拉電路11、下拉電路12以及下拉控制電路13的一種實施方式。請一併參閱圖3，圖3是圖2的移位暫存器的電路示意圖。如圖3所示，上拉電路11可包括電晶體T21。電晶體T21具有第一端接收時脈信號HC1、第二端耦接於低電源電壓VSS2，並用來輸出移位暫存器1所提供的閘極驅動信號G(n)，以及閘極端耦接於操作節點Q(n)。此外，移位暫存器1還可包括電晶體T12。電晶體T12具有第一端接收時脈信號HC1、第二端用來輸出移位暫存器1所提供的起始信號ST(n)，以及閘極端與電晶體T21的閘極端共同耦接於操作節點Q(n)。由於電晶體T21及T12的運作原理已均為本技術領域中具有通常知識者所習知，因此有關上述細部內容於此就不再多加贅述。

接著，下拉電路12可包括電晶體T42、T32及T34。電晶體T42具有第一端耦接於操作節點Q(n)、第二端耦接於低電源電壓VSS1，以及閘極端耦接於穩壓節點P(n)。另外，電晶體T32具有第一端耦接於電晶體T21的第二端、第二端耦接於低電源電壓VSS2，以及閘極端與電晶體T42的閘極端共同耦接於穩壓節點P(n)，且電晶體T34則具有第一端耦接於電晶體T12的第二端、第二端耦接於低電源電壓VSS1，以及閘極端與電晶體T32的閘極端共同耦接於穩壓節點P(n)。由於電晶體T42、T32及T34的運作原理已亦為本技術領域中具有通常知識者所習知，因此有關上述下拉電路12的細部內容於此就不再多加贅述。

另一方面，下拉控制電路13可包括分別具有第一端、第二端與閘極端的電晶體T51、T53、T52’及T54’。在本實施例中，電晶體T51的閘極端與第一端係共同耦接於電晶體T53的第一端，並且用來接收控制信號LC1，電晶體T51的第二端與電晶體T52’的第一端則共同耦接於電晶體T53的閘極端，電晶體T53的第二端則經由穩壓節點P(n)耦接於電晶體T54’的第一端，電晶體T54’的閘極端與電晶體T52’的閘極端則共同耦接於操作節點Q(n)，且電晶體T52’的第二端與電晶體T54’的第二端則分別耦接於低電源電壓VSS_LC。

根據以上內容的教示，本技術領域中具有通常知識者應可以理解到，習知技術是讓下拉電路12與下拉控制電路13均耦接於低電源電壓VSS1，但本實施例的移位暫存器1卻多增加了一個直流電壓源，即低電源電壓VSS_LC給予下拉控制電路13，且低電源電壓VSS_LC更明顯大於下拉電路12所用的低電源電壓VSS1，例如本實施例可將低電源電壓VSS_LC設計得比低電源電壓VSS1多至少1伏特，且較佳可將低電源電壓VSS_LC設計得比低電源電壓VSS1多2伏特～3伏特。因此，即使當下拉控制電路13內的電晶體T51、T53、T52’及T54’發生漏電情形時，本實施例仍可藉由對低電源電壓VSS_LC的設計，使得分壓出的穩壓節點P(n)的電壓維持在較高電位，且下拉電路12內的電晶體T42的下拉能力就不會減弱，操作節點Q(n)的電壓也就能夠穩定在低電源電壓VSS1，亦即使得電晶體T42所下拉操作節點Q(n)的電壓的運作正常。

可以理解的是，當下拉控制電路13內的電晶體T51、T53、T52’及T54’發生漏電情形時，分壓出的穩壓節點P(n)的電壓也會是依據控制信號LC1的高準位電壓與低電源電壓VSS_LC所決定。因此，若考量到單純要將分壓出的穩壓節點P(n)的電壓維持在較高電位的話，在其它實施例中，本技術領域中具有通常知識者也可將控制信號LC1的高準位電壓，例如VgH_LC設計得比其習知的高準位電壓，例如VgH多至少1伏特，且較佳可將控制信號LC1的高準位電壓VgH_LC設計得比其習知的高準位電壓VgH多2伏特～3伏特，如圖4所示。也就是說，既然控制信號LC1會在高準位電壓VgH_LC及其習知的低準位電壓VgL間切換，因此，本技術領域中具有通常知識者也可將控制信號LC1的高準位電壓VgH_LC設計得比低準位電壓VgL大35伏特～45伏特，即如圖4的高準位電壓VgH_LC與低準位電壓VgL則相差至少35伏特。如此一來，此舉也將同樣能使得分壓出的穩壓節點P(n)的電壓維持在較高電位，並且使得電晶體T42所下拉操作節點Q(n)的電壓的運作正常。

另一方面，依目前實作的電路設計來說，移位暫存器1更可包括下拉電路14以及下拉控制電路15。如圖2所示，下拉電路14耦接於低電源電壓VSS1、操作節點Q(n)與移位暫存器的另一穩壓節點K(n)，用來根據操作節點Q(n)的電壓與穩壓節點K(n)的電壓，下拉操作節點Q(n)的電壓。另外，下拉控制電路15耦接於低電源電壓VSS_LC、操作節點Q(n)與穩壓節點K(n)，用來接收控制信號LC2，並且根據控制信號LC2與操作節點Q(n)的電壓，產生穩壓節點K(n)的電壓。

如圖3所示，下拉電路14可包括電晶體T43、T33及T35。電晶體T43具有第一端耦接於操作節點Q(n)、第二端耦接於低電源電壓VSS1，以及閘極端耦接於穩壓節點K(n)。另外，電晶體T33具有第一端與電晶體T32的第一端共同耦接於電晶體T21的第二端、第二端耦接於低電源電壓VSS2，以及閘極端與電晶體T43的閘極端共同耦接於穩壓節點K(n)，且電晶體T35則具有第一端與電晶體T34的第一端共同耦接於電晶體T12的第二端、第二端耦接於低電源電壓VSS1，以及閘極端與電晶體T33的閘極端共同耦接於穩壓節點K(n)。然而，由於電晶體T43、T33及T35的運作原理已亦為本技術領域中具有通常知識者所習知，因此有關上述下拉電路14的細部內容於此就不再多加贅述。

類似地，下拉控制電路15可包括分別具有第一端、第二端與閘極端的電晶體T61、T63、T62及T64。在本實施例中，電晶體T61的閘極端與第一端係共同耦接於電晶體T63的第一端，並且用來接收控制信號LC2，電晶體T61的第二端與電晶體T62的第一端則共同耦接於電晶體T63的閘極端，電晶體T63的第二端則經由穩壓節點K(n)耦接於電晶體T64的第一端，電晶體T64的閘極端與電晶體T62的閘極端則共同耦接於操作節點Q(n)，且電晶體T62的第二端與電晶體T64的第二端則分別耦接於低電源電壓VSS_LC。

因此，即使當下拉控制電路15內的電晶體T61、T63、T62及T64發生漏電情形時，本實施例仍可藉由對低電源電壓VSS_LC的設計，使得分壓出的穩壓節點K(n)的電壓維持在較高電位，且下拉電路14內的電晶體T43的下拉能力就不會減弱，操作節點Q(n)的電壓也就能夠穩定在低電源電壓VSS1，亦即使得電晶體T43所下拉操作節點Q(n)的電壓的運作正常。同樣地，在其它實施例中，本技術領域中具有通常知識者也可將控制信號LC2的高準位電壓VgH_LC設計得比其習知的高準位電壓VgH多至少1伏特，且較佳可將控制信號LC2的高準位電壓VgH_LC設計得比其習知的高準位電壓VgH多2伏特～3伏特，總而言之，此舉也將同樣能使得分壓出的穩壓節點K(n)的電壓維持在較高電位，並且使得電晶體T43所下拉操作節點Q(n)的電壓的運作正常。由於詳盡細節亦如同前面段落所述，故於此就不再多加贅述。

更仔細地說，當控制信號LC1為高準位電壓VgH_LC，且控制信號LC2為低準位電壓VgL時，穩壓節點P(n)的電壓為高電位，使得下拉電路12內的電晶體T42將能夠下拉操作節點Q(n)的電壓至低電源電壓VSS1，亦即使得操作節點Q(n)的電壓維持在低電源電壓VSS1。又或者是，當控制信號LC2為高準位電壓VgH_LC，且控制信號LC1為低準位電壓VgL時，穩壓節點K(n)的電壓為高電位，使得下拉電路14內的電晶體T43將能夠下拉操作節點Q(n)的電壓至低電源電壓VSS1。因此，不論上述何種情況下，如果操作節點Q(n)的電壓能夠維持在低電源電壓VSS1時，本實施例也就能夠相對抑制了多重脈衝的產生。

進一步而言，如圖3所示，移位暫存器1更可包括主下拉電路16，且主下拉電路16包括電晶體T31及T41。電晶體T31串聯於電晶體T21的第二端與低電源電壓VSS2間，且其具有第一端耦接於電晶體T21的第二端、第二端耦接於低電源電壓VSS2，以及閘極端接收來自另一級移位暫存器，例如第n+4級移位暫存器所提供的閘極驅動信號G(n+4)。電晶體T41則具有第一端耦接於電晶體T21的閘極端、第二端耦接於低電源電壓VSS1，以及閘極端接收來自該第n+4級移位暫存器所提供的起始信號ST(n+4)。最後，移位暫存器1還可包括電容C1及電晶體T11。在本實施例中，電容C1係串聯於電晶體T42的第一端與電晶體T32的第一端間。另外，電晶體T11則具有第一端耦接於一高準位電壓VGH、第二端耦接於該第n+4級移位暫存器的操作節點Q(n+4)，以及閘極端耦接於電晶體T12的第二端。由於電容C1及電晶體T31、T41、T11的運作原理已亦為本技術領域中具有通常知識者所習知，因此有關上述細部內容於此就不再多加贅述。

綜上所述，本發明實施例所提供的移位暫存器，是多增加了一個低電源電壓給予下拉控制電路，且此低電源電壓更明顯大於下拉電路所用的低電源電壓，因此，即使當下拉控制電路內的電晶體發生漏電情形時，本發明仍可藉由對此低電源電壓的設計，使得分壓出的穩壓節點的電壓維持在較高電位，並且使得下拉電路所下拉操作節點的電壓的運作正常，也就能夠相對抑制了多重脈衝的產生。此外，本發明實施例所提供的移位暫存器，也可將控制信號的高準位電壓設計得比其習知的高準位電壓多至少1伏特，如此一來，此舉也將同樣能使得分壓出的穩壓節點的電壓維持在較高電位，並且使得下拉電路所下拉操作節點的電壓的運作正常。

以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。

1‧‧‧移位暫存器

11‧‧‧上拉電路

12、14‧‧‧下拉電路

13、15‧‧‧下拉控制電路

16‧‧‧主下拉電路

Q(n)、Q(n+4)‧‧‧操作節點

P(n)、K(n)‧‧‧穩壓節點

VSS1、VSS2、VSS_LC‧‧‧低電源電壓

HC1‧‧‧時脈信號

G(n)、G(n+4)‧‧‧閘極驅動信號

LC1、LC2‧‧‧控制信號

ST(n)、ST(n+4)‧‧‧起始信號

VgH、VgH_LC、VGH‧‧‧高準位電壓

VgL‧‧‧低準位電壓

T42、T32、T34、T51、T53、T52、T52’、T54、T54’ 、T43、T33、T35、T61、T63、T62、T64、T21、T31、T41、T12、T11‧‧‧電晶體

C1‧‧‧電容

圖1是習知的移位暫存器中的下拉電路與下拉控制電路的電路示意圖。圖2是本發明實施例所提供的移位暫存器的功能方塊示意圖。圖3是圖2的移位暫存器的電路示意圖。圖4是圖2的移位暫存器中的控制信號的時序示意圖。

Claims

一種移位暫存器，適用於一閘極驅動電路中，且其包括：一上拉電路，耦接於一第一低電源電壓與該移位暫存器的一操作節點，用來接收一時脈信號，並且根據該時脈信號與該操作節點的電壓，輸出該移位暫存器所提供的一閘極驅動信號；一第一下拉電路，耦接於一第二低電源電壓、該操作節點與該移位暫存器的一第一穩壓節點，用來根據該操作節點的電壓與該第一穩壓節點的電壓，下拉該操作節點的電壓；以及一第一下拉控制電路，耦接於一第三低電源電壓、該操作節點與該第一穩壓節點，用來接收一第一控制信號，並且根據該第一控制信號與該操作節點的電壓，產生該第一穩壓節點的電壓，其中該第三低電源電壓大於該第一低電源電壓，且該第一低電源電壓大於該第二低電源電壓。
如請求項第1項所述的移位暫存器，其中該上拉電路包括一第一電晶體，具有一第一端接收該時脈信號、一第二端耦接於該第一低電源電壓，並用來輸出該移位暫存器所提供的該閘極驅動信號，以及一閘極端耦接於該操作節點。
如請求項第2項所述的移位暫存器，更包括：一第二電晶體，具有一第一端接收該時脈信號、一第二端用來輸出一起始信號，以及一閘極端與該第一電晶體的該閘極端共同耦接於該操作節點。
如請求項第3項所述的移位暫存器，更包括：一第二下拉電路，耦接於該第二低電源電壓、該操作節點與該移位暫存器的一第二穩壓節點，用來根據該操作節點的電壓與該第二穩壓節點的電壓，下拉該操作節點的電壓；以及一第二下拉控制電路，耦接於該第三低電源電壓、該操作節點與該第二穩壓節點，用來接收一第二控制信號，並且根據該第二控制信號與該操作節點的電壓，產生該第二穩壓節點的電壓。
如請求項第4項所述的移位暫存器，其中該第一下拉電路包括：一第三電晶體，具有一第一端耦接於該操作節點、一第二端耦接於該第二低電源電壓，以及一閘極端耦接於該第一穩壓節點；一第四電晶體，具有一第一端耦接於該第一電晶體的該第二端、一第二端耦接於該第一低電源電壓，以及一閘極端與該第三電晶體的該閘極端共同耦接於該第一穩壓節點；以及一第五電晶體，具有一第一端耦接於該第二電晶體的該第二端、一第二端耦接於該第二低電源電壓，以及一閘極端與該第四電晶體的該閘極端共同耦接於該第一穩壓節點。
如請求項第5項所述的移位暫存器，其中該第一下拉控制電路包括分別具有一第一端、一第二端與一閘極端的一第六至一第九電晶體，其中該第六電晶體的該閘極端與該第一端係共同耦接於該第七電晶體的該第一端，並且用來接收該第一控制信號，該第六電晶體的該第二端與該第八電晶體的該第一端則共同耦接於該第七電晶體的該閘極端，該第七電晶體的該第二端則經由該第一穩壓節點耦接於該第九電晶體的該第一端，該第九電晶體的該閘極端與該第八電晶體的該閘極端則共同耦接於該操作節點，且該第八電晶體的該第二端與該第九電晶體的該第二端則分別耦接於該第三低電源電壓。
如請求項第6項所述的移位暫存器，其中該第二下拉電路包括：一第十電晶體，具有一第一端耦接於該操作節點、一第二端耦接於該第二低電源電壓，以及一閘極端耦接於該第二穩壓節點；一第十一電晶體，具有一第一端與該第四電晶體的該第一端共同耦接於該第一電晶體的該第二端、一第二端耦接於該第一低電源電壓，以及一閘極端與該第十電晶體的該閘極端共同耦接於該第二穩壓節點；以及一第十二電晶體，具有一第一端與該第五電晶體的該第一端共同耦接於該第二電晶體的該第二端、一第二端耦接於該第二低電源電壓，以及一閘極端與該第十一電晶體的該閘極端共同耦接於該第二穩壓節點。
如請求項第7項所述的移位暫存器，其中該第二下拉控制電路包括分別具有一第一端、一第二端與一閘極端的一第十三至一第十六電晶體，其中該第十三電晶體的該閘極端與該第一端係共同耦接於該第十四電晶體的該第一端，並且用來接收該第二控制信號，該第十三電晶體的該第二端與該第十五電晶體的該第一端則共同耦接於該第十四電晶體的該閘極端，該第十四電晶體的該第二端則經由該第二穩壓節點耦接於該第十六電晶體的該第一端，該第十六電晶體的該閘極端與該第十五電晶體的該閘極端則共同耦接於該操作節點，且該第十五電晶體的該第二端與該第十六電晶體的該第二端則分別耦接於該第三低電源電壓。
如請求項第8項所述的移位暫存器，更包括一主下拉電路，且該主下拉電路包括：一第十七電晶體，串聯於該第一電晶體的該第二端與該第一低電源電壓間，且其具有一第一端耦接於該第一電晶體的該第二端、一第二端耦接於該第一低電源電壓，以及一閘極端接收來自另一級移位暫存器所提供的該閘極驅動信號；以及一第十八電晶體，具有一第一端耦接於該第一電晶體的該閘極端、一第二端耦接於該第二低電源電壓，以及一閘極端接收來自該另一級移位暫存器所提供的該起始信號。
如請求項第9項所述的移位暫存器，更包括：一第十九電晶體，具有一第一端耦接於一高準位電壓、一第二端耦接於該另一級移位暫存器的該操作節點，以及一閘極端耦接於該第二電晶體的該第二端。
如請求項第4項所述的移位暫存器，其中該第一控制信號或該第二控制信號會在一高準位電壓及一低準位電壓間切換，且該高準位電壓與該低準位電壓則相差至少35伏特。