CN111341241B - 栅极驱动电路 - Google Patents

Abstract

一种栅极驱动电路，包含用以根据当级操作节点输出当级输出电压的移位寄存电路。移位寄存电路包含稳压电路和控制电路。稳压电路根据当级稳压节点提供参考电压至当级操作节点。控制电路包含五个晶体管。第一晶体管的第二端、第四晶体管的第一端和第五晶体管的第一端耦接当级稳压节点。第二晶体管和第三晶体管耦接第一晶体管的第一端和控制端。第二晶体管控制端和第三晶体管的控制端分别接收第一和第二时钟脉冲信号。第四晶体管的控制端和第五晶体管的控制端分别耦接续传级和当级操作节点。第四晶体管的第二端和第五晶体管的第二端耦接参考电压。

Description

栅极驱动电路

技术领域

本发明是关于一种栅极驱动电路，且特别是一种减少布局面积的栅极驱动电路。

背景技术

随着科技发展，显示装置的需求越来越广泛。在许多应用上，窄边框是显示面板的基本设计要素。尤其在拼接屏幕的应用上，减少边框宽度可增加美观性。

因此，如何缩减显示装置的边框宽度，是目前设计的考量和挑战。

发明内容

本发明的一种实施方式关于一种栅极驱动电路。栅极驱动电路包含第n级移位寄存电路。第n级移位寄存电路，用以根据第n级操作节点输出第n级输出电压。第n级移位寄存电路包含第n级稳压电路和第n级控制电路。第n级稳压电路用以根据第n级稳压节点提供第一参考电压至第n级操作节点。第n级控制电路包含第一晶体管、第二晶体管、第三晶体管、第四晶体管和一第五晶体管。第一晶体管包含第一端、第二端和控制端。第一晶体管的第二端耦接第n级稳压节点。第二晶体管和第三晶体管分别包含第一端、第二端和控制端。第二晶体管和第三晶体管耦接第一晶体管的第一端和控制端。第二晶体管的控制端和第三晶体管的控制端用以分别接收第一时钟脉冲信号和第二时钟脉冲信号。第四晶体管和第五晶体管分别包含第一端、第二端和控制端。第四晶体管的第一端和第五晶体管的第一端耦接第n级稳压节点。第四晶体管的控制端和第五晶体管的控制端分别耦接第n-k级操作节点和第n级操作节点，第四晶体管的第二端和第五晶体管的第二端耦接第一参考电压。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为根据本发明的部分实施例绘示一种栅极驱动电路的示意图。

图2为根据本发明的部分实施例绘示一种移位寄存电路的示意图。

图3为根据本发明的部分实施例绘示一种栅极驱动电路的信号时序图。

图4为根据本发明的部分实施例绘示第3级移位寄存电路的示意图。

图5A为根据本发明的部分实施例绘示另一种移位寄存电路的示意图。

图5B为根据本发明的部分实施例绘示另一种移位寄存电路的示意图。

附图标记

100：栅极驱动电路

SR[1]、SR[2]、SR[3]、SR[4]、SR[5]、SR[6]…SR[k]、SR[n]、SR[n]a、SR[n]b：移位寄存电路

HC(1)、HC(2)、HC(3)、HC(4)、HC(n)、HC(n+2)：时钟脉冲信号

Q(1)、Q(2)、Q(3)、Q(4)、Q(6)、Q(n-2)、Q(n)：操作节点

G(1)、G(2)、G(3)、G(4)、G(5)、G(6)、G(n-2)、G(n)、G(n+2)：输出电压

STV1、STV2：起始信号

END：结束信号

110：上拉电路

120：输出电路

140：下拉电路

160：稳压电路

180：控制电路

T11、T12、T21、T31、T32、T41、T42、T51、T52、T53、T54、T55、T56、T57：晶体管

P(n)、P(3)：稳压节点

VSSG、VSSQ：参考电压

VDD：系统高电压

P1、P2、P3、P4：期间

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

下文举实施例配合附图作详细说明，但所描述的具体实施例仅用以解释本案，并不用来限定本案，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。另外，附图仅以说明为目的，并未依照原尺寸作图。为了便于理解，下述说明中相同元件或相似元件将以相同的符号标示。

在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。

关于本文中所使用的「第一」、「第二」、「第三」…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。

另外，关于本文中所使用的「耦接」或「连接」，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

本发明的说明书和附图中使用的元件编号和信号编号中的小写英文索引(如：1～k)，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。在本发明的说明书和附图中，若使用某一元件编号或信号编号时以n作为该元件编号或信号编号的索引，则指称所属元件群组或信号群组中不特定的任一元件或信号。例如，元件编号SR[1]指称的对象是移位寄存电路SR[1]，而元件编号SR[n]指称的对象则是移位寄存电路SR[1]～SR[k]中不特定的任意移位寄存电路。

请参考图1。图1为根据本发明的部分实施例绘示一种栅极驱动电路100的示意图。如图1所示，栅极驱动电路100包含多个(k个)移位寄存电路SR[1]～SR[k]，其中k为正整数。在部分实施例中，第1级移位寄存电路SR[1]用以接收时钟脉冲信号HC(1)、HC(3)和起始信号STV1，并依据第1级操作节点Q(1)的电压电平输出第1级输出电压G(1)。此外，移位寄存电路SR[1]将第1级操作节点Q(1)的电压电平输出至第3级移位寄存电路SR[3]作为移位寄存电路SR[3]的起始信号，并根据移位寄存电路SR[3]的输出电压G(3)进行重置。

相似地，第2级移位寄存电路SR[2]用以接收时钟脉冲信号HC(2)、HC(4)和起始信号STV2，并依据第2级操作节点Q(2)的电压电平输出第2级输出电压G(2)。此外，移位寄存电路SR[2]将第2级操作节点Q(2)的电压电平输出至第4级移位寄存电路SR[4]作为移位寄存电路SR[4]的起始信号，并根据移位寄存电路SR[4]的输出电压G(4)进行重置。

依此类推，第k级移位寄存电路SR[k]用以接收相应的两个时钟脉冲信号和自第k-2级移位寄存电路所输出的起始信号，并依据第k级操作节点的电压电平输出第k级输出电压G(k)。此外，移位寄存电路SR[k]根据结束信号END进行重置。其他级移位寄存电路的操作相似于上述内容，于此不再赘述。

值得注意的是，为了方便说明起见，在本案实施例中，移位寄存电路SR[1]～SR[k]以一传三及三拉一的方式为例子进行说明，但本发明不以此为限，本领域的一般技术人员可依据实际需求进行调整设计。例如，在其他部分实施例中，移位寄存电路SR[1]可接收第5级移位寄存电路SR[5]所输出的输出电压G(5)进行重置。此外，在部分实施例中，起始信号STV1的波形可相同于起始信号STV2的波形。在其他部分实施例中，起始信号STV1的波形可与起始信号STV2的波形相异。举例来说，起始信号STV1和起始信号STV2可同时转为逻辑高电平(logic high level)，或者起始信号STV2可在起始信号STV1之后依序转为逻辑高电平。

请参考图2。图2为根据本发明的部分实施例绘示一种移位寄存电路SR[n]的示意图。在部分实施例中，图1的栅极驱动电路100内的移位寄存电路SR[1]～SR[k]可由图2中的移位寄存电路SR[n]据以实施。换言之，n为小于或等于k的正整数。如图2所示，移位寄存电路SR[n]包含操作节点Q(n)、上拉电路110、输出电路120、下拉电路140、稳压电路160和控制电路180。在部分实施例中，上拉电路110包含上拉晶体管T11和T12，输出电路120包含输出晶体管T21，下拉电路140包含下拉晶体管T31和T41，稳压电路160包含稳压晶体管T32和T42，控制电路180包含晶体管T51、T52、T53、T54、T55、T56和T57。

在部分实施例中，上拉电路110用以根据移位寄存电路SR[n-2]的操作节点Q(n-2)的电压电平和时钟脉冲信号HC(n)，以将移位寄存电路SR[n-2]的输出电压G(n-2)输出至当级移位寄存电路SR[n]的操作节点Q(n)。具体而言，上拉电路110包含上拉晶体管T11和T12。上拉晶体管T12的第一端用以接收时钟脉冲信号HC(n)。上拉晶体管T12的控制端耦接操作节点Q(n-2)。上拉晶体管T12的第二端耦接上拉晶体管T11的控制端。上拉晶体管T11的第一端用以接收输出电压G(n-2)。上拉晶体管T11的第二端耦接操作节点Q(n)。

在部分实施例中，输出电路120耦接当级移位寄存电路SR[n]的操作节点Q(n)、下拉电路140和稳压电路160，用以根据操作节点Q(n)的电压电平输出当级移位寄存电路SR[n]的输出电压G(n)。具体而言，输出电路120包含输出晶体管T21。输出晶体管T21的第一端用以接收时钟脉冲信号HC(n+2)。输出晶体管T21的控制端耦接操作节点Q(n)。输出晶体管T21的第二端用以输出当级的输出电压G(n)。

在部分实施例中，下拉电路140用以根据移位寄存电路SR[n+2]的输出电压G(n+2)以提供参考电压VSSG至输出晶体管T21的控制端和第二端。具体而言，下拉电路140包含下拉晶体管T31和T41。下拉晶体管T31的第一端耦接输出晶体管T21的第二端。下拉晶体管T31的控制端用以接收移位寄存电路SR[n+2]的输出电压G(n+2)。下拉晶体管T31的第二端用以接收参考电压VSSG。下拉晶体管T41的第一端耦接输出晶体管T21的控制端。下拉晶体管T41的控制端用以接收移位寄存电路SR[n+2]的输出电压G(n+2)。下拉晶体管T41的第二端用以接收参考电压VSSG。

在部分实施例中，稳压电路160耦接当级移位寄存电路SR[n]的操作节点Q(n)、输出电路120和控制电路180，用以根据控制电路180中的稳压节点P(n)的电压电平以提供参考电压VSSG和VSSQ至输出电路120。具体而言，稳压电路160包含稳压晶体管T32和T42。稳压晶体管T32的第一端耦接输出晶体管T21的第二端。稳压晶体管T32的控制端耦接稳压节点P(n)。稳压晶体管T32的第二端用以接收参考电压VSSG。稳压晶体管T42的第一端通过操作节点Q(n)耦接输出晶体管T21的控制端。稳压晶体管T42的控制端耦接稳压节点P(n)。稳压晶体管T42的第二端用以接收参考电压VSSQ。

在部分实施例中，控制电路180用以接收时钟脉冲信号HC(n)、HC(n+2)和操作节点Q(n-2)、Q(n)的电压电平以控制稳压节点P(n)的电压电平。具体而言，控制电路180包含晶体管T51、T52、T53、T54、T55、T56和T57。晶体管T51和晶体管T52耦接于晶体管T53的第一端和控制端。晶体管T51的控制端用以接收时钟脉冲信号HC(n)。晶体管T52的控制端用以接收时钟脉冲信号HC(n+2)。晶体管T53的第二端耦接稳压节点P(n)。晶体管T54的第一端耦接晶体管T53的控制端。晶体管T54的控制端耦接操作节点Q(n-2)。晶体管T54的第二端用以接收参考电压VSSQ。晶体管T55的第一端耦接晶体管T53的第二端。晶体管T55的控制端耦接操作节点Q(n-2)。晶体管T55的第二端用以接收参考电压VSSQ。晶体管T56的第一端耦接晶体管T53的控制端。晶体管T56的控制端耦接操作节点Q(n)。晶体管T56的第二端用以接收参考电压VSSQ。晶体管T57的第一端耦接晶体管T53的第二端。晶体管T57的控制端耦接操作节点Q(n)。晶体管T57的第二端用以接收参考电压VSSQ。

为了便于说明起见，移位寄存电路SR[n]当中各个元件的具体操作将于以下段落中搭配附图进行说明。请一并参考图3和图4。图3为根据本发明的部分实施例绘示一种栅极驱动电路100的信号时序图。图4为根据本发明的部分实施例绘示第3级移位寄存电路SR[3]的示意图。值得注意的是，由于栅极驱动电路100的各级移位寄存电路SR[1]～SR[n]的操作相似，因此，在本实施例中，将以n等于3，即以第3级移位寄存电路SR[3]的元件作动作为例子进行说明。此外，在本实施例中，时钟脉冲信号以四个相位为例子配合进行说明，因此，如图3所示，时钟脉冲信号HC(n)为时钟脉冲信号HC(3)的第一个脉冲，而时钟脉冲信号HC(n+2)为时钟脉冲信号HC(1)的第二个脉冲。

如图3和图4所示，在P1期间和P2期间，第1级移位寄存电路SR[1]的操作节点Q(1)的电压电平在逻辑高电平，因此第3级移位寄存电路SR[3]的上拉晶体管T12导通，使得时钟脉冲信号HC(3)的电压电平提供至上拉晶体管T11的控制端。由于在P1期间，时钟脉冲信号HC(3)的电压电平在逻辑低电平(logic low level)，因此上拉晶体管T11维持关断。而在P2期间，时钟脉冲信号HC(3)的电压电平在逻辑高电平，因此上拉晶体管T11导通，使得位在高电平的第1级移位寄存电路SR[1]的输出电压G(1)提供至第3级移位寄存电路SR[3]的操作节点Q(3)进行充电。

而在P3期间，由于操作节点Q(1)的电压电平转为逻辑低电平，因此上拉晶体管T12关断，不再提供电压至上拉晶体管T11的控制端。且在P3期间，由于输出电压G(1)转为低电压电平，因此上拉电路110不再提供高电压至操作节点Q(3)。如此一来，上拉电路110便能在P2期间直到P3期间根据第1级移位寄存电路SR[1]的输出电压G(1)对第3级的移位寄存电路SR[3]的操作节点Q(3)进行预先充电。

另外，第3级移位寄存电路SR[3]的控制电路180中的晶体管T52根据时钟脉冲信号HC(1)位在逻辑高电平时导通，而晶体管T51根据时钟脉冲信号HC(3)位在逻辑高电平时导通。由于时钟脉冲信号HC(1)和时钟脉冲信号HC(3)互为反向的信号，因此晶体管T52和晶体管T51轮流交替导通。换言之，晶体管T53的第一端和控制端会轮流不断接收到晶体管T52和晶体管T51所提供的高电压。关于晶体管T52和晶体管T51所提供的高电压将于后续实施例中进一步说明。

而如图3和图4所示，在P1期间至P2期间，操作节点Q(1)的电压电平为逻辑高电平，因此晶体管T54和晶体管T55导通，使得晶体管T53的控制端和第二端(稳压节点P(3))皆被拉低至参考电压VSSQ。而在P2期间至P3期间，操作节点Q(3)被充电至逻辑高电平，因此晶体管T56和晶体管T57导通，使得晶体管T53的控制端和第二端(稳压节点P(3))皆被拉低至参考电压VSSQ。如此一来，在P1期间至P3期间，晶体管T53皆维持关断，且稳压节点P(3)被拉低至参考电压VSSQ，使得稳压电路160中的稳压晶体管T42和稳压晶体管T32维持关断。

当稳压晶体管T42和稳压晶体管T32维持关断，则输出电路120的输出晶体管T21的控制端和第二端的电压电平便能维持稳压，而操作节点Q(3)的电压便能持续充电。换言之，第3级移位寄存电路SR[3]的操作节点Q(3)的电压电平在P2期间和P3期间便能被提高，而使得输出晶体管T21导通。如此一来，在P3期间，便能借由输出晶体管T21导通以将时钟脉冲信号HC(1)的第二个脉冲作为输出电压G(3)进行输出。

最后，在P4期间，由于操作节点Q(1)和操作节点Q(3)的电压电平皆为逻辑低电平，因此晶体管T54～T57皆关断，使得稳压节点P(3)的电压电平不会被拉低。当稳压节点P(3)维持在高电压电平时，稳压晶体管T42和稳压晶体管T32导通，使得操作节点Q(3)的电压电平被拉低至参考电压VSSQ，而输出电压G(3)的电压电平则被拉低至参考电压VSSG。

同时，在P4期间，由于第5级移位寄存电路SR[5]的输出电压G(5)为高电压电平，因此第3级移位寄存电路SR[3]的下拉电路140中的下拉晶体管T41和下拉晶体管T31皆导通，与稳压电压160相似，使得第3级移位寄存电路SR[3]的输出晶体管T21的控制端(即操作节点Q(3))被拉低至参考电压VSSG，而输出晶体管T21的第二端的输出电压G(3)则被拉低至参考电压VSSG。如此一来，便能确保输出电压G(3)在P4期间维持在低电压电平。换言之，经过P4期间，第3级移位寄存电路SR[3]便能被重置。

请参考图5A。图5A为根据本发明的部分实施例绘示一种移位寄存电路SR[n]a的示意图。图5A所示的移位寄存电路SR[n]a可用以实现图1的栅极驱动电路100内的移位寄存电路SR[1]～SR[k]中任一者。于图5A所示实施例中，与图2的实施例中相似的元件以相同的元件符号表示，其连接关系及/或操作已于先前段落说明者，于此不再赘述。和图2所示实施例相比，在本实施例中，控制电路180的晶体管T51的第一端、晶体管T52的第一端和晶体管T53的第一端耦接在一起，并用以接收系统高电压VDD。晶体管T51的第二端和晶体管T52的第二端耦接至晶体管T53的控制端，用以分别根据时钟脉冲信号HC(n)和HC(n+2)决定是否导通，以将系统高电压VDD提供至晶体管T53的控制端。

具体而言，由于时钟脉冲信号HC(n)和时钟脉冲信号HC(n+2)互为反向的信号(如图3中时钟脉冲信号HC(1)和时钟脉冲信号HC(3)所示)，因此晶体管T52和晶体管T51轮流交替导通，以轮流不断提供系统高电压VDD至晶体管T53的控制端。如此一来，借由晶体管T53的第一端维持在系统高电压VDD，控制电路180便能根据操作节点Q(n)和操作节点Q(n-2)位于逻辑低电平时关断电晶体T54～T57，使得稳压节点P(3)自导通的晶体管T53接收系统高电压VDD，以导通稳压电路160，确保下拉操作节点Q(n)和输出电压G(n)的电压电平。

请参考图5B。图5B为根据本发明的部分实施例绘示另一种移位寄存电路SR[n]b的示意图。图5B所示的移位寄存电路SR[n]b可用以实现图1的栅极驱动电路100内的移位寄存电路SR[1]～SR[k]中任一者。于图5B所示实施例中，与图2的实施例中相似的元件以相同的元件符号表示，其连接关系及/或操作已于先前段落说明者，于此不再赘述。和图2所示实施例相比，在本实施例中，控制电路180的晶体管T51的第一端耦接晶体管T51的控制端，而晶体管T52的第一端耦接晶体管T52的控制端。换言之，晶体管T51和晶体管T52形成二极管形式(diode-connected)晶体管。晶体管T51的第一端用以接收时钟脉冲信号HC(n)，而晶体管T52的第一端用以接收时钟脉冲信号HC(n+2)。此外，晶体管的第二端和晶体管T52的第二端耦接至晶体管T53的第一端和控制端。

具体而言，由于时钟脉冲信号HC(n)和时钟脉冲信号HC(n+2)互为反向的信号(如图3中时钟脉冲信号HC(1)和时钟脉冲信号HC(3)所示)，因此晶体管T52和晶体管T51轮流交替导通，以轮流提供逻辑高电平的时钟脉冲信号HC(n)和逻辑高电平的时钟脉冲信号HC(n+2)至晶体管T53的第一端和控制端。如此一来，如同图5A的实施例，借由晶体管T53的第一端维持在逻辑高电平，控制电路180便能根据操作节点Q(n)和操作节点Q(n-2)位于逻辑低电平时关断电晶体T54～T57，使得稳压节点P(3)自导通的晶体管T53接收逻辑高电平的时钟脉冲信号HC(n)或逻辑高电平的时钟脉冲信号HC(n+2)，以导通稳压电路160，确保下拉操作节点Q(n)和输出电压G(n)的电压电平。

值得注意的是，虽然在上述实施例中，以移位寄存电路SR[n]接收时钟脉冲信号HC(n)、时钟脉冲信号HC(n+2)，接收移位寄存电路SR[n-2]的输出电压G(n-2)和移位寄存电路SR[n+2]的输出电压G(n+2)，及/或移位寄存电路SR[n]耦接移位寄存电路SR[n-2]的操作节点Q(n-2)作为例子进行说明，但本发明不以此为限。本领域的一般技术人员可依据实际需求进行调整，也就是说，在其他部分实施例中，移位寄存电路SR[n]可接收时钟脉冲信号HC(n)、时钟脉冲信号HC(n+i)，接收移位寄存电路SR[n-i]的输出电压G(n-i)和移位寄存电路SR[n+i]的输出电压G(n+i)，及/或移位寄存电路SR[n]耦接移位寄存电路SR[n-i]的操作节点Q(n-i)，其中i为任意正整数。

在部分实施例中，上述晶体管可以N型晶体管据以实施。在其他部分实施例中，上述晶体管可以P型晶体管据以实施。

此外，虽然本文将所公开的方法示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，部分步骤可以以不同顺序发生和/或与除了本文所示和/或所描述之步骤或事件以外的其他步骤或事件同时发生。另外，实施本文所描述的一个或多个方式或实施例时，并非所有于此示出的步骤皆为必需。此外，本文中的一个或多个步骤亦可能在一个或多个分离的步骤和/或阶段中执行。

需要说明的是，在不冲突的情况下，在本发明各个附图、实施例及实施例中的特征与电路可以相互组合。附图中所示的电路仅为示例之用，为简化以使说明简洁并便于理解，并非用以限制本案。此外，上述各实施例中的各个装置、单元及元件可以由各种类型的数字或模拟电路实现，亦可分别由不同的集成电路芯片实现，或整合至单一芯片。上述仅为例示，本发明并不以此为限。

综上所述，本案通过应用上述各个实施例中，根据14个晶体管且无电容的移位寄存电路SR[1]～SR[k]的电路设计，便能达到栅极驱动电路100的运作需求，减少元件和信号的使用数量，进而减少布局和走线所需的面积，达成降低成本及窄化显示面板边框的需求。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (8)

1.一种栅极驱动电路，其特征在于，包含：

一第n级移位寄存电路，用以根据一第n级操作节点输出一第n级输出电压，该第n级移位寄存电路包含：

一第n级稳压电路，用以根据一第n级稳压节点提供一第一参考电压至该第n级操作节点；以及

一第n级控制电路，包含：

一第一晶体管，包含一第一端、一第二端和一控制端，该第一晶体管的该第二端耦接该第n级稳压节点；

一第二晶体管和一第三晶体管，分别包含一第一端、一第二端和一控制端，该第二晶体管的该第一端和该第三晶体管的该第一端耦接该第一晶体管的该第一端并用以接收一系统高电压，该第二晶体管的该第二端和该第三晶体管的该第二端耦接该第一晶体管的该控制端，该第二晶体管的该控制端和该第三晶体管的该控制端用以分别接收一第一时钟脉冲信号和一第二时钟脉冲信号；以及

一第四晶体管和一第五晶体管，分别包含一第一端、一第二端和一控制端，该第四晶体管的该第一端和该第五晶体管的该第一端耦接该第n级稳压节点，该第四晶体管的该控制端和该第五晶体管的该控制端分别耦接一第n-k级操作节点和该第n级操作节点，该第四晶体管的该第二端和该第五晶体管的该第二端耦接该第一参考电压。

2.如权利要求1所述的栅极驱动电路，其特征在于，其中该第二晶体管的该第一端耦接该第二晶体管的该控制端，该第三晶体管的该第一端耦接该第三晶体管的该控制端，该第二晶体管的该第二端和该第三晶体管的该第二端耦接该第一晶体管的该第一端和该控制端。

3.如权利要求1所述的栅极驱动电路，其特征在于，其中该第n级控制电路更包含：

一第六晶体管，包含一第一端、一第二端和一控制端，该第六晶体管的该第一端耦接该第一晶体管的该控制端，该第六晶体管的该控制端耦接该第n-k级操作节点，该第六晶体管的该第二端用以接收该第一参考电压；以及

一第七晶体管，包含一第一端、一第二端和一控制端，该第七晶体管的该第一端耦接该第一晶体管的该控制端，该第七晶体管的该控制端耦接该第n级操作节点，该第七晶体管的该第二端用以接收该第一参考电压。

4.如权利要求1所述的栅极驱动电路，其特征在于，其中该第一时钟脉冲信号和该第二时钟脉冲信号互为反向信号。

5.如权利要求1所述的栅极驱动电路，其特征在于，其中该第n级移位寄存电路更包含：

一第n级输出晶体管，该第n级输出晶体管包含一第一端、一第二端和一控制端，该第n级输出晶体管的该第一端用以接收该第二时钟脉冲信号，该第n级输出晶体管的该控制端耦接该第n级操作节点，该第n级输出晶体管的该第二端用以输出该第n级输出电压。

6.如权利要求5所述的栅极驱动电路，其特征在于，其中第n级稳压电路包含：

一第一稳压晶体管，该第一稳压晶体管包含一第一端、一第二端和一控制端，该第一稳压晶体管的该第一端耦接该第n级输出晶体管的该第二端，该第一稳压晶体管的该控制端耦接该第n级稳压节点，该第一稳压晶体管的该第二端用以接收一第二参考电压；以及

一第二稳压晶体管，该第二稳压晶体管包含一第一端、一第二端和一控制端，该第二稳压晶体管的该第一端耦接该第n级操作节点，该第二稳压晶体管的该控制端耦接该第n级稳压节点，该第二稳压晶体管的该第二端用以接收该第一参考电压。

7.如权利要求6所述的栅极驱动电路，其特征在于，该第n级移位寄存电路更包含：

一第n级下拉电路，用以根据一第n+k级输出电压提供该第二参考电压至该第n级输出晶体管。

8.如权利要求1所述的栅极驱动电路，其特征在于，该第n级移位寄存电路更包含一第n级上拉电路，该第n级上拉电路包含：

一第一上拉晶体管，包含一第一端、一第二端和一控制端，该第一上拉晶体管的该第一端用以接收该第一时钟脉冲信号，该第一上拉晶体管的该控制端耦接该第n-k级操作节点；以及

一第二上拉晶体管，包含一第一端、一第二端和一控制端，该第二上拉晶体管的该第一端用以接收一第n-k级输出电压，该第二上拉晶体管的该控制端耦接该第一上拉晶体管的该第二端，该第二上拉晶体管的该第二端耦接该第n级操作节点。

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