CN110459190B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，移位寄存器单元包括：输入电路，被配置为在输入端的输入信号的控制下，控制第一节点的电位；第一输出电路，被配置为在第一节点的电位和时钟信号端的时钟信号的控制下，将进位信号通过第一输出电路的输出端输出至第一输出端；第二输出电路，被配置为将驱动信号输出至第二输出端；开关电路，被配置为控制第一输出电路的输出端与第一输出端电连接；电位控制电路，被配置为控制第一输出电路的输出端与第一电压端电连接。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

随着显示技术的快速发展，逐渐使用阵列栅极驱动电路(Gate Driver On Array，GOA)来驱动液晶显示面板。

相关技术中，GOA在驱动液晶显示面板时存在驱动异常现象，影响显示画面的正常显示。

发明内容

根据本公开实施例的一方面，提供一种移位寄存器单元，包括：输入电路，与第一节点电连接，被配置为在输入端的输入信号的控制下，控制所述第一节点的电位；第一输出电路，被配置为在所述第一节点的电位和时钟信号端的时钟信号的控制下，将进位信号通过所述第一输出电路的输出端输出至第一输出端；第二输出电路，被配置为在所述第一节点的电位和所述时钟信号端的时钟信号的控制下，将驱动信号输出至第二输出端；开关电路，与所述第一输出电路的输出端和所述第一输出端电连接，被配置为响应于控制信号，控制所述第一输出电路的输出端与所述第一输出端电连接；和电位控制电路，被配置为控制所述第一输出电路的输出端与第一电压端电连接。

在一些实施例中，所述移位寄存器单元还包括：第一复位电路，被配置为响应于第一复位端的显示复位信号，对所述第一节点进行复位；和第二复位电路，被配置为响应于第二复位端的全局复位信号，对所述第一节点进行复位。

在一些实施例中，所述控制信号包括第一控制信号和第二控制信号；所述开关电路包括：第一晶体管，所述第一晶体管的控制端被配置为接收所述第一控制信号，所述第一晶体管的第一端与所述第一输出电路的输出端电连接，所述第一晶体管的第二端与所述第一输出端电连接；和第二晶体管，所述第二晶体管的控制端被配置为接收所述第二控制信号，所述第二晶体管的第一端与所述第一输出电路的输出端电连接，所述第二晶体管的第二端与所述第一输出端电连接。

在一些实施例中，所述第一控制信号和所述第二控制信号中的一个与所述时钟信号相同。

在一些实施例中，所述第一电压端被配置为接收所述全局复位信号。

在一些实施例中，所述移位寄存器单元还包括：第一降噪电路，与所述第一节点和第二节点电连接，被配置为在所述第一节点的电位处于第一电平的情况下，控制所述第二节点的电位处于与所述第一电平逻辑相反的第二电平；所述电位控制电路被配置为在所述第二节点的电位的控制下，控制所述第一输出电路的输出端与所述第一电压端电连接。

在一些实施例中，所述电位控制电路包括：第三晶体管，所述第三晶体管的控制端与所述第二节点电连接，所述第三晶体管的第一端与所述第一输出电路的输出端电连接，所述第三晶体管的第二端与所述第一电压端电连接。

在一些实施例中，所述移位寄存器单元还包括：第二降噪电路，与所述第一节点和第三节点电连接，被配置为在所述第一节点的电位处于所述第一电平的情况下，控制所述第二节点的电位处于所述第二电平；所述电位控制电路被配置为在所述第二节点和所述第三节点中的一个的电位的控制下，控制所述第一输出电路的输出端与所述第一电压端电连接。

在一些实施例中，所述电位控制电路包括：第四晶体管，所述第四晶体管的控制端与所述第二节点电连接，所述第四晶体管的第一端与所述第一输出电路的输出端电连接，所述第四晶体管的第二端与所述第一电压端电连接；和第五晶体管，所述第五晶体管的控制端与所述第三节点电连接，所述第五晶体管的第一端与所述第一输出电路的输出端电连接，所述第五晶体管的第二端与所述第一电压端电连接。

在一些实施例中，所述移位寄存器单元还包括：第三复位电路，与所述第二节点、所述第三节点和所述第二输出端电连接，被配置为在所述第二节点和所述第三节点中的一个的电位的控制下，对所述第二输出端进行复位；和电位保持电路，与所述第一节点、所述第二节点和所述第三节点电连接，被配置为在所述第二节点和所述第三节点中的一个的电位的控制下，保持所述第一节点的电位。

在一些实施例中，所述输入电路包括：第六晶体管，所述第六晶体管的控制端和第一端与所述输入端电连接，所述第六晶体管的第二端与所述第一节点电连接；所述第一输出电路包括：第七晶体管，所述第七晶体管的控制端与所述第一节点电连接，所述第七晶体管的第一端与时钟信号端电连接，所述第七晶体管的第二端作为输出第一输出电路的输出端；所述第二输出电路包括：第八晶体管，所述第八晶体管的控制端与所述第一节点电连接，所述第八晶体管的第一端与所述时钟信号端电连接，所述第八晶体管的第二端与所述第二输出端电连接；和电容器，所述电容器的第一端与所述第一节点电连接，所述电容器的第二端与所述第二输出端电连接；所述第一复位电路包括：第九晶体管，所述第九晶体管的控制端被配置为接收所述显示复位信号，所述第九晶体管的第一端与所述第一节点电连接，所述第九晶体管的第二端与第二电压端电连接；所述第一降噪电路包括：第十晶体管，所述第十晶体管的第一端与第三电压端电连接，所述第十晶体管的第二端与所述第二节点电连接；第十一晶体管，所述第十一晶体管的控制端与所述第一节点电连接，所述第十一晶体管的第一端与所述第二节点电连接，所述第十一晶体管的第二端与所述第二电压端电连接；第十二晶体管，所述第十二晶体管的控制端和第一端与所述第三电压端电连接，所述第十二晶体管的第二端与所述第十晶体管的控制端电连接；和第十三晶体管，所述第十三晶体管的控制端与所述第一节点电连接，所述第十三晶体管的第一端与所述第十二晶体管的第二端电连接，所述第十三晶体管的第二端与所述第二电压端电连接；所述第二降噪电路包括：第十四晶体管，所述第十四晶体管的第一端与第四电压端电连接，所述第十四晶体管的第二端与所述第三节点电连接；第十五晶体管，所述第十五晶体管的控制端与所述第一节点电连接，所述第十五晶体管的第一端与所述第三节点电连接，所述第十五晶体管的第二端与所述第二电压端电连接；第十六晶体管，所述第十六晶体管的控制端和第一端与所述第四电压端电连接，所述第十六晶体管的第二端与所述第十四晶体管的控制端电连接；和第十七晶体管，所述第十七晶体管的控制端与所述第一节点电连接，所述第十七晶体管的第一端与所述第十六晶体管的第二端电连接，所述第十七晶体管的第二端与所述第二电压端电连接；所述第二复位电路包括：第十八晶体管，所述第十八晶体管的控制端被配置为接收所述全局复位信号，所述第十八晶体管的第一端与所述第一节点电连接，所述第十八晶体管的第二端与所述第二电压端电连接；所述第三复位电路包括：第十九晶体管，所述第十九晶体管的控制端与所述第二节点电连接，所述第十九晶体管的第一端与所述第二输出端电连接，所述第十九晶体管的第二端与第五电压端电连接；和第二十晶体管，所述第二十晶体管的控制端与所述第三节点电连接，所述第二十晶体管的第一端与所述第二输出端电连接，所述第二十晶体管的第二端与所述第五电压端电连接；所述电位保持电路包括：第二十一晶体管，所述第二十一晶体管的控制端与所述第二节点电连接，所述第二十一晶体管的第一端与所述第一节点电连接，所述第二十一晶体管的第二端与所述第二电压端电连接；和第二十二晶体管，所述第二十二晶体管的控制端与所述第三节点电连接，所述第二十二晶体管的第一端与所述第一节点电连接，所述第二十二晶体管的第二端与所述第二电压端电连接；

根据本公开实施例的另一方面，提供一种栅极驱动电路，包括：级联的多级移位寄存器单元，其中，每级移位寄存器单元包括上述任意一个实施例所述的移位寄存器单元。

在一些实施例中，第N级移位寄存器单元的第一输出端与第N+2级移位寄存器单元的输入端电连接，第N级移位寄存器单元的第一复位端与第N+3级移位寄存器单元的第一输出端电连接，其中，N为大于0的整数；第4n+1级移位寄存器单元的时钟信号端的时钟信号为第一时钟信号，第4n+2级移位寄存器单元的时钟信号端的时钟信号为第二时钟信号，第4n+3级移位寄存器单元的时钟信号端的时钟信号为第三时钟信号，第4n+4级移位寄存器单元的时钟信号端的时钟信号为第四时钟信号，其中，n为大于或等于0的整数，所述第一时钟信号与所述第三时钟信号互补，所述第二时钟信号与所述第四时钟信号互补。

在一些实施例中，第i级移位寄存器单元的开关电路被配置为响应于所述第一时钟信号与所述第三时钟信号，控制第i级移位寄存器单元的第一输出电路的输出端与第i级移位寄存器单元的第一输出端电连接，其中，i为奇数；第j级移位寄存器单元的开关电路被配置为响应于所述第二时钟信号与所述第四时钟信号，控制第j级移位寄存器单元的第一输出电路的输出端与第j级移位寄存器单元的第一输出端电连接，其中，j为偶数。

根据本公开实施例的又一方面，提供一种显示装置，包括：上述任意一个实施例所述的栅极驱动电路。

根据本公开实施例的再一方面，提供一种如上述任意一个实施例所述的移位寄存器单元的驱动方法，包括：在显示阶段的第一阶段，控制第一节点的电位处于第一电平，控制第一输出电路的输出端与第一输出端电连接，以使得第一输出电路将进位信号通过所述第一输出电路的输出端输出至第一输出端，并使得第二输出电路将驱动信号输出至第二输出端；在显示阶段的第二阶段，对所述第一节点进行复位以使得所述第一节点的电位处于第二电平，控制所述第一输出电路的输出端与所述第一输出端电连接，并控制所述第一输出电路的输出端的电位处于所述第二电平，所述第二电平与第一电平逻辑相反；在场消隐阶段，对所述第一节点进行复位以使得所述第一节点的电位处于所述第二电平，控制所述第一输出电路的输出端与所述第一输出端断开电连接，并控制所述第一输出电路的输出端的电位处于所述第一电平。

本公开实施例提供的移位寄存器单元包括输入电路、第一输出电路、第二输出电路、开关电路和电位控制电路。开关电路可以控制第一输出电路的输出端与第一输出端电连接，电位控制电路可以控制第一输出电路的输出端与第一电压端电连接。这样的移位寄存器单元可以使得第一输出电路输出的进位信号的电压稳定。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，在附图中：

图1是示出根据本公开一个实施例的移位寄存器单元的结构示意图；

图2是示出根据本公开另一个实施例的移位寄存器单元的结构示意图；

图3A是示出根据本公开又一个实施例的移位寄存器单元的结构示意图；

图3B是示出根据本公开再一个实施例的移位寄存器单元的结构示意图；

图4A是示出根据本公开一个实现方式的移位寄存器单元的结构示意图；

图4B是示出根据本公开另一个实现方式的移位寄存器单元的结构示意图；

图5是示出根据本公开还一个实施例的移位寄存器单元的结构示意图；

图6是示出根据本公开再一个实施例的移位寄存器单元的结构示意图；

图7是示出根据本公开一个实施例的移位寄存器单元的时序信号图；

图8是示出根据本公开一个实施例的栅极驱动电路的结构示意图；

图9是示出根据本公开一个实施例的栅极驱动电路的时序信号图。

应当明白，附图中所示出的各个部分的尺寸并不必然是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在本公开中，当描述到特定部件位于第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。

本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

发明人注意到，输出进位信号的输出电路中的晶体管的阈值电压存在正向漂移现象，即，晶体管的阈值电压随着使用时间的增长而增大，这导致移位寄存器单元输出的进位信号的电压不稳定。

某一级移位寄存器单元输出的进位信号可能会被输出到下一级移位寄存器单元的输入端和上一级移位寄存器单元的复位端。但是，由于晶体管的阈值电压逐渐增大，移位寄存器单元输出的进位信号的电压会逐渐减小，导致不能正常驱动下一级移位寄存器单元，也不能正常复位上一级移位寄存器单元，从而影响显示效果。

据此，本公开实施例提出了如下技术方案。

图1是示出根据本公开一个实施例的移位寄存器单元的结构示意图。

如图1所示，移位寄存器单元包括输入电路101、第一输出电路102、第二输出电路103、开关电路106和电位控制电路107。输入电路101、第一输出电路102、第二输出电路103均与第一节点N1电连接。在一些实施例中，移位寄存器单元还可以包括第一复位电路104和第二复位电路105。第一复位电路104和第二复位电路105均与第一节点N1电连接。

输入电路101被配置为在输入端INPUT的输入信号的控制下，控制第一节点N1的电位。例如，在输入端INPUT的输入信号的控制下，输入电路101可以对第一节点N1进行充电，以使得第一节点N1的电位处于高电平。

第一输出电路102被配置为在第一节点N1的电位和时钟信号端CLK的时钟信号的控制下，将进位信号通过第一输出电路102的输出端112输出至第一输出端OC。

第二输出电路103被配置为在第一节点N1的电位和时钟信号端CLK的时钟信号的控制下，将驱动信号输出至第二输出端OUTPUT。应理解，上述进位信号和驱动信号实质上均为时钟信号。进位信号可以被输入到下一级移位寄存器单元的输入端和上一级移位寄存器单元的复位端，驱动信号可以被输入到栅极线。

例如，在第一节点N1的电位处于高电平、且时钟信号端CLK的时钟信号处于低电平的情况下，第一输出电路102将处于低电平的进位信号输出至第一输出端OC，第二输出电路103将处于低电平的驱动信号输出至第二输出端OUTPUT。又例如，在第一节点N1的电位处于高电平、且时钟信号端CLK的时钟信号处于高电平的情况下，第一输出电路102将处于高电平的进位信号输出至第一输出端OC，第二输出电路103将处于高电平的驱动信号输出至第二输出端OUTPUT。

第一复位电路104被配置为响应于第一复位端RESET的显示复位信号，对第一节点N1进行复位。例如，第一复位电路104可以在显示阶段将第一节点N1的电位拉至低电平。

第二复位电路105被配置为响应于第二复位端STV的全局复位信号，对第一节点N1进行复位。例如，第二复位电路105可以在场消隐阶段将第一节点N1的电位拉至低电平。应理解，全局复位信号可以对其他的移位寄存器单元的第一节点N1进行复位。

开关电路106与第一输出电路102的输出端112和第一输出端OC电连接。开关电路106被配置为响应于控制信号，控制第一输出电路102的输出端112与第一输出端OC电连接。应理解，开关电路106可以控制第一输出电路102的输出端112与第一输出端OC是否电连接。在开关电路106导通的情况下，第一输出电路102的输出端112与第一输出端OC电连接；在开关电路106不导通的情况下，第一输出电路102的输出端112与第一输出端OC断开电连接。

电位控制电路107被配置为控制第一输出电路102的输出端112与第一电压端HE电连接。

例如，在电位控制电路107导通的情况下，电位控制电路107可以控制第一输出电路102的输出端112的电位为第一电压端HE的电位。

应理解，可以通过控制第一电压端HE的电位来控制第一输出电路102的输出端112的电位。在一些实施例中，第一电压端HE可以被配置为接收全局复位信号。这种情况下，第一输出电路102的输出端112的电位与全局复位信号的电位相同。

上述实施例中，移位寄存器单元包括输入电路101、第一输出电路102、第二输出电路103、开关电路106和电位控制电路107。开关电路106可以控制第一输出电路102的输出端112与第一输出端OC电连接，电位控制电路107可以控制第一输出电路102的输出端112与第一电压端HE电连接。这样的移位寄存器单元可以使得第一输出电路103输出的进位信号的电压稳定。

下面介绍图1所示移位寄存器单元的驱动方法。驱动方法可以包括显示阶段和场消隐阶段。在一些实施例中，显示阶段可以包括第一阶段和第二阶段。

在显示阶段的第一阶段，控制第一节点N1的电位处于第一电平，控制第一输出电路102的输出端112与第一输出端OC电连接，以使得第一输出电路102通过第一输出电路102的输出端将进位信号输出至第一输出端OC，并使得第二输出电路103将驱动信号输出至第二输出端OUTPUT。

在显示阶段的第二阶段，对第一节点N1进行复位以使得第一节点的电位处于第二电平，控制第一输出电路102的输出端112与第一输出端OC电连接，并控制第一输出电路102的输出端112的电位处于第二电平。这里，第二电平与第一电平逻辑相反。例如，第二电平为低电平，第一电平为高电平，反之亦可。由于第一输出电路102的输出端112与第一输出端OC电连接，故，第一输出端OC的电位也处于第二电平。应理解，第二阶段为显示阶段的复位阶段。

在场消隐阶段，对第一节点N1进行复位以使得第一节点N1的电位处于第二电平，控制第一输出电路102的输出端112与第一输出端OC断开电连接，并控制第一输出电路102的输出端112的电位处于第一电平。

在一些实现方式中，第一电压端HE可以被配置为接收全局复位信号。例如，全局复位信号在显示阶段处于第二电平，在场消隐阶段的部分时间段内处于第一电平。这样，在场消隐阶段的部分时间段内，可以控制第一输出电路102的输出端112的电位处于第一电平。

相关技术中，在场消隐阶段，第一节点N1的电位处于第二电平，第一输出电路102的输出端112和第一输出端OC的电位也处于第二电平。

上述驱动方法中，在场消隐阶段，第一节点N1的电位处于第二电平，而第一输出电路102的输出端112的电位处于与第二电平逻辑相反的第一电平。这样的方式可以补偿第一输出电路102中的晶体管的阈值电压的漂移，以使得第一输出电路102输出的进位信号的电压稳定。另外，由于第一输出电路102的输出端112与第一输出端OC断开电连接，第一输出端OC的电位仍可以维持在第二电平，不会导致第一输出端OC的电位在场消隐阶段异常。

下面以第一输出电路102包括N型晶体管为例介绍如何使得第一输出电路102输出的进位信号的电压保持稳定。

N型晶体管的控制端与第一节点N1电连接，N型晶体管的第一端与时钟信号端CLK电连接，N型晶体管的第二端作为第一输出电路102的输出端112。

在显示阶段的第一阶段，N型晶体管的控制端的电位与第二端的电位之差大于0，N型晶体管的阈值电压增大。在场消隐阶段，N型晶体管的控制端的电位处于低电平，N型晶体管的第二端的电位处于高电平，故，N型晶体管的控制端的电位与第二端的电位之差小于0，N型晶体管的阈值电压减小。

因此，通过如上方式可以补偿N型晶体管的阈值电压的漂移，以使得第一输出电路102输出的进位信号的电压稳定。

图2是示出根据本公开另一个实施例的移位寄存器单元的结构示意图。

在图2中，用于控制开关电路106的控制信号可以包括第一控制信号C11和第二控制信号C12。开关电路106可以包括第一晶体管M1和第二晶体管M2。

第一晶体管M1的控制端被配置为接收第一控制信号C11，第一晶体管M1的第一端与第一输出电路102的输出端112电连接，第一晶体管M1的第二端与第一输出端OC电连接。第二晶体管M2的控制端被配置为接收第二控制信号C12，第二晶体管M2的第一端与第一输出电路102的输出端112电连接，第二晶体管M2的第一端与第一输出端OC电连接。

在一些实施例中，第一控制信号C11和第二控制信号C12中的一个可以与时钟信号端CLK的时钟信号相同。

在一些实施例中，第一晶体管M1和第二晶体管M2可以均为N型晶体管或均为P型晶体管。这种情况下，第一控制信号C11和第二控制信号C12可以互补。也即，在第一控制信号处于高电平的情况下，第二控制信号处于低电平；在第一控制信号处于低电平的情况下，第二控制信号处于高电平。

在另一些实施例中，第一晶体管M1和第二晶体管M2中的一个可以为N型晶体管，另一个可以为P型晶体管。这种情况下，第一控制信号C11和第二控制信号C12可以相同。

在上述方式下，在显示阶段，第一晶体管M1和第二晶体管M2可以交替导通，从而可以延缓第一晶体管M1和第二晶体管M2的阈值电压的漂移。

图3A是示出根据本公开又一个实施例的移位寄存器单元的结构示意图。

与图1相比，图3A所示的移位寄存器单元还可以包括第一降噪电路108。

第一降噪电路108与第一节点N1和第二节点N2电连接。第一降噪电路108被配置为在第一节点N1的电位处于第一电平的情况下，控制第二节点N2的电位处于与第一电平逻辑相反的第二电平。例如，第一降噪电路108可以电连接在第二电压端VGL1与第三电压端VDD1之间。在第一节点N1的电位处于高电平的情况下，控制第二节点N2的电位处于低电平，例如，可以将第二节点N2的电位拉至第二电压端VGL1处于低电平的电位。在第一节点N1的电位处于低电平的情况下，控制第二节点N2的电位处于高电平，例如，可以将第二节点N2的电位拉至第三电压端VDD1处于高电平的电位。

如图3A所示，电位控制电路107被配置为在第二节点N2的电位的控制下，控制第一输出电路102的输出端112与第一电压端HE电连接。

图3B是示出根据本公开再一个实施例的移位寄存器单元的结构示意图。

与图3A相比，图3B所示的移位寄存器单元还可以包括第二降噪电路109。

第二降噪电路109与第一节点N1和第三节点N3电连接。被配置为在第一节点N1的电位处于第一电平的情况下，控制第三节点N3的电位处于第二电平。例如，第二降噪电路109可以电连接在第二电压端VGL1与第四电压端VDD2之间。在第一节点N1的电位处于高电平的情况下，控制第三节点N3的电位处于低电平，例如，可以将第三节点N3的电位拉至第二电压端VGL1处于低电平的电位。在第一节点N1的电位处于低电平的情况下，控制第三节点N3的电位处于高电平，例如，可以将第三节点N3的电位拉至第四电压端VDD2处于高电平的电位。

如图3B所示，电位控制电路107可以被配置为在第二节点N2和第三节点N3中的一个的电位的控制下，控制第一输出电路102的输出端112与第一电压端HE电连接。

可以通过控制第三电压端VDD1和第四电压端VDD2的电位来控制第一降噪电路108和第二降噪电路109中的一个工作，另一个不工作。例如，可以每隔预定时间改变第三电压端VDD1和第四电压端VDD2的电位，从而实现第一降噪电路108和第二降噪电路109工作状态的切换。

在一些实现方式中，图3A所示的电位控制电路107的结构可以如图4A所示。在一些实现方式中，图3B所示的电位控制电路107的结构可以如图4B所示。

图4A是示出根据本公开一个实现方式的移位寄存器单元的结构示意图。图4B是示出根据本公开另一个实现方式的移位寄存器单元的结构示意图。

如图4A所示，电位控制电路107可以包括第三晶体管M3。

第三晶体管M3的控制端与第二节点N2电连接，第三晶体管M3的第一端与第一输出电路102的输出端112电连接，第三晶体管M3的第二端与第一电压端HE电连接。

例如，第三晶体管M3为N型薄膜晶体管(Thin Film Transistor，TFT)。在第二节点N2的电位处于高电平的情况下，第三晶体管M3导通；在第二节点N2的电位处于低电平的情况下，第三晶体管M3截止。

上述实施例中，电位控制电路107可以在第二节点N2的电位的控制下，将第一输出电路102的输出端112的电位控制为第二复位端STV的全局复位信号的电位。

如图4B所示，电位控制电路107可以包括第四晶体管M4和第五晶体管M5。

第四晶体管M4的控制端与第二节点N2电连接，第四晶体管M4的第一端与第一输出电路102的输出端电连接，第四晶体管M4的第二端与第一电压端HE电连接。第五晶体管M5的控制端与第三节点N3电连接，第五晶体管M5的第一端与第一输出电路102的输出端电连接，

第五晶体管M5的第二端与第一电压端HE电连接。

上述实施例中，电位控制电路107可以在第二节点N2或第三节点N3的电位的控制下，将第一输出电路102的输出端112的电位控制为第一电压端HE的电位。

应理解，可以通过改变第一电压端HE的电位使得第一输出电路102的输出端112的电位处于高电平或低电平。

图5是示出根据本公开还一个实施例的移位寄存器单元的结构示意图。

与图3B所示移位寄存器单元相比，图5所示移位寄存器单元还可以包括第三复位电路110和电位保持电路111。

第三复位电路110与第二节点N2、第三节点N3和第二输出端OUTPUT电连接。第三复位电路110被配置为在第二节点N2和第三节点N3中的一个的电位的控制下，对第二输出端OUTPUT进行复位。例如，可以将第二输出端OUTPUT的电位拉至第五电压端VGL2处于电平的电位。

电位保持电路111与第一节点N1、第二节点N2和第三节点N3电连接。电位保持电路111被配置为在第二节点N2和第三节点N3中的一个的电位的控制下，保持第一节点N1的电位。例如，可以将第一节点N1的电位保持在第二电压端VGL1处于低电平的电位。

图6是示出根据本公开再一个实施例的移位寄存器单元的结构示意图。

下面结合图6介绍移位寄存器单元中的各电路的具体实现方式。应理解，虽然图6中的像素电路示出了每个电路的具体实现方式，但是，在某些实施例中，一个或多个电路并不限于图6所示的实现方式。

开关电路106可以包括第一晶体管M1和第二晶体管M2。用于控制开关电路106的控制信号包括第一控制信号C11和第二控制信号C12。第一晶体管M1的控制端被配置为接收第一控制信号C11，第一晶体管M1的第一端与第七晶体管M7的第二端(即，第一输出电路102的输出端112)电连接，第一晶体管M1的第二端与第一输出端OC电连接。第二晶体管M2的控制端被配置为接收第二控制信号C12，第二晶体管M2的第一端与第七晶体管M7的第二端电连接，第二晶体管M2的第一端与第一输出端OC电连接。

输入电路101可以包括第六晶体管M6。第六晶体管M6的控制端和第一端与输入端INPUT电连接，第六晶体管M6的第二端与第一节点N1电连接。

第一输出电路102可以包括第七晶体管M7。第七晶体管M7的控制端与第一节点N1电连接，第七晶体管M7的第一端与时钟信号端INPUT电连接，第七晶体管M7的第二端作为第一输出电路102的输出端112。

第二输出电路103可以包括第八晶体管M8和电容器Cst。第八晶体管M8的控制端与第一节点N1电连接，第八晶体管M8的第一端与时钟信号端INPUT电连接，第八晶体管M8的第二端与第二输出端OUTPUT电连接。电容器Cst的第一端与第一节点N1电连接，电容器Cst的第二端与第二输出端OUTPUT电连接。

第一复位电路104可以包括第九晶体管M9。第九晶体管M9的控制端被配置为接收第一复位端RESET的显示复位信号，第九晶体管M9的第一端与第一节点N1电连接，第九晶体管M9的第二端与第二电压端VGL1电连接。

第一降噪电路108可以包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。第十晶体管M10的第一端与第三电压端VDD1电连接，第十晶体管M10的第二端与第二节点N2电连接。第十一晶体管M11的控制端与第一节点N1电连接，第十一晶体管M11的第一端与第二节点N2电连接，第十一晶体管M11的第二端与第二电压端VGL1电连接。第十二晶体管M12的控制端和第一端与第三电压端VDD1电连接，第十二晶体管M12的第二端与第十晶体管M10的控制端电连接。第十三晶体管M13的控制端与第一节点N1电连接，第十三晶体管M13的第一端与第十二晶体管M12的第二端电连接，第十三晶体管M13的第二端与第二电压端VGL1电连接。

第二降噪电路109可以包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16和第十七晶体管M17。第十四晶体管M14的第一端与第四电压端VDD2电连接，第十四晶体管M14的第二端与第三节点N3电连接。第十五晶体管M15的控制端与第一节点N1电连接，第十五晶体管M15的第一端与第三节点N3电连接，第十五晶体管M15的第二端与第二电压端VGL1电连接。第十六晶体管M16的控制端和第一端与第四电压端VDD2电连接，第十六晶体管M16的第二端与第十四晶体管M14的控制端电连接。第十七晶体管M17的控制端与第一节点N1电连接，第十七晶体管M17的第一端与第十六晶体管M16的第二端电连接，第十七晶体管M17的第二端与第二电压端VGL1电连接。

第二复位电路105可以包括第十八晶体管M18。第十八晶体管M18的控制端被配置为接收第二复位端STV的全局复位信号，第十八晶体管M18的第一端与第一节点N1电连接，第十八晶体管M18的第二端与第二电压端VGL1电连接。

第三复位电路110可以包括第十九晶体管M19和第二十晶体管M20。第十九晶体管M19的控制端与第二节点N2电连接，第十九晶体管M19的第一端与第二输出端OUTPUT电连接，第十九晶体管M19的第二端与第五电压端VGL2电连接。第二十晶体管M20的控制端与第三节点N3电连接，第二十晶体管M20的第一端与第二输出端OUTPUT电连接，第二十晶体管M20的第二端与第五电压端VGL2电连接。

电位保持电路111可以包括第二十一晶体管M21和第二十二晶体管M22。第二十一晶体管M21的控制端与第二节点N2电连接，第二十一晶体管M21的第一端与第一节点N1电连接，第二十一晶体管M21的第二端与第二电压端VGL1电连接。第二十二晶体管M22的控制端与第三节点N3电连接，第二十二晶体管M22的第一端与第一节点N1电连接，第二十二晶体管M22的第二端与第二电压端VGL1电连接。

在图6中，电位控制电路107可以包括第四晶体管M4和第四晶体管M5。第四晶体管M4的控制端与第二节点N2电连接，第四晶体管M4的第一端与第七晶体管M7的第二端(即第一输出电路102的输出端112)电连接，第四晶体管M4的第二端与第一电压端HE电连接。第五晶体管M5的控制端与第三节点N3电连接，第五晶体管M5的第一端与第七晶体管M7的第二端电连接，第五晶体管M5的第二端与第一电压端HE电连接。

在一些实施例中，图6的移位寄存器单元中各晶体管可以均为N型TFT。在一些实施例中，各晶体管的有源层可以包括但不限于非晶硅或半导体氧化物。

图7是示出根据本公开一个实施例的移位寄存器单元的时序信号图。下面结合图7，以图6中各晶体管为N型TFT为例介绍图6所示移位寄存器单元的工作过程。

在图7中，施加到第一电压端HE与第二复位端STV的信号被示出为同一信号，即均为全局复位信号。但是，这并非是限制性的。例如，在其他的实施例中，施加到第一电压端HE与第二复位端STV的信号也可以不同。

应理解，一帧图像的时间包括显示阶段和场消隐阶段。阶段t1-阶段t4处于显示阶段，阶段t5和阶段t6处于场消隐阶段。这里，在阶段t1-阶段t5，第三电压端VDD1的电位处于高电平，第四电压端VDD2的电位处于低电平。在阶段t6，第三电压端VDD1的电位处于低电平，第四电压端VDD2的电位处于高电平。

在阶段t1，输入端INPUT的输入信号处于高电平，时钟信号端CLK的时钟信号、第一控制信号C11、第二控制信号C12、第一复位端RESET的显示复位信号、第一电压端HE和第二复位端STV的全局复位信号均处于低电平。这种情况下，第六晶体管M6导通，第一晶体管M1、第二晶体管M2、第九晶体管M9和第十八晶体管M18截止。由于第六晶体管M6导通，第一节点N1的电位被拉高，进而使得第七晶体管M7、第八晶体管M8、第十一晶体管M11和第十三晶体管M13导通。另外，由于第三电压端VDD1的电位处于高电平，第十二晶体管M12导通，第十晶体管M10截止。由于第十一晶体管M11导通，第二节点N2的电位被拉至第二电压端VGL1处于低电平的电位。第十九晶体管M19、第四晶体管M4和第二十一晶体管M21在第二节点N2的电位被拉低的情况下截止。

在阶段t2，时钟信号端CLK的时钟信号和第一控制信号C11处于高电平，第一复位端RESET的显示复位信号、第二控制信号C12、以及第一电压端HE和第二复位端STV的全局复位信号处于低电平。这种情况下，第一晶体管M1导通，第二晶体管M2截止。在电容C1的自举作用下，第一节点N1的电位被进一步拉高，第七晶体管M7和第八晶体管M8保持导通。第七晶体管M7将处于高电平的进位信号输出至第一输出端OC，第八晶体管M8将处于高电平的驱动信号输出至第二输出端OUTPUT。

在阶段t3，第二控制信号C12处于高电平，时钟信号端CLK的时钟信号、第一控制信号C11、第一复位端RESET的显示复位信号、以及第一电压端HE和第二复位端STV的全局复位信号均处于低电平。这种情况下，第一晶体管M1截止，第二晶体管M2导通。另外，第一节点N1的电位下降，但第七晶体管M7和第八晶体管M8保持导通。第七晶体管M7将处于低电平的进位信号输出至第一输出端OC，第八晶体管M8将处于低电平的驱动信号输出至第二输出端OUTPUT。

在阶段t4，第一复位端RESET的显示复位信号和第二控制信号C12处于高电平，时钟信号端CLK的时钟信号、第一控制信号C11、第一电压端HE和第二复位端STV的全局复位信号均处于低电平。这种情况下，第九晶体管M9和第二晶体管M2导通。由于第九晶体管M9导通，第一节点N1电位被拉至第二电压端VGL1处于低电平的电位。第十一晶体管M11和第十三晶体管M13在第一节点N1的电位被拉低的情况下截止，从而将第二节点N2的电位拉高至第三电压端VDD1的高电位。第十九晶体管M19、第四晶体管M4和第二十一晶体管M21在第二节点N2的电位被拉高的情况下导通，从而将第一节点N1的电位拉至第二电压端VGL1处于低电平的电位，将第一输出端OC的电位拉至第一电压端HE处于低电平的电位，将第二输出端OUTPUT的电位拉至第五电压端VGL2处于低电平的电位。

在阶段t5，第一复位端RESET的显示复位信号和第一控制信号C11处于高电平，时钟信号端CLK的时钟信号、第二控制信号C12、第一电压端HE和第二复位端STV的全局复位信号均处于低电平。这种情况下，第九晶体管M9和第一晶体管M1导通，其他晶体管的状态与阶段t4相同。

在阶段t6，第一电压端HE和第二复位端STV的全局复位信号处于高电平，时钟信号端CLK的时钟信号、第一复位端RESET的显示复位信号、第一控制信号C11和第二控制信号C12处于低电平。与t4阶段类似，第十九晶体管M19、第四晶体管M4和第二十一晶体管M21在第二节点N2的电位被拉高的情况下导通，从而将第一节点N1的电位拉至第二电压端VGL1处于低电平的电位，将第一输出端OC的电位拉至第一电压端HE处于高电平的电位，将第二输出端OUTPUT的电位拉至第五电压端VGL2处于低电平的电位。另外，由于第一晶体管M1和第二晶体管M2截止，第一输出端OC的电位可以保持在阶段t4的低电平。

阶段t7与阶段t6类似，不同之处在于，在阶段t7，第二十晶体管M20、第四晶体管M4和第二十二晶体管M22在第三节点N3的电位被拉高的情况下导通，从而将第一节点N1的电位拉至第二电压端VGL1处于低电平的电位，将第一输出端OC的电位拉至第一电压端HE处于高电平的电位，将第二输出端OUTPUT的电位拉至第五电压端VGL2处于低电平的电位。

本公开还提供了一种栅极驱动电路，包括：级联的多级移位寄存器单元。每级移位寄存器单元可以包括如上述任意一个实施例的移位寄存器单元。

图8是示出根据本公开一个实施例的栅极驱动电路的结构示意图。如图8所示，栅极驱动电路可以包括级联的多级移位寄存器单元，例如第1级移位寄存器单元100-1、第2级移位寄存器单元100-2、第3级移位寄存器单元100-3、第4级移位寄存器单元100-4…第N级移位寄存器单元100-N。这里，N为大于0的整数。

在一些实施例中，第N级移位寄存器单元的第一输出端OC可以与第N+2级移位寄存器单元的输入端INPUT电连接，第N级移位寄存器单元的第一复位端RESET可以与第N+3级移位寄存器单元的第一输出端OC电连接。例如，参见图8，第1级移位寄存器单元100-1的第一输出端OC与第3级移位寄存器单元100-3的输入端INPUT电连接，第1级移位寄存器单元100-1的第一复位端RESET与第4级移位寄存器单元100-4的第一输出端OC电连接。

在一些实施例中，第4n+1级移位寄存器单元的时钟信号端CLK的时钟信号为第一时钟信号CLK1，第4n+2级移位寄存器单元时钟信号端CLK的时钟信号为第二时钟信号CLK2，第4n+3级移位寄存器单元的时钟信号端CLK的时钟信号为第三时钟信号CLK3，第4n+4级移位寄存器单元时钟信号端CLK的时钟信号为第四时钟信号CLK4。这里，n为大于或等于0的整数。第一时钟信号CLK1与第三时钟信号CLK2互补，第二时钟信号CLK3与第四时钟信号CLK4互补。

在一些实施例中，第i级移位寄存器单元的开关电路106被配置为响应于第一时钟信号CLK1与第三时钟信号CLK3，控制第i级移位寄存器单元的第一输出电路102的输出端112与第i级移位寄存器单元的第一输出端OC电连接。这里，i为奇数。也就是说，对于奇数级移位寄存器单元来说，第一控制信号C11可以为第一时钟信号CLK1，第二控制信号C12可以为第三时钟信号CLK3。

在一些实施例中，第j级移位寄存器单元的开关电路106被配置为响应于第二时钟信号CLK2与第四时钟信号CLK4，控制第j级移位寄存器单元的第一输出电路102的输出端112与第j级移位寄存器单元的第一输出端OC电连接。这里，j为偶数。也就是说，对于偶数级移位寄存器单元来说，第一控制信号C11可以为第二时钟信号CLK2，第二控制信号C12可以为第四时钟信号CLK4。

图9是示出根据本公开一个实施例的栅极驱动电路的时序信号图。

在图9中，CLK1被输入至第4n+1级移位寄存器单元的时钟信号端CLK，CLK2被输入至第4n+2级移位寄存器单元的时钟信号端CLK，CLK3被输入至第4n+3级移位寄存器单元的时钟信号端CLK，CLK4被输入至第4n+4级移位寄存器单元的时钟信号端CLK。STV0被输入至每级移位寄存器单元的第二复位端STV。STV1被输入至前两级移位寄存器单元的输入端INPUT。VDDo为第三电压端VDD1的电压信号，VDDe为第四电压端VDD2的电压信号。OC1、OC2…OCn分别为第1级移位寄存器单元、第二级移位寄存器单元…第n级移位寄存器单元输出的进位信号。

本公开实施例还提供了一种显示装置，显示装置可以包括上述任意一个实施例的栅极驱动电路。在一个实施例中，显示装置例如可以是显示面板、移动终端、电视机、显示器、笔记本电脑、数码相框、导航仪、电子纸等任何具有显示功能的产品或部件。

至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (15)

1.一种移位寄存器单元，包括：

输入电路，与第一节点电连接，被配置为在输入端的输入信号的控制下，控制所述第一节点的电位；

第一输出电路，被配置为在所述第一节点的电位和时钟信号端的时钟信号的控制下，将进位信号通过所述第一输出电路的输出端输出至第一输出端；

第二输出电路，被配置为在所述第一节点的电位和所述时钟信号端的时钟信号的控制下，将驱动信号输出至第二输出端；

开关电路，与所述第一输出电路的输出端和所述第一输出端电连接，被配置为响应于控制信号，控制所述第一输出电路的输出端与所述第一输出端电连接，所述控制信号包括第一控制信号和第二控制信号；和

电位控制电路，被配置为控制所述第一输出电路的输出端与第一电压端电连接；

其中，所述开关电路包括：

第一晶体管，所述第一晶体管的控制端被配置为接收所述第一控制信号，所述第一晶体管的第一端与所述第一输出电路的输出端电连接，所述第一晶体管的第二端与所述第一输出端电连接；和

第二晶体管，所述第二晶体管的控制端被配置为接收所述第二控制信号，所述第二晶体管的第一端与所述第一输出电路的输出端电连接，所述第二晶体管的第二端与所述第一输出端电连接。

2.根据权利要求1所述的移位寄存器单元，还包括：

第一复位电路，被配置为响应于第一复位端的显示复位信号，对所述第一节点进行复位；和

第二复位电路，被配置为响应于第二复位端的全局复位信号，对所述第一节点进行复位。

3.根据权利要求1所述的移位寄存器单元，其中，所述第一控制信号和所述第二控制信号中的一个与所述时钟信号相同。

4.根据权利要求2所述的移位寄存器单元，其中，所述第一电压端被配置为接收所述全局复位信号。

5.根据权利要求2或4所述的移位寄存器单元，还包括：

第一降噪电路，与所述第一节点和第二节点电连接，被配置为在所述第一节点的电位处于第一电平的情况下，控制所述第二节点的电位处于与所述第一电平逻辑相反的第二电平；

所述电位控制电路被配置为在所述第二节点的电位的控制下，控制所述第一输出电路的输出端与所述第一电压端电连接。

6.根据权利要求5所述的移位寄存器单元，其中，所述电位控制电路包括：

第三晶体管，所述第三晶体管的控制端与所述第二节点电连接，所述第三晶体管的第一端与所述第一输出电路的输出端电连接，所述第三晶体管的第二端与所述第一电压端电连接。

7.根据权利要求5所述的移位寄存器单元，还包括：

第二降噪电路，与所述第一节点和第三节点电连接，被配置为在所述第一节点的电位处于所述第一电平的情况下，控制所述第三节点的电位处于所述第二电平；

所述电位控制电路被配置为在所述第二节点和所述第三节点中的一个的电位的控制下，控制所述第一输出电路的输出端与所述第一电压端电连接。

8.根据权利要求7所述的移位寄存器单元，其中，所述电位控制电路包括：

第四晶体管，所述第四晶体管的控制端与所述第二节点电连接，所述第四晶体管的第一端与所述第一输出电路的输出端电连接，所述第四晶体管的第二端与所述第一电压端电连接；和

第五晶体管，所述第五晶体管的控制端与所述第三节点电连接，所述第五晶体管的第一端与所述第一输出电路的输出端电连接，所述第五晶体管的第二端与所述第一电压端电连接。

9.根据权利要求8所述的移位寄存器单元，还包括：

第三复位电路，与所述第二节点、所述第三节点和所述第二输出端电连接，被配置为在所述第二节点和所述第三节点中的一个的电位的控制下，对所述第二输出端进行复位；和

电位保持电路，与所述第一节点、所述第二节点和所述第三节点电连接，被配置为在所述第二节点和所述第三节点中的一个的电位的控制下，保持所述第一节点的电位。

10.根据权利要求9所述的移位寄存器单元，其中：

所述输入电路包括：

第六晶体管，所述第六晶体管的控制端和第一端与所述输入端电连接，所述第六晶体管的第二端与所述第一节点电连接；

所述第一输出电路包括：

第七晶体管，所述第七晶体管的控制端与所述第一节点电连接，所述第七晶体管的第一端与时钟信号端电连接，所述第七晶体管的第二端作为输出第一输出电路的输出端；

所述第二输出电路包括：

第八晶体管，所述第八晶体管的控制端与所述第一节点电连接，所述第八晶体管的第一端与所述时钟信号端电连接，所述第八晶体管的第二端与所述第二输出端电连接；和

电容器，所述电容器的第一端与所述第一节点电连接，所述电容器的第二端与所述第二输出端电连接；

所述第一复位电路包括：

第九晶体管，所述第九晶体管的控制端被配置为接收所述显示复位信号，所述第九晶体管的第一端与所述第一节点电连接，所述第九晶体管的第二端与第二电压端电连接；

所述第一降噪电路包括：

第十晶体管，所述第十晶体管的第一端与第三电压端电连接，所述第十晶体管的第二端与所述第二节点电连接；

第十一晶体管，所述第十一晶体管的控制端与所述第一节点电连接，所述第十一晶体管的第一端与所述第二节点电连接，所述第十一晶体管的第二端与所述第二电压端电连接；

第十二晶体管，所述第十二晶体管的控制端和第一端与所述第三电压端电连接，所述第十二晶体管的第二端与所述第十晶体管的控制端电连接；和

第十三晶体管，所述第十三晶体管的控制端与所述第一节点电连接，所述第十三晶体管的第一端与所述第十二晶体管的第二端电连接，所述第十三晶体管的第二端与所述第二电压端电连接；

所述第二降噪电路包括：

第十四晶体管，所述第十四晶体管的第一端与第四电压端电连接，所述第十四晶体管的第二端与所述第三节点电连接；

第十五晶体管，所述第十五晶体管的控制端与所述第一节点电连接，所述第十五晶体管的第一端与所述第三节点电连接，所述第十五晶体管的第二端与所述第二电压端电连接；

第十六晶体管，所述第十六晶体管的控制端和第一端与所述第四电压端电连接，所述第十六晶体管的第二端与所述第十四晶体管的控制端电连接；和

第十七晶体管，所述第十七晶体管的控制端与所述第一节点电连接，所述第十七晶体管的第一端与所述第十六晶体管的第二端电连接，所述第十七晶体管的第二端与所述第二电压端电连接；

所述第二复位电路包括：

第十八晶体管，所述第十八晶体管的控制端被配置为接收所述全局复位信号，所述第十八晶体管的第一端与所述第一节点电连接，所述第十八晶体管的第二端与所述第二电压端电连接；

所述第三复位电路包括：

第十九晶体管，所述第十九晶体管的控制端与所述第二节点电连接，所述第十九晶体管的第一端与所述第二输出端电连接，所述第十九晶体管的第二端与第五电压端电连接；和

第二十晶体管，所述第二十晶体管的控制端与所述第三节点电连接，所述第二十晶体管的第一端与所述第二输出端电连接，所述第二十晶体管的第二端与所述第五电压端电连接；

所述电位保持电路包括：

第二十一晶体管，所述第二十一晶体管的控制端与所述第二节点电连接，所述第二十一晶体管的第一端与所述第一节点电连接，所述第二十一晶体管的第二端与所述第二电压端电连接；和

第二十二晶体管，所述第二十二晶体管的控制端与所述第三节点电连接，所述第二十二晶体管的第一端与所述第一节点电连接，所述第二十二晶体管的第二端与所述第二电压端电连接。

11.一种栅极驱动电路，包括：

级联的多级移位寄存器单元，其中，每级移位寄存器单元包括如权利要求2-10任意一项所述的移位寄存器单元。

12.根据权利要求11所述的栅极驱动电路，其中：

第N级移位寄存器单元的第一输出端与第N+2级移位寄存器单元的输入端电连接，第N级移位寄存器单元的第一复位端与第N+3级移位寄存器单元的第一输出端电连接，其中，N为大于0的整数；

第4n+1级移位寄存器单元的时钟信号端的时钟信号为第一时钟信号，第4n+2级移位寄存器单元的时钟信号端的时钟信号为第二时钟信号，第4n+3级移位寄存器单元的时钟信号端的时钟信号为第三时钟信号，第4n+4级移位寄存器单元的时钟信号端的时钟信号为第四时钟信号，其中，n为大于或等于0的整数，所述第一时钟信号与所述第三时钟信号互补，所述第二时钟信号与所述第四时钟信号互补。

13.根据权利要求12所述的栅极驱动电路，其中：

第i级移位寄存器单元的开关电路被配置为响应于所述第一时钟信号与所述第三时钟信号，控制第i级移位寄存器单元的第一输出电路的输出端与第i级移位寄存器单元的第一输出端电连接，其中，i为奇数；

第j级移位寄存器单元的开关电路被配置为响应于所述第二时钟信号与所述第四时钟信号，控制第j级移位寄存器单元的第一输出电路的输出端与第j级移位寄存器单元的第一输出端电连接，其中，j为偶数。

14.一种显示装置，包括：如权利要求11-13任意一项所述的栅极驱动电路。

15.一种如权利要求2-10任意一项所述的移位寄存器单元的驱动方法，包括：

在显示阶段的第一阶段，控制第一节点的电位处于第一电平，控制第一输出电路的输出端与第一输出端电连接，以使得第一输出电路将进位信号通过所述第一输出电路的输出端输出至第一输出端，并使得第二输出电路将驱动信号输出至第二输出端；

在显示阶段的第二阶段，对所述第一节点进行复位以使得所述第一节点的电位处于第二电平，控制所述第一输出电路的输出端与所述第一输出端电连接，并控制所述第一输出电路的输出端的电位处于所述第二电平，所述第二电平与第一电平逻辑相反；

在场消隐阶段，对所述第一节点进行复位以使得所述第一节点的电位处于所述第二电平，控制所述第一输出电路的输出端与所述第一输出端断开电连接，并控制所述第一输出电路的输出端的电位处于所述第一电平。

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