CN111968562B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本说明书一个或多个实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。所述移位寄存器单元包括信号输入模块、第一控制模块、第二控制模块、信号输出模块以及全复位模块。本说明书实施例所述移位寄存器单元及其驱动方法、栅极驱动电路、显示装置能够解决因不能提供全复位信号导致的信号残留的问题。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本说明书一个或多个实施例涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
GOA(Gate Drivre ON Array，阵列基板上栅极驱动)技术，是一种将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本的技术。相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。
GOA结构就是在阵列基板上用若干TFT(薄膜晶体管)和电容制作出栅极驱动电路，本质是一种移位寄存器，其通过重复单元上下级联，实现对逐行信号的开启和复位。
但是，本发明的发明人在实现本发明时，发现现有技术的GOA结构至少具有以下问题：
现有技术的GOA中的移位寄存器单元在工作时，全复位信号需要电平转换(levelshift)的支持，但是并非所有的level shift均含有全复位输出信号，当不能提供全复位信号时，若级联的复位信号复位不充分则极易导致电荷残留及信号残留，造成画面异常显示。
发明内容
有鉴于此，本说明书一个或多个实施例的目的在于提出一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，以解决因不能提供全复位信号导致的信号残留的问题。
基于上述目的，本说明书一个或多个实施例提供了一种移位寄存器单元，包括：
信号输入模块，被配置为：根据输入信号对上拉节点进行充电；
第一控制模块，被配置为：根据第一控制信号、所述上拉节点的电位以及电平信号控制第一下拉节点的电位；
第二控制模块，被配置为：根据第二控制信号、所述上拉节点的电位以及所述电平信号控制第二下拉节点的电位；
信号输出模块，被配置为：根据所述上拉节点的电位以及第三控制信号输出输出信号；以及，
全复位模块，被配置为：根据所述第一控制信号、所述第二控制信号、所述第一下拉节点的电位、所述第二下拉节点的电位以及电平信号控制所述上拉节点以及所述信号输出模块的输出端的电位；
其中，在扫描时段，所述第一控制信号和所述第二控制信号的其中之一处于工作电压；在空白时段的至少部分时段，所述第一控制信号和所述第二控制信号均处于工作电压。
可选的，所述全复位模块包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管；
所述第一晶体管的控制极与所述第一下拉节点连接，所述第一晶体管的第一极与所述第二下拉节点连接，所述第一晶体管的第二极与所述第三晶体管的控制极连接，所述第三晶体管的第一极与所述信号输出模块的输出端连接，所述第三晶体管的第二极接收所述电平信号；
所述第二晶体管的控制极与所述第二下拉节点连接，所述第二晶体管的第一极与所述第一下拉节点连接，所述第二晶体管的第二极与所述第四晶体管的控制极连接，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的第二极接收所述电平信号。
可选的，所述全复位模块还包括第五晶体管以及第六晶体管；
所述第五晶体管的控制极与所述第一晶体管的第二极连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极接收所述电平信号；
所述第六晶体管的控制极与所述第二晶体管的第二极连接，所述第六晶体管的第一极与所述信号输出模块的输出端连接，所述第六晶体管的第二极接收所述电平信号。
可选的，所述第一控制模块包括第七晶体管、第八晶体管、第十一晶体管以及第十二晶体管；
所述第七晶体管的控制极和第一极接收所述第一控制信号，所述第七晶体管的第二极与所述第十二晶体管的第一极连接，所述第十二晶体管的控制极与所述上拉节点连接，所述第十二晶体管的第二极接收所述电平信号；
所述第八晶体管的控制极与所述第七晶体管的第二极连接，所述第八晶体管的第一极接收所述第一控制信号，所述第八晶体管的第二极与所述第一下拉节点连接；
所述第十一晶体管的控制极与所述上拉节点连接，所述第十一晶体管的第一极与所述第一下拉节点连接，所述第十一晶体管的第二极接收所述电平信号。
可选的，所述第二控制模块包括第九晶体管、第十晶体管、第十三晶体管以及第十四晶体管；
所述第九晶体管的控制极和第一极接收所述第二控制信号，所述第九晶体管的第二极与所述第十三晶体管的第一极连接，所述第十三晶体管的控制极与所述上拉节点连接，所述第十三晶体管的第二极接收所述电平信号；
所述第十晶体管的控制极与所述第九晶体管的第二极连接，所述第十晶体管的第一极接收所述第二控制信号，所述第十晶体管的第二极与所述第二下拉节点连接；
所述第十四晶体管的控制极与所述上拉节点连接，所述第十四晶体管的第一极与所述第二下拉节点连接，所述第十四晶体管的第二极接收所述电平信号。
可选的，还包括：
第一降噪模块，被配置为：根据所述第一下拉节点的电位、所述第二下拉节点的电位以及所述电平信号控制所述上拉节点的电位；
第二降噪模块，被配置为：根据所述第一下拉节点的电位、所述第二下拉节点的电位以及所述电平信号控制所述信号输出模块的输出端的电位。
可选的，所述第一降噪模块包括第十五晶体管以及第十六晶体管，所述第二降噪模块包括第十七晶体管以及第十八晶体管；
所述第十五晶体管的控制极与所述第二下拉节点连接，所述第十五晶体管的第一极与所述上拉节点连接，所述第十五晶体管的第二极接收所述电平信号；
所述第十六晶体管的控制极与所述第一下拉节点连接，所述第十六晶体管的第一极与所述上拉节点连接，所述第十六晶体管的第二极接收所述电平信号；
所述第十七晶体管的控制极与所述第一下拉节点连接，所述第十七晶体管的第一极与所述信号输出模块的输出端连接，所述第十七晶体管的第二极接收所述电平信号；
所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述信号输出模块的输出端连接，所述第十八晶体管的第二极接收所述电平信号。
可选的，还包括：
帧复位模块，被配置为：根据帧复位信号以及所述电平信号分别控制所述上拉节点以及所述信号输出模块的输出端的电位。
可选的，所述帧复位模块包括第十九晶体管以及第二十晶体管；
所述第十九晶体管的控制极接收所述帧复位信号，所述第十九晶体管的第一极与所述上拉节点连接，所述第十九晶体管的第二极接收所述电平信号；
所述第二十晶体管的控制极接收所述帧复位信号，所述第二十晶体管的第一极与所述信号输出模块的输出端连接，所述第二十晶体管的第二极接收所述电平信号。
可选的，所述信号输入模块包括第二十一晶体管；
所述第二十一晶体管的控制极和第一极接收所述输入信号，所述第二十一晶体管的第二极与所述上拉节点连接。
可选的，所述信号输出模块包括第二十二晶体管以及电容；
所述第二十二晶体管的控制极与所述上拉节点连接，所述第二十二晶体管的第一极接收所述第三控制信号，所述第二十二晶体管的第二极输出所述输出信号；
所述电容的一端与所述上拉节点连接，所述电容的另一端与所述第二十二晶体管的第二极连接。
本说明书一个或多个实施例提供了一种移位寄存器单元的驱动方法，用于驱动如上述任一项实施例所述的移位寄存器单元，包括：
信号输入模块根据输入信号对上拉节点进行充电；
第一控制模块根据第一控制信号、所述上拉节点的电位以及电平信号控制第一下拉节点的电位；
第二控制模块根据第二控制信号、所述上拉节点的电位以及电平信号控制第二下拉节点的电位；
信号输出模块根据所述上拉节点的电位以及第三控制信号输出输出信号；
全复位模块根据所述第一控制信号、所述第二控制信号、所述第一下拉节点的电位、所述第二下拉节点的电位以及电平信号控制所述上拉节点以及所述信号输出模块的输出端的电位；
其中，在扫描时段，所述第一控制信号和所述第二控制信号的其中之一处于工作电压；在空白时段的至少部分时段，所述第一控制信号和所述第二控制信号均处于工作电压。
可选的，还包括：
在第一时段，所述输入信号为高电平信号，所述上拉节点处于高电平，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第三控制信号为低电平信号，所示第一下拉节点处于低电位，所示第二下拉节点处于低电位，所述输出信号为低电平信号；
在第二时段，所述输入信号为低电平信号，所述上拉节点处于高电位，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第三控制信号为高电平信号，所示第一下拉节点处于低电位，所示第二下拉节点处于低电位，所述输出信号为高电平信号；
在第三时段，所述输入信号为低电平信号，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第三控制信号为低电平信号，所示第一下拉节点处于低电位，所示第二下拉节点处于高电位，所述输出信号为低电平信号；
在第四时段，上拉节点PU处于低电位，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第一下拉节点处于低电位，所述第二下拉节点处于高电位，所述输出信号为低电平信号；
在第五时段，所述输入信号为低电平信号，所述第一控制信号为高电平信号，所述第二控制信号为高电平信号，所示上拉节点PU处于低电位，所述第一下拉节点处于高电位，所述第二下拉节点处于高电位；
在第六时段，所述输入信号为低电平信号，所述第一控制信号为高电平信号，所述第二控制信号为低电平信号，所述上拉节点PU处于低电位，所述第一下拉节点处于高电位，所述第二下拉节点处于低电位。
本说明书一个或多个实施例提供了一种栅极驱动电路，包括至少多个级联的如上述任一项实施例所述的移位寄存器单元，第N级移位寄存器单元的信号输入端与第(N-k)级移位寄存器单元的信号输出端连接，第N级移位寄存器单元的帧复位模块与第(N+k)级移位寄存器单元的信号输出端连接。
本说明书一个或多个实施例提供了一种阵列基板，包括如上述实施例所述的栅极驱动电路。
本说明书一个或多个实施例提供了一种显示装置，包括如上述实施例所述的阵列基板。
从上面所述可以看出，本说明书一个或多个实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，无需在移位寄存器单元的电路中设置额外的全复位模块并给出全复位信号，根据移位寄存器单元本身的电路设计以及信号时序调整，利用一帧信号的空白时段中第一控制信号和第二控制信号交替时的均处于工作电压的时序变化来实现电路的全复位功能，对于在电平转换时不支持全复位信号的GOA电路也可实现每行的全复位，从而避免了上一帧的电荷及信号残留对下一帧的输出影响，避免了该原因造成的画面显示异常。
附图说明
为了更清楚地说明本说明书一个或多个实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书一个或多个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中移位寄存器单元的电路结构示意图；
图2为现有技术中移位寄存器单元的时序示意图；
图3为本说明书一个或多个实施例所述移位寄存器单元的等效电路示意图；
图4为本说明书一个或多个实施例所述移位寄存器单元的第一电路结构示意图；
图5为本说明书一个或多个实施例所述移位寄存器单元的第二电路结构示意图；
图6为本说明书一个或多个实施例用于驱动所述移位寄存器单元的驱动方法的流程示意图；
图7为本说明书一个或多个实施例所述移位寄存器单元的时序示意图；
图8为本说明书一个或多个实施例所述栅极驱动电路的级联结构示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
需要说明的是，除非另外定义，本说明书一个或多个实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本说明书一个或多个实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
现有技术中，通过重复的移位寄存器单元的上下级联，实现对逐行信号的开启和复位。在通常的移位寄存器单元中，通过一个全复位信号以及增加单个TFT管对该行单元的PU及Output进行复位，其主要目的是在上一帧结束时，对所有的移位寄存器单元进行放电，拉低PU及Output，避免电荷残留及信号残留，造成画面异常显示。
图1为现有技术中的双VDD降噪的移位寄存器单元电路结构示意图。如图1所示，现有技术中的移位寄存器单元中包含全复位单元99，全复位单元99包括晶体管M7’以及晶体管M13’，其中晶体管M7’的源极与上拉节点PU连接，晶体管M13’的源极与Output连接，晶体管M7’与晶体管M13’的漏极均连接至低电平信号VGL。
图2为与图1中移位寄存器单元对应的栅极驱动电路时序图。以8Clock为例，一帧信号通常包括扫描时段以及空白时段(blanking)，空白时段(blanking)通常设置在该帧信号的末端，将该区域的时钟信号置低。在blanking区，所有行的信号均关闭，全复位信号(Total reset，TRST)的高电平脉冲信号输入，全复位单元99中的晶体管M7’与晶体管M13’开启，拉低上拉节点PU及Output，之后两个VDD的输入信号发生电平转换，高低电平反转交替实现VDD的降噪，从而实现对整个GOA单元的复位。
但是，并非所有的Level shift均能在blanking区提供全复位信号，即有部分IC并不能提供全复位信号。如果没有该全复位信号的加入，使得在每一帧结束时，如果级联的复位信号复位不充分，会导致电荷残留和信号残留，这样会影响GOA在该帧不能正常关闭，同时影响下一帧的画面显示。
基于上述原因，本说明书一个或多个实施例提供一种移位寄存器单元，以解决上述问题。如图3所示，该移位寄存器单元包括信号输入模块1、第一控制模块2、第二控制模块3、信号输出模块4以及全复位模块5。其中，
信号输入模块1被配置为：根据输入信号对上拉节点PU进行充电。如图3所示，信号输入模块1分别与信号输入端Input、上拉节点PU连接，当信号输入端Input输入输入信号时可控制信号输入模块1开启，从而为上拉节点PU充电，将上拉节点PU的电位拉高。
第一控制模块2被配置为：根据第一控制信号、所述上拉节点PU的电位以及电平信号控制第一下拉节点PDo的电位。如图3所示，第一控制模块2分别与第一控制信号端VDDo、上拉节点PU、电平信号端VGL以及第一下拉节点PDo连接，从而可以通过第一控制信号端VDDo输入的第一控制信号、上拉节点PU的电位以及电平信号端VGL的电平信号控制第一下拉节点PDo的电位。
第二控制模块3被配置为：根据第二控制信号、所述上拉节点PU的电位以及所述电平信号控制第二下拉节点PDe的电位。如图3所示，第二控制模块3分别与第二控制信号端VDDe、上拉节点PU、电平信号端VGL以及第二下拉节点PDe连接，从而可以通过第二控制信号端VDDe输入的第二控制信号、上拉节点PU的电位以及电平信号端VGL的电平信号控制第二下拉节点PDe的电位。
信号输出模块4被配置为：根据所述上拉节点PU的电位以及第三控制信号输出输出信号。如图3所示，信号输出模块4分别与上拉节点PU以及第三控制信号端Clock连接，通过上拉节点PU的电位以及第三控制信号端Clock输入的第三控制信号产生输出信号并输出。
全复位模块5被配置为：根据所述第一控制信号、所述第二控制信号、所述第一下拉节点PDo的电位、所述第二下拉节点PDe的电位以及电平信号控制所述上拉节点PU以及所述信号输出模块4的输出端的电位。如图3所示，全复位模块5分别与第一下拉节点PDo、第二下拉节点PDe、上拉节点PU以及电平信号端VGL连接，由于第一控制信号可以影响第一下拉节点PDo的电位，第二控制信号可以影响第二下拉节点PDe的电位，因此在全复位阶段，根据第一下拉节点PDo的电位、第二下拉节点PDe的电位以及电平信号端VGL输入的电平信号即可控制上拉节点PU以及信号输出模块4的输出端的电位，从而实现对上拉节点PU以及输出信号的拉低复位。
其中，在上述实施例中，在一帧信号的扫描时段，所述第一控制信号和所述第二控制信号的其中之一处于工作电压，即第一控制信号端VDDo和第二控制信号端VDDe交替输出高低电位，当第一控制信号为高电平信号时第二控制信号则为低电平信号，而当第一控制信号为低电平信号时第二控制信号则为高电平信号。在扫描时段，由于第一控制信号和第二控制信号只有一个处于工作电压，使得全复位模块5不能开启，不会影响移位寄存器单元产生输出信号的正常功能。
在一帧信号的空白时段的至少部分时段，所述第一控制信号和所述第二控制信号存在均处于工作电压，从而可以利用空白时段中第一控制信号和第二控制信号交替时两个信号同处工作电压的时序信号来实现全复位。在空白时段中，第一控制信号和第二控制信号存在均处于工作电压的时段，此时全复位模块5才能够开启，从而实现整个移位寄存器单元的全复位。
本说明书实施例提供了一种自带全复位功能的移位寄存器单元，无需在移位寄存器单元的电路中设置额外的全复位模块并给出全复位信号，根据移位寄存器单元本身的电路设计以及信号时序调整，利用一帧信号的空白时段中第一控制信号和第二控制信号交替时的均处于工作电压的时序变化来实现电路的全复位功能，对于在电平转换时不支持全复位信号的GOA电路也可实现每行的全复位，从而避免了上一帧的电荷及信号残留对下一帧的输出影响，避免了该原因造成的画面显示异常。
可选的，将上述实施例中的移位寄存器单元应用到GOA产品中，由于该GOA产品自身即可实现全复位功能，使得该GOA产品能够适用于所有电平转换的情况，不受电平转换时是否有全复位信号的限制，解除了IC选型的限制。
在本说明书一个或多个实施例中，如图4所示，所述全复位模块5包括第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4。其中，
所述第一晶体管M1的控制极与所述第一下拉节点PDo连接，所述第一晶体管M1的第一极与所述第二下拉节点PDe连接，所述第一晶体管M1的第二极与所述第三晶体管M3的控制极连接，所述第三晶体管M3的第一极与所述信号输出模块4的输出端连接，所述第三晶体管M3的第二极接收所述电平信号。如图4所示，由于第一晶体管M1的控制极与第一下拉节点PDo连接，故第一下拉节点PDo的电压大小可以控制第一晶体管M1的开启与关闭；当第一晶体管M1开启时，第三晶体管M3的控制极与第二下拉节点PDe连接，此时第二下拉节点PDe的电压大小可以控制第三晶体管M3的开启与关闭；当第三晶体管M3也开启时，信号输出模块4的输出端即与电平信号端VGL连接，此时可以通过电平信号端VGL输出的电平信号来控制信号输出模块4的输出端的电位，即输出到信号输出端Output的输出信号的电压大小。
所述第二晶体管M2的控制极与所述第二下拉节点PDe连接，所述第二晶体管M2的第一极与所述第一下拉节点PDo连接，所述第二晶体管M2的第二极与所述第四晶体管M4的控制极连接，所述第四晶体管M4的第一极与所述上拉节点PU连接，所述第四晶体管M4的第二极接收所述电平信号。如图4所示，由于第二晶体管M2的控制极与第二下拉节点PDe连接，故第二下拉节点PDe的电压大小可以控制第二晶体管M2的开启与关闭；当第二晶体管M2开启时，第四晶体管M4的控制极与第一下拉节点PDo连接，此时第一下拉节点PDo的电压大小可以控制第四晶体管M4的开启与关闭；当第四晶体管M4也开启时，上拉节点PU即与电平信号端VGL连接，此时可以通过电平信号端VGL输出的电平信号来控制上拉节点PU的电位，通过电平信号对上拉节点PU进行放电拉低，从而实现对上拉节点PU的复位。
在上述实施例中，只有当第一控制信号和第二控制信号均处于工作电压时，第一下拉节点PDo和第二下拉节点PDe才能分别控制第一晶体管M1、第二晶体管M2开启，从而进一步控制第三晶体管M3、第四晶体管M4的开启，从而实现对上拉节点PU以及信号输出模块4的输出端的放电下拉，从而实现全复位功能。而当第一控制信号和第二控制信号只有一个处于工作电压时，例如：第一控制信号处于工作电压，此时第一下拉节点PDo可控制第一晶体管M1开启，此时第三晶体管M3的控制极与第二下拉节点PDe连接，而由于第二控制信号未处于工作电压，第二下拉节点PDe无法控制第三晶体管M3开启，也就无法实现对信号输出模块4的输出端的电位的控制；相应的，第二控制信号未处于工作电压，第二下拉节点PDe无法控制第二晶体管M2开启，也无法实现对上拉节点PU的复位。
因此，在一帧信号的扫描时段，全复位模块5不会开启，不会影响整个移位寄存器单元的正常输出；只有在空白时段时，第一控制信号和第二控制信号交替存在二者同处工作电压时，才会实现全复位功能。当下一帧信号来临时，第一控制信号和第二控制信号又只有一个处于工作电压，使得全复位模块5不会开启，不影响移位寄存器单元的正常输出。
从上述实施例可以看出，每一行移位寄存器单元在一帧的空白时段实现了全复位功能，实现了了完全关闭的状态，保证了画面的正常显示。同时仅通过第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4即可实现移位寄存器单元的全复位，可降低电路功耗，同时便于晶体管布局(TFT layout)。
在本说明书的一些可选实施例中，如图5所示，所述全复位模块5还包括第五晶体管M5以及第六晶体管M6。其中，
所述第五晶体管M5的控制极与所述第一晶体管M1的第二极连接，所述第五晶体管M5的第一极与所述上拉节点PU连接，所述第五晶体管M5的第二极接收所述电平信号。如图5所示，由于第五晶体管M5的控制极与第一晶体管M1的第二极连接，当第一晶体管M1开启时第五晶体管M5的控制极与第二下拉节点PDe连接，此时第二下拉节点PDe的电压大小可以控制第五晶体管M5的开启与关闭；当第五晶体管M5也开启时，上拉节点PU即通过第五晶体管M5与电平信号端VGL连接，此时可以通过电平信号端VGL输出的电平信号来控制上拉节点PU电位，通过电平信号对上拉节点PU进行放电拉低，从而实现对上拉节点PU的复位。
所述第六晶体管M6的控制极与所述第二晶体管M2的第二极连接，所述第六晶体管M6的第一极与所述信号输出模块4的输出端连接，所述第六晶体管M6的第二极接收所述电平信号。如图5所示，由于第六晶体管M6的控制极与第二晶体管M2的第二极连接，当第二下拉节点PDe控制第二晶体管M2开启时，第六晶体管M6的控制极与第一下拉节点PDo连接；当第六晶体管M6也开启时，信号输出模块4的输出端即通过第六晶体管M6与电平信号端VGL连接，此时可以通过电平信号端VGL输出的电平信号来控制信号输出模块4的输出端的电位，即输出到信号输出端Output的输出信号的电压大小。
在上述实施例中，通过额外设置第五晶体管M5以及第六晶体管M6也可以实现对上拉节点PU以及信号输出模块4的输出端的电位的下拉，可以获得更好的复位效果。
在本说明书的一些可选实施例中，如图4、图5所示，所述第一控制模块2包括第七晶体管M7、第八晶体管M8、第十一晶体管M11以及第十二晶体管M12。其中，
所述第七晶体管M7的控制极和第一极分别接收所述第一控制信号，所述第七晶体管M7的第二极与所述第十二晶体管M12的第一极连接，所述第十二晶体管M12的控制极与所述上拉节点PU连接，所述第十二晶体管M12的第二极接收所述电平信号。如图4所示，第七晶体管M7的控制极和第一极均与第一控制信号端VDDo连接，故第一控制信号的电压大小可以控制第七晶体管M7的开启与关闭。由于第十二晶体管M12的控制极与上拉节点PU连接，故上拉节点PU的电压大小可以控制第十二晶体管M12的开启与关闭。
第八晶体管M8的控制极与所述第七晶体管M7的第二极连接，所述第八晶体管M8的第一极接收所述第一控制信号，所述第八晶体管M8的第二极与所述第一下拉节点PDo连接。如图4所示，由于第八晶体管M8的控制极与第七晶体管M7的第二极连接，因此第七晶体管M7的第二极以及第十二晶体管M12的第一极之间的电压大小可以控制第八晶体管M8的开启和关闭。当第七晶体管M7开启而第十二晶体管M12关闭时，第八晶体管M8的开启与关闭由第一控制信号端VDDo输入的第一控制信号控制；当第七晶体管M7关闭而第十二晶体管M12开启时，第八晶体管M8的开启与关闭由电平信号端VGL输入的电平信号控制；当第七晶体管M7和第十二晶体管M12均开启时，第八晶体管M8的开启与关闭由第一控制信号、电平信号以及第七晶体管M7和第十二晶体管M12共同确定。当第八晶体管M8开启时，第一下拉节点PDo通过第八晶体管M8与第一控制信号端VDDo连接。
所述第十一晶体管M11的控制极与所述上拉节点PU连接，所述第十一晶体管M11的第一极与所述第一下拉节点PDo连接，所述第十一晶体管M11的第二极接收所述电平信号。如图4所示，由于第十一晶体管M11的控制极与上拉节点PU连接，故上拉节点PU的电压大小可以控制第十一晶体管M11的开启与关闭；当第十一晶体管M11开启时，第一下拉节点PDo通过第十一晶体管M11与电平信号端VGL连接。
在本实施例中，通过第一控制信号、上拉节点PU的电位以及电平信号可以分别控制第七晶体管M7、第八晶体管M8、第十一晶体管M11以及第十二晶体管M12各自的开启与关闭，从而实现对第一下拉节点PDo的电位控制。
在本说明书的一些可选实施例中，如图4、图5所示，所述第二控制模块3包括第九晶体管M9、第十晶体管M10、第十三晶体管M13以及第十四晶体管M14。其中，
所述第九晶体管M9的控制极和第一极接收所述第二控制信号，所述第九晶体管M9的第二极与所述第十三晶体管M13的第一极连接，所述第十三晶体管M13的控制极与所述上拉节点PU连接，所述第十三晶体管M13的第二极接收所述电平信号。如图4所示，第九晶体管M9的控制极和第一极均与第二控制信号端VDDe连接，故第二控制信号的电压大小可以控制第九晶体管M9的开启与关闭。由于第十三晶体管M13的控制极与上拉节点PU连接，故上拉节点PU的电压大小可以控制第十三晶体管M13的开启与关闭。
所述第十晶体管M10的控制极与所述第九晶体管M9的第二极连接，所述第十晶体管M10的第一极接收所述第二控制信号，所述第十晶体管M10的第二极与所述第二下拉节点PDe连接。如图4所示，由于第十晶体管M10的控制极与第九晶体管M9的第二极连接，因此第九晶体管M9的第二极以及第十三晶体管M13的第一极之间的电压大小可以控制第十晶体管M10的开启和关闭。当第九晶体管M9开启而第十三晶体管M13关闭时，第十晶体管M10的开启与关闭由第二控制信号端VDDe输入的第二控制信号控制；当第九晶体管M9关闭而第十三晶体管M13开启时，第十晶体管M10的开启与关闭由电平信号端VGL输入的电平信号控制；当第九晶体管M9和第十三晶体管M13均开启时，第十晶体管M10的开启与关闭由第二控制信号、电平信号以及第九晶体管M9和第十三晶体管M13共同确定。当第十晶体管M10开启时，第二下拉节点PDe通过第十晶体管M10与第二控制信号端VDDe连接。
所述第十四晶体管M14的控制极与所述上拉节点连接，所述第十四晶体管M14的第一极与所述第二下拉节点PDe连接，所述第十四晶体管M14的第二极接收所述电平信号。如图4所示，由于第十四晶体管M14的控制极与上拉节点PU连接，故上拉节点PU的电压大小可以控制第十四晶体管M14的开启与关闭；当第十四晶体管M14开启时，第二下拉节点PDe通过第十四晶体管M14与电平信号端VGL连接。
在本实施例中，通过第二控制信号、上拉节点PU的电位以及电平信号可以分别控制第九晶体管M9、第十晶体管M10、第十三晶体管M13以及第十四晶体管M14各自的开启与关闭，从而实现对第二下拉节点PDe的电位控制。
在本说明书的另一些可选实施例中，如图1所示，移位寄存器单元还包括第一降噪模块7以及第二降噪模块8。
其中，第一降噪模块7被配置为：根据所述第一下拉节点PDo的电位、所述第二下拉节点PDe的电位以及所述电平信号控制所述上拉节点PU的电位。
如图4所示，第一降噪模块7包括第十五晶体管M15以及第十六晶体管M16。其中，所述第十五晶体管M15的控制极与所述第二下拉节点PDe连接，所述第十五晶体管M15的第一极与所述上拉节点PU连接，所述第十五晶体管M15的第二极接收所述电平信号；所述第十六晶体管M16的控制极与所述第一下拉节点PDo连接，所述第十六晶体管M16的第一极与所述上拉节点PU连接，所述第十六晶体管M16的第二极接收所述电平信号。
在本实施例中，由于第十五晶体管M15的控制极与第二下拉节点PDe连接，故第二下拉节点PDe的电压大小可以控制第十五晶体管M15的开启与关闭；当第十五晶体管M15开启时，上拉节点PU通过第十五晶体管M15与电平信号端VGL连接。由于第十六晶体管M16的控制极与第一下拉节点PDo连接，故第一下拉节点PDo的电压大小可以控制第十六晶体管M16的开启与关闭；当第十六晶体管M16开启时，上拉节点PU通过第十六晶体管M16与电平信号端VGL连接。因此，根据第一下拉节点PDo的电位、第二下拉节点PDe的电位可以分别控制第十六晶体管M16、第十五晶体管M15的开启与关闭，并根据电平信号实现对上拉节点PU的电位控制。
其中，第二降噪模块8被配置为：根据所述第一下拉节点PDo的电位、所述第二下拉节点PDe的电位以及所述电平信号控制所述信号输出模块4的输出端的电位。
如图4所示，第二降噪模块8包括第十七晶体管M17以及第十八晶体管M18。其中，所述第十七晶体管M17的控制极与所述第一下拉节点PDo连接，所述第十七晶体管M17的第一极与所述信号输出模块4的输出端连接，所述第十七晶体管M17的第二极接收所述电平信号；所述第十八晶体管M18的控制极与所述第二下拉节点PDe连接，所述第十八晶体管M18的第一极与所述信号输出模块4的输出端连接，所述第十八晶体管M18的第二极接收所述电平信号。
在本实施例中，由于第十七晶体管M17的控制极与第一下拉节点PDo连接，故第一下拉节点PDo的电压大小可以控制第十七晶体管M17的开启与关闭；当第十七晶体管M17开启时，信号输出模块4的输出端通过第十七晶体管M17与电平信号端VGL连接。由于第十八晶体管M18的控制极与第二下拉节点PDe连接，故第二下拉节点PDe的电压大小可以控制第十八晶体管M18的开启与关闭；当第十八晶体管M18开启时，信号输出模块4的输出端通过第十八晶体管M18与电平信号端VGL连接。因此，根据第一下拉节点PDo的电位、第二下拉节点PDe的电位可以分别控制第十七晶体管M17、第十八晶体管M18的开启与关闭，并根据电平信号实现对信号输出模块4的输出端的电位控制，从而实现对输出信号的控制。
在本说明书的一些实施例中，如图1所示，移位寄存器单元还包括帧复位模块6。其中，帧复位模块6被配置为：根据帧复位信号以及所述电平信号分别控制所述上拉节点PU以及所述信号输出模块4的输出端的电位。
如图4所示，帧复位模块6包括第十九晶体管M19以及第二十晶体管M20。
其中，所述第十九晶体管M19的控制极接收所述帧复位信号，所述第十九晶体管M19的第一极与所述上拉节点PU连接，所述第十九晶体管M19的第二极与所述电平信号连接。如图4所示，由于第十九晶体管M19的控制极与帧复位信号端Reset连接，故帧复位信号端Reset输入的帧复位信号的电压大小可以控制第十九晶体管M19的开启与关闭；当第十九晶体管M19开启时，上拉节点PU通过第十九晶体管M19与电平信号端VGL连接，因此基于帧复位信号以及电平信号可以实现对上拉节点PU的电位控制。
其中，所述第二十晶体管M20的控制极接收所述帧复位信号，所述第二十晶体管M20的第一极与所述信号输出模块4的输出端连接，所述第二十晶体管M20的第二极接收所述电平信号。如图4所示，由于第二十晶体管M20的控制极与帧复位信号端Reset连接，故帧复位信号端Reset输入的帧复位信号的电压大小可以控制第二十晶体管M20的开启与关闭；当第二十晶体管M20开启时，信号输出模块4的输出端通过第二十晶体管M20与电平信号端VGL连接，因此基于帧复位信号以及电平信号可以实现对信号输出模块4的输出端的电位控制，从而实现对输出信号的控制。
可选的，如图4所示，所述信号输入模块1包括第二十一晶体管M21。其中，所述第二十一晶体管M21的控制极和第一极接收所述输入信号，所述第二十一晶体管M21的第二极与所述上拉节点PU连接。由于第二十一晶体管M21的控制极与信号输入端Input连接，故信号输入端Input输入的输入信号可以控制第二十一晶体管M21的开启与关闭，当第二十一晶体管M21开启时，通过输入信号将上拉节点PU拉高。
可选的，如图4所示，所述信号输出模块4包括第二十二晶体管M22以及电容C。其中，所述第二十二晶体管M22的控制极与所述上拉节点PU连接，所述第二十二晶体管M22的第一极接收所述第三控制信号，所述第二十二晶体管M22的第二极输出所述输出信号；所述电容C的一端与所述上拉节点PU连接，所述电容C的另一端与所述第二十二晶体管M22的第二极连接。由于第二十二晶体管M22的控制极与上拉节点PU连接，故上拉节点PU的电压大小可以控制第二十二晶体管M22的开启与关闭。当第二十二晶体管M22开启时，可基于第三控制信号端clock输入的第三控制信号产生输出信号并输出至信号输出端Output。
需要说明的是，上述各实施例中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体可以是指晶体管的栅极或基极，“第一极”具体可以是指晶体管的源极或发射极，相应的“第二极”具体可以是指晶体管的漏极或集电极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
此外，电平信号端VGL为低电平信号输入端，相应的电平信号为低电平信号。在有需要的情况下，电平信号也可为高电平信号。第三控制信号可以为时钟信号。
本说明书的一个或一些实施例中还提出一种移位寄存器单元的驱动方法，该方法用于驱动如上述任一项实施例所述的移位寄存器单元。如图6所示，该方法包括：
步骤S101，信号输入模块根据输入信号对上拉节点进行充电。
步骤S102，第一控制模块根据第一控制信号、所述上拉节点的电位以及电平信号控制第一下拉节点的电位。
步骤S103，第二控制模块根据第二控制信号、所述上拉节点的电位以及电平信号控制第二下拉节点的电位。
步骤S104，信号输出模块根据所述上拉节点的电位以及第三控制信号输出输出信号。
步骤S105，全复位模块根据所述第一控制信号、所述第二控制信号、所述第一下拉节点的电位、所述第二下拉节点的电位以及电平信号控制所述上拉节点以及所述信号输出模块的输出端的电位；
其中，在扫描时段，所述第一控制信号和所述第二控制信号的其中之一处于工作电压；在空白时段的至少部分时段，所述第一控制信号和所述第二控制信号均处于工作电压。
下面结合图7进一步说明本发明提供的移位寄存器单元的驱动方法，其中电平信号端VGL持续输入低电平信号，所述方法具体包括：
步骤S201，在第一时段T1，所述输入信号为高电平信号，所述上拉节点PU处于高电位，所述第一控制信号为低电平信号，所述第一下拉节点PDo处于低电位，所述第二控制信号为高电平信号，所述第二下拉节点PDe处于低电位，所述第三控制信号为低电平信号，所述输出信号为低电平信号。
步骤S202，在第二时段T2，所述输入信号为低电平信号，所述上拉节点PU处于高电位，所述第一控制信号为低电平信号，所述第一下拉节点PDo处于低电位，所述第二控制信号为高电平信号，所述第二下拉节点PDe处于低电位，所述第三控制信号为高电平信号，所述输出信号为高电平信号。
步骤S203，在第三时段T3，所述输入信号为低电平信号，所述上拉节点PU处于低电位，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第三控制信号为低电平信号，所示第一下拉节点处于低电位，所示第二下拉节点处于高电位，所述输出信号为低电平信号；
步骤S204，在第四时段，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，第一下拉节点处于低电位，第二下拉节点处于高电位，所述输出信号为低电平信号；
步骤S205，在第五时段，所述输入信号为低电平信号，所述第一控制信号为高电平信号，所述第二控制信号为高电平信号，所述第一下拉节点处于高电位，所述第二下拉节点处于高电位，通过所述第一下拉节点的电位、所述第二下拉节点的电位控制所述全复位模块下拉所述上拉节点以及所述信号输出模块的输出端的电位；
步骤S206，在第六时段，所述输入信号为低电平信号，所述第一控制信号为高电平信号，所述第二控制信号为低电平信号，所述上拉节点PU处于低电位，第一下拉节点处于高电位，所述第二下拉节点处于低电位。
下面结合图5、图7进一步说明本发明提供的移位寄存器单元的驱动方法，其中，本实施例中以clock5作为本行移位寄存器单元的第三控制信号，且电平信号端VGL持续输入低电平信号，所述方法具体包括：
步骤S301，在第一时段T1，输入信号为高电平信号，第二十一晶体管M21开启，上拉节点PU被拉高，上拉节点PU处于高电位，因此第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14以及第二十二晶体管M22开启；第三控制信号端clock输入的第三控制信号为低电平信号，因此输出信号也为低电平信号；第一控制信号端VDDo输入的第一控制信号为低电平信号，因此第七晶体管M7、第八晶体管M8关闭，且第一下拉节点PDo处于低电位，第一晶体管M1、第十六晶体管M16、第十七晶体管M17不会开启；第二控制信号端VDDe输入的第二控制信号为高电平信号，第九晶体管M9、第十晶体管M10开启；由于第十晶体管M10和第十四晶体管M14均打开，故第二下拉节点PDe被拉低至低电位，故第二晶体管M2、第十五晶体管M15、第十八晶体管M18不会开启。
步骤S302，在第二时段T2，由于输入信号为低电平信号，故第二十一晶体管M21关闭。第三控制信号为高电平信号，由于电容C的自举使得上拉节点PU继续升高，第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14以及第二十二晶体管M22开启，输出信号也为高电平信号。第一控制信号端VDDo输入的第一控制信号为低电平信号，因此第七晶体管M7、第八晶体管M8关闭，且第一下拉节点PDo处于低电位，第一晶体管M1、第十六晶体管M16、第十七晶体管M17仍不会开启；第二控制信号端VDDe输入的第二控制信号为高电平信号，第九晶体管M9、第十晶体管M10开启；由于第十晶体管M10和第十四晶体管M14均打开，故第二下拉节点PDe被拉低至低电位，故第二晶体管M2、第十五晶体管M15、第十八晶体管M18不会开启。
步骤S303，在第三时段T3，所述输入信号为低电平信号，故第二十一晶体管M21关闭。帧复位信号端Reset输入的帧复位信号为高电平信号，故第十九晶体管M19、第二十晶体管M20开启。第十九晶体管M19后，上拉节点PU通过第十九晶体管M19与电平信号端VGL连接，上拉节点PU被拉低处于低电位，第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14以及第二十二晶体管M22均关闭；由于第二十晶体管M20开启，故信号输出模块4的输出端通过第二十晶体管M20与电平信号端VGL连接，因此输出信号被拉低，输出信号为低电平信号。由于第一控制信号端VDDo输入的第一控制信号为低电平信号，因此第七晶体管M7、第八晶体管M8关闭，且第一下拉节点PDo处于低电位，第一晶体管M1、第十六晶体管M16、第十七晶体管M17不会开启。第二控制信号端VDDe输入的第二控制信号为高电平信号，第九晶体管M9、第十晶体管M10开启。由于第十晶体管M10开启而第十四晶体管M14不开启，故第二下拉节点PDe被拉高至高电位，故第二晶体管M2、第十五晶体管M15、第十八晶体管M18均开启。本时序中，虽然第二晶体管M2开启，但是由于第一下拉节点PDo处于低电位，故第四晶体管M4以及第六晶体管M6均不会开启，使得全复位模块仍不会工作，从而不影响因为寄存器单元的正常输出。由于第十五晶体管M15开启，上拉节点PU通过第十五晶体管M15与电平信号端VGL连接，上拉节点PU被拉低处于低电位；由于第十八晶体管M18开启，故信号输出模块4的输出端通过第十八晶体管M18与电平信号端VGL连接，因此输出信号被拉低，输出信号为低电平信号。
步骤S304，在第四时段T4，帧复位信号端Reset输入的帧复位信号为低电平信号，故第十九晶体管M19、第二十晶体管M20关闭。第一控制信号、第二控制信号以及第三控制信号均与第三时段相同，且其他晶体管工作状态与第三时段相同。即在第四时段，输入信号为低电平信号，第一控制信号为低电平信号，第一下拉节点PDo处于低电位；第二控制信号为高电平信号，第二下拉节点PDe处于高电位。此时，上拉节点PU通过第十五晶体管M15与电平信号端VGL连接，上拉节点PU被拉低处于低电位；信号输出模块4的输出端通过第十八晶体管M18与电平信号端VGL连接，因此输出信号被拉低。
其中，第四时段的时长可以与第三时段的时长相同，也可以持续到扫描时段结束。在此期间，信号输入端持续输入低电平的输入信号，第一控制信号端VDDo持续输入低电平的第一控制信号，第二控制信号端VDDe持续输入低电平的第二控制信号，信号输出模块持续输出低电平的输出信号。
步骤S305，在第五时段T5，进入blanking区且第一控制信号及第二控制信号均为高电平信号，第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10均开启。由于上拉节点PU一直处于低电位，因此第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14均未开启，故第一下拉节点PDo、第二下拉节点PDe均被拉高处于高电位，使得第一晶体管M1、第二晶体管M2均开启，并进一步控制第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6开启，上拉结点PU通过第四晶体管M4、第五晶体管M5与电平信号端VGL连接，信号输出模块4的输出端通过第三晶体管M3、第六晶体管M6与电平信号端VGL连接，使得上拉结点PU以及输出信号均被拉低。此外，第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18也被开启，从而进一步实现对上拉结点PU以及输出信号的拉低。
步骤S306，在第六时段T6，第一控制信号及第二控制信号翻转，即第一控制信号为高电平信号，第二控制信号为低电平信号，此时第七晶体管M7、第八晶体管M8开启，第九晶体管M9、第十晶体管M10关闭。第一下拉节点PDo处于高电位，第一晶体管M1、第十六晶体管M16、第十七晶体管M17开启；第二下拉节点PDe处于低电位，使得第二晶体管M2、第三晶体管M3、第五晶体管M5不会开启，因此全复位模块不会开启。同时，由于第十六晶体管M16、第十七晶体管M17开启，因此可以对上拉结点PU以及输出信号持续拉低。由于第二下拉节点PDe处于低电位，第十五晶体管M15、第十八晶体管M18不会开启。
通过上述具体的实施例可以看出，本说明实施例所述移位寄存器单元，无需在移位寄存器单元的电路中设置额外的全复位模块并给出全复位信号即可实现全复位功能，只需根据移位寄存器单元本身的电路设计以及信号时序调整，利用一帧信号的空白时段中第一控制信号和第二控制信号交替时的均处于高电位时的电路控制即可实现电路的全复位功能，对于在电平转换时不支持全复位信号的GOA电路也可实现每行的全复位，避免因帧复位信号端输入的级联信号复位不充分导致电荷残留和信号残留，使得因为寄存器单元在该帧可以正常关闭而不影响下一帧的画面显示。
本说明书的一个或一些实施例中还提出一种栅极驱动电路，包括至少多个级联的如上述任一项实施例所述的移位寄存器单元，其中，该栅极驱动电路第N级移位寄存器单元的信号输入端与第(N-k)级移位寄存器单元的信号输出端连接，第N级移位寄存器单元的帧复位模块与第(N+k)级移位寄存器单元的信号输出端连接其中，N是大于k的整数，k是大于等于1且小于N的整数。
如图8所示，为本说明书实施例所述栅极驱动电路的一个具体实施方式。本实施例中，k＝4。即第N级移位寄存器单元的信号输入端与第(N-4)级移位寄存器单元的信号输出端连接，第N级移位寄存器单元的帧复位模块与第N+4级移位寄存器单元的信号输出端连接。
从上述实施例可以看出，本发明实施例提供的栅极驱动电路，通过全复位模块的结构设计以及空白时段第一控制信号和第二控制信号的时序设计，使得该栅极驱动电路产品自身即可实现全复位功能，从而使得该栅极驱动电路产品能够适用于所有电平转换的情况，不受电平转换时是否有全复位信号的限制，解除了IC选型的限制。
本说明书的一个或一些实施例中还提出一种阵列基板，包括如上述实施例所述的栅极驱动电路。
从上述实施例可以看出，本发明实施例提供的阵列基板，通过全复位模块的结构设计以及空白时段第一控制信号和第二控制信号的时序设计，使得该栅极驱动电路产品自身即可实现全复位功能，从而使得该栅极驱动电路产品能够适用于所有电平转换的情况，不受电平转换时是否有全复位信号的限制，解除了IC选型的限制。
本说明书的一个或一些实施例中还提出一种显示装置，包括如上述实施例所述的阵列基板。
从上述实施例可以看出，本发明实施例提供的显示装置，通过全复位模块的结构设计以及空白时段第一控制信号和第二控制信号的时序设计，使得该栅极驱动电路产品自身即可实现全复位功能，从而使得该栅极驱动电路产品能够适用于所有电平转换的情况，不受电平转换时是否有全复位信号的限制，解除了IC选型的限制。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本公开的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本说明书一个或多个实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。
另外，为简化说明和讨论，并且为了不会使本说明书一个或多个实施例难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本说明书一个或多个实施例难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本说明书一个或多个实施例的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本公开的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本说明书一个或多个实施例。因此，这些描述应被认为是说明性的而不是限制性的。
尽管已经结合了本公开的具体实施例对本公开进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。
本说明书一个或多个实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本说明书一个或多个实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括：
信号输入模块，被配置为：根据输入信号对上拉节点进行充电；
第一控制模块，被配置为：根据第一控制信号、所述上拉节点的电位以及电平信号控制第一下拉节点的电位；
第二控制模块，被配置为：根据第二控制信号、所述上拉节点的电位以及所述电平信号控制第二下拉节点的电位；
信号输出模块，被配置为：根据所述上拉节点的电位以及第三控制信号输出输出信号；以及，
全复位模块，被配置为：根据所述第一控制信号、所述第二控制信号、所述第一下拉节点的电位、所述第二下拉节点的电位以及电平信号控制所述上拉节点以及所述信号输出模块的输出端的电位；
其中，在扫描时段，所述第一控制信号和所述第二控制信号的其中之一处于工作电压；在空白时段的至少部分时段，所述第一控制信号和所述第二控制信号均处于工作电压。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述全复位模块包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管；
所述第一晶体管的控制极与所述第一下拉节点连接，所述第一晶体管的第一极与所述第二下拉节点连接，所述第一晶体管的第二极与所述第三晶体管的控制极连接，所述第三晶体管的第一极与所述信号输出模块的输出端连接，所述第三晶体管的第二极接收所述电平信号；
所述第二晶体管的控制极与所述第二下拉节点连接，所述第二晶体管的第一极与所述第一下拉节点连接，所述第二晶体管的第二极与所述第四晶体管的控制极连接，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的第二极接收所述电平信号。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述全复位模块还包括第五晶体管以及第六晶体管；
所述第五晶体管的控制极与所述第一晶体管的第二极连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极接收所述电平信号；
所述第六晶体管的控制极与所述第二晶体管的第二极连接，所述第六晶体管的第一极与所述信号输出模块的输出端连接，所述第六晶体管的第二极接收所述电平信号。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一控制模块包括第七晶体管、第八晶体管、第十一晶体管以及第十二晶体管；
所述第七晶体管的控制极和第一极接收所述第一控制信号，所述第七晶体管的第二极与所述第十二晶体管的第一极连接，所述第十二晶体管的控制极与所述上拉节点连接，所述第十二晶体管的第二极接收所述电平信号；
所述第八晶体管的控制极与所述第七晶体管的第二极连接，所述第八晶体管的第一极接收所述第一控制信号，所述第八晶体管的第二极与所述第一下拉节点连接；
所述第十一晶体管的控制极与所述上拉节点连接，所述第十一晶体管的第一极与所述第一下拉节点连接，所述第十一晶体管的第二极接收所述电平信号。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二控制模块包括第九晶体管、第十晶体管、第十三晶体管以及第十四晶体管；
所述第九晶体管的控制极和第一极接收所述第二控制信号，所述第九晶体管的第二极与所述第十三晶体管的第一极连接，所述第十三晶体管的控制极与所述上拉节点连接，所述第十三晶体管的第二极接收所述电平信号；
所述第十晶体管的控制极与所述第九晶体管的第二极连接，所述第十晶体管的第一极接收所述第二控制信号，所述第十晶体管的第二极与所述第二下拉节点连接；
所述第十四晶体管的控制极与所述上拉节点连接，所述第十四晶体管的第一极与所述第二下拉节点连接，所述第十四晶体管的第二极接收所述电平信号。
6.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：
第一降噪模块，被配置为：根据所述第一下拉节点的电位、所述第二下拉节点的电位以及所述电平信号控制所述上拉节点的电位；
第二降噪模块，被配置为：根据所述第一下拉节点的电位、所述第二下拉节点的电位以及所述电平信号控制所述信号输出模块的输出端的电位。
7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一降噪模块包括第十五晶体管以及第十六晶体管，所述第二降噪模块包括第十七晶体管以及第十八晶体管；
所述第十五晶体管的控制极与所述第二下拉节点连接，所述第十五晶体管的第一极与所述上拉节点连接，所述第十五晶体管的第二极接收所述电平信号；
所述第十六晶体管的控制极与所述第一下拉节点连接，所述第十六晶体管的第一极与所述上拉节点连接，所述第十六晶体管的第二极接收所述电平信号；
所述第十七晶体管的控制极与所述第一下拉节点连接，所述第十七晶体管的第一极与所述信号输出模块的输出端连接，所述第十七晶体管的第二极接收所述电平信号；
所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述信号输出模块的输出端连接，所述第十八晶体管的第二极接收所述电平信号。
8.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：
帧复位模块，被配置为：根据帧复位信号以及所述电平信号分别控制所述上拉节点以及所述信号输出模块的输出端的电位。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述帧复位模块包括第十九晶体管以及第二十晶体管；
所述第十九晶体管的控制极接收所述帧复位信号，所述第十九晶体管的第一极与所述上拉节点连接，所述第十九晶体管的第二极接收所述电平信号；
所述第二十晶体管的控制极接收所述帧复位信号，所述第二十晶体管的第一极与所述信号输出模块的输出端连接，所述第二十晶体管的第二极接收所述电平信号。
10.根据权利要求1所述的移位寄存器单元，其特征在于，所述信号输入模块包括第二十一晶体管；
所述第二十一晶体管的控制极和第一极接收所述输入信号，所述第二十一晶体管的第二极与所述上拉节点连接。
11.根据权利要求1所述的移位寄存器单元，其特征在于，所述信号输出模块包括第二十二晶体管以及电容；
所述第二十二晶体管的控制极与所述上拉节点连接，所述第二十二晶体管的第一极接收所述第三控制信号，所述第二十二晶体管的第二极输出所述输出信号；
所述电容的一端与所述上拉节点连接，所述电容的另一端与所述第二十二晶体管的第二极连接。
12.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1-11任一项所述的移位寄存器单元，包括：
信号输入模块根据输入信号对上拉节点进行充电；
第一控制模块根据第一控制信号、所述上拉节点的电位以及电平信号控制第一下拉节点的电位；
第二控制模块根据第二控制信号、所述上拉节点的电位以及电平信号控制第二下拉节点的电位；
信号输出模块根据所述上拉节点的电位以及第三控制信号输出输出信号；
全复位模块根据所述第一控制信号、所述第二控制信号、所述第一下拉节点的电位、所述第二下拉节点的电位以及电平信号控制所述上拉节点以及所述信号输出模块的输出端的电位；
其中，在扫描时段，所述第一控制信号和所述第二控制信号的其中之一处于工作电压；在空白时段的至少部分时段，所述第一控制信号和所述第二控制信号均处于工作电压。
13.根据权利要求12所述的驱动方法，其特征在于，还包括：
在第一时段，所述输入信号为高电平信号，所述上拉节点处于高电平，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第三控制信号为低电平信号，所述第一下拉节点处于低电位，所述 第二下拉节点处于低电位，所述输出信号为低电平信号；
在第二时段，所述输入信号为低电平信号，所述上拉节点处于高电位，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第三控制信号为高电平信号，所述第一下拉节点处于低电位，所述 第二下拉节点处于低电位，所述输出信号为高电平信号；
在第三时段，所述输入信号为低电平信号，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第三控制信号为低电平信号，所述 第一下拉节点处于低电位，所述 第二下拉节点处于高电位，所述输出信号为低电平信号；
在第四时段，上拉节点PU处于低电位，所述第一控制信号为低电平信号，所述第二控制信号为高电平信号，所述第一下拉节点处于低电位，所述第二下拉节点处于高电位，所述输出信号为低电平信号；
在第五时段，所述输入信号为低电平信号，所述第一控制信号为高电平信号，所述第二控制信号为高电平信号，所述 上拉节点PU处于低电位，所述第一下拉节点处于高电位，所述第二下拉节点处于高电位；
在第六时段，所述输入信号为低电平信号，所述第一控制信号为高电平信号，所述第二控制信号为低电平信号，所述上拉节点PU处于低电位，所述第一下拉节点处于高电位，所述第二下拉节点处于低电位。
14.一种栅极驱动电路，其特征在于，包括至少多个级联的如权利要求1-11任一项所述的移位寄存器单元，第N级移位寄存器单元的信号输入端与第(N-k)级移位寄存器单元的信号输出端连接，第N级移位寄存器单元的帧复位模块与第(N+k)级移位寄存器单元的信号输出端连接。
15.一种阵列基板，其特征在于，包括如权利要求14所述的栅极驱动电路。
16.一种显示装置，其特征在于，包括如权利要求15所述的阵列基板。
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