JP5410521B2 - シフトレジスタおよび表示装置 - Google Patents

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Description

本発明は、表示パネルのゲートドライバなどに用いられるシフトレジスタに関する。
近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。
図１２に、特許文献１に記載されたこのようなゲートドライバ（スキャン駆動回路）の構成を示す。
当該ゲートドライバは、複数の単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄが縦続接続された構成である。各単位ステージのクロック端子ＣＫには、奇数段目に第１クロックＣＫＶ、偶数段目に第２クロックＣＫＶＢがそれぞれ入力される。第１クロックＣＫＶと第２クロックＣＫＶＢとは互いに逆相の関係にある。出力端子ＯＵＴからはゲートバスラインに供給するゲート信号（Ｇ１・Ｇ２・…・ＧＮ・ＧＤ）が出力される。
初段の単位ステージＳＲＣ１１の第１入力端子ＩＮ１にはスキャン開始信号ＳＴＶが入力され、以降のステージＳＲＣ１２・ＳＲＣ１３…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄの第１入力端子ＩＮ１には、前段のステージから出力されたゲート信号が入力される。また、単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎの第２入力端子ＩＮ２には、次段の単位ステージから出力されたゲート信号が入力される。さらに、各単位ステージは第１電圧端子ＶＯＦＦを備えている。
日本国公開特許公報「特開２００５−５０５０２号公報（公開日：２００５年２月２４日）」 日本国公開特許公報「特開２０００−１５５５５０号公報（公開日：２０００年６月６日）」 日本国公開特許公報「特開２００３−０１６７９４号公報（公開日：２００３年１月１７日）」 日本国公開特許公報「特開平６−２１６７５３号公報（公開日：１９９４年８月５日）」 日本国公開特許公報「特開２００３−３４６４９２号公報（公開日：２００３年１２月５日）」 日本国公開特許公報「特表２００８−５０８６５４号公報（公表日：２００８年３月２１日）」
特許文献１には、上記単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄのそれぞれとして、図１３に示すような単位ステージ１００の回路構成が開示されている。当該単位ステージ１００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、および、ホールディング部１５０を備えている。
ここで、この回路の動作について、例えば本件出願人が設定した図１４の第１クロックＣＫＶあるいは第２クロックＣＫＶＢが単位ステージ１００に入力される場合を想定する。すなわち、単位ステージ１００が奇数番目のものである場合には、クロック端子ＣＫに図１４の第１クロックＣＫＶが入力されるものとし、単位ステージ１００が偶数番目のものである場合には、クロック端子ＣＫに図１４の第２クロックＣＫＶＢが入力されるものとする。第１クロックＣＫＶと第２クロックＣＫＶＢとは互いに逆相の関係にある。
そして、今、例として偶数番目の単位ステージ１００を考える。
図１４に示すように、第１入力端子ＩＮ１に、すなわち、バッファー部１１０のトランジスタＱ１のゲートおよびドレインに、前段の単位ステージ１００からゲートパルスが入力されると、トランジスタＱ１がＯＮ状態となって、充電部１２０のキャパシタＣを充電する。これにより駆動部１３０のトランジスタＱ２がＯＮ状態となる。第１入力端子ＩＮ１に入力される前段のゲートパルスがＬｏｗレベルに立ち下がってトランジスタＱ１がＯＦＦ状態になった後、第２クロックＣＫＶＢのＨｉｇｈレベルがトランジスタＱ２のドレインに出力されると、キャパシタＣのブートストラップ効果によってノードＮ１の電位が突き上げられて、トランジスタＱ２のチャネル抵抗が十分に小さくなり、ほぼクロック信号の振幅を有するゲートパルスが出力端子ＯＵＴから出力される。
また、このゲートパルスが次段の単位ステージ１００に入力されて次段の単位ステージ１００からゲートパルスが出力されると、当該ゲートパルスが自段の単位ステージ１００の第２入力端子ＩＮ２に入力される。これにより、駆動部１３０のトランジスタＱ３および放電部１４０のトランジスタＱ４がＯＮ状態となり、出力端子ＯＵＴおよびゲートバスラインと、ノードＮ１とがそれぞれ第１電圧端子ＶＯＦＦに接続されてＬｏｗレベルにリセットされる。
その他の単位ステージ１００が動作している期間には、クロック端子ＣＫに入力される第２クロックＣＫＶＢがＨｉｇｈレベルになる度にホールディング部１５０のトランジスタＱ５がＯＮ状態となって、ノードＮ１を周期的に出力端子ＯＵＴに接続する。
また、奇数段の単位ステージ１００は、図１４のタイミングから１クロックパルス分だけずれたタイミングで同様の動作を行う。
上記のゲートモノリシック回路構成によれば、ｎチャネル型ＴＦＴのみを用いても、ブートストラップ効果によってトランジスタＱ２といった出力トランジスタのチャネル抵抗を十分に小さくして駆動能力を大きくすることができる。従って、アモルファスシリコンなどのｎチャネル型でしかＴＦＴを作製することが困難な材料を用いてパネルにモノリシックにゲートドライバを作り込む場合においても、アモルファスシリコンＴＦＴの高閾値電圧および低電子移動度といった不利な特性を十分に克服して、パネル低電圧化の要求に応えることができるという利点がある。
しかしながら、従来のゲートモノリシック回路では、図１３のトランジスタＱ２で示される出力トランジスタが、ゲート・ドレイン間寄生容量（以下、ドレイン寄生容量と称する）およびゲート・ソース間寄生容量（以下、ソース寄生容量と称する）を有していることにより、ゲート出力波形に歪みが生じるという問題がある。
トランジスタＱ２のドレインには常にクロック端子ＣＫから入力されたクロックの電圧が印加されているため、トランジスタＱ２をＯＦＦすべき期間においても、クロックが立ち上がる度に、図１４に示すように、いわゆるフィードスルー現象によってドレイン寄生容量を通してノードＮ１の電位の揺れＤＮが発生し、トランジスタＱ２にリークが発生してしまう。トランジスタＱ２にリークが発生すると、図１４に示すように、ゲート出力をＯＦＦ状態にすべき期間にリークした信号ＬＯが出力端子ＯＵＴから出力されてしまう。
また、上記フィードスルー現象によってドレイン寄生容量を通してノードＮ１の電位の揺れＤＮが発生したときに、ノードＮ１の電位がトランジスタＱ２の閾値電位を越えるようなことがあると、トランジスタＱ２がＯＮ状態となるので、図１５に示すように、トランジスタＱ２のソースにクロックがリークして出力されるとともにそのソース出力がキャパシタＣを通してノードＮ１の電位を突き上げることによって、ノードＮ１の電位がクロックパルスの期間の間にＶｎだけ高くなるととともに、出力端子ＯＵＴにクロックパルスの期間に等しいパルス幅で立ち上がるパルスＯＵＴｎｏｉｓｅが出力されてしまう。
出力端子ＯＵＴにゲートパルスを出力すべき期間にとっては、ドレイン寄生容量を通したノードＮ１の電位の揺れＤＮは、トランジスタＱ２のチャネル抵抗を減少させて電流を増加させる方向に働くので、トランジスタＱ２の駆動能力を高める効果がある。しかし、本来、出力端子ＯＵＴにゲートパルスを出力するタイミングは１フレームに１回のみであるので、ゲートパルス出力期間外のノードＮ１の電位の揺れＤＮはノイズとなる。例えば、ＷＸＧＡの解像度のパネルでは７６８本のゲートバスラインが備えられているが、各ステージが、自身に対応するゲートバスラインに本来のゲートパルスを出力する期間以外における、７６７クロック分の期間と垂直同期信号Ｖｓｙｎｃによって規定されるフレーム間の境界に設けられる垂直ブランキング期間とにおけるノードＮ１の電位突き上げはノイズとなる。
また、ソース寄生容量は、ゲートパルス出力時にノードＮ１の電位を突き上げる効果があるので、トランジスタＱ２の駆動能力を高めるのに有利に働く。この効果はソース寄生容量だけでもある程度得られるが、図１３にトランジスタＱ２にキャパシタＣで示されたブートストラップ容量は、ソース寄生容量に並列に容量を合成することによって、この機能を積極的に高めたものである。しかし、この方法を採用した場合には、出力端子ＯＵＴの電位が完全に立ち上がるまでブート効果が発揮されないので、ゲートパルスの立ち上がりＴＲが遅くなる欠点がある。立ち上がりＴＲの遅延は、ゲートパルスの波形歪みとなる。
このように、図１３のステージ構成ではステージ出力のノイズを招来するという問題がある。また、各ステージ出力は次段へ入力されるので、上記ノイズも後段へ連鎖的に伝搬していき、シフトレジスタの誤動作を引き起こす虞がある。
そこで、図１６に示す、特許文献１の他のステージ構成のように、回路を追加することによって、ステージ出力のノイズの蓄積や伝搬を防ぐものが考えられている。
図１６では、トランジスタＱ４５・Ｑ４６を設け、ゲートパルス出力期間外でクロックが立ち上がる度に出力端子ＯＵＴおよびゲートバスラインを第１電圧端子ＶＯＦＦに接続してＬｏｗレベルに保つようにしている。この場合に、トランジスタＱ４５を機能させるために、トランジスタＱ３１〜Ｑ３４からなる制御回路が設けられている。また、第１電圧端子ＶＯＦＦへの接続期間を長くするために、単位ステージ４００に第１クロック端子ＣＫ１および第２クロック端子ＣＫ２の２つを設けて、それぞれに互いに逆相となるクロックが入力されるようにして、トランジスタＱ４５とトランジスタＱ４６とが交互にＯＮ状態となるようにしている。
しかし、図１６のような構成では、上述のような追加回路が必要であるので、回路の素子数や面積の増大をもたらし、好ましくない。
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタおよび表示装置を実現することにある。
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
一端が上記第１の容量の一端に接続され、他端が上記第２の出力端子に接続された第２の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第５のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１スイッチング素子、第２スイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
また、第１の出力端子に接続される負荷および第２の出力端子に接続される負荷の両方を、第１の容量、および、第１の容量の一端と第２の出力端子との間に接続された第２の容量によって昇圧駆動するので、第１の容量と第２の容量との総容量値は、第２の容量が無い場合の第１の容量の値と同等かそれ以下で実現可能であり、入力ゲート、第１のスイッチング素子、第２のスイッチング素子、および、第３のスイッチング素子のサイズを第２の容量が無い場合よりも小さくすることができる。これにより、シフトレジスタを用いる回路の総面積を第２の容量が無い場合よりも低減することができるという効果を奏する。また、シフトレジスタにおいてトランジスタ、特にＴＦＴが占める全体のサイズを縮小することができるという効果を奏する。
また、シフトレジスタを用いた回路面積が低減されることにより、この回路をドライバに用いる表示パネルサイズの縮小およびコストダウンを図ることができるという効果を奏する。また、容量値、トランジスタなどの素子サイズの縮小は、欠陥による歩留り低下を抑制することにつながり、表示パネルの歩留り向上およびコストダウンに寄与するという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
ドレインに、上記第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子および上記第２の出力端子とは異なる一出力端子を構成する第３の出力端子となる第３の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートおよび上記第３の出力トランジスタに一端が接続された第１の容量と、
一端が上記第１の容量の一端に接続され、他端が上記第２の出力端子に接続された第２の容量と、
一端が上記第１の容量の一端に接続され、他端が上記第３の出力端子に接続された第２の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れた第１のパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れた第２のパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第５のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の初段以外の上記ステージが上記第２の出力端子から出力する信号は、シフトパルスと前段の上記ステージの上記第１のパルス信号とに用いられ、
上記連続ステージ群の初段以外の上記ステージが上記第３の出力端子から出力する信号は、前段の上記ステージの上記第２のパルス信号に用いられることを特徴としている。
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１スイッチング素子、第２スイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
また、第２の出力トランジスタから第２の出力端子を介して他のステージへのシフトパルスおよび第１の容量の一端のリセット信号を出力する段と、第３の出力トランジスタから第３の出力端子を介して他のステージの出力端子のリセット信号を出力する段とが、それぞれの負荷を駆動するように互いに分離されて設けられている。従って、他のステージへのシフトパルスおよび第１の容量の一端のリセット信号と、他のステージの出力端子のリセット信号とが互いに干渉することを防止することができる。
また、第１の出力端子に接続される負荷、第２の出力端子に接続される負荷、および、第３の出力端子に接続される負荷の全てを、第１の容量、第１の容量の一端と第２の出力端子との間に接続された第２の容量、および、第１の容量の一端と第３の出力端子との間に接続された第３の容量によって昇圧駆動するので、第１の容量、第２の容量、および、第３の容量の総容量値は、第２の容量および第３の容量が無い場合の第１の容量の容量値と同等かそれ以下で、また、第３の容量が無い場合の第１の容量および第２の容量の総容量値と同等かそれ以下で実現可能である。従って、入力ゲート、第１のスイッチング素子、第２のスイッチング素子、および、第３のスイッチング素子のサイズを第２の容量および第３の容量が無い場合よりも、また、第３の容量が無い場合よりも小さくすることができる。これにより、シフトレジスタを用いる回路の総面積を第２の容量および第３の容量が無い場合よりも、また、第３の容量が無い場合よりも低減することができるという効果を奏する。また、シフトレジスタにおいてトランジスタ、特にＴＦＴが占める全体のサイズを縮小することができるという効果を奏する。
また、シフトレジスタを用いた回路面積が低減されることにより、この回路をドライバに用いる表示パネルサイズの縮小およびコストダウンを図ることができるという効果を奏する。また、容量値、トランジスタなどの素子サイズの縮小は、欠陥による歩留り低下を抑制することにつながり、表示パネルの歩留り向上およびコストダウンに寄与するという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
本発明のシフトレジスタは、以上のように、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
一端が上記第１の容量の一端に接続され、他端が上記第２の出力端子に接続された第２の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に信号上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第５のスイッチング素子と、
を備えている、連続ステージ群を備えている。
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
また、シフトレジスタを用いる回路の総面積を第２の容量が無い場合よりも低減することができるという効果を奏する。また、シフトレジスタにおいてトランジスタ、特にＴＦＴが占める全体のサイズを縮小することができるという効果を奏する。
本発明の実施形態を示すものであり、第１の実施例のシフトレジスタが備えるステージの構成を示す回路図である。 第１の実施例のシフトレジスタの構成を示すブロック図である。 第１の実施例のシフトレジスタの動作を示す波形図である。 第１の実施例のシフトレジスタの出力電位波形を改善前と比較して示す波形図である。 第１の実施例のシフトレジスタの第１の容量の一端の電位波形を改善前と比較して示す波形図である。 本発明の実施形態を示すものであり、第２の実施例のシフトレジスタの構成を示すブロック図である。 第２の実施例のシフトレジスタの構成を示すブロック図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 本発明の実施形態を示すものであり、容量の形態を示す回路図であって、（ａ）は容量の第１の形態を示す回路図、（ｂ）は容量の第２の形態を示す回路図である。 本発明の実施形態の比較例の構成を有するシフトレジスタのステージの構成を示す回路図である。 従来技術を示すものであり、第１のシフトレジスタが備えるステージの構成例を示す回路図である。 従来技術を示すものであり、第２のシフトレジスタの構成を示すブロック図である。 従来技術を示すものであり、第２のシフトレジスタが備えるステージの第１の構成例を示す回路図である。 従来のシフトレジスタが備える課題を説明する第１の波形図である。 従来のシフトレジスタが備える課題を説明する第２の波形図である。 従来技術を示すものであり、第２のシフトレジスタが備えるステージの第２の構成例を示す回路図である。
本発明の実施形態について図１〜図１１を用いて説明すれば、以下の通りである。
図８に、本実施形態に係る表示装置である液晶表示装置１１の構成を示す。
液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
表示パネル１２は、ガラス基板上にアモルファスシリコンを用いて表示領域１２ａ、複数のゲートバスライン（走査信号線）ＧＬ…、複数のソースバスライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作りこまれたアクティブマトリクス型の表示パネルである。多結晶シリコン、ＣＧシリコン、微結晶シリコンなどをもちいて表示パネル１２を作製することもできる。表示領域１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートバスラインＧＬに接続されており、ＴＦＴ２１のソースはソースバスラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
複数のゲートバスラインＧＬ…はゲートバスラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースバスラインＳＬ…はソースバスラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
ゲ−トドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートバスラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。さらに他のゲ−トドライバが、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の他方側に隣接する領域に設けられて、上記ゲートドライバ１５と互いに異なるゲートバスラインＧＬを走査するようになっていてもよい。また、表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられたゲートドライバと他方側に隣接する領域に設けられたゲートドライバとが、互いに同じゲートバスラインＧＬを走査するようになっていてもよい。これらのゲートドライバは、表示パネル１２に表示領域１２ａとモノリシックに作りこまれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５に含まれ得る。
フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースバスラインＳＬ…のそれぞれにデータ信号を供給する。ソースドライバ１６は、表示パネル１２に表示領域１２ａとモノリシックに作りこまれていてもよい。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５へ供給される。
次に、ゲートドライバ１５が備えるシフトレジスタの構成について、以下に実施例を挙げて説明する。
シフトレジスタの第１の実施例について図１〜図３、図１０、および図１１を用いて説明する。
図２に、本実施例のシフトレジスタ１の構成を示す。
シフトレジスタ１は、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成である。本実施例および以降の実施例では、このステージＸｉが縦続接続されてなる１つの回路を縦続接続回路と呼ぶ。各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴ・Ｚを備えている。
奇数番目の各ステージＸｉ（ｉ＝１、３、５、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＫ１、端子Ｓ３・Ｓ４には次段のステージＸｉ＋１の端子Ｚからの出力信号が、それぞれ入力され、端子ＯＵＴからは自身のステージＸｉの出力信号ＯＵＴｉが出力される。但し、ステージＸ１の端子Ｓ１には出力信号ＯＵＴｉ−１の代わりにゲートスタートパルスＳＰが入力される。
偶数番目の各ステージＸｉ（ｉ＝２、４、６、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＫ２、端子Ｓ３・Ｓ４には次段のステージＸｉ＋１の端子Ｚからの出力信号が、それぞれ入力され、端子ＯＵＴからは自段のステージＸｉの出力信号ＯＵＴｉが出力される。
なお、第２の直流電圧は第１の直流電圧よりも低い。
また、ｉについての最終ステージＸｎの端子Ｓ３には、当該縦続接続回路における、自段のステージＸｉの出力信号ＯＵＴｉ−１よりも１パルス分だけ位相の遅れた他のステージからの出力パルス信号が入力され、例えば、当該最終ステージＸｎの次段にステージＸｉと同等の構成であってゲートバスラインＧＬへは出力を行わないようなダミーステージの一出力端子から出力される出力パルス信号などがある。このダミーステージの出力パルスはゲートエンドパルスＥＰと呼ばれる。ゲートエンドパルスＥＰは、出力信号ＯＵＴｉのパルスと波形が同じで位相のみが異なっている。この意味で、各ステージＸｉの端子Ｓ３には、自段のステージＸｉの出力信号ＯＵＴｉよりも位相の遅れた（ここでは１パルス分だけ位相の遅れた）出力パルス信号が縦続接続回路の所定の他のステージの一出力端子から入力されればよい。また、初段のステージＸ１についても前段に同等の構成のダミーステージを備え、当該ダミーステージにゲートスタートパルスが入力されて、当該ダミーステージの出力パルス信号がステージＸ１の入力となってもよい。これらダミーステージは、初段のステージＸ１や最終ステージＸｎをその他のステージＸｉと同じ条件で動作させるために設けられる。なお、これらのことは他の実施例でも同様である。
次に、図１に、シフトレジスタ１が備える各ステージＸｉの構成を示す。
ステージＸｉは、トランジスタＭ１・Ｍ２・Ｍ３・Ｍ４・Ｍ５・Ｍ６・Ｍ７・Ｍ８、および、容量Ｃ１・Ｃ２を備えている。トランジスタＭ１〜Ｍ８はここでは全てＮチャネル型のＴＦＴであるが、Ｐチャネル型のＴＦＴを用いることも可能であり、後述するトランジスタＭ１０を含めて全実施例における全てのトランジスタについて同様のことが当てはまる。なお、以下に述べる各スイッチング素子のゲートは、当該スイッチング素子における導通遮断の制御端子である。
トランジスタ（入力ゲート、第７のスイッチング素子）Ｍ１のゲートは端子Ｓ１に、ドレインは端子Ｖ１に、ソースはトランジスタＭ５のゲートに接続されたノードＮ１に、それぞれ接続されている。容量（第１の容量）Ｃ１の一端はノードＮ１に接続されている。
トランジスタ（第１のスイッチング素子）Ｍ２のゲートは端子Ｓ２に、ドレインは端子Ｖ１に、ソースは容量Ｃ１のノードＮ１側とは反対側の端子である他端に、それぞれ接続されている。容量Ｃ１の当該他端はノードＮ２に接続されている。
トランジスタ（第２のスイッチング素子）Ｍ３のゲートは端子Ｓ１に、ドレインはノードＮ２に、ソースは端子Ｖ２に、それぞれ接続されている。
トランジスタ（第３のスイッチング素子）Ｍ４のゲートは端子Ｓ３に、ドレインはノードＮ１に、ソースは端子Ｖ２に、それぞれ接続されている。
トランジスタ（第１の出力トランジスタ）Ｍ５のドレインは端子Ｖ１に、ソースは端子ＯＵＴに、それぞれ接続されている。すなわち、トランジスタＭ５のドレインには電源電圧ＶＤＤという直流電圧が印加され、トランジスタＭ５のソースは、ステージＸｉの一出力端子である第１の出力端子として機能する。
トランジスタ（第４のスイッチング素子）Ｍ６のゲートは端子Ｓ４に、ドレインは端子ＯＵＴに、ソースは端子Ｖ２に、それぞれ接続されている。
トランジスタ（第２の出力トランジスタ）Ｍ７のゲートはノードＮ１に、ドレインは端子Ｓ２に、ソースは端子（第２の出力端子）Ｚに、それぞれ接続されている。すなわち、トランジスタＭ７のドレインには第１のクロック信号が入力され、トランジスタＭ７のソースは、第１の出力端子とは異なる、ステージＸｉの一出力端子である第２の出力端子として機能する。
トランジスタ（第５のスイッチング素子）Ｍ８のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｚに、ソースは端子Ｖ２に、それぞれ接続されている。
端子Ｚは自段のステージＸｉから出力されるシフトパルスが入力される他のステージＸｉの端子Ｓ１に接続されており、トランジスタＭ７はシフトパルスを出力する。トランジスタＭ８は端子ＺをＬｏｗレベルにリセットする。
このように、シフトレジスタ１では、ゲートパルスを出力する段と、他のステージＸｉのセット信号（シフトパルス）やリセット信号といったセット・リセットの制御信号を出力する段とが互いに分離されている。
容量（第２の容量）Ｃ２の一端は、トランジスタＭ７のゲートに接続されており、容量Ｃ２の他端は端子Ｚに接続されている。
次に、図３を用いて、シフトレジスタ１の動作について説明する。
クロック信号ＣＫ１とクロック信号ＣＫ２とはアクティブな期間が互いに重ならない。ここでは、一例としてクロック信号ＣＫ１とクロック信号ＣＫ２とは互いに逆相の関係にある。また、ここではクロック信号ＣＫ１・ＣＫ２のＨｉｇｈレベルはＶＤＤ、ＬｏｗレベルはＶＳＳとするが、クロック信号ＣＫ１・ＣＫ２のＨｉｇｈレベルはＶＤＤ以上であり、ＬｏｗレベルはＶＳＳ以下であればよい。また、クロック信号ＣＫ１・ＣＫ２およびゲートスタートパルスＳＰのパルス幅は１水平期間（１Ｈ）に対応した値である。ゲートスタートパルスＳＰは、例えばクロック信号ＣＫ１のアクティブなクロックパルスとクロック信号ＣＫ１の２分の１周期だけ位相がずれた１垂直周期のパルス、あるいは、例えばクロック信号ＣＫ２のアクティブなクロックパルスとクロック信号ＣＫ２の２分の１周期だけ位相がずれた１垂直周期のパルスである。ここでは端子Ｓ２に入力されるクロック信号を第１のクロック信号としており、奇数番目のステージＸｉについてはクロック信号ＣＫ１が、偶数番目のステージＸｉについてはクロック信号ＣＫ２が、それぞれ第１のクロック信号に相当する。そして、自段のステージＸｉに入力されるシフトパルスと第１のクロック信号とは、アクティブなクロックパルスの期間（ここではＨｉｇｈレベル期間）が互いに重ならない。
まず、ステージＸ１の端子Ｓ１にシフトパルスとしてゲートスタートパルスＳＰが入力されると、トランジスタＭ１・Ｍ３がＯＮ状態となってステージＸ１の動作が開始され、各ステージＸｉが端子ＯＵＴから出力信号ＯＵＴｉを順次出力する。なお、以下では、ステージＸｉにおいて、ノードＮ１をノードＮ１（Ｘｉ）、ノードＮ２をノードＮ２（Ｘｉ）、端子Ｚからの出力信号をＺ（Ｘｉ）と称している。
図３に示すように、ステージＸ１にスタートパルスＳＰが入力されたとする。これにより、ステージＸ１においては、ノードＮ１（Ｘ１）に端子Ｖ１からトランジスタＭ１を介して電圧が印加されるとともに、ノードＮ２（Ｘ１）に端子Ｖ２からトランジスタＭ３を介して電源電圧ＶＳＳが印加される。ノードＮ１（Ｘ１）の電位が（電源電圧ＶＤＤ）−（トランジスタＭ１の閾値電圧Ｖｔｈ）になるまで容量Ｃ１が充電されると（図３の（１））、トランジスタＭ１がＯＦＦ状態になる。この結果、容量Ｃ１の両端には（電源電圧ＶＤＤ）−（トランジスタＭ１の閾値電圧Ｖｔｈ）−（電源電圧ＶＳＳ）の電位差が発生してノードＮ１（Ｘ１）の電位が上昇し、この状態が保持される。但し、電源電圧ＶＤＤの大きさは、このときのノードＮ１（Ｘｉ）の電位によって決まる次段のステージＸｉ＋１の端子Ｓ１に入力される電圧（端子Ｚの電圧）が、次段のステージＸｉ＋１のトランジスタＭ１の閾値電圧Ｖｔｈ以下となるように設定されている。このように、トランジスタＭ１は、自段のステージＸｉへのシフトパルスが入力されて、当該シフトパルスのパルス期間にノードＮ１へ印加する電圧を通過させる入力ゲートとして機能する。上記シフトパルスは、ステージＸ１についてはゲートスタートパルスＳＰであり、その他のステージＸｉについては前段のステージＸｉ−１の出力信号ＯＵＴｉ−１に含まれるゲートパルスである。
次いで、ステージＸ１において、シフトパルス（ここではゲートスタートパルスＳＰであり、ｉ≧２では前段の出力信号Ｚ（Ｘｉ−１）である）が立ち下がることによりトランジスタＭ３がＯＦＦ状態となる。
次いで、端子Ｓ２から入力される第１のクロック信号としてのクロック信号ＣＫ１がＨｉｇｈレベルに立ち上がることによりトランジスタＭ２がＯＮ状態となり、端子Ｖ１からの電圧印加によってノードＮ２（Ｘ１）の電位が（電源電圧ＶＤＤ）−（閾値電圧Ｖｔｈ）となる。これにより、容量Ｃ１を介してノードＮ１（Ｘ１）の電位が突き上げられ（図３の（２））、トランジスタＭ５がＯＮ状態となる。このとき、容量Ｃ１の両端にはＶＤＤ−Ｖｔｈ−ＶＳＳの電位差が維持されているので、ノードＮ１（Ｘ１）の電位Ｖ（Ｎ１）は、
Ｖ（Ｎ１）＝（ＶＤＤ−Ｖｔｈ−ＶＳＳ）＋（ＶＤＤ−Ｖｔｈ）
＝２×ＶＤＤ−（ＶＳＳ＋２×Ｖｔｈ）
となる。
これにより、トランジスタＭ５のゲートはＶＤＤに対して十分に高い電位Ｖ（Ｎ１）になり、トランジスタＭ５が十分に小さなチャネル抵抗を有するようにＯＮ状態になるため、端子Ｖ１から電源電圧ＶＤＤが出力信号ＯＵＴ１としてトランジスタＭ５を介して端子ＯＵＴに出力される。端子ＯＵＴからの出力信号ＯＵＴ（Ｎ−１）は、振幅がＶＤＤ−ＶＳＳのゲートパルスとなる。また、このとき、トランジスタＭ７もＯＮ状態となって、端子Ｓ２から入力されるクロック信号ＣＫ１のＨｉｇｈレベル（アクティブレベル）が端子Ｚに出力されるが、これには容量Ｃ２を介したトランジスタＭ７のゲート電位の突き上げ効果を受けている。従って、ノードＮ１（Ｘ１）の電位の突き上げには容量Ｃ２の寄与も加わる（図３の（３））。
そして、出力信号Ｚ（Ｘ１）のパルスは次段のステージＸ２の端子Ｓ１に入力され、ステージＸ２の容量Ｃ１を充電する。そして、ノードＮ１（Ｘ２）の電位は、端子Ｓ２に第１のクロック信号であるクロック信号ＣＫ２のＨｉｇｈレベルが入力されることにより突き上げられ、トランジスタＭ５がＯＮ状態となる。これにより、電源電圧ＶＤＤがトランジスタＭ５を介して端子ＯＵＴから出力信号ＯＵＴ２として出力され、ゲートパルスとなる。また、クロック信号ＣＫ２のＨｉｇｈレベル（アクティブレベル）がトランジスタＭ７を介して端子Ｚに出力信号Ｚ（Ｘ２）として出力される。出力信号Ｚ（Ｘ２）のパルスはステージＸ１の端子Ｓ３・Ｓ４に入力され、ステージＸ１のトランジスタＭ４・Ｍ６・Ｍ８がＯＮ状態となってノードＮ１（Ｘ１）の電位が電源電圧ＶＳＳに低下する。これにより出力信号ＯＵＴ（Ｎ）としてのゲートパルスおよび出力信号Ｚ（Ｘ１）としてのシフトパルスが立ち下がり、ステージＸ１はリセットされる。
こうして、各ゲートバスラインＧＬに、順次出力信号ＯＵＴｉのゲートパルスが出力されていく。
以上のように、シフトレジスタ１によれば、ゲートパルスを出力するトランジスタＭ５のドレイン（ゲート駆動出力側とは反対側の一端）に電源電圧ＶＤＤという第１の直流電圧が印加されるとともに、トランジスタＭ２・Ｍ３および容量Ｃ１を用いたスイッチトキャパシタ動作を行うことによって、トランジスタＭ５のドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する液晶絵素電極からの電荷漏れを防ぐことができる。
また、トランジスタＭ５のドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、トランジスタＭ５のドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができる。
トランジスタＭ５のドレインに直流電圧が印加されることによって、トランジスタＭ５のゲート・ドレイン間に負のバイアスがかかる時間が長くなり、閾値電圧の上昇を低減することができる。ゲートバスラインをクロック信号で駆動しないことによって、クロック信号の振幅を、ＬｏｗレベルをＶＳＳ以下、ＨｉｇｈレベルをＶＤＤ以上として任意の値に設定することができる。当該ＨｉｇｈレベルをＶＤＤよりも高い値にする場合には、当該Ｈｉｇｈレベルがゲートに入力されるトランジスタのＯＮ電流が増加し、動作速度の向上が可能となる。当該ＬｏｗレベルをＶＳＳよりも低い値にする場合には、当該Ｌｏｗレベルがゲートに入力されるトランジスタのＯＦＦ電流が低下し、リーク電流によるレベルシフタの誤動作の発生を防ぐことが可能となる。
また当該ＬｏｗレベルをＶＳＳよりも低い値にする場合に、ゲート電位をソース電位およびドレイン電位よりも低くすることができるので、ゲートに印加される直流電圧成分が原因で発生する閾値電圧Ｖｔｈの経時変化を小さく抑えることができ、シフトレジスタの性能劣化の抑止が可能である。
特許文献１の回路構成では図１３および図１６の出力トランジスタＱ２のドレインにクロック信号が入力されるので、クロックフィードスルーによりクロック毎に出力の揺れが発生する。従って、この出力の揺れを抑えるためにトランジスタＱ３の制御信号をクロック信号とする必要がある。
これに対して、シフトレジスタ１では、トランジスタＭ５のドレインに直流電圧が入力されるので、クロック毎に端子ＯＵＴに発生するノイズは無い。従って、トランジスタＭ６のゲートに後段のステージからの出力パルスを制御パルスとして１回だけ入力し、次フレームのゲートドライバ出力時まで端子ＯＵＴにＬｏｗを保持させる動作が可能となる。
このように、トランジスタＭ６のゲートに後段のステージの出力を入力することにより、ゲートにクロック信号が入力されることによるクロックフィードスルーや閾値電圧のシフト現象が発生する虞がなく、これによって、次に端子ＯＵＴからステージの出力を行うまでの期間に、端子ＯＵＴの電位の揺れを良好に防ぐことができる。
また、図１のステージＸｉが複数連続して縦続接続された部分を連続ステージ群と呼ぶとすると、図２の例は縦続接続回路が連続ステージ群そのものであった。しかし、本発明ではこれに限ることなく、縦続接続回路が、連続ステージ群と前述のダミーステージとからなるもののように、部分的に連続ステージ群を含むようになっていてもよい。なお、ダミーステージがステージＸｉについて各請求項で記載された構成と同じ構成であるならば、当該ダミーステージがステージＸｉに縦続接続されたものを連続ステージ群と見なすことが可能である。また、複数の連続ステージ群が、ステージＸｉとは異なる１つ以上の他のステージを互いの間に挟んで１つの縦続接続回路の中に備えられていてもよい。例えば、これらの連続ステージ群のそれぞれが、対応する１単位をなす複数のゲートバスラインＧＬ…を駆動するような場合に好適に使用可能である。以上のことは他の実施例でも同様である。
また、各実施例ではゲートドライバが１つだけ備えられた例を説明しているが、１つのゲートドライバが複数のＩＣチップからなる場合があることや、表示領域１２ａを挟んで複数のゲートドライバが備えられることがあることからも明白なように、前記縦続接続回路は表示パネル上に１つ以上存在し得るものである。
なお、シフトレジスタ１において、第３のスイッチング素子（ここではトランジスタＭ４の導通遮断の制御端子には、自段のステージＸｉが端子ＯＵＴから出力するシフトパルス（ここでは出力信号ＯＵＴｉ）よりも位相の遅れたパルス信号が入力されればよい。ここでは、最終段以外のステージＸｉについては次段のステージＸｉ＋１の出力信号ＯＵＴｉが入力されるようにしている。最終段のステージＸｉには、上記ダミーステージからの出力信号が入力されるようにするなど、縦続接続回路上のあるステージからの供給などで実現可能である。
また、シフトレジスタ１において、第４のスイッチング素子（ここではトランジスタＭ６）の導通遮断の制御端子には、連続ステージ群の最終段以外のステージＸｉについては次段のステージＸｉ＋１が端子ＯＵＴから出力するシフトパルス（ここでは出力信号ＯＵＴｉ）が入力されるとともに、連続ステージ群の最終段のステージＸｉについては上記最終段のステージＸｉが端子ＯＵＴｉから出力するシフトパルスよりも位相の遅れたパルス信号が入力されればよい。最終段のステージＸｉには、上記ダミーステージからの出力信号が入力されるようにするなど、縦続接続回路上のあるステージからの供給などで実現可能である。
また、トランジスタＭ１のゲートに第１の直流電圧とは異なる第３の直流電圧を印加してもよい。これにより、ノードＮ１の充電電位が電源電圧ＶＤＤによって制約を受けずに済む。
次に、ステージＸｉに容量Ｃ２が設けられていることによる効果について説明する。
図１０に、図１のステージＸｉから容量Ｃ２を取り除いた構成のステージＸｉを示す。
この構成では、容量Ｃ１により昇圧されるノードＮ１は、端子ＯＵＴに接続される負荷および端子Ｚに接続される負荷の両方に出力信号を供給するだけの電力を、大きな駆動力を要するトランジスタＭ５・Ｍ７の出力トランジスタに与えなければならない。従って、容量Ｃ１の容量値を大きくしてブートのための大きなエネルギーをスイッチトキャパシタ動作に供給する必要がある。
従って、容量Ｃ１のサイズおよびその充放電に係るＴＦＴであるトランジスタＭ１・Ｍ２・Ｍ３・Ｍ４のサイズが大きくなってしまう。このため、当該サイズの増大によりパネル上でのゲートドライバ部の面積の増大と、それに伴う欠陥発生の確率が大きくなることによる歩留り低下とを招いていた。また、容量、トランジスタ、特にＴＦＴのサイズの増大はドライバ回路の動作回路にとって負荷の増加となり高速動作に不利な条件となっていた。
しかし、本実施例のシフトレジスタ１によれば、端子ＯＵＴに接続される負荷および端子Ｚに接続される負荷の両方を、容量Ｃ１と、ノードＮ１と端子Ｚとの容量Ｃ２とによって昇圧駆動するので、以下の利点が得られる。
（１）シフトパルスを出力する端子Ｚに接続されたトランジスタＭ７のゲート信号を昇圧するために、ノードＮ１と端子Ｚとの間に容量Ｃ２が設けられているので、もともとトランジスタＭ７が備えていたゲート−ドレイン間寄生容量の昇圧機能に加えて、さらに十分な昇圧電圧を確保できるようになる。容量Ｃ２は、好ましくはトランジスタＭ７の直近に配置する。容量Ｃ２の容量値はトランジスタＭ７の寄生容量を補完して昇圧電圧を得るための値があればよいので、容量値およびサイズをあまり大きくする必要はない。
（２）また、容量Ｃ２の追加により容量Ｃ１は主にトランジスタＭ５のゲート信号を昇圧するのに十分な値でよくなり、容量Ｃ１によってトランジスタＭ５とトランジスタＭ７とを共にブートする回路よりも小さな値とすることが可能となる。
（３）容量Ｃ１の容量値が小さくなったことにより、容量Ｃ１の充放電に係るトランジスタＭ１・Ｍ２・Ｍ３・Ｍ４のサイズは小さくて済む。
上記（１）および（２）により、容量Ｃ１と容量Ｃ２との総容量値は、改善前の容量Ｃ１の値と同等かそれ以下で実現可能となり、上記（３）より、トランジスタＭ１・Ｍ２・Ｍ３・Ｍ４のサイズを改善前よりも小さくすることができる。これにより、ゲートドライバの総面積を改善前よりも低減することができる。また、ゲートドライバにおいてトランジスタ、特にＴＦＴが占める全体のサイズを縮小することができる。
ドライバ面積が低減されることにより表示パネルサイズの縮小およびコストダウンが期待できる。また、容量値、トランジスタサイズの縮小は、欠陥による歩留り低下を抑制することにつながり、表示パネルの歩留り向上およびコストダウンに寄与する。
図４に、容量Ｃ２の有無に応じた、端子ＯＵＴからの出力信号のシミュレーション電位波形を示し、図５に、容量Ｃ２の有無に応じた、ノードＮ１のシミュレーション電位波形を示す。シミュレーションは、ＴＦＴの動作エージングにより各ＴＦＴのしきい値がシフトして駆動能力が低下する条件で行った。
実線は、容量Ｃ２を備える本発明のシフトレジスタについての波形であり、破線は、本発明に対して改善前という意味での、容量Ｃ２を備えない従来のシフトレジスタについての波形である。
本発明では、容量Ｃ１の容量値を従来の容量Ｃ１の２分の１とし、容量Ｃ２の容量値を従来の容量Ｃ１の４分の１とした。また、本発明では、トランジスタＭ１・Ｍ２・Ｍ３・Ｍ４のサイズを従来の２分の１とした。
図４からわかるように、総容量およびトランジスタＭ１・Ｍ２・Ｍ３・Ｍ４のサイズを低減しても、従来と同等以上の出力が得られている。
また、図５から分かるように、ノードＮ１の昇圧電位も、変化Ａで示すように、容量Ｃ１および容量Ｃ２の両方からのブート効果で従来例よりも改善されている。
このように、出力トランジスタのゲート信号となるノードＮ１の電位を容量Ｃ１・Ｃ２により分割および分散して昇圧することにより、総容量およびＴＦＴサイズを低減しても、負荷の駆動に十分耐え得る回路動作が得られる。
ここで、特許文献６に記載されている構成について説明する。
図１１に、特許文献６に記載されたシフトレジスタのステージ構成を示す。
この構成では、ソースにＣＫ信号が接続されたトランジスタＴdrive（本実施例のトランジスタＭ７と同等の接続）のブートのために容量Ｃ２が接続されているとともに、トランジスタＴdriveのゲート信号を与えるトランジスタＴin1のゲート電圧を昇圧する容量Ｃ３が接続されている。従って、２つのブート容量が使用されている。
しかし、このようにトランジスタＴdriveのゲート信号を昇圧するのに容量Ｃ２・Ｃ３の２つのブート容量を備えているので、容量Ｃ３によりトランジスタＴin1のゲート電圧を昇圧するために、シフト動作に入力Ｒn-2を追加する必要が生じる。従って、シフトレジスタ動作のための信号数、接続数が増加する。また、この回路を作成するＬＣＤパネルにおいては一般に配線層が限られており接続信号の増加は好ましくない。
本実施例のシフトレジスタ１によればこのような不都合は生じない。
シフトレジスタの第２の実施例について図６および７を用いて説明する。
図７に、本実施例のシフトレジスタ２の構成を示す。
シフトレジスタ２は、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成である。各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴ・Ｚ１・Ｚ２を備えている。
奇数番目の各ステージＸｉ（ｉ＝１、３、５、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＫ１が、それぞれ入力される。端子Ｓ３には次段のステージＸｉ＋１の端子Ｚ１からの出力信号が、また、端子Ｓ４には次段のステージＸｉ＋１の端子Ｚ２からの出力信号が、それぞれ入力される。端子ＯＵＴからは自身のステージＸｉの出力信号ＯＵＴｉが出力される。但し、ステージＸ１の端子Ｓ１には出力信号ＯＵＴｉ−１の代わりにゲートスタートパルスＳＰが入力される。
偶数番目の各ステージＸｉ（ｉ＝２、４、６、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ−１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＫ２が、それぞれ入力される。端子Ｓ３には次段のステージＸｉ＋１の端子Ｚ１からの出力信号が、また、端子Ｓ４には次段のステージＸｉ＋１の端子Ｚ２からの出力信号が、それぞれ入力される。端子ＯＵＴからは自段のステージＸｉの出力信号ＯＵＴｉが出力される。
ここでは、端子Ｓ３に入力される信号を第１のパルス信号、端子Ｓ４に入力される信号を第２のパルス信号と称する。自段のステージＸｉに入力される第１のパルス信号および第２パルス信号は、自段のステージＸｉが端子Ｚ１から出力するシフトパルスよりも位相の遅れたパルス信号である。
なお、第２の直流電圧は第１の直流電圧よりも低い。
次に、図６に、シフトレジスタ２が備える各ステージＸｉの構成を示す。
シフトレジスタ２のステージＸｉは、図１のシフトレジスタ１のステージＸｉに、トランジスタＭ９・Ｍ１０、および、容量Ｃ３を追加した構成である。また、シフトレジスタ１のステージＸｉの端子Ｚを端子Ｚ１と称することとする。
トランジスタ（第３の出力トランジスタ）Ｍ９のゲートはノードＮ１に、ドレインは端子Ｓ２に、ソースは端子（第３の出力端子）Ｚ２に、それぞれ接続されている。すなわち、トランジスタＭ９のドレインには第１のクロック信号が入力され、トランジスタＭ９のソースは、第１の出力端子および第２の出力端子とは異なる、ステージＸｉの一出力端子である第３の出力端子として機能する。
トランジスタ（第６のスイッチング素子）Ｍ１０のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｚ２に、ソースは端子Ｖ２に、それぞれ接続されている。
端子Ｚ１から出力されるパルスは、シフトパルスとして次段のステージＸｉ＋１の端子Ｓ１に入力されるとともに、前段のステージＸｉ−１の端子Ｓ３に入力され、当該ステージＸｉ−１のノードＮ１をＬｏｗレベルにリセットする。
端子Ｚ２から出力されるパルスは、前段のステージＸｉ−１の端子Ｓ４に入力され、当該ステージＸｉ−１の端子ＯＵＴ・Ｚ１・Ｚ２をＬｏｗレベルにリセットする。
このように、シフトレジスタ１では、ゲートパルスを出力する段と、他のステージＸｉのセット信号（シフトパルス）およびノードＮ１のリセット信号（第１のパルス信号）を出力する段と、他のステージＸｉの出力端子のリセット信号（第２のパルス信号）を出力する段とが、それぞれの負荷を駆動するように互いに分離されている。従って、他のステージＸｉのセット信号（シフトパルス）およびノードＮ１のリセット信号（第１のパルス信号）と、他のステージＸｉの出力端子のリセット信号（第２のパルス信号）とが互いに干渉することを防止することができる。
また、容量（第３の容量）Ｃ３の一端は、トランジスタＭ９のゲートに接続されており、容量Ｃ３の他端は端子Ｚ２に接続されている。
連続ステージ群の初段以外のステージＸｉが端子Ｚ１から出力する信号は、シフトパルスと前段のステージＸｉ−１のノードＮ１のリセット信号とに用いられ、連続ステージ群の初段以外のステージＸｉが端子Ｚ２から出力する信号は、シフトパルスと前段のステージＸｉ−１の出力端子のリセット信号に用いられる。連続ステージ群の最終段のステージＸｉに用いるノードＮ１のリセット信号と出力端子のリセット信号とは、それぞれ、例えば前記ダミーステージからの出力信号を用いることで実現可能である。
本実施例のシフトレジスタ２によれば、さらなる出力段に容量Ｃ２・Ｃ３が設けられているので、実施例１と同様に、容量Ｃ１・Ｃ２・Ｃ３の総容量およびトランジスタＭ１・Ｍ２・Ｍ３・Ｍ４のサイズを、容量Ｃ２・Ｃ３が無い場合よりも、また、容量Ｃ３が無い場合よりも低減することが可能であり、総容量およびトランジスタサイズを低減しても、負荷の駆動に十分耐え得る回路動作が得られる。
以上、各実施例について説明した。
なお、各実施例において、容量Ｃ１・Ｃ２・Ｃ３としては、例えば、図９の（ａ）に示すような、互いに対向する２つの導体板の間に絶縁体が挟まれてなる平行平板コンデンサや、図９の（ｂ）に示すような、ＭＯＳトランジスタのドレインとソースとを短絡させたＭＯＳ容量などを用いることができる。
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
一端が上記第１の容量の一端に接続され、他端が上記第２の出力端子に接続された第２の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第５のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１スイッチング素子、第２スイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
また、また、第１の出力端子に接続される負荷および第２の出力端子に接続される負荷の両方を、第１の容量、および、第１の容量の一端と第２の出力端子との間に接続された第２の容量によって昇圧駆動するので、第１の容量と第２の容量との総容量値は、第２の容量が無い場合の第１の容量の値と同等かそれ以下で実現可能であり、入力ゲート、第１のスイッチング素子、第２のスイッチング素子、および、第３のスイッチング素子のサイズを第２の容量が無い場合よりも小さくすることができる。これにより、シフトレジスタを用いる回路の総面積を第２の容量が無い場合よりも低減することができるという効果を奏する。また、シフトレジスタにおいてトランジスタ、特にＴＦＴが占める全体のサイズを縮小することができるという効果を奏する。
また、シフトレジスタを用いた回路面積が低減されることにより、この回路をドライバに用いる表示パネルサイズの縮小およびコストダウンを図ることができるという効果を奏する。また、容量値、トランジスタなどの素子サイズの縮小は、欠陥による歩留り低下を抑制することにつながり、表示パネルの歩留り向上およびコストダウンに寄与するという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
ドレインに、上記第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子および上記第２の出力端子とは異なる一出力端子を構成する第３の出力端子となる第３の出力トランジスタと、
上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートおよび上記第３の出力トランジスタに一端が接続された第１の容量と、
一端が上記第１の容量の一端に接続され、他端が上記第２の出力端子に接続された第２の容量と、
一端が上記第１の容量の一端に接続され、他端が上記第３の出力端子に接続された第２の容量と、
自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れた第１のパルス信号が入力される第３のスイッチング素子と、
一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れた第２のパルス信号が入力される第４のスイッチング素子と、
一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第５のスイッチング素子と、
を備えている、連続ステージ群を備えており、
上記連続ステージ群の初段以外の上記ステージが上記第２の出力端子から出力する信号は、シフトパルスと前段の上記ステージの上記第１のパルス信号とに用いられ、
上記連続ステージ群の初段以外の上記ステージが上記第３の出力端子から出力する信号は、前段の上記ステージの上記第２のパルス信号に用いられることを特徴としている。
上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１スイッチング素子、第２スイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
また、第２の出力トランジスタから第２の出力端子を介して他のステージへのシフトパルスおよび第１の容量の一端のリセット信号を出力する段と、第３の出力トランジスタから第３の出力端子を介して他のステージの出力端子のリセット信号を出力する段とが、それぞれの負荷を駆動するように互いに分離されて設けられている。従って、他のステージへのシフトパルスおよび第１の容量の一端のリセット信号と、他のステージの出力端子のリセット信号とが互いに干渉することを防止することができる。
また、第１の出力端子に接続される負荷、第２の出力端子に接続される負荷、および、第３の出力端子に接続される負荷の全てを、第１の容量、第１の容量の一端と第２の出力端子との間に接続された第２の容量、および、第１の容量の一端と第３の出力端子との間に接続された第３の容量によって昇圧駆動するので、第１の容量、第２の容量、および、第３の容量の総容量値は、第２の容量および第３の容量が無い場合の第１の容量の容量値と同等かそれ以下で、また、第３の容量が無い場合の第１の容量および第２の容量の総容量値と同等かそれ以下で実現可能である。従って、入力ゲート、第１のスイッチング素子、第２のスイッチング素子、および、第３のスイッチング素子のサイズを第２の容量および第３の容量が無い場合よりも、また、第３の容量が無い場合よりも小さくすることができる。これにより、シフトレジスタを用いる回路の総面積を第２の容量および第３の容量が無い場合よりも、また、第３の容量が無い場合よりも低減することができるという効果を奏する。また、シフトレジスタにおいてトランジスタ、特にＴＦＴが占める全体のサイズを縮小することができるという効果を奏する。
また、シフトレジスタを用いた回路面積が低減されることにより、この回路をドライバに用いる表示パネルサイズの縮小およびコストダウンを図ることができるという効果を奏する。また、容量値、トランジスタなどの素子サイズの縮小は、欠陥による歩留り低下を抑制することにつながり、表示パネルの歩留り向上およびコストダウンに寄与するという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
上記第１のクロック信号は、上記連続ステージ群における、奇数番目の上記ステージと偶数番目の上記ステージとで互いに逆相の関係にあり、
上記連続ステージ群における初段の上記ステージに入力されるシフトパルスは、上記奇数番目の上記ステージに入力される上記第１のクロック信号とは２分の１周期だけ位相がずれていることを特徴としている。
上記の発明によれば、シフトレジスタを容易に正常動作させることができるという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
上記入力ゲートは、一端に上記第１の直流電圧が印加され、他端が上記第１の容量の一端に接続され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第７のスイッチング素子であることを特徴としている。
上記の発明によれば、第７のスイッチング素子の一端および導通遮断の制御端子に自段のステージへのシフトパルスが入力されるので、入力ゲートを通した第１の容量の一端へのリークを低減した状態にすることができるという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第５のスイッチング素子はＴＦＴであることを特徴としている。
上記の発明によれば、第２の容量を備えることによりサイズを縮小を小さくすることのできる度合いが大きいという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第３の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第５のスイッチング素子、および、上記第６のスイッチング素子はＴＦＴであることを特徴としている。
上記の発明によれば、第２の容量および第３の容量を備えることによりサイズを縮小を小さくすることのできる度合いが大きいという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
上記第７のスイッチング素子はＴＦＴであることを特徴としている。
上記の発明によれば、追加の容量を備えることによりサイズを縮小を小さくすることのできる度合いが大きいという効果を奏する。
本発明の表示装置は、上記課題を解決するために、
前記シフトレジスタを備えていることを特徴としている。
上記の発明によれば、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできる表示装置を実現することができるという効果を奏する。
本発明は上述した各実施形態に限定されるものではなく、各実施形態を組み合わせてもよく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、アクティブマトリクス型の表示装置に好適に使用することができる。
Ｃ１ 容量（第１の容量）
Ｃ２ 容量（第２の容量）
Ｃ３ 容量（第３の容量）
Ｍ１ トランジスタ（入力ゲート、第７のスイッチング素子）
Ｍ２ トランジスタ（第１のスイッチング素子）
Ｍ３ トランジスタ（第２のスイッチング素子）
Ｍ４ トランジスタ（第３のスイッチング素子）
Ｍ５ トランジスタ（第１の出力トランジスタ）
Ｍ６ トランジスタ（第４のスイッチング素子）
Ｍ７ トランジスタ（第２の出力トランジスタ）
Ｍ８ トランジスタ（第５のスイッチング素子）
Ｍ９ トランジスタ（第３の出力トランジスタ）
Ｍ１０ トランジスタ（第６のスイッチング素子）
ＯＵＴ 端子（一出力端子、第１の出力端子）
Ｚ 端子（一出力端子、第２の出力端子）
Ｚ１ 端子（一出力端子、第２の出力端子）
Ｚ２ 端子（一出力端子、第３の出力端子）
ＶＤＤ 電源電圧（第１の直流電圧）
ＶＳＳ 電源電圧（第２の直流電圧）
Ｘｉ ステージ
ＣＫ１ クロック信号（奇数番目のステージの第１のクロック信号）
ＣＫ２ クロック信号（偶数番目のステージの第１のクロック信号）

Claims (8)

  1. シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
    上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
    ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
    ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
    上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
    一端が上記第１の容量の一端に接続され、他端が上記第２の出力端子に接続された第２の容量と、
    自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
    一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
    一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
    一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
    一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
    一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第５のスイッチング素子と、
    を備えている、連続ステージ群を備えていることを特徴とするシフトレジスタ。
  2. シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
    上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
    ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
    ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
    ドレインに、上記第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子および上記第２の出力端子とは異なる一出力端子を構成する第３の出力端子となる第３の出力トランジスタと、
    上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートおよび上記第３の出力トランジスタのゲートに一端が接続された第１の容量と、
    一端が上記第１の容量の一端に接続され、他端が上記第２の出力端子に接続された第２の容量と、
    一端が上記第１の容量の一端に接続され、他端が上記第３の出力端子に接続された第３の容量と、
    自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
    一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
    一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
    一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れた第１のパルス信号が入力される第３のスイッチング素子と、
    一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れた第２のパルス信号が入力される第４のスイッチング素子と、
    一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第５のスイッチング素子と、
    一端が上記第３の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
    を備えている、連続ステージ群を備えており、
    上記連続ステージ群の初段以外の上記ステージが上記第２の出力端子から出力する信号は、シフトパルスと前段の上記ステージの上記第１のパルス信号とに用いられ、
    上記連続ステージ群の初段以外の上記ステージが上記第３の出力端子から出力する信号は、前段の上記ステージの上記第２のパルス信号に用いられることを特徴とするシフトレジスタ。
  3. 上記第１のクロック信号は、上記連続ステージ群における、奇数番目の上記ステージと偶数番目の上記ステージとで互いに逆相の関係にあり、
    上記連続ステージ群における初段の上記ステージに入力されるシフトパルスは、上記奇数番目の上記ステージに入力される上記第１のクロック信号とは２分の１周期だけ位相がずれていることを特徴とする請求項１または２に記載のシフトレジスタ。
  4. 上記入力ゲートは、一端に上記第１の直流電圧が印加され、他端が上記第１の容量の一端に接続され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第７のスイッチング素子であることを特徴とする請求項１から３までのいずれか１項に記載のシフトレジスタ。
  5. 上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第５のスイッチング素子はＴＦＴであることを特徴とする請求項１に記載のシフトレジスタ。
  6. 上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第３の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第５のスイッチング素子、および、上記第６のスイッチング素子はＴＦＴであることを特徴とする請求項２に記載のシフトレジスタ。
  7. 上記第７のスイッチング素子はＴＦＴであることを特徴とする請求項４に記載のシフトレジスタ。
  8. 請求項１から７までのいずれか１項に記載のシフトレジスタを備えていることを特徴とする表示装置。
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