WO2010146743A1 - シフトレジスタおよび表示装置 - Google Patents

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WO2010146743A1
WO2010146743A1 PCT/JP2010/001259 JP2010001259W WO2010146743A1 WO 2010146743 A1 WO2010146743 A1 WO 2010146743A1 JP 2010001259 W JP2010001259 W JP 2010001259W WO 2010146743 A1 WO2010146743 A1 WO 2010146743A1
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WO
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stage
output
switching element
input
voltage
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PCT/JP2010/001259
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English (en)
French (fr)
Inventor
中溝正彦
米丸政司
岩瀬泰章
石井健一
Original Assignee
シャープ株式会社
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    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/029—Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel

Definitions

  • the present invention relates to a shift register used for a gate driver of a display panel.
  • Gate monolithic construction has been promoted to reduce costs by forming gate drivers with amorphous silicon on a liquid crystal panel.
  • Gate monolithic is also referred to as a gate driverless, panel built-in gate driver, gate-in panel, or the like.
  • FIG. 23 shows the configuration of such a gate driver (scan driving circuit) described in Patent Document 1.
  • the gate driver has a configuration in which a plurality of unit stages SRC11, SRC12,..., SRC1N and SRC1D are connected in cascade.
  • the first clock CKV is input to the odd stages and the second clock CKVB is input to the even stages.
  • the first clock CKV and the second clock CKVB are in an opposite phase relationship.
  • a gate signal (G1, G2,... GN, GD) supplied to the gate bus line is output from the output terminal OUT.
  • the scan input signal STV is input to the first input terminal IN1 of the first unit stage SRC11, and the gate output from the previous stage is input to the first input terminal IN1 of the subsequent stages SRC12, SRC13,... SRC1N, SRC1D.
  • a signal is input.
  • the gate signal output from the next unit stage is input to the second input terminal IN2 of the unit stages SRC11, SRC12,..., SRC1N.
  • each unit stage includes a first voltage terminal VOFF.
  • Patent Document 1 discloses a circuit configuration of a unit stage 100 as shown in FIG. 24 as each of the unit stages SRC11, SRC12,..., SRC1N, and SRC1D.
  • the unit stage 100 includes a buffer unit 110, a charging unit 120, a driving unit 130, a discharging unit 140, and a holding unit 150.
  • the first clock CKV or the second clock CKVB of FIG. 25 set by the applicant is input to the unit stage 100. That is, when the unit stage 100 is odd-numbered, the first clock CKV of FIG. 25 is input to the clock terminal CK, and when the unit stage 100 is even-numbered, the clock terminal Assume that the second clock CKVB of FIG. 25 is input to CK.
  • the first clock CKV and the second clock CKVB are in an opposite phase relationship.
  • this gate pulse is input to the next unit stage 100 and a gate pulse is output from the next unit stage 100
  • the gate pulse is input to the second input terminal IN2 of the own unit stage 100.
  • the transistor Q3 of the driving unit 130 and the transistor Q4 of the discharging unit 140 are turned on, and the output terminal OUT, the gate bus line, and the node N1 are connected to the first voltage terminal VOFF and reset to the low level. .
  • the transistor Q5 of the holding unit 150 is turned on every time the second clock CKVB input to the clock terminal CK becomes High level, and the node N1 is periodically switched. To the output terminal OUT.
  • the odd-numbered unit stage 100 performs the same operation at a timing shifted by one clock pulse from the timing of FIG.
  • the channel resistance of the output transistor such as the transistor Q2 can be sufficiently reduced by the bootstrap effect to increase the driving capability. Accordingly, even when a gate driver is monolithically formed in a panel using a material that is difficult to manufacture TFTs such as an amorphous silicon, it is disadvantageous such as high threshold voltage and low electron mobility of the amorphous silicon TFT. There is an advantage that it is possible to sufficiently overcome such characteristics and meet the demand for lower panel voltage.
  • the output transistor indicated by the transistor Q2 in FIG. 24 includes a gate-drain parasitic capacitance (hereinafter referred to as drain parasitic capacitance) and a gate-source parasitic capacitance (hereinafter referred to as source parasitic capacitance).
  • drain parasitic capacitance gate-drain parasitic capacitance
  • source parasitic capacitance gate-source parasitic capacitance
  • the fluctuation DN of the potential of the node N1 through the drain parasitic capacitance acts in a direction to increase the current by decreasing the channel resistance of the transistor Q2.
  • the fluctuation DN of the potential at the node N1 outside the gate pulse output period becomes noise.
  • the WXGA resolution panel has 768 gate bus lines, but each stage has a period of 767 clocks other than the period in which the original gate pulse is output to the corresponding gate bus line.
  • the increase in the potential of the node N1 during the vertical blanking period provided at the boundary between frames defined by the vertical synchronization signal Vsync becomes noise.
  • the source parasitic capacitance has an effect of pushing up the potential of the node N1 when the gate pulse is output, and thus advantageously works to increase the driving capability of the transistor Q2.
  • the bootstrap capacitance indicated by the capacitor C in the transistor Q2 in FIG. 24 actively enhances this function by synthesizing the capacitance in parallel with the source parasitic capacitance. It is a thing.
  • the boot effect is not exhibited until the potential of the output terminal OUT completely rises, so that there is a drawback that the rise TR of the gate pulse is delayed. The delay of the rising TR becomes a waveform distortion of the gate pulse.
  • the stage configuration of FIG. 24 has a problem of inducing noise in the stage output.
  • the noise is also propagated in a chain to the subsequent stage, which may cause a malfunction of the shift register.
  • transistors Q45 and Q46 are provided so that the output terminal OUT and the gate bus line are connected to the first voltage terminal VOFF and kept at the low level every time the clock rises outside the gate pulse output period.
  • a control circuit including transistors Q31 to Q34 is provided in order to make the transistor Q45 function.
  • the unit stage 400 is provided with two clocks, the first clock terminal CK1 and the second clock terminal CK2, and clocks having phases opposite to each other are input.
  • the transistor Q45 and the transistor Q46 are alternately turned on.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to realize a shift register and a display device capable of satisfactorily suppressing noise at each stage output without increasing the circuit scale. There is.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; A first capacitor having one end connected to the gate of the first output transistor; An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage; One end is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the period of the active clock pulse is shifted to the stage of the own stage at the conduction cutoff control terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • the shift pulse output from the first output terminal is input, and the last stage of the continuous stage group is more than the shift pulse output from the first output terminal by the stage of the final stage.
  • a fifth switching element to which a shift pulse to the above stage is input.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the fifth switching element since the fifth switching element is provided, the fifth switching element is turned on when an active level or a voltage close to the active level is input from the preceding stage to the own stage.
  • the second DC voltage is applied to the first output terminal of the next stage. Therefore, when the active level is not output from the first output terminal of each stage, the first output terminal can be reliably held at the Low level.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by disposing a fifth switching element connected to the first output terminal of the preceding stage and the first output terminal of the succeeding stage in the stage between them, the area can be increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; The first clock signal corresponding to each stage in which the period of the active clock pulse does not overlap the period of the shift pulse to the stage of the own stage is input to the drain, and the source of the stage of the stage is the source.
  • a second output transistor serving as a second output terminal constituting one output terminal different from the first output terminal;
  • a first capacitor having one end connected to the gate of the first output transistor and the gate of the second output transistor;
  • An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage;
  • a first switching element one end of which is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the first clock signal is input to a conduction cutoff control terminal.
  • a second switching element to which a shift pulse is input One end is connected to one end of the first capacitor, the second DC voltage is applied to the other end, and a shift pulse is output from the second output terminal to the control terminal for shutting off the current stage from the second output terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • the shift pulse output from the second output terminal is input, and the last stage of the continuous stage group is more than the shift pulse output from the second output terminal by the stage of the final stage.
  • Switching elements of Equipped with a continuous stage group One of the stages other than at least the final stage of the continuous stage group is connected to the conduction cutoff control terminal of the fourth switching element, and the second DC voltage is applied to the other end, and the conduction cutoff control terminal.
  • a fifth switching element to which a shift pulse to the above stage is input.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the second output transistor is used for outputting a shift pulse transmitted between the stages, the size of the second output transistor is greatly reduced as compared with the first output transistor used for outputting to the outside of the shift register. be able to. Accordingly, the drain parasitic capacitance of the second output transistor is sufficiently smaller than the drain parasitic capacitance and source parasitic capacitance of the first output transistor and the first capacitance, and the drain capacitance of the second output transistor is connected to the drain of the second output transistor. Even if one clock signal is input, the effect that the potential at one end of the first capacitor is pushed up by capacitive coupling can be reduced to a negligible level.
  • the load driven by the second output terminal is sufficiently smaller than the load driven by the first output terminal, so that the amount of change in the load of the external level shifter that generates the control signal of the shift register can be ignored. There is an effect that it can be made smaller.
  • the fifth switching element since the fifth switching element is provided, the fifth switching element is turned on when an active level or a voltage close to the active level is input from the preceding stage to the own stage.
  • the second DC voltage is applied to the second output terminal of the next stage. Therefore, when the active level is not output from the second output terminal of each stage, the first output terminal can be reliably held at the Low level.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by arranging the fifth switching element connected to the second output terminal of the preceding stage and the second output terminal of the succeeding stage in the stage between them, the area is increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; A first capacitor having one end connected to the gate of the first output transistor; An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage; One end is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the period of the active clock pulse is shifted to the stage of the own stage at the conduction cutoff control terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • the shift pulse output from the first output terminal is input, and the last stage of the continuous stage group is more than the shift pulse output from the first output terminal by the stage of the final stage.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the seventh switching element since the seventh switching element is provided, the seventh switching element is turned on when the signal input to the conduction cutoff control terminal of the fourth switching element becomes an active level. Then, the second DC voltage is applied to the first output terminal of the preceding stage. Accordingly, when one end of the first capacitor of each stage is reset, the first capacitor is not unnecessarily charged due to leakage through the input gate, and the first switching element is turned on. It is possible to avoid unnecessary push-up that causes interference through the unnecessary charge of the first capacitor.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by arranging a seventh switching element connected to the first output terminal of the preceding stage and the first output terminal of the succeeding stage in the stage between them, the area is increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; The first clock signal corresponding to each stage in which the period of the active clock pulse does not overlap the period of the shift pulse to the stage of the own stage is input to the drain, and the source of the stage of the stage is the source.
  • a second output transistor serving as a second output terminal constituting one output terminal different from the first output terminal;
  • a first capacitor having one end connected to the gate of the first output transistor and the gate of the second output transistor;
  • An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage;
  • a first switching element one end of which is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the first clock signal is input to a conduction cutoff control terminal.
  • a second switching element to which a shift pulse is input One end is connected to one end of the first capacitor, the second DC voltage is applied to the other end, and a shift pulse is output from the second output terminal to the control terminal for shutting off the current stage from the second output terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • a fourth switching element to which a phase delayed pulse signal is input One end is connected to the second output terminal, the second DC voltage is applied to the other end, and the conduction cutoff control terminal is connected to the conduction cutoff control terminal of the fourth switching element.
  • Switching elements of A shift pulse input to the own stage is input to one end, the second DC voltage is applied to the other end, and the conduction cutoff control terminal is connected to the conduction cutoff control terminal of the fourth switching element.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the second output transistor is used for outputting a shift pulse transmitted between the stages, the size of the second output transistor is greatly reduced as compared with the first output transistor used for outputting to the outside of the shift register. be able to. Accordingly, the drain parasitic capacitance of the second output transistor is sufficiently smaller than the drain parasitic capacitance and source parasitic capacitance of the first output transistor and the first capacitance, and the drain capacitance of the second output transistor is connected to the drain of the second output transistor. Even if one clock signal is input, the effect that the potential at one end of the first capacitor is pushed up by capacitive coupling can be reduced to a negligible level.
  • the load driven by the second output terminal is sufficiently smaller than the load driven by the first output terminal, so that the amount of change in the load of the external level shifter that generates the control signal of the shift register can be ignored. There is an effect that it can be made smaller.
  • the seventh switching element when the signal input to the conduction cutoff control terminal of the fourth switching element and the sixth switching element becomes an active level, the seventh switching element is provided.
  • the element is turned on, and the second DC voltage is applied to the second output terminal of the preceding stage. Accordingly, when one end of the first capacitor of each stage is reset, the first capacitor is not unnecessarily charged due to leakage through the input gate, and the first switching element is turned on. It is possible to avoid unnecessary push-up that causes interference through the unnecessary charge of the first capacitor.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by disposing a seventh switching element connected to the second output terminal of the preceding stage and the second output terminal of the succeeding stage in the stage between them, the area can be increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • a shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; A first capacitor having one end connected to the gate of the first output transistor; An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage; One end is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the period of the active clock pulse is shifted to the stage of the own stage at the conduction cutoff control terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • the shift pulse output from the first output terminal is input, and the last stage of the continuous stage group is more than the shift pulse output from the first output terminal by the stage of the final stage.
  • FIG. 1 illustrates an embodiment of the present invention, and is a circuit diagram illustrating a configuration of a stage included in a shift register of a first example. It is a block diagram which shows the structure of the shift register of a 1st Example. It is a wave form diagram which shows operation
  • FIG. 9, showing an embodiment of the present invention is a circuit diagram illustrating a configuration of a stage included in a shift register of a second example. It is a block diagram which shows the structure of the shift register of a 2nd Example. It is a wave form diagram which shows operation
  • FIG. 9 showing an embodiment of the present invention, is a circuit diagram illustrating a configuration of a stage included in a shift register of a third example. It is a block diagram which shows the structure of the shift register of a 3rd Example. It is a wave form diagram which shows the operation
  • FIG. 11 is a circuit diagram illustrating a configuration of a stage included in the shift register of the fourth example, according to the embodiment of the present invention. It is a block diagram which shows the structure of the shift register of a 3rd Example. It is a wave form diagram which shows the operation
  • FIG. 1 illustrates an embodiment of the present invention, and is a waveform diagram illustrating an output waveform of a stage, wherein (a) is a waveform diagram illustrating an output waveform of a stage when a seventh switching element is not provided; ) Is a waveform diagram showing an output waveform of a stage when a seventh switching element is provided.
  • FIG. 1, showing an embodiment of the present invention is a circuit diagram showing a first basic configuration of a stage provided in a shift register. It is a block diagram which shows the structure of a shift register provided with the stage of the 1st basic composition. It is a wave form diagram showing operation of a shift register provided with a stage of the 1st basic composition.
  • FIG. 9, showing an embodiment of the present invention is a circuit diagram illustrating a second basic configuration of a stage included in a shift register. It is a block diagram which shows the structure of a shift register provided with the stage of the 2nd basic composition. It is a wave form diagram showing operation of a shift register provided with a stage of the 2nd basic composition.
  • FIG. 1 is a block diagram illustrating a configuration of a display device.
  • FIG. It is a block diagram which shows a prior art and shows the structure of a shift register. It is a circuit diagram which shows a prior art and shows the 1st structural example of the stage with which a shift register is provided.
  • Embodiments of the present invention will be described with reference to FIGS. 1 to 22 as follows.
  • FIG. 21 shows a configuration of the liquid crystal display device 11 which is a display device according to the present embodiment.
  • the liquid crystal display device 11 includes a display panel 12, a flexible printed circuit board 13, and a control board 14.
  • the display panel 12 uses amorphous silicon on a glass substrate, a display region 12a, a plurality of gate bus lines (scanning signal lines) GL, a plurality of source bus lines (data signal lines) SL, and a gate driver (scanning).
  • This is an active matrix display panel in which a signal line driver circuit) 15 is built.
  • the display panel 12 can also be manufactured using polycrystalline silicon, CG silicon, microcrystalline silicon, or the like.
  • the display area 12a is an area in which a plurality of picture elements PIX ... are arranged in a matrix.
  • the picture element PIX includes a TFT 21, which is a picture element selection element, a liquid crystal capacitor CL, and an auxiliary capacitor Cs.
  • the gate of the TFT 21 is connected to the gate bus line GL, and the source of the TFT 21 is connected to the source bus line SL.
  • the liquid crystal capacitor CL and the auxiliary capacitor Cs are connected to the drain of the TFT 21.
  • the plurality of gate bus lines GL are composed of gate bus lines GL1, GL2, GL3,... GLn, and are connected to the output of the gate driver (scanning signal line drive circuit) 15, respectively.
  • the plurality of source bus lines SL are made up of source bus lines SL1, SL2, SL3,..., SLm, and are connected to the output of a source driver 16, which will be described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 15 is provided on the display panel 12 in an area adjacent to the display area 12a on one side in the extending direction of the gate bus lines GL, and sequentially applies gate pulses to the gate bus lines GL. (Scanning pulse) is supplied. Further, another gate driver is provided in a region adjacent to the display region 12a on the other side of the display region 12a in the direction in which the gate bus lines GL extend, and is different from the gate driver 15. The GL may be scanned. Further, the gate driver provided in the region adjacent to one side in the extending direction of the gate bus line GL with respect to the display region 12a and the gate driver provided in the region adjacent to the other side are the same gate bus line. The GL may be scanned. These gate drivers are built monolithically with the display area 12a on the display panel 12, and gate drivers called gate monolithic, gate driverless, panel built-in gate drivers, gate-in panels, etc. are all in the gate driver 15. May be included.
  • the flexible printed circuit board 13 includes a source driver 16.
  • the source driver 16 supplies a data signal to each of the source bus lines SL.
  • the source driver 16 may be monolithically formed on the display panel 12 with the display area 12a.
  • the control board 14 is connected to the flexible printed board 13 and supplies necessary signals and power to the gate driver 15 and the source driver 16. Signals and power supplied to the gate driver 15 output from the control board 14 are supplied from the display panel 12 to the gate driver 15 via the flexible printed board 13.
  • FIGS. 1 to 3 A first embodiment of the shift register will be described with reference to FIGS. 1 to 3, FIG. 7, and FIGS.
  • FIG. 16 shows a configuration of the shift register 21 having the first basic configuration.
  • the shift register 21 has a configuration in which a plurality of stages Xi (i is a natural number) are cascaded by the number of gate bus lines GL.
  • a cascade connection circuit one circuit in which the stages Xi are connected in cascade.
  • Each stage Xi includes terminals V1, V2, S1, S2, S3, S4, and OUT.
  • the terminal V1 has a power supply voltage (first DC voltage) VDD at a high level (ie, a gate pulse level) of the gate drive voltage, and a terminal V2.
  • first DC voltage first DC voltage
  • second DC voltage second DC voltage
  • the terminal S1 is the output signal OUTi-1 from the terminal OUT of the preceding stage Xi-1
  • the terminal S2 is the clock signal (first signal).
  • Clock signal) CLK1 the output signal OUTi + 1 from the terminal OUT of the next stage X to the terminal S3
  • the output signal OUTi of its own stage Xi is output from the terminal (first output terminal) OUT.
  • the gate start pulse SP is input to the terminal S1 of the stage X1 instead of the output signal OUTi-1.
  • an output pulse signal from another stage whose phase is delayed by one pulse from the output signal OUTi-1 of its own stage Xi in the cascade connection circuit at the terminal S3 of the final stage Xn for i For example, there is an output pulse signal output from one output terminal of a dummy stage that has the same configuration as the stage Xi and does not output to the gate bus line GL, following the final stage Xn. .
  • the output pulse of this dummy stage is called a gate end pulse EP.
  • the gate end pulse EP has the same waveform and the same phase as the pulse of the output signal OUTi.
  • an output pulse signal delayed in phase (here, delayed in phase by one pulse) from the output signal OUTi of the stage Xi of the stage Xi is supplied to the terminal S3 of each stage Xi. It may be input from one output terminal of another stage.
  • the first stage X1 may include a dummy stage having the same configuration as the preceding stage, and a gate start pulse may be input to the dummy stage, and an output pulse signal of the dummy stage may be input to the stage X1.
  • These dummy stages are provided to operate the first stage X1 and the final stage Xn under the same conditions as the other stages Xi. These are the same in other embodiments.
  • a power supply voltage (first DC voltage) VDD at a high level (that is, a gate pulse level) of the gate drive voltage is applied to the terminal V1 and a terminal V2.
  • the terminal S1 is the output signal OUTi-1 from the terminal OUT of the preceding stage Xi-1
  • the terminal S2 is the clock signal (first signal).
  • Clock signal CLK2 the terminal S3 receives the output signal OUTi + 1 from the terminal OUT of the next stage Xi + 1
  • the terminal S4 receives the clock signal CLK1, respectively. Is output.
  • the second DC voltage is lower than the first DC voltage.
  • FIG. 15 shows a configuration of each stage Xi included in the shift register having the above basic configuration.
  • Stage Xi includes transistors M1, M2, M3, M4, M5, and M6 and a capacitor C1.
  • the transistors M1 to M6 are all N-channel TFTs here, but P-channel TFTs can also be used, and the same applies to all transistors in all the embodiments including the transistor M10 described later. .
  • the gate of each switching element described below is a control terminal for turning off conduction in the switching element.
  • the gate of the transistor (input gate, eighth switching element) M1 is connected to the terminal S1, the drain is connected to the terminal V1, and the source is connected to the node N1 connected to the gate of the transistor M5.
  • One end of the capacitor (first capacitor) C1 is connected to the node N1.
  • the gate of the transistor (first switching element) M2 is connected to the terminal S2, the drain is connected to the terminal V1, and the source is connected to the other end of the capacitor C1 opposite to the node N1 side.
  • the other end of the capacitor C1 is connected to the node N2.
  • the gate of the transistor (second switching element) M3 is connected to the terminal S1, the drain is connected to the node N2, and the source is connected to the terminal V2.
  • the gate of the transistor (third switching element) M4 is connected to the terminal S3, the drain is connected to the node N1, and the source is connected to the terminal V2.
  • the drain of the transistor (first output transistor) M5 is connected to the terminal V1, and the source is connected to the terminal OUT. That is, a DC voltage called the power supply voltage VDD is applied to the drain of the transistor M5, and the source of the transistor M5 functions as a first output terminal that is one output terminal of the stage Xi.
  • the gate of the transistor (fourth switching element) M6 is connected to the terminal S4, the drain is connected to the terminal OUT, and the source is connected to the terminal V2.
  • the active periods of the clock signal CLK1 and the clock signal CLK2 do not overlap each other.
  • the clock signal CLK1 and the clock signal CLK2 are in an opposite phase relationship.
  • the high level of the clock signals CLK1 and CLK2 is VDD and the low level is VSS, but the high level of the clock signals CLK1 and CLK2 may be VDD or higher and the low level may be VSS or lower.
  • the pulse widths of the clock signals CLK1 and CLK2 and the gate start pulse SP are values corresponding to one horizontal period (1H).
  • the gate start pulse SP is, for example, a pulse having one vertical cycle whose phase is shifted by a half cycle of the active clock pulse of the clock signal CLK1 and the clock signal CLK1, or an active clock pulse of the clock signal CLK2 and the clock signal, for example.
  • This is a pulse of one vertical cycle whose phase is shifted by a half cycle of CLK2.
  • the clock signal input to the terminal S2 is the first clock signal, the clock signal CLK1 for the odd-numbered stage Xi, and the clock signal CLK2 for the even-numbered stage Xi, respectively. Equivalent to.
  • the shift pulse input to the stage Xi and the first clock signal do not overlap with each other in the period of the active clock pulse (here, the High level period).
  • the gate start pulse SP is input as a shift pulse to the terminal S1 of the stage X1
  • the transistors M1 and M3 are turned on to start the operation of the stage X1
  • each stage Xi receives the output signal OUTi from the terminal OUT. Output sequentially.
  • the node N1 is referred to as a node N1 (i)
  • the node N2 is referred to as a node N2 (i)
  • the output signal OUTi is referred to as OUT (i).
  • a voltage is applied to the node N1 (N ⁇ 1) from the terminal V1 via the transistor M1, and at the node N2 (N ⁇ 1) from the terminal V2.
  • the power supply voltage VSS is applied through the transistor M3.
  • the capacitor C1 is charged until the potential of the node N1 (N ⁇ 1) becomes (power supply voltage VDD) ⁇ (threshold voltage Vth of the transistor M1), the transistor M1 is turned off.
  • the transistor M1 functions as an input gate that receives a shift pulse to the stage Xi of its own stage and passes a voltage applied to the node N1 during the pulse period of the shift pulse.
  • the shift pulse is a gate start pulse SP for the stage X1 and a gate pulse included in the output signal OUTi-1 of the preceding stage Xi-1 for the other stages Xi.
  • the transistor M2 is turned on, and the potential of the node N2 (N ⁇ 1) is applied by applying a voltage from the terminal V1 ( Power supply voltage VDD) ⁇ (threshold voltage Vth). Accordingly, the potential of the node N1 (N ⁇ 1) is pushed up through the capacitor C1, and the transistor M5 is turned on.
  • the gate of the transistor M5 becomes a sufficiently high potential V (N1) with respect to VDD, and the transistor M5 is turned on so as to have a sufficiently small channel resistance, so that the power supply voltage VDD is output from the terminal V1.
  • the signal is output as OUT (N ⁇ 1) to the terminal OUT via the transistor M5.
  • the output signal OUT (N ⁇ 1) from the terminal OUT becomes a gate pulse with an amplitude of VDD ⁇ VSS.
  • the gate pulse is input to the terminal S1 of the next stage X (N), and charges the capacitor C1 of the stage X (N). Then, the potential of the node N1 (N) is pushed up when the high level of the clock signal CLK2 that is the first clock signal is input to the terminal S2, so that the transistor M5 is turned on. As a result, the power supply voltage VDD is output as the output signal OUT (N) from the terminal OUT via the transistor M5, and becomes a gate pulse.
  • the gate pulse of the output signal OUT (N) is input to the terminal S3 of the stage X (N ⁇ 1), the transistor M4 is turned on, and the potential of the node N1 (N ⁇ 1) is lowered to the power supply voltage VSS. As a result, the gate pulse as the output signal OUT (N ⁇ 1) falls, and the stage X (N ⁇ 1) is reset.
  • the gate pulse of the output signal OUTi is sequentially output to each gate bus line GL.
  • each stage Xi every time the clock signal input to the terminal S4 becomes high level, the transistor M6 is turned on and the output terminal OUT is reset to low level.
  • the first DC voltage called the power supply voltage VDD is applied to the drain (one end opposite to the gate drive output side) of the transistor M5 that outputs the gate pulse, and the transistor
  • the transistor By performing the switched capacitor operation using M2 and M3 and the capacitor C1, the output voltage fluctuation generated when the clock signal is input to the drain of the transistor M5 and the liquid crystal picture generated due to the output voltage fluctuation Charge leakage from the elementary electrode can be prevented.
  • the gate bus line can be driven by a DC power source by applying a DC voltage to the drain of the transistor M5, and the gate bus line is driven by the clock signal by inputting a clock signal to the drain of the transistor M5.
  • the load of the external level shifter that generates the control signal of the shift register can be greatly reduced.
  • the amplitude of the clock signal can be set to an arbitrary value by setting the Low level to VSS or lower and the High level to VDD or higher.
  • the High level is set to a value higher than VDD, the ON current of a transistor whose high level is input to the gate increases, and the operation speed can be improved.
  • the Low level is set to a value lower than VSS, the OFF current of the transistor that is input to the gate of the Low level is reduced, and it is possible to prevent the malfunction of the level shifter due to the leakage current.
  • the gate potential can be made lower than the source potential and the drain potential, so that the threshold voltage Vth generated due to the DC voltage component applied to the gate is elapsed.
  • the change can be kept small, and the performance degradation of the shift register can be suppressed.
  • the cascade circuit is the continuous stage group itself.
  • the cascade connection circuit may partially include a continuous stage group, such as a serial stage group and the aforementioned dummy stage.
  • the dummy stage has the same configuration as that described in each claim for the stage Xi, it is possible to regard the dummy stage connected in cascade to the stage Xi as a continuous stage group.
  • a plurality of continuous stage groups may be provided in one cascade connection circuit with one or more other stages different from the stage Xi sandwiched between them.
  • each of these successive stage groups can be suitably used when driving a plurality of gate bus lines GL... Constituting a corresponding unit. The same applies to the other embodiments.
  • one gate driver may be composed of a plurality of IC chips, and a plurality of gate drivers may be sandwiched with the display region 12a interposed therebetween.
  • one or more of the cascade connection circuits may be provided on the display panel.
  • the third switching element (here, the control terminal for turning off the transistor M4 has a phase higher than the shift pulse (here, the output signal OUTi) output from the terminal OUT by the stage Xi of its own stage).
  • the output signal OUTi of the next stage Xi + 1 is input to the stage Xi other than the final stage, and the dummy signal is input to the final stage Xi. It can be realized by supply from a certain stage on the cascade connection circuit such as an output signal from the stage being input.
  • the stage Xi + 1 of the next stage is output from the terminal OUT for the stage Xi other than the last stage of the continuous stage group, as a control terminal for turning off the fourth switching element (here, the transistor M6).
  • a shift pulse (here, output signal OUTi) is input, and a pulse signal whose phase is delayed from the shift pulse output from the terminal OUTi by the final stage Xi is input to the final stage Xi of the continuous stage group. It only has to be done.
  • the final stage Xi can be realized by supply from a certain stage on the cascade connection circuit, such as the output signal from the dummy stage being input.
  • a third DC voltage different from the first DC voltage may be applied to the gate of the transistor M1. Thereby, the charging potential of the node N1 is not restricted by the power supply voltage VDD.
  • each stage Xi having the configuration shown in FIG. 15 is operated under the conditions that the current flows most easily through each transistor and the leakage current is large, that is, generally in a high temperature state or an initial manufacturing state. Susceptible to interference.
  • the stage Xi receives interference, a phenomenon such as malfunction or oscillation of the circuit is likely to occur due to the signal interference.
  • the transistor is a TFT, the above phenomenon is particularly noticeable because the leak current is large due to the fact that the element size has to be very large to compensate for the large ON resistance.
  • the output signal OUT (N-2) is input from the previous stage X (N-2) and the node N1 (N-1)
  • the terminal OUT (N-1) is connected via a parasitic capacitance (such as the source parasitic capacitance of the transistor M5) between the node N1 (N-1) and the terminal OUT (N-1). Is pushed up. This is indicated by interference I1 in FIG.
  • the leakage current is large.
  • a shift register capable of preventing malfunction and oscillation of the circuit will be described.
  • this improvement can respond to the need for countermeasures against leakage because the characteristics of TFTs vary greatly, and the TFTs on the same circuit tend to have different leakage currents.
  • FIG. 2 shows the configuration of the shift register 1 of this embodiment.
  • the shift register 1 has a configuration in which a plurality of stages Xi (i is a natural number) are cascaded by the number of gate bus lines GL, and each stage Xi has terminals V 1. V2, S1, S2, S3, S4, and OUT are provided. Since the connection relationship between the stages Xi of the shift register 1 is the same as that of the shift register 21, the description thereof is omitted. Note that the terminal S4 of the final stage Xi has the same configuration and operation as the stages Xi other than the final stage by connecting to the terminal OUT of the dummy stage provided next to the final stage Xi. Can be realized.
  • FIG. 1 shows the configuration of each stage Xi of the shift register 1.
  • the stage Xi of the shift register 1 adds a transistor M10 to the stage Xi of the shift register 21, and instead of inputting a clock signal to the terminal S4, the terminal S4 is a terminal OUT that is an output terminal of the next stage Xi. It is the structure connected to.
  • the gate of the transistor (fifth switching element) M10 is connected to the terminal S1, the drain is connected to the terminal S4, thus the gate of the transistor M6, and the source is connected to the terminal V2.
  • the transistor M10 when an active level or a voltage close to the active level is input to the terminal S1 from the previous stage Xi-1, the transistor M10 is turned on and the terminal of the next stage Xi + 1 OUT is connected to the terminal V2. Therefore, the terminal OUT can be reliably held at the low level (power supply voltage VSS) when the active level is not output from the terminal OUT of each stage Xi.
  • stage Xi in FIG. 1 The operation of stage Xi in FIG. 1 will be described in detail with reference to FIG.
  • the clock signal is not input to the terminal S4 and the terminal S4 is connected to the terminal OUT of the next stage Xi + 1, so that the output signal OUTi + 1 of the next stage becomes an active level.
  • the transistor M6 Only when the transistor M6 is turned on. Therefore, for example, when the active output signal OUT (N-2) is output from the stage X (N-2), the output signal OUT is passed through the parasitic capacitance of the transistor M5 having a large leak in the stage X (N-1). Even if the interference I1 with respect to (N-1) occurs, after the interference I1 causes the interference I2 that causes charging of the node N1 (N) of the stage X (N), the output signal OUT (N) becomes Low. By being fixed at the level, no further interference propagates.
  • FIG. 7A shows a state in which a large noise n1 is generated in the output signal OUTi due to interference in a shift register that does not include the transistor M10.
  • the noise n1 can be suppressed to a small noise n2.
  • the shift register 1 is less susceptible to signal interference from the previous stage and the subsequent stage even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, unnecessary output can be prevented from propagating to the subsequent stage.
  • the transistor M10 connected to the terminal OUT of the preceding stage Xi-1 and the terminal OUT of the succeeding stage Xi + 1 in the stage Xi between them, the area is increased and the parasitic components of the wiring are arranged. Therefore, it is possible to efficiently place and route the delay due to the delay.
  • FIG. 18 shows the configuration of the stage Xi provided in the shift register having the second basic configuration.
  • the stage Xi in FIG. 18 has a configuration in which a transistor (second output transistor) M7 and a transistor (sixth switching element) M8 are added to the stage Xi in FIG.
  • the gate of the transistor M7 is connected to the node N1, the drain is connected to the terminal S2, and the source is connected to the terminal (second output terminal) Z. That is, the first clock signal is input to the drain of the transistor M7, and the source of the transistor M7 functions as a second output terminal that is one output terminal of the stage Xi, which is different from the first output terminal.
  • the gate of the transistor M8 is connected to the terminal S4, and hence the gate of the transistor M6, the drain is connected to the terminal Z, and the source is connected to the terminal V2.
  • the terminal Z is connected to the terminal S1 of the other stage Xi to which the shift pulse output from the stage Xi is input, and the transistor M7 outputs the shift pulse.
  • the transistor M8 resets the terminal Z to the low level.
  • the stage for outputting the gate pulse and the stage for outputting the set / reset control signal such as the set signal (shift pulse) and reset signal of the other stage Xi are separated from each other. Further, any number of stages separated in the same manner may be provided.
  • the control signal if the stage for outputting the set signal (shift pulse) of another stage and the stage for outputting the reset signal of another stage are further separated, the output of the set signal and the output of the reset signal are performed. Can be avoided, and can be operated more stably.
  • a third output transistor similar to the transistor M7 and a ninth switching element similar to the transistor M8 are added to the configuration of FIG.
  • the source of the third output transistor is a third output terminal that is one output terminal of the stage Xi, which is different from the first output terminal and the second output terminal. For example, from the second output terminal (terminal Z) A set signal (shift pulse) is output and a reset signal is output from the third output terminal.
  • the drain of the transistor M7 that outputs a control signal for setting and resetting the stage Xi on the front stage side and the rear stage side is connected to the terminal S2, so that the potential V (N1) of the node N1 is capacitively coupled. It is possible to prevent the potential of the terminal Z from being raised due to the thrust.
  • FIG. 19 shows a configuration of the shift register 22 having the second basic configuration.
  • the shift register 22 has a configuration in which a plurality of stages Xi (i is a natural number) are cascaded by the number of gate bus lines GL.
  • the terminal V1 has a power supply voltage (first DC voltage) VDD at a high level (ie, a gate pulse level) of the gate drive voltage, and a terminal V2.
  • first DC voltage first DC voltage
  • second DC voltage second DC voltage
  • the terminal S1 is an output signal from the terminal Z of the preceding stage Xi-1
  • the terminal S2 is a clock signal (first clock signal).
  • the output signal from the terminal Z of the next stage Xi + 1 is input to CLK1 and the terminals S3 and S4, respectively, and the output signal OUTi of its own stage Xi is output from the terminal OUT.
  • the gate start pulse SP is input to the terminal S1 of the stage X1 instead of the output signal OUTi-1.
  • a power supply voltage (first DC voltage) VDD at a high level (that is, a gate pulse level) of the gate drive voltage is applied to the terminal V1 and a terminal V2.
  • first DC voltage DC voltage
  • second DC voltage VSS of the gate drive voltage
  • the terminal S1 is an output signal from the terminal Z of the preceding stage Xi-1
  • the terminal S2 is a clock signal (first clock signal).
  • the output signal from the terminal Z of the next stage Xi + 1 is input to CLK2 and the terminals S3 and S4, respectively, and the output signal OUTi of the own stage Xi is output from the terminal OUT.
  • the second DC voltage is lower than the first DC voltage.
  • FIG. 20 shows an operation waveform of the shift register 22.
  • the clock signal CLK1 and the clock signal CLK2 have a pulse width of 1H and are in an opposite phase relationship to each other.
  • the gate start pulse SP corresponds to one clock pulse of the clock signal CLK2.
  • the gate pulse output from the terminal OUT is the output signal OUT (N ⁇ 1). ).
  • the waveform of OUT (N)... The voltage is output for a period of two clock pulses while the potential rises stepwise.
  • the shift pulse output from the terminal Z corresponds to the latter half period of the gate pulse of the stage Xi of its own stage, as shown in the waveform of the output signal Z (N ⁇ 1) ⁇ Z (N). Only a period corresponding to one clock pulse of the clock signals CLK1 and CLK2 is output. Accordingly, the pixel is precharged in the first half period of the gate pulse, the data signal is written in the second half period, and the shift pulse can be transmitted to the next stage Xi + 1.
  • the shift register 22 it is possible to prevent the potential V (N1) of the node N1 from being pushed up by capacitive coupling and the output of the terminal Z to rise during an unnecessary period, thereby causing the shift register to malfunction. .
  • the number of external input signals to the required shift register can be reduced.
  • the charging of the node N1 (N-1) interferes with the potential of the terminal Z (N-1) (interference I1), which causes the node N1 (N) of the next stage X (N) to Causes charging at different timing (interference I2).
  • the interference I2 propagates to the subsequent stage (interference I3).
  • FIG. 5 shows the configuration of the shift register 2 of this embodiment.
  • the shift register 2 has a configuration in which a plurality of stages Xi (i is a natural number) are connected in cascade by the number of gate bus lines GL, and each stage Xi has terminals V 1. V2, S1, S2, S3, S4, OUT, and Z are provided. Since the connection relationship between the stages Xi of the shift register 2 is the same as that of the shift register 22, the description thereof is omitted. Note that the terminal S4 of the final stage Xi has the same configuration and operation as the stages Xi other than the final stage by connecting to the terminal Z of the dummy stage provided next to the final stage Xi. Can be realized.
  • FIG. 4 shows the configuration of each stage Xi of the shift register 2.
  • the stage Xi of the shift register 2 has a configuration in which a transistor M10 is added to the stage Xi of the shift register 22.
  • the gate of the transistor (fifth switching element) M10 is connected to the terminal S1, the drain is connected to the terminal S4, and the source is connected to the terminal V2.
  • the transistor M10 when an active level or a voltage close to the active level is input to the terminal S1 from the previous stage Xi-1, the transistor M10 is turned on and the terminal of the next stage Xi + 1 Z is connected to terminal V2. Accordingly, the terminal Z can be reliably held at the low level (power supply voltage VSS) when the active level is not output from the terminal Z of each stage Xi.
  • stage Xi in FIG. 4 The operation of the stage Xi in FIG. 4 will be described in detail with reference to FIG.
  • the output signal Z (N-2) When an active output signal Z (N-2) is output from the stage X (N-2), the output signal Z (N ⁇ ) is output via the parasitic capacitance of the transistor M5 having a large leak at the stage X (N ⁇ 1). Even if the interference I1 with respect to 1) occurs, the output signal Z (N) is fixed at the low level after the interference I1 causes the interference I2 that causes the node N1 (N) of the stage X (N) to be charged. As a result, no further interference propagates.
  • the output signal Zi of the stage Xi of the shift register 1 is obtained by the output signal Z (N-2) of the stage Xi-2 two stages before or a signal equivalent to the output signal Z (N-2).
  • Interference prevention action P1 is received.
  • the effect of (b) of FIG. 7 is obtained as in the first embodiment.
  • the shift register 2 is less susceptible to signal interference from the previous stage and the subsequent stage even in a high temperature state and an initial state where a current easily flows through the transistor and a leak current is large. Therefore, unnecessary output can be prevented from propagating to the subsequent stage.
  • the transistor M10 connected to the terminal Z of the preceding stage Xi-1 and the terminal Z of the succeeding stage Xi + 1 in the stage Xi between them, the area is increased and the parasitic components of the wiring are arranged. Therefore, it is possible to efficiently place and route the delay due to the delay.
  • FIG. 9 shows the configuration of the shift register 3 of this embodiment.
  • the shift register 3 has a configuration in which a plurality of stages Xi (i is a natural number) are cascaded by the number of gate bus lines GL. V2, S1, S2, S3, S4, and OUT are provided. Since the connection relationship between the stages Xi of the shift register 3 is the same as that of the shift register 21, the description thereof is omitted.
  • FIG. 8 shows the configuration of each stage Xi of the shift register 3.
  • the stage Xi of the shift register 3 adds a transistor M11 to the stage Xi of the shift register 21, and instead of inputting a clock signal to the terminal S4, the terminal S4 is a terminal OUT that is an output terminal of the next stage Xi. It is the structure connected to. Note that the terminal S4 of the final stage Xi has the same configuration and operation as the stages Xi other than the final stage by connecting to the terminal OUT of the dummy stage provided next to the final stage Xi. Can be realized.
  • the gate of the transistor (seventh switching element) M11 is connected to the terminal S4, and hence the gate of the transistor M6, the drain is connected to the terminal S1, and the source is connected to the terminal V2.
  • the transistor M11 Since the transistor M11 is provided, when the output signal OUTi of the next stage Xi + 1 becomes an active level, the transistor M11 is turned on and the terminal S1 of the own stage Xi is connected to the terminal V2. That is, the terminal OUT of the preceding stage Xi-1 is connected to the terminal V2. Therefore, the node N1 is not unnecessarily charged due to leakage through the transistor M1 after the reset of the node N1 in each stage Xi, and the cause of interference through the unnecessary charge of the capacitor C1 when the transistor M2 is turned on. This eliminates unnecessary push-ups.
  • stage Xi in FIG. 8 The operation of the stage Xi in FIG. 8 will be described in detail with reference to FIG.
  • the difference from the operation described in FIG. 17 is that the clock signal is not input to the terminal S4 and the terminal S4 is connected to the terminal OUT of the next stage Xi + 1, so that the output signal OUTi + 1 of the next stage becomes an active level. Only when the transistor M6 is turned on. After the active output signal OUT (N + 1) is output from the stage X (N + 1), when the node N1 (N + 1) is reset by the output signal OUT (N + 2) of the stage X (N + 2), the output signal caused by the leak An unnecessary component (interference I1) of OUT (N) charges the node N1 (N + 1) of the stage X (N + 1) due to leakage of the transistor M1 (interference I2).
  • the output signal OUTi of the stage Xi of the shift register 1 has the interference preventing action P1 by the output signal OUT (N + 2) of the stage Xi + 2 after the second stage or the signal equivalent to the output signal OUT (N + 2). receive.
  • FIG. 14A shows a state in which a large noise n1 is generated in the output signal OUTi due to interference in a shift register that does not include the transistor M11.
  • the noise n1 can be suppressed to a small noise n2.
  • the shift register 3 is less susceptible to signal interference from the preceding stage and the subsequent stage even in a high temperature state or an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, unnecessary output can be prevented from propagating to the subsequent stage.
  • the transistor M11 connected to the terminal OUT of the preceding stage Xi-1 and the terminal OUT of the succeeding stage Xi + 1 in the stage Xi between them the area is increased and the parasitic components of the wiring are arranged. Therefore, it is possible to efficiently place and route the delay due to the delay.
  • FIG. 12 shows the configuration of the shift register 4 of this embodiment.
  • the shift register 4 has a configuration in which a plurality of stages Xi (i is a natural number) are connected in cascade by the number of gate bus lines GL, and each stage Xi has terminals V 1. V2, S1, S2, S3, S4, OUT, and Z are provided. Since the connection relationship between the stages Xi of the shift register 3 is the same as that of the shift register 22, the description thereof is omitted. Note that the terminal S4 of the final stage Xi has the same configuration and operation as the stages Xi other than the final stage by connecting to the terminal Z of the dummy stage provided next to the final stage Xi. Can be realized.
  • FIG. 11 shows the configuration of each stage Xi of the shift register 3.
  • the stage Xi of the shift register 4 has a configuration in which a transistor M11 is added to the stage Xi of the shift register 22.
  • the gate of the transistor (seventh switching element) M11 is connected to the terminal S4, and hence the gate of the transistor M6, the drain is connected to the terminal S1, and the source is connected to the terminal V2.
  • the transistor M11 when the output signal Zi of the next stage Xi + 1 becomes an active level, the transistor M11 is turned on and the terminal S1 of the stage Xi of the own stage is connected to the terminal V2. That is, the terminal Z of the preceding stage Xi-1 is connected to the terminal V2. Therefore, the node N1 is not unnecessarily charged due to leakage through the transistor M1 after the reset of the node N1 in each stage Xi, and the cause of interference through the unnecessary charge of the capacitor C1 when the transistor M2 is turned on. This eliminates unnecessary push-ups.
  • stage Xi in FIG. 11 The operation of the stage Xi in FIG. 11 will be described in detail with reference to FIG.
  • the output signal Zi of the stage Xi of the shift register 1 has the interference preventing action P1 by the output signal Z (N + 2) of the stage Xi + 2 after the second stage or the signal equivalent to the output signal Z (N + 2). receive.
  • the effect of (b) of FIG. 14 is the same as that of Example 3.
  • the shift register 4 is less susceptible to signal interference from the preceding stage and the subsequent stage even in a high temperature state or an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, unnecessary output can be prevented from propagating to the subsequent stage.
  • the transistor M11 connected to the terminal Z of the preceding stage Xi-1 and the terminal Z of the succeeding stage Xi + 1 in the stage Xi between them the area is increased and the parasitic components of the wiring are arranged. Therefore, it is possible to efficiently place and route the delay due to the delay.
  • capacitor C1 and the capacitor C101 for example, as shown in FIG. 22A, a parallel plate capacitor in which an insulator is sandwiched between two opposing conductor plates, or FIG.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; A first capacitor having one end connected to the gate of the first output transistor; An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage; One end is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the period of the active clock pulse is shifted to the stage of the own stage at the conduction cutoff control terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • the shift pulse output from the first output terminal is input, and the last stage of the continuous stage group is more than the shift pulse output from the first output terminal by the stage of the final stage.
  • a fifth switching element to which a shift pulse to the above stage is input.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the fifth switching element since the fifth switching element is provided, the fifth switching element is turned on when an active level or a voltage close to the active level is input from the preceding stage to the own stage.
  • the second DC voltage is applied to the first output terminal of the next stage. Therefore, when the active level is not output from the first output terminal of each stage, the first output terminal can be reliably held at the Low level.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by disposing a fifth switching element connected to the first output terminal of the preceding stage and the first output terminal of the succeeding stage in the stage between them, the area can be increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; The first clock signal corresponding to each stage in which the period of the active clock pulse does not overlap the period of the shift pulse to the stage of the own stage is input to the drain, and the source of the stage of the stage is the source.
  • a second output transistor serving as a second output terminal constituting one output terminal different from the first output terminal;
  • a first capacitor having one end connected to the gate of the first output transistor and the gate of the second output transistor;
  • An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage;
  • a first switching element one end of which is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the first clock signal is input to a conduction cutoff control terminal.
  • a second switching element to which a shift pulse is input One end is connected to one end of the first capacitor, the second DC voltage is applied to the other end, and a shift pulse is output from the second output terminal to the control terminal for shutting off the current stage from the second output terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • the shift pulse output from the second output terminal is input, and the last stage of the continuous stage group is more than the shift pulse output from the second output terminal by the stage of the final stage.
  • Switching elements of Equipped with a continuous stage group One of the stages other than at least the final stage of the continuous stage group is connected to the conduction cutoff control terminal of the fourth switching element, and the second DC voltage is applied to the other end, and the conduction cutoff control terminal.
  • a fifth switching element to which a shift pulse to the above stage is input.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the second output transistor is used for outputting a shift pulse transmitted between the stages, the size of the second output transistor is greatly reduced as compared with the first output transistor used for outputting to the outside of the shift register. be able to. Accordingly, the drain parasitic capacitance of the second output transistor is sufficiently smaller than the drain parasitic capacitance and source parasitic capacitance of the first output transistor and the first capacitance, and the drain capacitance of the second output transistor is connected to the drain of the second output transistor. Even if one clock signal is input, the effect that the potential at one end of the first capacitor is pushed up by capacitive coupling can be reduced to a negligible level.
  • the load driven by the second output terminal is sufficiently smaller than the load driven by the first output terminal, so that the amount of change in the load of the external level shifter that generates the control signal of the shift register can be ignored. There is an effect that it can be made smaller.
  • the fifth switching element since the fifth switching element is provided, the fifth switching element is turned on when an active level or a voltage close to the active level is input from the preceding stage to the own stage.
  • the second DC voltage is applied to the second output terminal of the next stage. Therefore, when the active level is not output from the second output terminal of each stage, the first output terminal can be reliably held at the Low level.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by arranging the fifth switching element connected to the second output terminal of the preceding stage and the second output terminal of the succeeding stage in the stage between them, the area is increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; A first capacitor having one end connected to the gate of the first output transistor; An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage; One end is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the period of the active clock pulse is shifted to the stage of the own stage at the conduction cutoff control terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stages other than the final stage of the continuous stage group.
  • the shift pulse output from the first output terminal is input, and the last stage of the continuous stage group is more than the shift pulse output from the first output terminal by the stage of the final stage.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the seventh switching element since the seventh switching element is provided, the seventh switching element is turned on when the signal input to the conduction cutoff control terminal of the fourth switching element becomes an active level. Then, the second DC voltage is applied to the first output terminal of the preceding stage. Accordingly, when one end of the first capacitor of each stage is reset, the first capacitor is not unnecessarily charged due to leakage through the input gate, and the first switching element is turned on. It is possible to avoid unnecessary push-up that causes interference through the unnecessary charge of the first capacitor.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by arranging a seventh switching element connected to the first output terminal of the preceding stage and the first output terminal of the succeeding stage in the stage between them, the area is increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • the shift register of the present invention provides A shift register having at least one cascade connection circuit in which stages are cascaded so as to transmit shift pulses, In at least one of the cascade connection circuits, among all the stages of each cascade connection circuit, a continuous stage group consisting of a plurality of successive stages, wherein each of the stages is A first output transistor having a first DC voltage applied to the drain and a source serving as a first output terminal constituting one output terminal of the stage; The first clock signal corresponding to each stage in which the period of the active clock pulse does not overlap the period of the shift pulse to the stage of the own stage is input to the drain, and the source of the stage of the stage is the source.
  • a second output transistor serving as a second output terminal constituting one output terminal different from the first output terminal;
  • a first capacitor having one end connected to the gate of the first output transistor and the gate of the second output transistor;
  • An input gate that receives a shift pulse to the stage of the own stage and passes a potential supplied to one end of the first capacitor during a pulse period of the shift pulse to the stage of the own stage;
  • a first switching element one end of which is connected to the other end of the first capacitor, the first DC voltage is applied to the other end, and the first clock signal is input to a conduction cutoff control terminal.
  • a second switching element to which a shift pulse is input One end is connected to one end of the first capacitor, the second DC voltage is applied to the other end, and a shift pulse is output from the second output terminal to the control terminal for shutting off the current stage from the second output terminal.
  • a third switching element to which a pulse signal delayed in phase is input One end is connected to the first output terminal, the second DC voltage is applied to the other end, the control terminal for conduction interruption is the next stage for the stage other than the final stage of the continuous stage group.
  • a fourth switching element to which a phase delayed pulse signal is input One end is connected to the second output terminal, the second DC voltage is applied to the other end, and the conduction cutoff control terminal is connected to the conduction cutoff control terminal of the fourth switching element.
  • Switching elements of A shift pulse input to the own stage is input to one end, the second DC voltage is applied to the other end, and the conduction cutoff control terminal is connected to the conduction cutoff control terminal of the fourth switching element.
  • the first DC voltage is applied to the drain of the first output transistor, and the switched capacitor operation using the first switching element, the second switching element, and the first capacitor is performed.
  • the second output transistor is used for outputting a shift pulse transmitted between the stages, the size of the second output transistor is greatly reduced as compared with the first output transistor used for outputting to the outside of the shift register. be able to. Accordingly, the drain parasitic capacitance of the second output transistor is sufficiently smaller than the drain parasitic capacitance and source parasitic capacitance of the first output transistor and the first capacitance, and the drain capacitance of the second output transistor is connected to the drain of the second output transistor. Even if one clock signal is input, the effect that the potential at one end of the first capacitor is pushed up by capacitive coupling can be reduced to a negligible level.
  • the load driven by the second output terminal is sufficiently smaller than the load driven by the first output terminal, so that the amount of change in the load of the external level shifter that generates the control signal of the shift register can be ignored. There is an effect that it can be made smaller.
  • the seventh switching element when the signal input to the conduction cutoff control terminal of the fourth switching element and the sixth switching element becomes an active level, the seventh switching element is provided.
  • the element is turned on, and the second DC voltage is applied to the second output terminal of the preceding stage. Accordingly, when one end of the first capacitor of each stage is reset, the first capacitor is not unnecessarily charged due to leakage through the input gate, and the first switching element is turned on. It is possible to avoid unnecessary push-up that causes interference through the unnecessary charge of the first capacitor.
  • the shift register is less susceptible to signal interference from the front and rear stages even in a high temperature state and an initial state where a current easily flows through the transistor and a leakage current is large. Therefore, there is an effect that unnecessary output can be prevented from propagating to the subsequent stage. Further, by disposing a seventh switching element connected to the second output terminal of the preceding stage and the second output terminal of the succeeding stage in the stage between them, the area can be increased during circuit layout. There is an effect that it is possible to perform efficient placement and routing while minimizing delay due to parasitic components of the wiring.
  • the gate bus line can be driven by a DC power supply by applying a DC voltage to the drain of the first output transistor, and the gate bus line can be driven by inputting a clock signal to the drain of the first output transistor.
  • the load of the external level shifter for generating the control signal of the shift register can be greatly reduced.
  • the shift register of the present invention provides The first clock signal is in an opposite phase relationship between the odd-numbered stage and the even-numbered stage in the continuous stage group,
  • the shift pulse input to the first stage in the continuous stage group is out of phase with the first clock signal input to the odd-numbered stage by a half period. It is said.
  • the shift register of the present invention provides The input gate has one end to which the first DC voltage is applied, the other end is connected to one end of the first capacitor, and a shift pulse to the stage at its own stage is input to a conduction cutoff control terminal. It is an eighth switching element.
  • the shift pulse to the stage of its own stage is input to the control terminal for shutting off the conduction of the eighth switching element, the leakage to one end of the first capacitor through the input gate is originally performed. A reduced state can be achieved. As a result, the effect of preventing unnecessary output from being propagated to the subsequent stage can be enhanced.
  • the shift register of the present invention provides The first output transistor, the first switching element, the second switching element, the third switching element, the fourth switching element, and the fifth switching element are TFTs. It is said.
  • the TFT having a large leakage current is used as the switching element, in particular, the element size must be made very large to compensate for the large ON resistance, it is unnecessary due to the leakage. There is an effect that the profit that can be enjoyed by not propagating a simple output to the subsequent stage is great.
  • TFT characteristics vary widely, and the leakage current tends to vary greatly between TFTs on the same circuit. Therefore, from the viewpoint that countermeasures against leakage are necessary, by preventing unnecessary output due to leakage from propagating to the subsequent stage, There is an effect that the profit that can be enjoyed is large.
  • the shift register of the present invention provides The first output transistor, the first switching element, the second switching element, the third switching element, the fourth switching element, the fifth switching element, and the sixth switching element Is a TFT.
  • the TFT having a large leakage current is used as the switching element, in particular, the element size must be made very large to compensate for the large ON resistance, it is unnecessary due to the leakage. There is an effect that the profit that can be enjoyed by not propagating a simple output to the subsequent stage is great.
  • TFT characteristics vary widely, and the leakage current tends to vary greatly between TFTs on the same circuit. Therefore, from the viewpoint that countermeasures against leakage are necessary, by preventing unnecessary output due to leakage from propagating to the subsequent stage, There is an effect that the profit that can be enjoyed is large.
  • the shift register of the present invention provides The second output transistor, the first switching element, the second switching element, the third switching element, the fourth switching element, and the seventh switching element are TFTs. It is said.
  • the TFT having a large leakage current is used as the switching element, in particular, the element size must be made very large to compensate for the large ON resistance, it is unnecessary due to the leakage. There is an effect that the profit that can be enjoyed by not propagating a simple output to the subsequent stage is great.
  • TFT characteristics vary widely, and the leakage current tends to vary greatly between TFTs on the same circuit. Therefore, from the viewpoint that countermeasures against leakage are necessary, by preventing unnecessary output due to leakage from propagating to the subsequent stage, There is an effect that the profit that can be enjoyed is large.
  • the shift register of the present invention provides The second output transistor, the first switching element, the second switching element, the third switching element, the fourth switching element, the sixth switching element, and the seventh switching element Is a TFT.
  • the TFT having a large leakage current is used as the switching element, in particular, the element size must be made very large to compensate for the large ON resistance, it is unnecessary due to the leakage. There is an effect that the profit that can be enjoyed by not propagating a simple output to the subsequent stage is great.
  • TFT characteristics vary widely, and the leakage current tends to vary greatly between TFTs on the same circuit. Therefore, from the viewpoint that countermeasures against leakage are necessary, by preventing unnecessary output due to leakage from propagating to the subsequent stage, There is an effect that the profit that can be enjoyed is large.
  • the eighth switching element is a TFT.
  • the TFT having a large leakage current is used as the switching element, in particular, the element size must be made very large to compensate for the large ON resistance, it is unnecessary due to the leakage. There is an effect that the profit that can be enjoyed by not propagating a simple output to the subsequent stage is great.
  • TFT characteristics vary widely, and the leakage current tends to vary greatly between TFTs on the same circuit. Therefore, from the viewpoint that countermeasures against leakage are necessary, by preventing unnecessary output due to leakage from propagating to the subsequent stage, There is an effect that the profit that can be enjoyed is large.
  • the display device of the present invention provides The shift register is provided.
  • the present invention can be suitably used for an active matrix display device.

Landscapes

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Abstract

　回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタおよび表示装置を実現する。シフトレジスタの各ステージ（Ｘｉ）は、第１の出力トランジスタ（Ｍ５）と、第１の容量（Ｃ１）と、入力ゲート（Ｍ１）と、第１のスイッチング素子（Ｍ２）と、第２のスイッチング素子（Ｍ３）と、第３のスイッチング素子（Ｍ４）と、第４のスイッチング素子（Ｍ６）と、第５のスイッチング素子（Ｍ１０）とを備えている。

Description

シフトレジスタおよび表示装置
　本発明は、表示パネルのゲートドライバなどに用いられるシフトレジスタに関する。
　近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。
　図２３に、特許文献１に記載されたこのようなゲートドライバ（スキャン駆動回路）の構成を示す。
　当該ゲートドライバは、複数の単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄが縦続接続された構成である。各単位ステージのクロック端子ＣＫには、奇数段目に第１クロックＣＫＶ、偶数段目に第２クロックＣＫＶＢがそれぞれ入力される。第１クロックＣＫＶと第２クロックＣＫＶＢとは互いに逆相の関係にある。出力端子ＯＵＴからはゲートバスラインに供給するゲート信号（Ｇ１・Ｇ２・…・ＧＮ・ＧＤ）が出力される。
　１番目の単位ステージＳＲＣ１１の第１入力端子ＩＮ１にはスキャン開始信号ＳＴＶが入力され、以降のステージＳＲＣ１２・ＳＲＣ１３…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄの第１入力端子ＩＮ１には、前段のステージから出力されたゲート信号が入力される。また、単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎの第２入力端子ＩＮ２には、次段の単位ステージから出力されたゲート信号が入力される。さらに、各単位ステージは第１電圧端子ＶＯＦＦを備えている。
日本国公開特許公報「特開２００５－５０５０２号公報（公開日：２００５年２月２４日）」 日本国公開特許公報「特開２０００－１５５５５０号公報（公開日：２０００年６月６日）」 日本国公開特許公報「特開２００３－０１６７９４号公報（公開日：２００３年１月１７日）」 日本国公開特許公報「特開平６－２１６７５３号公報（公開日：１９９４年８月５日）」 日本国公開特許公報「特開２００３－３４６４９２号公報（公開日：２００３年１２月５日）」
　特許文献１には、上記単位ステージＳＲＣ１１・ＳＲＣ１２・…・ＳＲＣ１Ｎ・ＳＲＣ１Ｄのそれぞれとして、図２４に示すような単位ステージ１００の回路構成が開示されている。当該単位ステージ１００は、バッファー部１１０、充電部１２０、駆動部１３０、放電部１４０、および、ホールディング部１５０を備えている。
　ここで、この回路の動作について、例えば本件出願人が設定した図２５の第１クロックＣＫＶあるいは第２クロックＣＫＶＢが単位ステージ１００に入力される場合を想定する。すなわち、単位ステージ１００が奇数番目のものである場合には、クロック端子ＣＫに図２５の第１クロックＣＫＶが入力されるものとし、単位ステージ１００が偶数番目のものである場合には、クロック端子ＣＫに図２５の第２クロックＣＫＶＢが入力されるものとする。第１クロックＣＫＶと第２クロックＣＫＶＢとは互いに逆相の関係にある。
　そして、今、例として偶数番目の単位ステージ１００を考える。
　図２５に示すように、第１入力端子ＩＮ１に、すなわち、バッファー部１１０のトランジスタＱ１のゲートおよびドレインに、前段の単位ステージ１００からゲートパルスが入力されると、トランジスタＱ１がＯＮ状態となって、充電部１２０のキャパシタＣを充電する。これにより駆動部１３０のトランジスタＱ２がＯＮ状態となる。第１入力端子ＩＮ１に入力される前段のゲートパルスがＬｏｗレベルに立ち下がってトランジスタＱ１がＯＦＦ状態になった後、第２クロックＣＫＶＢのＨｉｇｈレベルがトランジスタＱ２のドレインに出力されると、キャパシタＣのブートストラップ効果によってノードＮ１の電位が突き上げられて、トランジスタＱ２のチャネル抵抗が十分に小さくなり、ほぼクロック信号の振幅を有するゲートパルスが出力端子ＯＵＴから出力される。
　また、このゲートパルスが次段の単位ステージ１００に入力されて次段の単位ステージ１００からゲートパルスが出力されると、当該ゲートパルスが自段の単位ステージ１００の第２入力端子ＩＮ２に入力される。これにより、駆動部１３０のトランジスタＱ３および放電部１４０のトランジスタＱ４がＯＮ状態となり、出力端子ＯＵＴおよびゲートバスラインと、ノードＮ１とがそれぞれ第１電圧端子ＶＯＦＦに接続されてＬｏｗレベルにリセットされる。
　その他の単位ステージ１００が動作している期間には、クロック端子ＣＫに入力される第２クロックＣＫＶＢがＨｉｇｈレベルになる度にホールディング部１５０のトランジスタＱ５がＯＮ状態となって、ノードＮ１を周期的に出力端子ＯＵＴに接続する。
　また、奇数段の単位ステージ１００は、図２５のタイミングから１クロックパルス分だけずれたタイミングで同様の動作を行う。
　上記のゲートモノリシック回路構成によれば、ｎチャネル型ＴＦＴのみを用いても、ブートストラップ効果によってトランジスタＱ２といった出力トランジスタのチャネル抵抗を十分に小さくして駆動能力を大きくすることができる。従って、アモルファスシリコンなどのｎチャネル型でしかＴＦＴを作製することが困難な材料を用いてパネルにモノリシックにゲートドライバを作り込む場合においても、アモルファスシリコンＴＦＴの高閾値電圧および低電子移動度といった不利な特性を十分に克服して、パネル低電圧化の要求に応えることができるという利点がある。
　しかしながら、従来のゲートモノリシック回路では、図２４のトランジスタＱ２で示される出力トランジスタが、ゲート・ドレイン間寄生容量（以下、ドレイン寄生容量と称する）およびゲート・ソース間寄生容量（以下、ソース寄生容量と称する）を有していることにより、ゲート出力波形に歪みが生じるという問題がある。
　トランジスタＱ２のドレインには常にクロック端子ＣＫから入力されたクロックの電圧が印加されているため、トランジスタＱ２をＯＦＦすべき期間においても、クロックが立ち上がる度に、図２５に示すように、いわゆるフィードスルー現象によってドレイン寄生容量を通してノードＮ１の電位の揺れＤＮが発生し、トランジスタＱ２にリークが発生してしまう。トランジスタＱ２にリークが発生すると、図２５に示すように、ゲート出力をＯＦＦ状態にすべき期間にリークした信号ＬＯが出力端子ＯＵＴから出力されてしまう。
　また、上記フィードスルー現象によってドレイン寄生容量を通してノードＮ１の電位の揺れＤＮが発生したときに、ノードＮ１の電位がトランジスタＱ２の閾値電位を越えるようなことがあると、トランジスタＱ２がＯＮ状態となるので、図２６に示すように、トランジスタＱ２のソースにクロックがリークして出力されるとともにそのソース出力がキャパシタＣを通してノードＮ１の電位を突き上げることによって、ノードＮ１の電位がクロックパルスの期間の間にＶｎだけ高くなるととともに、出力端子ＯＵＴにクロックパルスの期間に等しいパルス幅で立ち上がるパルスＯＵＴｎｏｉｓｅが出力されてしまう。
　出力端子ＯＵＴにゲートパルスを出力すべき期間にとっては、ドレイン寄生容量を通したノードＮ１の電位の揺れＤＮは、トランジスタＱ２のチャネル抵抗を減少させて電流を増加させる方向に働くので、トランジスタＱ２の駆動能力を高める効果がある。しかし、本来、出力端子ＯＵＴにゲートパルスを出力するタイミングは１フレームに１回のみであるので、ゲートパルス出力期間外のノードＮ１の電位の揺れＤＮはノイズとなる。例えば、ＷＸＧＡの解像度のパネルでは７６８本のゲートバスラインが備えられているが、各ステージが、自身に対応するゲートバスラインに本来のゲートパルスを出力する期間以外における、７６７クロック分の期間と垂直同期信号Ｖｓｙｎｃによって規定されるフレーム間の境界に設けられる垂直ブランキング期間とにおけるノードＮ１の電位突き上げはノイズとなる。
　また、ソース寄生容量は、ゲートパルス出力時にノードＮ１の電位を突き上げる効果があるので、トランジスタＱ２の駆動能力を高めるのに有利に働く。この効果はソース寄生容量だけでもある程度得られるが、図２４にトランジスタＱ２にキャパシタＣで示されたブートストラップ容量は、ソース寄生容量に並列に容量を合成することによって、この機能を積極的に高めたものである。しかし、この方法を採用した場合には、出力端子ＯＵＴの電位が完全に立ち上がるまでブート効果が発揮されないので、ゲートパルスの立ち上がりＴＲが遅くなる欠点がある。立ち上がりＴＲの遅延は、ゲートパルスの波形歪みとなる。
　このように、図２４のステージ構成ではステージ出力のノイズを招来するという問題がある。また、各ステージ出力は次段へ入力されるので、上記ノイズも後段へ連鎖的に伝搬していき、シフトレジスタの誤動作を引き起こす虞がある。
　そこで、図２７に示す、特許文献１の他のステージ構成のように、回路を追加することによって、ステージ出力のノイズの蓄積や伝搬を防ぐものが考えられている。
　図２７では、トランジスタＱ４５・Ｑ４６を設け、ゲートパルス出力期間外でクロックが立ち上がる度に出力端子ＯＵＴおよびゲートバスラインを第１電圧端子ＶＯＦＦに接続してＬｏｗレベルに保つようにしている。この場合に、トランジスタＱ４５を機能させるために、トランジスタＱ３１～Ｑ３４からなる制御回路が設けられている。また、第１電圧端子ＶＯＦＦへの接続期間を長くするために、単位ステージ４００に第１クロック端子ＣＫ１および第２クロック端子ＣＫ２の２つを設けて、それぞれに互いに逆相となるクロックが入力されるようにして、トランジスタＱ４５とトランジスタＱ４６とが交互にＯＮ状態となるようにしている。
　しかし、図２７のような構成では、上述のような追加回路が必要であるので、回路の素子数や面積の増大をもたらし、好ましくない。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタおよび表示装置を実現することにある。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
を備えている、連続ステージ群を備えており、
　上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
　上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
　一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
を備えている、連続ステージ群を備えており、
　上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
　また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
　また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
　また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第２の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
　一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
　上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
　一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
　一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
　また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
　また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
　また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子および第６のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、以上のように、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
を備えている、連続ステージ群を備えており、
　上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えている。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。
本発明の実施形態を示すものであり、第１の実施例のシフトレジスタが備えるステージの構成を示す回路図である。 第１の実施例のシフトレジスタの構成を示すブロック図である。 第１の実施例のシフトレジスタの動作を示す波形図である。 本発明の実施形態を示すものであり、第２の実施例のシフトレジスタが備えるステージの構成を示す回路図である。 第２の実施例のシフトレジスタの構成を示すブロック図である。 第２の実施例のシフトレジスタの動作を示す波形図である。 ステージの出力波形を示す波形図であって、（ａ）は第５のスイッチング素子が設けられていない場合のステージの出力波形を示す波形図、（ｂ）は第５のスイッチング素子が設けられている場合のステージの出力波形を示す波形図である。 本発明の実施形態を示すものであり、第３の実施例のシフトレジスタが備えるステージの構成を示す回路図である。 第３の実施例のシフトレジスタの構成を示すブロック図である。 第３の実施例のシフトレジスタの動作を示す波形図である。 本発明の実施形態を示すものであり、第４の実施例のシフトレジスタが備えるステージの構成を示す回路図である。 第３の実施例のシフトレジスタの構成を示すブロック図である。 第３の実施例のシフトレジスタの動作を示す波形図である。 本発明の実施形態を示すものであり、ステージの出力波形を示す波形図であって、（ａ）は第７のスイッチング素子が設けられていない場合のステージの出力波形を示す波形図、（ｂ）は第７のスイッチング素子が設けられている場合のステージの出力波形を示す波形図である。 本発明の実施形態を示すものであり、シフトレジスタが備えるステージの第１の基本構成を示す回路図である。 第１の基本構成のステージを備えるシフトレジスタの構成を示すブロック図である。 第１の基本構成のステージを備えるシフトレジスタの動作を示す波形図である。 本発明の実施形態を示すものであり、シフトレジスタが備えるステージの第２の基本構成を示す回路図である。 第２の基本構成のステージを備えるシフトレジスタの構成を示すブロック図である。 第２の基本構成のステージを備えるシフトレジスタの動作を示す波形図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 本発明の実施形態を示すものであり、容量の形態を示す回路図であって、（ａ）は容量の第１の形態を示す回路図、（ｂ）は容量の第２の形態を示す回路図である。 従来技術を示すものであり、シフトレジスタの構成を示すブロック図である。 従来技術を示すものであり、シフトレジスタが備えるステージの第１の構成例を示す回路図である。 従来のシフトレジスタが備える課題を説明する第１の波形図である。 従来のシフトレジスタが備える課題を説明する第２の波形図である。 従来技術を示すものであり、シフトレジスタが備えるステージの第２の構成例を示す回路図である。
　本発明の実施形態について図１～図２２を用いて説明すれば、以下の通りである。
　図２１に、本実施形態に係る表示装置である液晶表示装置１１の構成を示す。
　液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
　表示パネル１２は、ガラス基板上にアモルファスシリコンを用いて表示領域１２ａ、複数のゲートバスライン（走査信号線）ＧＬ…、複数のソースバスライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作りこまれたアクティブマトリクス型の表示パネルである。多結晶シリコン、ＣＧシリコン、微結晶シリコンなどをもちいて表示パネル１２を作製することもできる。表示領域１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートバスラインＧＬに接続されており、ＴＦＴ２１のソースはソースバスラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　複数のゲートバスラインＧＬ…はゲートバスラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースバスラインＳＬ…はソースバスラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートバスラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。さらに他のゲ－トドライバが、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の他方側に隣接する領域に設けられて、上記ゲートドライバ１５と互いに異なるゲートバスラインＧＬを走査するようになっていてもよい。また、表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられたゲートドライバと他方側に隣接する領域に設けられたゲートドライバとが、互いに同じゲートバスラインＧＬを走査するようになっていてもよい。これらのゲートドライバは、表示パネル１２に表示領域１２ａとモノリシックに作りこまれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５に含まれ得る。
　フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースバスラインＳＬ…のそれぞれにデータ信号を供給する。ソースドライバ１６は、表示パネル１２に表示領域１２ａとモノリシックに作りこまれていてもよい。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５へ供給される。
　次に、ゲートドライバ１５が備えるシフトレジスタの構成について、以下に実施例を挙げて説明する。
　シフトレジスタの第１の実施例について図１～図３、図７、および、図１５～図１７を用いて説明する。
　まず、本実施例のシフトレジスタについて説明する前に、その第１の基本構成となるシフトレジスタについて説明する。
　図１６に、上記第１の基本構成のシフトレジスタ２１の構成を示す。
　シフトレジスタ２１は、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成である。本実施例および以降の実施例では、このステージＸｉが縦続接続されてなる１つの回路を縦続接続回路と呼ぶ。各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴを備えている。
　奇数番目の各ステージＸｉ（ｉ＝１、３、５、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ－１の端子ＯＵＴからの出力信号ＯＵＴｉ－１、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ１、端子Ｓ３には次段のステージＸの端子ＯＵＴからの出力信号ＯＵＴｉ＋１、端子Ｓ４にはクロック信号（第１の導通遮断制御信号、第２のクロック信号）ＣＬＫ２が、それぞれ入力され、端子（第１の出力端子）ＯＵＴからは自身のステージＸｉの出力信号ＯＵＴｉが出力される。但し、ステージＸ１の端子Ｓ１には出力信号ＯＵＴｉ－１の代わりにゲートスタートパルスＳＰが入力される。
　また、ｉについての最終ステージＸｎの端子Ｓ３には、当該縦続接続回路における、自段のステージＸｉの出力信号ＯＵＴｉ－１よりも１パルス分だけ位相の遅れた他のステージからの出力パルス信号が入力され、例えば、当該最終ステージＸｎの次段にステージＸｉと同等の構成であってゲートバスラインＧＬへは出力を行わないようなダミーステージの一出力端子から出力される出力パルス信号などがある。このダミーステージの出力パルスはゲートエンドパルスＥＰと呼ばれる。ゲートエンドパルスＥＰは、出力信号ＯＵＴｉのパルスと波形が同じで位相のみが異なっている。この意味で、各ステージＸｉの端子Ｓ３には、自段のステージＸｉの出力信号ＯＵＴｉよりも位相の遅れた（ここでは１パルス分だけ位相の遅れた）出力パルス信号が縦続接続回路の所定の他のステージの一出力端子から入力されればよい。また、初段のステージＸ１についても前段に同等の構成のダミーステージを備え、当該ダミーステージにゲートスタートパルスが入力されて、当該ダミーステージの出力パルス信号がステージＸ１の入力となってもよい。これらダミーステージは、初段のステージＸ１や最終ステージＸｎをその他のステージＸｉと同じ条件で動作させるために設けられる。なお、これらのことは他の実施例でも同様である。
　偶数番目の各ステージＸｉ（ｉ＝２、４、６、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ－１の端子ＯＵＴからの出力信号ＯＵＴｉ－１、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ２、端子Ｓ３には次段のステージＸｉ＋１の端子ＯＵＴからの出力信号ＯＵＴｉ＋１、端子Ｓ４にはクロック信号ＣＬＫ１が、それぞれ入力され、端子ＯＵＴからは自段のステージＸｉの出力信号ＯＵＴｉが出力される。
　なお、第２の直流電圧は第１の直流電圧よりも低い。
　次に、図１５に、上記基本構成のシフトレジスタが備える各ステージＸｉの構成を示す。
　ステージＸｉは、トランジスタＭ１・Ｍ２・Ｍ３・Ｍ４・Ｍ５・Ｍ６および容量Ｃ１を備えている。トランジスタＭ１～Ｍ６はここでは全てＮチャネル型のＴＦＴであるが、Ｐチャネル型のＴＦＴを用いることも可能であり、後述するトランジスタＭ１０を含めて全実施例における全てのトランジスタについて同様のことが当てはまる。なお、以下に述べる各スイッチング素子のゲートは、当該スイッチング素子における導通遮断の制御端子である。
　トランジスタ（入力ゲート、第８のスイッチング素子）Ｍ１のゲートは端子Ｓ１に、ドレインは端子Ｖ１に、ソースはトランジスタＭ５のゲートに接続されたノードＮ１に、それぞれ接続されている。容量（第１の容量）Ｃ１の一端はノードＮ１に接続されている。
　トランジスタ（第１のスイッチング素子）Ｍ２のゲートは端子Ｓ２に、ドレインは端子Ｖ１に、ソースは容量Ｃ１のノードＮ１側とは反対側の端子である他端に、それぞれ接続されている。容量Ｃ１の当該他端はノードＮ２に接続されている。
　トランジスタ（第２のスイッチング素子）Ｍ３のゲートは端子Ｓ１に、ドレインはノードＮ２に、ソースは端子Ｖ２に、それぞれ接続されている。
　トランジスタ（第３のスイッチング素子）Ｍ４のゲートは端子Ｓ３に、ドレインはノードＮ１に、ソースは端子Ｖ２に、それぞれ接続されている。
　トランジスタ（第１の出力トランジスタ）Ｍ５のドレインは端子Ｖ１に、ソースは端子ＯＵＴに、それぞれ接続されている。すなわち、トランジスタＭ５のドレインには電源電圧ＶＤＤという直流電圧が印加され、トランジスタＭ５のソースは、ステージＸｉの一出力端子である第１の出力端子として機能する。
　トランジスタ（第４のスイッチング素子）Ｍ６のゲートは端子Ｓ４に、ドレインは端子ＯＵＴに、ソースは端子Ｖ２に、それぞれ接続されている。
　次に、図１７を用いて、シフトレジスタ２１の動作について説明する。
　クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とはアクティブな期間が互いに重ならない。ここでは、一例としてクロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは互いに逆相の関係にある。また、ここではクロック信号ＣＬＫ１・ＣＬＫ２のＨｉｇｈレベルはＶＤＤ、ＬｏｗレベルはＶＳＳとするが、クロック信号ＣＬＫ１・ＣＬＫ２のＨｉｇｈレベルはＶＤＤ以上であり、ＬｏｗレベルはＶＳＳ以下であればよい。また、クロック信号ＣＬＫ１・ＣＬＫ２およびゲートスタートパルスＳＰ（図示せず）のパルス幅は１水平期間（１Ｈ）に対応した値である。ゲートスタートパルスＳＰは、例えばクロック信号ＣＬＫ１のアクティブなクロックパルスとクロック信号ＣＬＫ１の２分の１周期だけ位相がずれた１垂直周期のパルス、あるいは、例えばクロック信号ＣＬＫ２のアクティブなクロックパルスとクロック信号ＣＬＫ２の２分の１周期だけ位相がずれた１垂直周期のパルスである。ここでは端子Ｓ２に入力されるクロック信号を第１のクロック信号としており、奇数番目のステージＸｉについてはクロック信号ＣＬＫ１が、偶数番目のステージＸｉについてはクロック信号ＣＬＫ２が、それぞれ第１のクロック信号に相当する。そして、自段のステージＸｉに入力されるシフトパルスと第１のクロック信号とは、アクティブなクロックパルスの期間（ここではＨｉｇｈレベル期間）が互いに重ならない。
　まず、ステージＸ１の端子Ｓ１にシフトパルスとしてゲートスタートパルスＳＰが入力されると、トランジスタＭ１・Ｍ３がＯＮ状態となってステージＸ１の動作が開始され、各ステージＸｉが端子ＯＵＴから出力信号ＯＵＴｉを順次出力する。なお、以下では、ステージＸｉにおいて、ノードＮ１をノードＮ１（ｉ）、ノードＮ２をノードＮ２（ｉ）、出力信号ＯＵＴｉをＯＵＴ（ｉ）と称している。
　例えばｉ＝Ｎ－２のステージＸ（Ｎ－２）から図１７に示すように出力信号ＯＵＴ（Ｎ－２）が出力されたとする。これにより、次段のステージＸ（Ｎ－１）においては、ノードＮ１（Ｎ－１）に端子Ｖ１からトランジスタＭ１を介して電圧が印加されるとともに、ノードＮ２（Ｎ－１）に端子Ｖ２からトランジスタＭ３を介して電源電圧ＶＳＳが印加される。ノードＮ１（Ｎ－１）の電位が（電源電圧ＶＤＤ）－（トランジスタＭ１の閾値電圧Ｖｔｈ）になるまで容量Ｃ１が充電されると、トランジスタＭ１がＯＦＦ状態になる。この結果、容量Ｃ１の両端には（電源電圧ＶＤＤ）－（トランジスタＭ１の閾値電圧Ｖｔｈ）－（電源電圧ＶＳＳ）の電位差が発生してノードＮ１（Ｎ－１）の電位が上昇し、この状態が保持される。但し、電源電圧ＶＤＤの大きさは、このときのノードＮ１（Ｎ－１）の電位によって決まる次段のステージＸ（Ｎ）の端子Ｓ１に入力される電圧（端子ＯＵＴの電圧）が、次段のステージＸ（Ｎ）のトランジスタＭ１の閾値電圧Ｖｔｈ以下となるように設定されている。このように、トランジスタＭ１は、自段のステージＸｉへのシフトパルスが入力されて、当該シフトパルスのパルス期間にノードＮ１へ印加する電圧を通過させる入力ゲートとして機能する。上記シフトパルスは、ステージＸ１についてはゲートスタートパルスＳＰであり、その他のステージＸｉについては前段のステージＸｉ－１の出力信号ＯＵＴｉ－１に含まれるゲートパルスである。
　次いで、出力信号ＯＵＴ（Ｎ－２）のパルスが立ち下がることによりトランジスタＭ３がＯＦＦ状態となる。
　次いで、端子Ｓ２から入力される第１のクロック信号としてのクロック信号ＣＬＫ１がＨｉｇｈレベルに立ち上がることによりトランジスタＭ２がＯＮ状態となり、端子Ｖ１からの電圧印加によってノードＮ２（Ｎ－１）の電位が（電源電圧ＶＤＤ）－（閾値電圧Ｖｔｈ）となる。これにより、容量Ｃ１を介してノードＮ１（Ｎ－１）の電位が突き上げられ、トランジスタＭ５がＯＮ状態となる。このとき、容量Ｃ１の両端にはＶＤＤ－Ｖｔｈ－ＶＳＳの電位差が維持されているので、ノードＮ１（Ｎ－１）の電位Ｖ（Ｎ１）は、
　Ｖ（Ｎ１）＝（ＶＤＤ－Ｖｔｈ－ＶＳＳ）＋（ＶＤＤ－Ｖｔｈ）
　　　　　　＝２×ＶＤＤ－（ＶＳＳ＋２×Ｖｔｈ）
となる。
　これにより、トランジスタＭ５のゲートはＶＤＤに対して十分に高い電位Ｖ（Ｎ１）になり、トランジスタＭ５が十分に小さなチャネル抵抗を有するようにＯＮ状態になるため、端子Ｖ１から電源電圧ＶＤＤが出力信号ＯＵＴ（Ｎ－１）としてトランジスタＭ５を介して端子ＯＵＴに出力される。端子ＯＵＴからの出力信号ＯＵＴ（Ｎ－１）は、振幅がＶＤＤ－ＶＳＳのゲートパルスとなる。
　そして、当該ゲートパルスは次段のステージＸ（Ｎ）の端子Ｓ１に入力され、ステージＸ（Ｎ）の容量Ｃ１を充電する。そして、ノードＮ１（Ｎ）の電位は、端子Ｓ２に第１のクロック信号であるクロック信号ＣＬＫ２のＨｉｇｈレベルが入力されることにより突き上げられ、トランジスタＭ５がＯＮ状態となる。これにより、電源電圧ＶＤＤがトランジスタＭ５を介して端子ＯＵＴから出力信号ＯＵＴ（Ｎ）として出力され、ゲートパルスとなる。出力信号ＯＵＴ（Ｎ）のゲートパルスはステージＸ（Ｎ－１）の端子Ｓ３に入力され、トランジスタＭ４がＯＮ状態となってノードＮ１（Ｎ－１）の電位が電源電圧ＶＳＳに低下する。これにより出力信号ＯＵＴ（Ｎ－１）としてのゲートパルスが立ち下がり、ステージＸ（Ｎ－１）はリセットされる。
　こうして、各ゲートバスラインＧＬに、順次出力信号ＯＵＴｉのゲートパルスが出力されていく。
　また、各ステージＸｉにおいては、端子Ｓ４に入力されるクロック信号がＨｉｇｈレベルになる度に、トランジスタＭ６がＯＮ状態となって出力端子ＯＵＴがＬｏｗレベルにリセットされる。
　以上のように、シフトレジスタ２１によれば、ゲートパルスを出力するトランジスタＭ５のドレイン（ゲート駆動出力側とは反対側の一端）に電源電圧ＶＤＤという第１の直流電圧が印加されるとともに、トランジスタＭ２・Ｍ３および容量Ｃ１を用いたスイッチトキャパシタ動作を行うことによって、トランジスタＭ５のドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する液晶絵素電極からの電荷漏れを防ぐことができる。
　また、トランジスタＭ５のドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、トランジスタＭ５のドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができる。
　トランジスタＭ５のドレインに直流電圧が印加されることによって、トランジスタＭ５のゲート・ドレイン間に負のバイアスがかかる時間が長くなり、閾値電圧の上昇を低減することができる。ゲートバスラインをクロック信号で駆動しないことによって、クロック信号の振幅を、ＬｏｗレベルをＶＳＳ以下、ＨｉｇｈレベルをＶＤＤ以上として任意の値に設定することができる。当該ＨｉｇｈレベルをＶＤＤよりも高い値にする場合には、当該Ｈｉｇｈレベルがゲートに入力されるトランジスタのＯＮ電流が増加し、動作速度の向上が可能となる。当該ＬｏｗレベルをＶＳＳよりも低い値にする場合には、当該Ｌｏｗレベルがゲートに入力されるトランジスタのＯＦＦ電流が低下し、リーク電流によるレベルシフタの誤動作の発生を防ぐことが可能となる。
　また当該ＬｏｗレベルをＶＳＳよりも低い値にする場合に、ゲート電位をソース電位およびドレイン電位よりも低くすることができるので、ゲートに印加される直流電圧成分が原因で発生する閾値電圧Ｖｔｈの経時変化を小さく抑えることができ、シフトレジスタの性能劣化の抑止が可能である。
　特許文献１の回路構成では図２４および図２７の出力トランジスタＱ２のドレインにクロック信号が入力されるので、クロックフィードスルーによりクロック毎に出力の揺れが発生する。従って、この出力の揺れを抑えるためにトランジスタＱ３の制御信号をクロック信号とする必要がある。
　これに対して、シフトレジスタ２１では、トランジスタＭ５のドレインに直流電圧が入力されるので、クロック毎に端子ＯＵＴに発生するノイズは無い。従って、トランジスタＭ６のゲートに後段のステージからの出力パルスを制御パルスとして１回だけ入力し、次フレームのゲートドライバ出力時まで端子ＯＵＴにＬｏｗを保持させる動作が可能となる。
　このように、トランジスタＭ６のゲートに後段のステージの出力を入力することにより、ゲートにクロック信号が入力されることによるクロックフィードスルーや閾値電圧のシフト現象が発生する虞がなく、これによって、次に端子ＯＵＴからステージの出力を行うまでの期間に、端子ＯＵＴの電位の揺れを良好に防ぐことができる。
　また、図１５のステージＸｉが複数連続して縦続接続された部分を連続ステージ群と呼ぶとすると、図１６の例は縦続接続回路が連続ステージ群そのものであった。しかし、本発明ではこれに限ることなく、縦続接続回路が、連続ステージ群と前述のダミーステージとからなるもののように、部分的に連続ステージ群を含むようになっていてもよい。なお、ダミーステージがステージＸｉについて各請求項で記載された構成と同じ構成であるならば、当該ダミーステージがステージＸｉに縦続接続されたものを連続ステージ群と見なすことが可能である。また、複数の連続ステージ群が、ステージＸｉとは異なる１つ以上の他のステージを互いの間に挟んで１つの縦続接続回路の中に備えられていてもよい。例えば、これらの連続ステージ群のそれぞれが、対応する１単位をなす複数のゲートバスラインＧＬ…を駆動するような場合に好適に使用可能である。以上のことは他の実施例でも同様である。
　また、各実施例ではゲートドライバが１つだけ備えられた例を説明しているが、１つのゲートドライバが複数のＩＣチップからなる場合があることや、表示領域１２ａを挟んで複数のゲートドライバが備えられることがあることからも明白なように、前記縦続接続回路は表示パネル上に１つ以上存在し得るものである。
　なお、シフトレジスタ２１において、第３のスイッチング素子（ここではトランジスタＭ４の導通遮断の制御端子には、自段のステージＸｉが端子ＯＵＴから出力するシフトパルス（ここでは出力信号ＯＵＴｉ）よりも位相の遅れたパルス信号が入力されればよい。ここでは、最終段以外のステージＸｉについては次段のステージＸｉ＋１の出力信号ＯＵＴｉが入力されるようにしている。最終段のステージＸｉには、上記ダミーステージからの出力信号が入力されるようにするなど、縦続接続回路上のあるステージからの供給などで実現可能である。
　また、シフトレジスタ２１において、第４のスイッチング素子（ここではトランジスタＭ６）の導通遮断の制御端子には、連続ステージ群の最終段以外のステージＸｉについては次段のステージＸｉ＋１が端子ＯＵＴから出力するシフトパルス（ここでは出力信号ＯＵＴｉ）が入力されるとともに、連続ステージ群の最終段のステージＸｉについては上記最終段のステージＸｉが端子ＯＵＴｉから出力するシフトパルスよりも位相の遅れたパルス信号が入力されればよい。最終段のステージＸｉには、上記ダミーステージからの出力信号が入力されるようにするなど、縦続接続回路上のあるステージからの供給などで実現可能である。
　また、トランジスタＭ１のゲートに第１の直流電圧とは異なる第３の直流電圧を印加してもよい。これにより、ノードＮ１の充電電位が電源電圧ＶＤＤによって制約を受けずに済む。
　ところで、図１５の構成の各ステージＸｉは、各トランジスタに最も電流が流れやすくリーク電流が大きい条件下、すなわち一般的には高温状態や製造初期状態で、前段のステージあるいは後段のステージの動作の干渉を受けやすい。ステージＸｉが干渉を受けると、その信号干渉により回路が誤動作を起こしたり、発振したりするなどの現象が発生しやすくなる。トランジスタがＴＦＴである場合には、特に、大きなＯＮ抵抗を補償すべく素子寸法が非常に大きくならざるを得ないことによってリーク電流が大きいために、上記現象が顕著である。
　この理由は、トランジスタに電流が流れにくい条件下での、すなわち一般的には低温エージング後の状態での動作マージンの拡大を図って回路設計を行うと、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や製造初期状態では、前段や後段からの信号干渉が大きくなるからである。
　具体的には、以下の原因が挙げられる。
　例えば図１７において、ステージＸ（Ｎ－１）の端子Ｓ１へのセット信号入力時には前段のステージＸ（Ｎ－２）から出力信号ＯＵＴ（Ｎ－２）が入力されてノードＮ１（Ｎ－１）が充電されるが、このときに、ノードＮ１（Ｎ－１）と端子ＯＵＴ（Ｎ－１）との間の寄生容量（トランジスタＭ５のソース寄生容量など）を介して端子ＯＵＴ（Ｎ－１）の電位が突き上げられる。このことを図１７では干渉Ｉ１で示している。この端子ＯＵＴ（Ｎ－１）の突き上げにより、次段のステージＸ（Ｎ）の端子Ｓ１に、トランジスタＭ１の閾値電圧を越えるような入力がなされると、トランジスタＭ１がＯＮ状態となって本来とは異なるタイミングでノードＮ１（Ｎ）が充電される（干渉Ｉ２）。ノードＮ１（Ｎ）の電圧は出力信号ＯＵＴ（Ｎ）に伝搬し（干渉Ｉ３）、さらに次段以降へと伝搬されていき（干渉Ｎ４、・・・）、回路の誤動作や発振が発生する原因となる。
　そこで、本実施例では、第１の基本構成に基づき、前述したようなスイッチトキャパシタ動作による出力電圧の揺れと液晶絵素電極からの電荷漏れとの防止を確保しながら、リーク電流の大きい状態での回路の誤動作や発振を防止することのできるシフトレジスタについて説明する。またこの改善は、ＴＦＴの特性のばらつきが大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になることに応えることのできるものである。
　図２に、本実施例のシフトレジスタ１の構成を示す。
　シフトレジスタ１は、図１６のシフトレジスタ２１と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴを備えている。シフトレジスタ１のステージＸｉ間の接続関係についてはシフトレジスタ２１と同じであるので説明を省略する。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子ＯＵＴに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。
　次に、図１に、シフトレジスタ１の各ステージＸｉの構成を示す。
　シフトレジスタ１のステージＸｉは、シフトレジスタ２１のステージＸｉに対して、トランジスタＭ１０を追加するとともに、端子Ｓ４にクロック信号を入力する代わりに端子Ｓ４を次段のステージＸｉの出力端子である端子ＯＵＴに接続した構成である。
　トランジスタ（第５のスイッチング素子）Ｍ１０のゲートは端子Ｓ１に、ドレインは端子Ｓ４、従ってトランジスタＭ６のゲートに、ソースは端子Ｖ２に、それぞれ接続されている。
　トランジスタＭ１０が設けられていることにより、端子Ｓ１に前段のステージＸｉ－１からアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、トランジスタＭ１０がＯＮ状態となって次段のステージＸｉ＋１の端子ＯＵＴが端子Ｖ２に接続される。従って、各ステージＸｉの端子ＯＵＴからのアクティブレベルの非出力時に端子ＯＵＴを確実にＬｏｗレベル（電源電圧ＶＳＳ）に保持することができる。
　図３を用いて、図１のステージＸｉの動作を詳細に説明する。
　図１７で説明した動作と異なるところは、端子Ｓ４にクロック信号が入力されずに端子Ｓ４が次段のステージＸｉ＋１の端子ＯＵＴに接続されているので、次段の出力信号ＯＵＴｉ＋１がアクティブレベルになったときのみトランジスタＭ６がＯＮ状態になることである。従って、例えばステージＸ（Ｎ－２）からアクティブな出力信号ＯＵＴ（Ｎ－２）が出力されたときに、ステージＸ（Ｎ－１）においてリークの大きなトランジスタＭ５の寄生容量を介して出力信号ＯＵＴ（Ｎ－１）に対する干渉Ｉ１が発生したとしても、当該干渉Ｉ１がステージＸ（Ｎ）のノードＮ１（Ｎ）への充電を引き起こす干渉Ｉ２をもたらした後は、出力信号ＯＵＴ（Ｎ）がＬｏｗレベルに固定されていることにより、それ以上干渉は伝搬しない。
　このように、シフトレジスタ１のステージＸｉの出力信号ＯＵＴｉは、２段前のステージＸｉ－２の出力信号ＯＵＴ（Ｎ－２）、あるいは、出力信号ＯＵＴ（Ｎ－２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図７の（ａ）は、トランジスタＭ１０を備えていない構成のシフトレジスタに、干渉によって出力信号ＯＵＴｉに大きなノイズｎ１が発生している様子を示す。これに対して、トランジスタＭ１０を備えることにより、図７の（ｂ）に示すように、ノイズｎ１を小さなノイズｎ２にまで抑制することができる。
　以上のように、シフトレジスタ１は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。
　また、前段のステージＸｉ－１の端子ＯＵＴと後段のステージＸｉ＋１の端子ＯＵＴとに接続されるトランジスタＭ１０をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。
　シフトレジスタの第２の実施例について図４～図７、および、図１８～図２０を用いて説明する。
　次に、本実施例のシフトレジスタの第２の基本構成となるシフトレジスタについて説明する。
　図１８に、第２の基本構成のシフトレジスタに備えられるステージＸｉの構成を示す。
　図１８のステージＸｉは、図１５のステージＸｉにトランジスタ（第２の出力トランジスタ）Ｍ７およびトランジスタ（第６のスイッチング素子）Ｍ８を追加した構成である。
　トランジスタＭ７のゲートはノードＮ１に、ドレインは端子Ｓ２に、ソースは端子（第２の出力端子）Ｚに、それぞれ接続されている。すなわち、トランジスタＭ７のドレインには第１のクロック信号が入力され、トランジスタＭ７のソースは、第１の出力端子とは異なる、ステージＸｉの一出力端子である第２の出力端子として機能する。トランジスタＭ８のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｚに、ソースは端子Ｖ２に、それぞれ接続されている。
　端子Ｚは自段のステージＸｉから出力されるシフトパルスが入力される他のステージＸｉの端子Ｓ１に接続されており、トランジスタＭ７はシフトパルスを出力する。トランジスタＭ８は端子ＺをＬｏｗレベルにリセットする。
　このように、シフトレジスタ２２では、ゲートパルスを出力する段と、他のステージＸｉのセット信号（シフトパルス）やリセット信号といったセット・リセットの制御信号を出力する段とが互いに分離されている。なお、さらに同様に分離した段を任意数備えていてもよい。
　また、上記制御信号についても、他のステージのセット信号（シフトパルス）を出力する段と、他のステージのリセット信号を出力する段とをさらに分離すれば、セット信号の出力とリセット信号の出力との間の干渉も避けることができ、より安定に動作させることができる。この場合には、例えば図１８の構成に、トランジスタＭ７と同様の第３の出力トランジスタと、トランジスタＭ８と同様の第９のスイッチング素子とを追加する。第３の出力トランジスタのソースを、第１の出力端子および第２の出力端子とは異なる、ステージＸｉの一出力端子である第３の出力端子とし、例えば第２の出力端子（端子Ｚ）からセット信号（シフトパルス）を出力するとともに、第３の出力端子からリセット信号を出力する。
　このように、前段側や後段側のステージＸｉのセット・リセットを行う制御信号を出力するトランジスタＭ７のドレインが端子Ｓ２に接続されていることにより、ノードＮ１の電位Ｖ（Ｎ１）が容量結合によって突き上げられ、端子Ｚの電位が上昇することを防ぐことができる。
　次に、図１９に、上記第２の基本構成のシフトレジスタ２２の構成を示す。
　シフトレジスタ２２は、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成である。
　奇数番目の各ステージＸｉ（ｉ＝１、３、５、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ－１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ１、端子Ｓ３・Ｓ４には次段のステージＸｉ＋１の端子Ｚからの出力信号が、それぞれ入力され、端子ＯＵＴからは自身のステージＸｉの出力信号ＯＵＴｉが出力される。但し、ステージＸ１の端子Ｓ１には出力信号ＯＵＴｉ－１の代わりにゲートスタートパルスＳＰが入力される。
　偶数番目の各ステージＸｉ（ｉ＝２、４、６、…）において、端子Ｖ１にはゲート駆動電圧のＨｉｇｈレベル（すなわちゲートパルスのレベル）の電源電圧（第１の直流電圧）ＶＤＤ、端子Ｖ２にはゲート駆動電圧のＬｏｗレベルの電源電圧（第２の直流電圧）ＶＳＳ、端子Ｓ１には前段のステージＸｉ－１の端子Ｚからの出力信号、端子Ｓ２にはクロック信号（第１のクロック信号）ＣＬＫ２、端子Ｓ３・Ｓ４には次段のステージＸｉ＋１の端子Ｚからの出力信号が、それぞれ入力され、端子ＯＵＴからは自段のステージＸｉの出力信号ＯＵＴｉが出力される。
　なお、第２の直流電圧は第１の直流電圧よりも低い。
　次に、図２０に、シフトレジスタ２２の動作波形を示す。
　クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは、１Ｈのパルス幅を有しており、互いに逆相の関係にある。ゲートスタートパルスＳＰは、クロック信号ＣＬＫ２の１つのクロックパルスに相当している。
　この場合に、シフトパルスが端子Ｓ１に入力されてノードＮ１の電位ＶＤＤ－ＶｔｈによりトランジスタＭ５がＯＮ状態となるようにしておけば、端子ＯＵＴから出力されるゲートパルスは出力信号ＯＵＴ（Ｎ－１）．ＯＵＴ（Ｎ）・…の波形に示すようにステップ状に電位が上昇しながら２クロックパルス分の期間だけ出力される。一方、端子Ｚから出力されるシフトパルスは、出力信号Ｚ（Ｎ－１）・Ｚ（Ｎ）・…の波形に示すように、自段のステージＸｉのゲートパルスの後半の期間に相当する、クロック信号ＣＬＫ１・ＣＬＫ２の１クロックパルス分の期間しか出力されない。従って、ゲートパルスの前半期間で絵素のプリチャージを行い、後半期間でデータ信号の本書き込みを行うとともに次段のステージＸｉ＋１にシフトパルスを伝達することができる。
　シフトレジスタ２２によれば、図１６のシフトレジスタ２１と比較して、プリチャージを行う同等の出力信号を得るために必要な入力信号であるクロック信号の数を削減することができる。
　以上のように、シフトレジスタ２２によれば、ノードＮ１の電位Ｖ（Ｎ１）が容量結合によって突き上げられ、端子Ｚの出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができる。また、必要とするシフトレジスタへの外部入力信号の数を削減することができる。
　ところで、シフトレジスタ２２の各ステージＸｉにも、図１５の構成の各ステージＸｉと同様の問題が生じる。
　例えば図２０において、ノードＮ１（Ｎ－１）の充電が、端子Ｚ（Ｎ－１）の電位に干渉し（干渉Ｉ１）、これが次段のステージＸ（Ｎ）のノードＮ１（Ｎ）を本来とは異なるタイミングでの充電を引き起こす（干渉Ｉ２）。干渉Ｉ２は同様にして後段へと伝搬していく（干渉Ｉ３）。
　そこで、本実施例では、第２の基本構成に基づき、前述したようなスイッチトキャパシタ動作による出力電圧の揺れと液晶絵素電極からの電荷漏れとの防止を確保しながら、リーク電流の大きい状態での回路の誤動作や発振を防止することのできるシフトレジスタについて説明する。
　図５に、本実施例のシフトレジスタ２の構成を示す。
　シフトレジスタ２は、図１９のシフトレジスタ２２と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴ・Ｚを備えている。シフトレジスタ２のステージＸｉ間の接続関係についてはシフトレジスタ２２と同じであるので説明を省略する。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子Ｚに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。
　次に、図４に、シフトレジスタ２の各ステージＸｉの構成を示す。
　シフトレジスタ２のステージＸｉは、シフトレジスタ２２のステージＸｉに対して、トランジスタＭ１０を追加した構成である。
　トランジスタ（第５のスイッチング素子）Ｍ１０のゲートは端子Ｓ１に、ドレインは端子Ｓ４に、ソースは端子Ｖ２に、それぞれ接続されている。
　トランジスタＭ１０が設けられていることにより、端子Ｓ１に前段のステージＸｉ－１からアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、トランジスタＭ１０がＯＮ状態となって次段のステージＸｉ＋１の端子Ｚが端子Ｖ２に接続される。従って、各ステージＸｉの端子Ｚからのアクティブレベルの非出力時に端子Ｚを確実にＬｏｗレベル（電源電圧ＶＳＳ）に保持することができる。
　図６を用いて、図４のステージＸｉの動作を詳細に説明する。
　ステージＸ（Ｎ－２）からアクティブな出力信号Ｚ（Ｎ－２）が出力されたときに、ステージＸ（Ｎ－１）においてリークの大きなトランジスタＭ５の寄生容量を介して出力信号Ｚ（Ｎ－１）に対する干渉Ｉ１が発生したとしても、当該干渉Ｉ１がステージＸ（Ｎ）のノードＮ１（Ｎ）への充電を引き起こす干渉Ｉ２をもたらした後は、出力信号Ｚ（Ｎ）がＬｏｗレベルに固定されていることにより、それ以上干渉は伝搬しない。
　このように、シフトレジスタ１のステージＸｉの出力信号Ｚｉは、２段前のステージＸｉ－２の出力信号Ｚ（Ｎ－２）、あるいは、出力信号Ｚ（Ｎ－２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図７の（ｂ）の効果が得られることは、実施例１と同様である。
　以上のように、シフトレジスタ２は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。
　また、前段のステージＸｉ－１の端子Ｚと後段のステージＸｉ＋１の端子Ｚとに接続されるトランジスタＭ１０をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。
　シフトレジスタの第３の実施例について図８～図１０、および図１４を用いて説明する。
　図９に、本実施例のシフトレジスタ３の構成を示す。
　シフトレジスタ３は、図１６のシフトレジスタ２１と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴを備えている。シフトレジスタ３のステージＸｉ間の接続関係についてはシフトレジスタ２１と同じであるので説明を省略する。
　次に、図８に、シフトレジスタ３の各ステージＸｉの構成を示す。
　シフトレジスタ３のステージＸｉは、シフトレジスタ２１のステージＸｉに対して、トランジスタＭ１１を追加するとともに、端子Ｓ４にクロック信号を入力する代わりに端子Ｓ４を次段のステージＸｉの出力端子である端子ＯＵＴに接続した構成である。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子ＯＵＴに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。
　トランジスタ（第７のスイッチング素子）Ｍ１１のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｓ１に、ソースは端子Ｖ２に、それぞれ接続されている。
　トランジスタＭ１１が設けられていることにより、次段のステージＸｉ＋１の出力信号ＯＵＴｉがアクティブレベルとなったときに、トランジスタＭ１１がＯＮ状態となって自段のステージＸｉの端子Ｓ１が端子Ｖ２に接続される、すなわち、前段のステージＸｉ－１の端子ＯＵＴが端子Ｖ２に接続される。従って、各ステージＸｉのノードＮ１のリセット後にトランジスタＭ１を介したリークでノードＮ１が不要に充電されることがなく、トランジスタＭ２がＯＮ状態となったときに容量Ｃ１の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。
　図１０を用いて、図８のステージＸｉの動作を詳細に説明する。
　図１７で説明した動作と異なるところは、端子Ｓ４にクロック信号が入力されずに端子Ｓ４が次段のステージＸｉ＋１の端子ＯＵＴに接続されているので、次段の出力信号ＯＵＴｉ＋１がアクティブレベルになったときのみトランジスタＭ６がＯＮ状態になることである。ステージＸ（Ｎ＋１）からアクティブな出力信号ＯＵＴ（Ｎ＋１）が出力された後に、ステージＸ（Ｎ＋２）の出力信号ＯＵＴ（Ｎ＋２）によってノードＮ１（Ｎ＋１）がリセットされると、リークに起因した出力信号ＯＵＴ（Ｎ）の不要成分（干渉Ｉ１）がステージＸ（Ｎ＋１）のノードＮ１（Ｎ＋１）をトランジスタＭ１のリークによって充電させる（干渉Ｉ２）。この干渉は次のクロックパルスで出力信号ＯＵＴ（Ｎ＋１）に干渉し（干渉Ｉ３）、順次、後段へと伝搬していこうとする。ところが、トランジスタＭ１１が設けられているので、出力信号ＯＵＴ（Ｎ）がＬｏｗレベルに固定され、ノードＮ１（Ｎ＋１）への不要な充電を阻止する。従って、それ以上干渉は伝搬しない。
　このように、シフトレジスタ１のステージＸｉの出力信号ＯＵＴｉは、２段後のステージＸｉ＋２の出力信号ＯＵＴ（Ｎ＋２）、あるいは、出力信号ＯＵＴ（Ｎ＋２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図１４の（ａ）は、トランジスタＭ１１を備えていない構成のシフトレジスタに、干渉によって出力信号ＯＵＴｉに大きなノイズｎ１が発生している様子を示す。これに対して、トランジスタＭ１１を備えることにより、図１４の（ｂ）に示すように、ノイズｎ１を小さなノイズｎ２にまで抑制することができる。
　以上のように、シフトレジスタ３は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。
　また、前段のステージＸｉ－１の端子ＯＵＴと後段のステージＸｉ＋１の端子ＯＵＴとに接続されるトランジスタＭ１１をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。
　シフトレジスタの第４の実施例について図１１～図１４を用いて説明する。
　図１２に、本実施例のシフトレジスタ４の構成を示す。
　シフトレジスタ４は、図１９のシフトレジスタ２２と同様に、複数のステージＸｉ（ｉは自然数）がゲートバスラインＧＬ…の本数分だけ縦続接続された構成であり、各ステージＸｉは、端子Ｖ１・Ｖ２・Ｓ１・Ｓ２・Ｓ３・Ｓ４・ＯＵＴ・Ｚを備えている。シフトレジスタ３のステージＸｉ間の接続関係についてはシフトレジスタ２２と同じであるので説明を省略する。なお、最終段のステージＸｉの端子Ｓ４は、当該最終段のステージＸｉの次段に設けられた前記ダミーステージの端子Ｚに接続するなどして最終段以外のステージＸｉと同等の構成および動作を実現することができる。
　次に、図１１に、シフトレジスタ３の各ステージＸｉの構成を示す。
　シフトレジスタ４のステージＸｉは、シフトレジスタ２２のステージＸｉに対して、トランジスタＭ１１を追加した構成である。
　トランジスタ（第７のスイッチング素子）Ｍ１１のゲートは端子Ｓ４、従ってトランジスタＭ６のゲートに、ドレインは端子Ｓ１に、ソースは端子Ｖ２に、それぞれ接続されている。
　トランジスタＭ１１が設けられていることにより、次段のステージＸｉ＋１の出力信号Ｚｉがアクティブレベルとなったときに、トランジスタＭ１１がＯＮ状態となって自段のステージＸｉの端子Ｓ１が端子Ｖ２に接続される、すなわち、前段のステージＸｉ－１の端子Ｚが端子Ｖ２に接続される。従って、各ステージＸｉのノードＮ１のリセット後にトランジスタＭ１を介したリークでノードＮ１が不要に充電されることがなく、トランジスタＭ２がＯＮ状態となったときに容量Ｃ１の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。
　図１３を用いて、図１１のステージＸｉの動作を詳細に説明する。
　ステージＸ（Ｎ＋１）からアクティブな出力信号Ｚ（Ｎ＋１）が出力された後に、ステージＸ（Ｎ＋２）の出力信号Ｚ（Ｎ＋２）によってノードＮ１（Ｎ＋１）がリセットされると、リークに起因した出力信号Ｚ（Ｎ）の不要成分（干渉Ｉ１）がステージＸ（Ｎ＋１）のノードＮ１（Ｎ＋１）をトランジスタＭ１のリークによって充電させる（干渉Ｉ２）。この干渉は次のクロックパルスで出力信号Ｚ（Ｎ＋１）に干渉し（干渉Ｉ３）、順次、後段へと伝搬していこうとする。ところが、トランジスタＭ１１が設けられているので、出力信号Ｚ（Ｎ）がＬｏｗレベルに固定され、ノードＮ１（Ｎ＋１）への不要な充電を阻止する。従って、それ以上干渉は伝搬しない。
　このように、シフトレジスタ１のステージＸｉの出力信号Ｚｉは、２段後のステージＸｉ＋２の出力信号Ｚ（Ｎ＋２）、あるいは、出力信号Ｚ（Ｎ＋２）と同等の信号によって、干渉の防止作用Ｐ１を受ける。図１４の（ｂ）の効果は、実施例３と同様である。
　以上のように、シフトレジスタ４は、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができる。
　また、前段のステージＸｉ－１の端子Ｚと後段のステージＸｉ＋１の端子Ｚとに接続されるトランジスタＭ１１をそれらの間のステージＸｉに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができる。
　以上、各実施例について説明した。
　なお、各実施例において、容量Ｃ１や容量Ｃ１０１としては、例えば、図２２の（ａ）に示すような、互いに対向する２つの導体板の間に絶縁体が挟まれてなる平行平板コンデンサや、図２２の（ｂ）に示すような、ＭＯＳトランジスタのドレインとソースとを短絡させたＭＯＳ容量などを用いることができる。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
を備えている、連続ステージ群を備えており、
　上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
　上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
　一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
を備えている、連続ステージ群を備えており、
　上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
　また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
　また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
　また、第５のスイッチング素子が設けられていることにより、自段のステージに前段のステージからアクティブレベルあるいはアクティブレベルに近い電圧が入力されたときに、第５のスイッチング素子がＯＮ状態となって次段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第２の出力端子からのアクティブレベルの非出力時に、第１の出力端子を確実にＬｏｗレベルに保持することができる。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第５のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
　一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第１の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第１の出力端子と後段のステージの第１の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
　ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
　上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
　一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
　一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
を備えている、連続ステージ群を備えていることを特徴としている。
　上記の発明によれば、第１の出力トランジスタのドレインに第１の直流電圧が印加されるとともに、第１のスイッチング素子、第２のスイッチング素子、および、第１の容量を用いたスイッチトキャパシタ動作を行うことによって、第１の出力トランジスタのドレイン寄生容量およびソース寄生容量を通してフィードスルー現象が生じることを回避することができる。これにより、第１の出力トランジスタのドレインにクロック信号が入力される場合に発生する出力電圧の揺れと、出力電圧の揺れに起因して発生する絵素電極からの電荷漏れを防ぐことができる。従って、ステージの第１の出力端子を頻繁にＬｏｗ電源に接続するための追加回路が不要となる。
　以上により、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできるシフトレジスタを実現することができるという効果を奏する。
　また、第１の容量の一端の電位が容量結合によって突き上げられ、第２の出力端子の出力が不要な期間に上昇してシフトレジスタが誤動作することを防ぐことができるという効果を奏する。また、必要とするシフトレジスタへの外部入力信号の数を削減することができるという効果を奏する。
　また、上記第２の出力トランジスタは、上記ステージ間で伝達されるシフトパルスの出力に用いられるため、シフトレジスタ外への出力に用いられる上記第１の出力トランジスタと比べ、大幅にサイズを小さくすることができる。従って、上記第２の出力トランジスタのドレイン寄生容量は上記第１の出力トランジスタのドレイン寄生容量およびソース寄生容量と上記第１の容量に比べて十分小さく、上記第２の出力トランジスタのドレインに上記第１のクロック信号が入力されても、上記第１の容量の一端の電位が容量結合によって突き上げられる影響を無視できるほど小さくすることができるという効果を奏する。
　また、上記第２の出力端子が駆動する負荷は、第１の出力端子が駆動する負荷に比べて十分に小さいため、シフトレジスタの制御信号を生成する外部レベルシフタの負荷の変化量を無視できるほど小さくすることができるという効果を奏する。
　また、第７のスイッチング素子が設けられていることにより、第４のスイッチング素子および第６のスイッチング素子の導通遮断の制御端子に入力される信号がアクティブレベルとなったときに、第７のスイッチング素子がＯＮ状態となって前段のステージの第２の出力端子に第２の直流電圧が印加される。従って、各ステージの第１の容量の一端がリセットされた後に入力ゲートを介したリークで第１の容量が不要に充電されることがなく、第１のスイッチング素子がＯＮ状態となったときに第１の容量の不要充電電荷を通じて干渉の原因となる不要な突き上げを受けずに済む。
　従って、シフトレジスタは、トランジスタに電流が流れやすい、リーク電流の大きな高温状態や初期状態でも、前段や後段からの信号干渉を受けにくい。従って、不要な出力を後段まで伝搬させないようにすることができるという効果を奏する。また、前段のステージの第２の出力端子と後段のステージの第２の出力端子とに接続される第７のスイッチング素子をそれらの間のステージに配置することにより、回路レイアウト時に、面積増大や配線の寄生成分による遅延を最小限に抑えた効率的な配置配線をすることができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、ゲートバスラインを直流電源で駆動することができ、第１の出力トランジスタのドレインにクロック信号を入力することによりゲートバスラインをクロック信号で駆動する場合に比べて、シフトレジスタの制御信号を生成する外部レベルシフタの負荷を大幅に削減することができるという効果を奏する。
　また、第１の出力トランジスタのドレインに直流電圧が印加されることによって、第１の出力トランジスタのゲート・ドレイン間に負のバイアスがかかる時間が長くなるので、閾値電圧の上昇を低減することができ、シフトレジスタの性能劣化を抑止することが可能であるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　上記第１のクロック信号は、上記連続ステージ群における、奇数番目の上記ステージと偶数番目の上記ステージとで互いに逆相の関係にあり、
　上記連続ステージ群における１番目の上記ステージに入力されるシフトパルスは、上記奇数番目の上記ステージに入力される上記第１のクロック信号とは２分の１周期だけ位相がずれていることを特徴としている。
　上記の発明によれば、シフトレジスタを容易に正常動作させることができるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　上記入力ゲートは、一端に上記第１の直流電圧が印加され、他端が上記第１の容量の一端に接続され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第８のスイッチング素子であることを特徴としている。
　上記の発明によれば、第８のスイッチング素子の導通遮断の制御端子に自段のステージへのシフトパルスが入力されるので、もともと、入力ゲートを通した第１の容量の一端へのリークを低減した状態にすることができる。これにより、不要な出力を後段まで伝搬させない効果をより高めることができるという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第５のスイッチング素子はＴＦＴであることを特徴としている。
　上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第５のスイッチング素子、および、上記第６のスイッチング素子はＴＦＴであることを特徴としている。
　上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴としている。
　上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第６のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴としている。
　上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。
　本発明のシフトレジスタは、上記課題を解決するために、
　上記第８のスイッチング素子はＴＦＴであることを特徴としている。
　上記の発明によれば、スイッチング素子として、特に、大きなＯＮ抵抗を補償すべく素子サイズを非常に大きくせざるを得ないことによってリーク電流が大きいＴＦＴが用いられているので、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。また、ＴＦＴの特性のばらつきは大きく、同一回路上のＴＦＴどうしでもリーク電流が大きく異なりやすいためにリーク対策が必要になるという観点からも、リークに起因した不要な出力を後段まで伝搬させないことにより享受できる利益が大きいという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、
　前記シフトレジスタを備えていることを特徴としている。
　上記の発明によれば、回路規模を増大させることなく、各ステージ出力のノイズを良好に抑制することのできる表示装置を実現することができるという効果を奏する。
　本発明は上述した各実施形態に限定されるものではなく、各実施形態を組み合わせてもよく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、アクティブマトリクス型の表示装置に好適に使用することができる。
　Ｃ１　　　　　　　容量（第１の容量）
　Ｍ１　　　トランジスタ（入力ゲート、第８のスイッチング素子）
　Ｍ２　　　　　　　トランジスタ（第１のスイッチング素子）
　Ｍ３　　　　　　　トランジスタ（第２のスイッチング素子）
　Ｍ４　　　　　　　トランジスタ（第３のスイッチング素子）
　Ｍ５　　　　　　　トランジスタ（第１の出力トランジスタ）
　Ｍ６　　　　　　　トランジスタ（第４のスイッチング素子）
　Ｍ７　　　　　　　トランジスタ（第２の出力トランジスタ）
　Ｍ８　　　　　　　トランジスタ（第６のスイッチング素子）
　Ｍ１０　　　　　　トランジスタ（第５のスイッチング素子）
　Ｍ１１　　　　　　トランジスタ（第７のスイッチング素子）
　ＯＵＴ　　　　　　端子（一出力端子、第１の出力端子）
　Ｚ　　　　　　　　端子（一出力端子、第２の出力端子）
　ＶＤＤ　　　　　　電源電圧（第１の直流電圧）
　ＶＳＳ　　　　　　電源電圧（第２の直流電圧）
　Ｘｉ　　　　　　　ステージ
　ＣＬＫ１　　　　　クロック信号（奇数番目のステージの第１のクロック信号）
　ＣＬＫ２　　　　　クロック信号（偶数番目のステージの第１のクロック信号）
 

Claims (12)

  1. 　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
    　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
    　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
    　上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
    　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
    　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
    　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
    を備えている、連続ステージ群を備えており、
    　上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴とするシフトレジスタ。
  2. 　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
    　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
    　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
    　ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
    　上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
    　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
    　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
    　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
    　一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
    を備えている、連続ステージ群を備えており、
    　上記連続ステージ群の少なくとも最終段以外の上記ステージは、一端が上記第４のスイッチング素子の導通遮断の制御端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第５のスイッチング素子を備えていることを特徴とするシフトレジスタ。
  3. 　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
    　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
    　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
    　上記第１の出力トランジスタのゲートに一端が接続された第１の容量と、
    　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子にアクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力される第１のスイッチング素子と、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
    　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
    　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第１の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第１の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
    　一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
    を備えている、連続ステージ群を備えていることを特徴とするシフトレジスタ。
  4. 　シフトパルスの伝達を行うようにステージが縦続接続されてなる縦続接続回路を１つ以上備えたシフトレジスタであって、
    　上記縦続接続回路の少なくとも１つにおいて、各上記縦続接続回路の全ステージの中に、連続する複数の上記ステージからなる連続ステージ群であって、各上記ステージが、
    　ドレインに第１の直流電圧が印加されるとともにソースが自段の上記ステージの一出力端子を構成する第１の出力端子となる第１の出力トランジスタと、
    　ドレインに、アクティブなクロックパルスの期間が自段の上記ステージへのシフトパルスの期間と重ならない上記ステージごとに対応した第１のクロック信号が入力されるとともに、ソースが自段の上記ステージの上記第１の出力端子とは異なる一出力端子を構成する第２の出力端子となる第２の出力トランジスタと、
    　上記第１の出力トランジスタのゲートおよび上記第２の出力トランジスタのゲートに一端が接続された第１の容量と、
    　自段の上記ステージへのシフトパルスが入力されて、自段の上記ステージへのシフトパルスのパルス期間に上記第１の容量の一端に供給する電位を通過させる入力ゲートと、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧が印加され、導通遮断の制御端子に上記第１のクロック信号が入力される第１のスイッチング素子と、
    　一端が上記第１の容量の他端に接続されており、他端に上記第１の直流電圧よりも低い第２の直流電圧が印加され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第２のスイッチング素子と、
    　一端が上記第１の容量の一端に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、自段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第３のスイッチング素子と、
    　一端が上記第１の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子に、上記連続ステージ群の最終段以外の上記ステージについては次段の上記ステージが上記第２の出力端子から出力するシフトパルスが入力されるとともに、上記連続ステージ群の最終段の上記ステージについては上記最終段の上記ステージが上記第２の出力端子から出力するシフトパルスよりも位相の遅れたパルス信号が入力される第４のスイッチング素子と、
    　一端が上記第２の出力端子に接続され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第６のスイッチング素子と、
    　一端に自段に入力されるシフトパルスが入力され、他端に上記第２の直流電圧が印加され、導通遮断の制御端子が上記第４のスイッチング素子の導通遮断の制御端子に接続されている第７のスイッチング素子と、
    を備えている、連続ステージ群を備えていることを特徴とするシフトレジスタ。
  5. 　上記第１のクロック信号は、上記連続ステージ群における、奇数番目の上記ステージと偶数番目の上記ステージとで互いに逆相の関係にあり、
    　上記連続ステージ群における１番目の上記ステージに入力されるシフトパルスは、上記奇数番目の上記ステージに入力される上記第１のクロック信号とは２分の１周期だけ位相がずれていることを特徴とする請求項１から４までのいずれか１項に記載のシフトレジスタ。
  6. 　上記入力ゲートは、一端に上記第１の直流電圧が印加され、他端が上記第１の容量の一端に接続され、導通遮断の制御端子に自段の上記ステージへのシフトパルスが入力される第８のスイッチング素子であることを特徴とする請求項１から５までのいずれか１項に記載のシフトレジスタ。
  7. 　上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第５のスイッチング素子はＴＦＴであることを特徴とする請求項１に記載のシフトレジスタ。
  8. 　上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第５のスイッチング素子、および、上記第６のスイッチング素子はＴＦＴであることを特徴とする請求項２に記載のシフトレジスタ。
  9. 　上記第１の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴とする請求項３に記載のシフトレジスタ。
  10. 　上記第１の出力トランジスタ、上記第２の出力トランジスタ、上記第１のスイッチング素子、上記第２のスイッチング素子、上記第３のスイッチング素子、上記第４のスイッチング素子、上記第６のスイッチング素子、および、上記第７のスイッチング素子はＴＦＴであることを特徴とする請求項４に記載のシフトレジスタ。
  11. 　上記第８のスイッチング素子はＴＦＴであることを特徴とする請求項６に記載のシフトレジスタ。
  12. 　請求項１から１１までのいずれか１項に記載のシフトレジスタを備えていることを特徴とする表示装置。
     
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