CN101377956B - 移位寄存器及液晶显示器 - Google Patents

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Abstract

本发明是关于一种移位寄存器和采用该移位寄存器的液晶显示器。该液晶显示器包括一液晶面板、一数据驱动电路和一扫描驱动电路。该数据驱动电路和该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元均接收相互反相的时钟信号和低电平信号。每一移位寄存单元均包括一信号输出电路、一信号输入电路、一第一逻辑电路和一第二逻辑电路。本发明的移位寄存器和液晶显示器的电路布局架构简单。

Description

移位寄存器及液晶显示器
技术领域
本发明是关于一种移位寄存器和采用该移位寄存器的液晶显示器。
背景技术
目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示器已逐渐成为各种数字产品的标准输出设备，然，其需要设计适当的驱动电路以保证其稳定工作。
通常，液晶显示器驱动电路包括一数据驱动电路和一扫描驱动电路。数据驱动电路用于控制每一像素单元的显示亮度，扫描驱动电路则用于控制薄膜晶体管的导通与截止。两驱动电路均应用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。
请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120和一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P-channel Metal-Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极和一漏极。
该第一时钟反相电路110包括一第一PMOS型晶体管P1、一第二晶体管P2、一第三晶体管P3、一第四晶体管P4、一第一输出端V1和一第二输出端V2。该第一晶体管P1的栅极接收该移位寄存单元100的前一移位寄存单元的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第二晶体管P2的源极。该第二晶体管P2的栅极和其漏极接收来自外部电路的低电平信号VSS。该第三晶体管P3和该第四晶体管P4的栅极均接收来自外部电路的反相时钟信号，二者的漏极分别作为该第一时钟反相电路110的第一输出端V1和第二输出端V2，且该第三晶体管P3的源极连接至该第一晶体管P1的漏极，该第四晶体管P4的源极连接至该第一晶体管P1的栅极。
该换流电路120包括一第五晶体管P5、一第六晶体管P6和一信号输出端V。该第五晶体管P5的栅极连接至该第一输出端V1，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第六晶体管P6的源极。该第六晶体管P6的栅极连接至该第二输出端V2，其漏极接收来自外部电路的低电平信号VSS，其源极是该移位寄存单元100的信号输出端V。
该第二时钟反相电路130包括一第七晶体管P7、一第八晶体管P8、一第九晶体管P9和一第十晶体管P10。该第七晶体管P7的栅极连接至该第信号输出端V，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第八晶体管P8的源极。该第八晶体管P8的栅极和其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管P9的源极连接至该第一输出端V1，其栅极接收来自外部电路的时钟信号TS，其漏极连接至该第七晶体管P7的漏极。该第十晶体管的栅极接收外部电路的时钟信号TS，其源极连接至该第二输出端V2，其漏极连接至该信号输出端V。
请一并参阅图2，是该移位寄存单元100的工作时序图。在t1时段内，该前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号
Figure GSB00000186995600021
由低电平跳变为高电平，则使该第三晶体管P3和该第四晶体管P4截止，进而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管P9和该第十晶体管P10导通，进而使该第二时钟反相电路130导通，而该信号输出端V初始状态的高电平经该第十晶体管P10，使该第六晶体管P6截止，而该第八晶体管P8输出的低电平经由该第九晶体管P9，使该第五晶体管P5导通，进而使其源极的高电平信号VDD输出至该信号输出端V，因而该信号输出端V保持高电平输出。
在t2时段内，该反相时钟信号
Figure GSB00000186995600031
由高电平跳变为低电平，则使该第三晶体管P3和该第四晶体管P4导通，进而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，则使该第九晶体管P9和该第十晶体管P10截止，进而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管P1导通，其源极的高电平VDD经该第三晶体管P3截止该第五晶体管P5，且该输入信号VS的低电平经该第四晶体管P4导通该第六晶体管P6，使该信号输出端V输出低电平。
在t3时段内，该反相时钟信号
Figure GSB00000186995600032
由低电平跳变为高电平，则使该第三晶体管P3和该第四晶体管P4截止，进而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管P9和该第十晶体管P10导通，进而使该第二时钟反相电路130导通。该信号输出端V的低电平导通该第七晶体管P7，其源极的高电平经该第九晶体管P9截止该第五晶体管P5。同时，该信号输出端V的低电平也经该第十晶体管P10，导通该第六晶体管P6，该第六晶体管P6的漏极低电平使该信号输出端V保持低电平输出。
在t4时段内，该反相时钟信号
Figure GSB00000186995600033
由高电平跳变为低电平，则使该第三晶体管P3和该第四晶体管P4导通，进而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，使该第九晶体管P9和该第十晶体管P10截止，进而使该第二时钟反相电路120断开。输入信号VS的高电平经该第四晶体管P4截止该第六晶体管P6，而该第二晶体管P2的漏极低电平经该第三晶体管P3导通该第五晶体管P5，使其源极的高电平输出至该信号输出端V，使该信号输出端V的输出由低电平跳变为高电平。
从上述工作时序可见，该移位寄存单元100将输入信号传输至后一移位寄存单元时，需要同时接收外部提供的时钟信号TS、反相时钟信号
Figure GSB00000186995600034
、高电平信号VGH和低电平信号VGL，该移位寄存单元100的电路架构布局复杂。因而，采用该移位寄存单元100的液晶显示器的电路架构布局也复杂。
发明内容
为了解决上述移位寄存器电路架构布局复杂的问题，提供一种电路架构布局简单的移位寄存器实为必要。
为了解决上述液晶显示器电路架构布局复杂的问题，提供一种电路架构布局简单的液晶显示器也为必要。
一种移位寄存器，其包括多个移位寄存单元，每一移位寄存单元受二相互反相的一第一时钟信号与一第二时钟信号和一低电平信号控制，该每一移位寄存单元均包括一信号输出电路、一信号输入电路、一第一逻辑电路和一第二逻辑电路；其中，该信号输入电路、该第一逻辑电路和该信号输出电路交汇形成一第一节点，第一逻辑电路和该第二逻辑电路交汇形成一第二节点；该信号输入电路包括一第一晶体管和一第二晶体管，该第一晶体管的栅极接收外部电路提供的第二时钟信号，其漏极与该第二晶体管的漏极连接，其源极与该第二晶体管的源极一并连接至该第一节点；该第一逻辑电路包括一第三晶体管、一第四晶体管及一第五晶体管，且进一步接收外部提供的第一时钟信号，该第三晶体管的栅极连接该第一节点，其源极接收外部提供的低电平信号，其漏极连接该第四晶体管的源极，该第四晶体管的栅极与漏极均接收外部提供的第二时钟信号，该第五晶体管的栅极接收外部提供的第一时钟信号，其源极连接至该第二节点，其漏极连接后一移位寄存单元；该第二逻辑电路包括一第六晶体管、一第七晶体管和一第八晶体管，该第六晶体管的栅极与该第七晶体管和该第八晶体管的栅极一并连接至该第二节点，该第六晶体管的源极接收外部提供的低电平信号，其漏极连接至该第一节点，该第七晶体管和第八晶体管的源极均接收外部提供的低电平信号，且二者的漏极连接至该信号输出电路；该信号输出电路的时钟晶体管包括一第九晶体管和一第十晶体管，该第九晶体管和该第十晶体管的栅极均连接至该第一节点，该第九晶体管和该第十晶体管的漏极均接收外部提供的第一时钟信号，该第九晶体管和该第十晶体管的源极则分别与该第二逻辑电路的第七晶体管和第八晶体管的漏极连接，以分别输出信号至后一移位寄存单元和输出信号至外部电路。
一种液晶显示器，其包括一液晶显示面板、一数据驱动电路和一扫描驱动电路，该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号，该数据驱动电路和该扫描驱动电路分别包括一移位寄存器以控制数据信号与扫描信号的输出时序，该移位寄存器包括包括多个移位寄存单元，每一移位寄存单元受二相互反相的一第一时钟信号与一第二时钟信号和一低电平信号控制，该每一移位寄存单元均包括一信号输出电路、一信号输入电路、一第一逻辑电路和一第二逻辑电路；其中，该信号输入电路、该第一逻辑电路和该信号输出电路交汇形成一第一节点，第一逻辑电路和该第二逻辑电路交汇形成一第二节点；该信号输入电路包括一第一晶体管和一第二晶体管，该第一晶体管的栅极接收外部电路提供的第二时钟信号，其漏极与该第二晶体管的漏极连接，其源极与该第二晶体管的源极一并连接至该第一节点；该第一逻辑电路包括一第三晶体管、一第四晶体管及一第五晶体管，且进一步接收外部提供的第一时钟信号，该第三晶体管的栅极连接该第一节点，其源极接收外部提供的低电平信号，其漏极连接该第四晶体管的源极，该第四晶体管的栅极与漏极均接收外部提供的第二时钟信号，该第五晶体管的栅极接收外部提供的第一时钟信号，其源极连接至该第二节点，其漏极连接后一移位寄存单元；该第二逻辑电路包括一第六晶体管、一第七晶体管和一第八晶体管，该第六晶体管的栅极与该第七晶体管和该第八晶体管的栅极一并连接至该第二节点，该第六晶体管的源极接收外部提供的低电平信号，其漏极连接至该第一节点，该第七晶体管和第八晶体管的源极均接收外部提供的低电平信号，且二者的漏极连接至该信号输出电路；该信号输出电路的时钟晶体管包括一第九晶体管和一第十晶体管，该第九晶体管和该第十晶体管的栅极均连接至该第一节点，该第九晶体管和该第十晶体管的漏极均接收外部提供的第一时钟信号，该第九晶体管和该第十晶体管的源极则分别与该第二逻辑电路的第七晶体管和第八晶体管的漏极连接，以分别输出信号至后一移位寄存单元和输出信号至外部电路。
相较于现有技术，该移位寄存器的每一移位寄存单元将输入信号输出至后一移位寄存单元时，只需接收外部提供的第一时钟信号、第二时钟信号和低电平信号，无须另外接收一高电平信号，从而该移位寄存单元的电路架构中无须布局传输高电平信号的线路，因而，该移位寄存器的电路布局架构简单。
相较于现有技术，该液晶显示器的该移位寄存器的每一移位寄存单元将输入信号输出至后一移位寄存单元时，只需接收外部提供的第一时钟信号、第二时钟信号和低电平信号，无须另外接收一高电平信号，从而该移位寄存单元的电路架构中无须布局传输高电平信号的线路，因而，该移位寄存器的电路布局架构简单。
附图说明
图1是一种现有技术移位寄存器的移位寄存单元的电路图。
图2是图1所示的移位寄存单元的工作时序图。
图3是本发明移位寄存器一较佳实施方式的结构框架图。
图4是图3所示的第一移位寄存单元和该第二移位寄存单元的电路图。
图5是图4所示第一移位寄存单元和第二移位寄存单元的工作时序图。
图6是应用图3所示的移位寄存器的液晶显示器的结构示意图。
具体实施方式
请参阅图3，是本发明移位寄存器一较佳实施方式的结构框架图。该移位寄存器20包括多个具有相同电路结构的移位寄存单元，该多个移位寄存单元依次串联，每一移位寄存单元均同时接收外部电路提供的第一时钟信号CLK、与该第一时钟信号反相的第二时钟信号CLKB和低电平信号VGL。每一移位寄存单元均由多个NMOS型晶体管组成，每一NMOS型晶体管均包括一栅极、一源极和一漏极。现以第一移位寄存单元21和与其相邻的第二移位寄存单元22为例说明该移位寄存器20的连接关系，该第一移位寄存单元21包括一输入信号端STV、一第一输出端VOUT1和一第二输出端VOUT2。该第二移位寄存单元22包括一信号输入端VIN、一第一输出端VO1和一第二输出端VO2。该第一移位寄存单元21的第一输出端VOUT1的输出信号作为该第二移位寄存单元22的信号输入端VIN的输入信号；且该第二移位寄存单元22的第一输出端VO1和第二输出端VO2均可将输出信号反馈回该第一移位寄存单元21。该第一移位寄存单元21的第二输出端VOUT2和该第二移位寄存单元22的第二输出端VO2均为外部电路(图未示)提供信号。
请参阅图4，是图3所示的第一移位寄存单元21和该第二移位寄存单元22相连接的电路图。该第一移位寄存单元21包括一信号输入电路211、一第一逻辑电路213、一第二逻辑电路215、一信号输出电路217、一第一节点X1和一第二节点X2。该第一节点X1是该信号输入电路211、该逻辑电路213和该信号输出电路217交汇形成，该第二节点X2是该第一逻辑电路213和该第二逻辑电路215交汇形成。
该信号输入电路211包括一第一晶体管M1和一第二晶体管M2。该第一晶体管M1的栅极接收外部电路提供的第二时钟信号CLKB，其漏极与该第二晶体管M2的漏极连接，其源极与该第二晶体管M2的源极一并连接至该第一节点X1。该第二晶体管M2的栅极作为该第一移位寄存单元21的输入信号端STV以接收外部提供的输入信号。
该第一逻辑电路213包括一第三晶体管M3、一第四晶体管M4和一第五晶体管M5。该第三晶体管M3的栅极连接该第一节点X1，其源极接收外部提供的低电平信号VGL，其漏极连接该第四晶体管M4和第五晶体管M5的源极。该第四晶体管M4的栅极与漏极均接收外部提供的第二时钟信号CLKB。该第五晶体管M5的栅极接收外部提供的第一时钟信号CLK，其漏极连接该第二移位寄存单元22的第一输出端VO1。
该第二逻辑电路215包括一第六晶体管M6、一第七晶体管M7和一第八晶体管M8。该第六晶体管M6的栅极与该第七晶体管M7和该第八晶体管M8的栅极一并连接至该第二节点X2，该第六晶体管M6的源极接收外部提供的低电平信号VGL，其漏极连接至该第一节点X1。该第七晶体管M7和第八晶体管M8的源极均接收外部提供的低电平信号VGL，且二者的漏极连接至该信号输出电路217。
该信号输出电路217包括一第九晶体管M9、一第十晶体管M10、一第十一晶体管M11和一第十二晶体管M12。该第九晶体管M9和该第十晶体管M10均作为该信号输出电路217的时钟晶体管，该第九晶体管M9和该第十晶体管M10的栅极均连接至该第一节点X1，二者的漏极均连接至该第一时钟信号CLK，二者的源极则分别与该第二逻辑电路215的第七晶体管M7和第八晶体管M8的漏极连接，且分别作为该第一移位寄存单元21的第一输出端VOUT1和第二输出端VOUT2。该第一输出端VOUT1的输出信号将输出至该第二移位寄存单元22的信号输入端VIN。该第二输出端VOUT2则输出信号至外部电路。该第十一晶体管M11作为清零晶体管，其栅极接收该第二移位寄存单元22的第二信号输出端VO2输出的信号，其源极接收外部提供的低电平信号VGL，其漏极则连接至该第二输出端VOUT2。该第十二晶体管M12作为稳压晶体管，其栅极接收该第二时钟信号CLKB，其源极接收外部低电平信号VGL，其漏极则连接至该第二输出端VOUT2。
该第二移位寄存单元22与该第一移位寄存单元21的区别在于：该第二移位寄存单元22接收该第一移位寄存单元21的第一输出端VOUT1的输出信号作为信号输入端VIN的输入信号，其第一输出端VO1与该第一移位寄存单元21的第五晶体管M5的漏极连接；其第一晶体管T1和第十二晶体管T12的栅极接收外部提供的第一时钟信号CLK；其第四晶体管T4的栅极与源极、第九晶体管T9与第十晶体管T10的漏极均接收外部电路提供的第二时钟信号CLKB。
请参阅图5，是该第一移位寄存单元21和该第二移位寄存单元22的工作时序图。在t1时段内，该第一移位寄存单元21接收的第一时钟信号CLK保持低电平信号VGL，第二时钟信号CLKB保持高电平信号VGH；其信号接收端STV接收的输入信号先为低电平信号VGL，后为高电平信号VGH。
当该第一移位寄存单元21的信号接收端STV接收的信号为低电平信号VGL时，该信号输入电路211的第一晶体管M1导通，该第二晶体管M2截止，该信号输入电路211输出一低电平信号VGL至该第一节点X1，则连接该第一节点X1的第九晶体管M9、第十晶体管M10和第三晶体管M3截止。同时，该第一逻辑电路213的第四晶体管M4经该第二时钟信号CLKB导通，并输出为高电平信号VGH的第二时钟信号CLKB至该第二节点X2，该第二逻辑电路215的第六晶体管M6、第七晶体管M7和第八晶体管M8导通，该信号输出电路217的第一输出端VOUT1输出低电平信号VGL至该第二移位寄存单元22，该第二输出端VOUT2输出低电平信号VGL至外部电路，且该信号输出电路217的第十二晶体管M12因接收该第二时钟信号CLKB而导通，也使该第二输出端VOUT2保持输出低电平信号VGL至外部电路。
接着，当该第一移位寄存单元21的信号接收端STV接收的信号由低电平信号VGL转为高电平信号VGH后，该第二晶体管M2导通，该信号输入电路211输出该高电平信号VGH至该第一节点X1，则该第九晶体管M9和该第十晶体管M 10导通，该第一输出端VOUT1和该第二输出端VOUT2输出该第一时钟信号CLK，即该第一输出端VOUT维持输出低电平信号VGL至该第二移位寄存单元22，该第二输出端VOUT2维持输出低电平信号VGL至外部电路。同时，该第一逻辑电路213的第三晶体管M3导通，拉低该第四晶体管M4输出的信号，该第一逻辑电路213输出低电平信号VGL至该第二节点X2，该第二逻辑电路215的第六晶体管M6、第七晶体管M7和第八晶体管M8截止，在该第一输出端VOUT1和该第二输出端VOUT2输出该第一时钟信号CLK时不产生影响。
在t 1时段内，该第二移位寄存单元22接收的第一时钟信号CLK为低电平VGL，第二时钟信号CLKB为高电平信号VGH，其信号接收端VIN接收的第一移位寄存单元21的输出信号始终为低电平信号VGL。因而，该第二移位寄存单元22的第一晶体管T 1和第二晶体管T2均保持截止状态，则该第九晶体管T9和第十晶体管T10也截止，该第一输出端VO1和第二输出端VO2维持输出低电平信号VGL。同时，该第三晶体管T3也截止，该第四晶体管T4因接收该第二时钟信号CLKB导通，且将为高电平信号VGH的该第二时钟信号CLKB输出至该第六晶体管T6、第七晶体管T7和第八晶体管T8的栅极，以使该第六晶体管T6、第七晶体管T7和第八晶体管T8接收外部低电平信号VGL至该第一输出端VO1和第二输出端VO2，保证该第一输出端VO1和第二输出端VO2输出的低电平信号VGL不受该第九晶体管T9和第十晶体管T10的漏极连接的第二时钟信号CLKB的影响。
在t2时间段内，该第一移位寄存单元21接收的第一时钟信号CLK保持高电平信号VGH，第二时钟信号CLKB保持低电平信号VGL。其信号接收端STV接收的输入信号先为高电平信号VGH，后为低电平信号VGL。
当该第一移位寄存单元21的信号接收端STV接收的信号为高电平信号VGH时，该信号输入电路211的第二晶体管M2导通，输出该高电平信号VGH至该第一节点X1。则，连接该第一节点X1的第九晶体管M9和第十晶体管M10导通，该信号输出电路217的第一输出端VOUT1和第二输出端VOUT2均输出该第一时钟信号CLK，即该第一信号输出端VOUT1输出高电平信号VGH至该第二移位寄存单元22，该第二输出端VOUT2输出高电平信号VGH至外部电路。同时，该第三晶体管M3导通接收低电平信号VGL，则该第二节点X2仍为低电平，该第六晶体管M6、第七晶体管M7和第八晶体管M8保持截止。
当该第一移位寄存单元21的信号接收端STV接收的信号从高电平信号VGH转换为低电平信号VGL后，该第二晶体管M2截止，且该第一晶体管M1接收该第二时钟信号CLKB保持截止，则该信号输入电路211无信号输出，该第一节点X1维持高电平，该信号输出电路217维持输出该第一时钟信号CLK。
在t2时间段内，该第二移位寄存单元22接收的第一时钟信号CLK保持高电平信号VGH，第二时钟信号CLKB保持低电平信号VGL，其信号接收端VIN接收该第一移位寄存单元21的输出信号始终为高电平信号VGH。因而，该第二移位寄存单元22的第一晶体管T1和第二晶体管T2导通，输出高电平信号VGH至该第九晶体管T9和第十晶体管T10，则该第二移位寄存单元22的第一输出端VO1和第二输出端VO2均输出该第二时钟信号CLKB，即输出低电平信号VGL。该第十二晶体管T12接收该第一时钟信号CLK导通输出低电平保证该第二输出端VO2输出低电平信号VGL至外部电路。同时，该第一晶体管T1和第二晶体管T2输出的高电平信号VGH导通该第三晶体管T3，该第三晶体管T3输出低电平信号以截止该第六晶体管T6、第七晶体管T7和第八晶体管T8。
在t3时段内，该第一移位寄存单元21接收的第一时钟信号CLK保持低电平信号VGL，第二时钟信号CLKB保持高电平信号VGH；该信号接收端STV接收的输入信号始终为低电平信号VGL。则该第一移位寄存单元21的第二晶体管M2保持截止，该第一晶体管M1输出低电平信号VGL，该第一节点X1为低电平，该第九晶体管M9和第十晶体管M10截止。同时，该第一逻辑电路213的第三晶体管M3截止，该第四晶体管M4接收并输出的第二时钟信号CLKB，则该第二节点X2为高电平，该第六晶体管M6、第七晶体管M7和第八晶体管M8导通，迅速拉低该信号输出电路217的第一输出端VOUT1和第二输出端VOUT2的电位，则该信号输出电路217的第一输出端VOUT1和第二输出端VOUT2输出低电平信号VGL至该第二移位寄存单元22，该第二输出端VOUT2输出低电平信号VGH至外部电路。
在t3时间段内，该第二移位寄存单元22接收的第一时钟信号CLK保持低电平信号VGL，第二时钟信号CLKB保持高电平信号VGH。其信号接收端VIN接收该第一移位寄存单元21的输出信号始终为低电平信号VGL。因而，该第二移位寄存单元22的第一晶体管T1和第二晶体管T2截止，该第一晶体管T1和第二晶体管T2的源极保持高电平，该第九晶体管T9和第十晶体管T10保持导通状态，该第一输出端VO1和该第二输出端VO2输出该第二时钟信号CLKB。同时，该第三晶体管T3也处于导通状态，其接收低电平信号截止该第六晶体管T6、第七晶体管T7和第八晶体管T8。因而，该第一输出端VO1输出高电平信号至后一级移位寄存单元(未标示)，且输出高电平信号VGH至该第一移位寄存单元21的第五晶体管的漏极，由于该第一移位寄存单元21的第五晶体管M5接收该第二时钟信号CLKB导通，则该第二移位寄存单元22的第一输出端VO1输出的高电平信号VGH导通该第一移位寄存单元21的第二逻辑电路215的各晶体管，进行清零动作。该第二移位寄存单元22的第二输出端VO2输出高电平信号VGH至外部电路，同时，输出高电平信号VGH至该第一移位寄存单元21的第十一晶体管M11的栅极，该第十一晶体管M11导通输出低电平信号VGL，与该第八晶体管M8和第十二晶体管M12一并维持该第一移位寄存单元21的第二输出端VOUT2输出低电平信号VGL至外部电路。
在t3时间段后，该第一移位寄存单元21的信号接收端STV维持接收该低电平信号VGL，其接收的第一时钟信号CLK和第二时钟信号CLKB仍相互反相且周期性变换。但是，该接收端STV维持接收该低电平信号VGL，则该信号输入电路211输出的信号只为低电平信号，该第一节点X1保持低电平，该第九晶体管M9和该第十晶体管M10继续截止，该第一输出端VOUT1和该第二输出端VOUT2维持输出低电平信号VGL。且该第十二晶体管M12接收该第二时钟信号CLKB周期性开启，以保证该第二输出端VOUT2输出的信号不受该第九晶体管M9和该第十晶体管M10连接的第一时钟信号CLK周期性变换的影响，平稳输出低电平信号VGL至外部电路。
在t3时间段后，该第二移位寄存单元22的信号接收端VIN恒接收该第一移位寄存单元21输出的低电平信号VGL，且其接收的第一时钟信号CLK和第二时钟信号CLKB周期性变换。因该信号接收端VIN恒接收该第一移位寄存单元21输出的低电平信号VGL，则该第二晶体管T2截止，该第一晶体管T1输出低电平信号VGL截止该第九晶体管T9和该第十晶体管T10，则该第二时钟信号CLKB不再经由该第一输出端VO1和第二输出端VO2输出，且该第十二晶体管T12接收该第一时钟信号CLK开启以使该第二输出端VO2输出低电平信号VGL。同时，后一级移位寄存单元反馈信号开启该第六晶体管T6、第七晶体管T7和第八晶体管T8，以使该第一输出端VO1输出低电平信号VGL。因而，t3时间段后，该第二移位寄存单元22维持输出低电平信号VGL。
相较于现有技术，本发明的该第一移位寄存单元21将其信号输入端STV输入的信号传输至该第二移位寄存单元22时，只需接收外部提供的第一时钟信号CLK、该第二时钟信号CLKB和低电平信号VGL，从而该移位寄存器20只需布局传输该第一时钟信号CLK、该第二时钟信号CLKB和低电平信号VGL的电路即可，无须布局高电平信号传输至电路，从而该移位寄存器20的电路布局架构简单。
从工作时序来看，在t2时间段内，该第一移位寄存单元21的该第九和第十晶体管M9和M10导通输出该第一时钟信号CLK时，该第二移位寄存单元22的第九和第十晶体管T9和T10导通，输出该第二时钟信号CLKB，由于该第一时钟信号CLK与该第二时钟信号CLKB的信号反相，因而，该第一移位寄存单元21和第二移位寄存单元22输出的信号无重叠。另，当该第二移位寄存单元22输出的信号为高电平信号VGH，即可通过该第二逻辑电路215对该第一移位寄存单元21进行清零，导通该第七晶体管M7、第八晶体管M8和第九晶体管M9，以迅速拉低该第一移位寄存单元第九晶体管M9和第十晶体管M10的源极电位，保证该第一输出端VOUT1和第二输出端VOUT2迅速输出低电平信号VGL。
另，该第一移位寄存单元21的第九晶体管M9和该第十晶体管M10接收的输出的第一时钟信号CLK由高电平信号VGH转换为低电平信号VGL，该第一输出端VOUT1和第二输出端VOUT2输出信号随着由高电平信号VGH转换为低电平信号VGL时，该第十二晶体管M12接收该第二时钟信号CLKB迅速开启，以输出低电平信号VGL至该第二输出端VOUT2，以使该第一移位寄存单元21迅速输出低电平信号VGL。
请参阅图6，是应用图3所示的移位寄存器20的液晶显示器的结构示意图。该液晶显示器30包括一液晶显示面板31、一数据驱动电路32和一扫描驱动电路33。该液晶显示面板31包括一上基板(图未示)、一下基板(图未示)和一夹持在上基板与下基板间的液晶层(图未示)，且在该下基板邻近液晶层一侧设置有一用于控制液晶分子扭转状况的薄膜晶体管模组(图未示)。该扫描驱动电路33输出扫描信号以控制该液晶显示面板31的薄膜晶体管模组的导通与截止状态，该数据驱动电路32输出数据信号控制该液晶显示面板31显示画面变化。该扫描驱动电路33和该数据驱动电路32皆利用该移位寄存器20控制扫描信号与数据信号的输出时序，从而控制该液晶显示面板31的显示。该移位寄存器20可与该液晶显示器30的薄膜晶体管模组在同一制造工艺内形成。
相较于现有技术，该液晶显示器30采用的移位寄存器20的第一移位寄存单元21将其信号输入端STV输入的信号传输至该第二移位寄存单元22时，只需接收外部提供的第一时钟信号CLK、该第二时钟信号CLKB和低电平信号VGL，从而该移位寄存器20只需布局传输该第一时钟信号CLK、该第二时钟信号CLKB和低电平信号VGL的电路即可，无须布局高电平信号传输至电路，从而该移位寄存器20的电路布局架构简单。因而，采用的移位寄存器20的液晶显示器30的电路布局架构也简单。
另，由于该移位寄存器20的各级移位寄存单元的输出不存在信号重叠现象，因而使得使用该移位寄存器20作为扫描驱动电路32和数据驱动电路33的液晶显示器30在进行行扫描或列扫描时，其输出扫描信号和数据信号不会产生信号干扰，从而避免显示画面出现色差。

Claims (4)

1.一种移位寄存器，其包括多个移位寄存单元，每一移位寄存单元接收两相互反相的一第一时钟信号和一第二时钟信号，其特征在于：该每一移位寄存单元进一步接收一低电平信号，且每一移位寄存单元均包括一信号输出电路、一信号输入电路、一第一逻辑电路和一第二逻辑电路，该信号输入电路、该第一逻辑电路和该信号输出电路交汇形成一第一节点，第一逻辑电路和该第二逻辑电路交汇形成一第二节点；该信号输入电路包括一第一晶体管和一第二晶体管，该第一晶体管的栅极接收外部电路提供的第二时钟信号，其漏极与该第二晶体管的漏极连接，其源极与该第二晶体管的源极一并连接至该第一节点；该第一逻辑电路包括一第三晶体管、一第四晶体管及一第五晶体管，且进一步接收外部提供的第一时钟信号，该第三晶体管的栅极连接该第一节点，其源极接收外部提供的低电平信号，其漏极连接该第四晶体管的源极，该第四晶体管的栅极与漏极均接收外部提供的第二时钟信号，该第五晶体管的栅极接收外部提供的第一时钟信号，其源极连接至该第二节点，其漏极连接后一移位寄存单元；该第二逻辑电路包括一第六晶体管、一第七晶体管和一第八晶体管，该第六晶体管的栅极与该第七晶体管和该第八晶体管的栅极一并连接至该第二节点，该第六晶体管的源极接收外部提供的低电平信号，其漏极连接至该第一节点，该第七晶体管和第八晶体管的源极均接收外部提供的低电平信号，且二者的漏极连接至该信号输出电路；该信号输出电路的时钟晶体管包括一第九晶体管和一第十晶体管，该第九晶体管和该第十晶体管的栅极均连接至该第一节点，该第九晶体管和该第十晶体管的漏极均接收外部提供的第一时钟信号，该第九晶体管和该第十晶体管的源极则分别与该第二逻辑电路的第七晶体管和第八晶体管的漏极连接，以分别输出信号至后一移位寄存单元和输出信号至外部电路。
2.如权利要求1所述的移位寄存器，其特征在于：该移位寄存单元是由多个NMOS型晶体管组成。
3.如权利要求1所述的移位寄存器，其特征在于：该信号输出电路进一步包括一清零晶体管和一稳压晶体管，该清零晶体管包括一第十一晶体管，其栅极接收后一移位寄存单元的输出的信号，其源极接收外部提供的低电平信号，其漏极则连接至该第十晶体管的源极；该稳压晶体管包括一第十二晶体管，该第十二晶体管的栅极接收外部提供的第二时钟信号，其源极接收外部低电平信号，其漏极则连接该第十晶体管的源极。
4.一种液晶显示器，其包括一液晶面板，一数据驱动电路和一扫描驱动电路，该数据驱动电路与该扫描驱动电路均包括一移位寄存器，其特征在于：该移位寄存器为权利要求1至3项中任意一项所述的移位寄存器。
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