CN101211665B - 移位寄存器与液晶显示装置 - Google Patents
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Abstract
本发明涉及一种移位寄存器与采用该移位寄存器的液晶显示装置。该液晶显示装置包括一液晶面板、一数据驱动电路与一扫描驱动电路。该数据驱动电路与该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元均接收来自收外部电路的两个时钟信号，且两相邻的移位寄存单元所接收的时钟信号相反，前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。每一移位寄存单元均包括一信号输出电路、一信号输入电路与一逻辑转换电路。该移位寄存器的输出信号无重叠，采用该移位寄存器的液晶显示装置无色差。
Description
技术领域
本发明涉及一种移位寄存器与采用该移位寄存器的液晶显示装置。
背景技术
目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置已逐渐成为各种数字产品的标准输出设备，然而，其需要设计适当的驱动电路以保证其稳定工作。
通常，液晶显示装置驱动电路包括一数据驱动电路与一扫描驱动电路。数据驱动电路用来控制每一像素单元的显示亮度，扫描驱动电路则用来控制薄膜晶体管的导通与截止。两驱动电路均采用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。
请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120及一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极与一漏极。
该第一时钟反相电路110包括一第一型晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第一输出端VO1及一第二输出端VO2。该第一晶体管M1的栅极接收该移位寄存单元100的前一移位寄存单元(图未示)的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第二晶体管M2的源极。该第二晶体管M2的栅极与其漏极接收来自外部电路的低电平信号VSS。该第三晶体管M3与该第四晶体管M4的栅极均接收来自外部电路的反相时钟信号，二者的漏极分别作为该第一时钟反相电路110的第一输出端VO1与第二输出端VO2，且该第三晶体管M 3的源极连接至该第一晶体管M1的漏极，该第四晶体管M4的源极连接至该第一晶体管M1的栅极。
该换流电路120包括一第五晶体管M5、一第六晶体管M6及一信号输出端VO。该第五晶体管M5的栅极连接至该第一输出端VO1，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第六晶体管M6的源极。该第六晶体管M6的栅极连接至该第二输出端VO2，其漏极接收来自外部电路的低电平信号VSS，其源极为该移位寄存单元100的信号输出端VO。
该第二时钟反相电路130包括一第七晶体管M7、一第八晶体管M8、一第九晶体管M9及一第十晶体管M10。该第七晶体管M7的栅极连接至该信号输出端VO，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第八晶体管M8的源极。该第八晶体管M8的栅极与其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管M9的源极连接至该第一输出端VO1，其栅极接收来自外部电路的时钟信号TS，其漏极连接至该第七晶体管M7的漏极。该第十晶体管M10的栅极接收外部电路的时钟信号TS，其源极连接至该第二输出端VO2，其漏极连接至该信号输出端VO。
请一并参阅图2，是该移位寄存单元100的工作时序图。在t1时段内，该前一位移寄存单元之输出信号VS由高电平跳变为低电平，反相时钟信号
由低电平跳变为高电平，则使该第三晶体管M3与该第四晶体管M4截止，从而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管M9与该第十晶体管M10导通，从而使该第二时钟反相电路130导通，而该信号输出端VO初始状态的高电平经该第十晶体管M10，使该第六晶体管M6截止，而该第八晶体管M8输出的低电平经由该第九晶体管M9，使该第五晶体管M5导通，从而使其源极的高电平信号VDD输出至该信号输出端VO，故该信号输出端VO保持高电平输出。
在t2时段内，该反相时钟信号
由高电平跳变为低电平，则使该第三晶体管M3与该第四晶体管M4导通，从而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，则使该第九晶体管M9与该第十晶体管M10截止，从而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管M1导通，其源极的高电平VDD经该第三晶体管M3截止该第五晶体管M5，且该输入信号VS的低电平经该第四晶体管M4导通该第六晶体管M6，使该信号输出端VO输出低电平。
在t3时段内，该反相时钟信号
由低电平跳变为高电平，则使该第三晶体管M3与该第四晶体管M4截止，从而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管M9与该第十晶体管M10导通，从而使该第二时钟反相电路130导通。该信号输出端VO的低电平导通该第七晶体管M7，其源极的高电平经该第九晶体管M9截止该第五晶体管M5。同时，该信号输出端VO的低电平也经该第十晶体管M10，导通该第六晶体管M6，该第六晶体管M6的漏极低电平使该信号输出端VO保持低电平输出。
在t4时段内，该反相时钟信号
由高电平跳变为低电平，则使该第三晶体管M3与该第四晶体管M4导通，从而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，使该第九晶体管M9与该第十晶体管M10截止，从而使该第二时钟反相电路120断开。输入信号VS的高电平经该第四晶体管M4截止该第六晶体管M6，而该第二晶体管M2的漏极低电平经该第三晶体管M3导通该第五晶体管M5，使其源极的高电平输出至该信号输出端VO，使该信号输出端VO的输出由低电平跳变为高电平。
从工作时序可见，该移位寄存单元100的前一移位寄存单元在t1时段与t2时段内输出信号，而该移位寄存单元100在t2时段与t3时段内输出信号，两输出信号在t2时段存在信号重叠情况，从而导致采用该移位寄存器作为数据驱动电路与扫描驱动电路的液晶显示装置，在进行行扫描或列扫描时，存在相邻两行(Row)或两列(Column)同时进行扫描的现象，导致加载信号产生相互干扰，使画面产生色差。
发明内容
为了解决现有技术移位寄存器输出信号存在重叠的问题，有必要提供一种输出信号无重叠的移位寄存器。
为了解决现有技术液晶显示装置因其移位寄存器输出信号存在重叠而导致显示画面存在色差的问题，也有必要提供一种无色差的液晶显示装置。
一种移位寄存器，其包括多个移位寄存单元。两相邻的移位寄存单元所接收的两个时钟信号反相。每一移位寄存单元均包括一信号输出电路、一信号输入电路、一逻辑转换电路与一逻辑稳定电路。该信号输入电路包括一第一晶体管与一第二晶体管，该第一晶体管的漏极接收来自外部电路的低电平，该第一晶体管的栅极接收前一移位寄存单元信号输出电路的输出信号，该第一晶体管的源极连接至该第二晶体管的漏极，该第二晶体管的栅极接收来自外部的低电平，该第二晶体管的源极输出该信号输入电路的输出信号。该信号输出电路包括一第三晶体管、一第四晶体管、一第五晶体管和一第六晶体管，该第三、第四晶体管的栅极接收该信号输入电路的输出信号，该第三、第四晶体管的漏极接收外部电路的第一时钟信号，该第三、第四晶体管的源极分别作为该移位寄存单元的第一输出端与第二输出端，该第五、第六晶体管的源极接收来自外部电路的高电平，该第五、第六晶体管的栅极接收该逻辑转换电路的输出信号，该第五、第六晶体管的漏极分别连接至该第三、第四晶体管的源极。该逻辑转换电路包括一第七晶体管与一第八晶体管，该第七晶体管的源极接收来自外部电路的高电平，该第七晶体管的栅极连接至该第一输出端，该第七晶体管的漏极输出该逻辑转换电路的输出信号，该第八晶体管的源极连接至该第七晶体管的漏极，该第八晶体管的栅极接收与该第一时钟信号相反的第二时钟信号，该第八晶体管的漏极接收来自外部电路的低电平。该逻辑稳定电路包括一第九晶体管与一第十晶体管，该第九晶体管的源极接收来自外部电路的高电平，该第九晶体管的栅极接收前一移位寄存单元逻辑转换电路的输出信号，该第九晶体管的漏极连接至该第十晶体管的源极，该第十晶体管的栅极接收该逻辑转换电路的输出信号，该第十晶体管的漏极连接至该第一晶体管的源极。当该信号输入电路输入导通信号时，该导通信号导通该第三、第四晶体管与该逻辑转换电路，使该第一时钟信号经由该第三、第四晶体管输出，同时使该第五、第六晶体管与该逻辑稳定电路截止；反之，当该信号输入电路输入截止信号时，该逻辑转换电路使该逻辑稳定电路导通，该逻辑稳定电路使该第三、第四晶体管截止。
一种液晶显示装置，其包括一液晶面板，一数据驱动电路与一扫描驱动电路。该数据驱动电路与该扫描驱动电路均包括一移位寄存器。该移位寄存器包括多个移位寄存单元。两相邻的移位寄存单元所接收的两个时钟信号反相。每一移位寄存单元均包括一信号输出电路、一信号输入电路、一逻辑转换电路与一逻辑稳定电路。该信号输入电路包括一第一晶体管与一第二晶体管，该第一晶体管的漏极接收来自外部电路的低电平，该第一晶体管的栅极接收前一移位寄存单元信号输出电路的输出信号，该第一晶体管的源极连接至该第二晶体管的漏极，该第二晶体管的栅极接收来自外部的低电平，该第二晶体管的源极输出该信号输入电路的输出信号。该信号输出电路包括一第三晶体管、一第四晶体管、一第五晶体管和一第六晶体管，该第三、第四晶体管的栅极接收该信号输入电路的输出信号，该第三、第四晶体管的漏极接收外部电路的第一时钟信号，该第三、第四晶体管的源极分别作为该移位寄存单元的第一输出端与第二输出端，该第五、第六晶体管的源极接收来自外部电路的高电平，该第五、第六晶体管的栅极接收该逻辑转换电路的输出信号，该第五、第六晶体管的漏极分别连接至该第三、第四晶体管的源极。该逻辑转换电路包括一第七晶体管与一第八晶体管，该第七晶体管的源极接收来自外部电路的高电平，该第七晶体管的栅极连接至该第一输出端，该第七晶体管的漏极输出该逻辑转换电路的输出信号，该第八晶体管的源极连接至该第七晶体管的漏极，该第八晶体管的栅极接收与该第一时钟信号相反的第二时钟信号，该第八晶体管的漏极接收来自外部电路的低电平。该逻辑稳定电路包括一第九晶体管与一第十晶体管，该第九晶体管的源极接收来自外部电路的高电平，该第九晶体管的栅极接收前一移位寄存单元逻辑转换电路的输出信号，该第九晶体管的漏极连接至该第十晶体管的源极，该第十晶体管的栅极接收该逻辑转换电路的输出信号，该第十晶体管的漏极连接至该第一晶体管的源极。当该信号输入电路输入导通信号时，该导通信号导通该第三、第四晶体管与该逻辑转换电路，使该第一时钟信号经由该第三、第四晶体管输出，同时使该第五、第六晶体管与该逻辑稳定电路截止；反之，当该信号输入电路输入截止信号时，该逻辑转换电路使该逻辑稳定电路导通，该逻辑稳定电路使该第三、第四晶体管截止。
前一移位寄存单元的输入信号为导通信号时，该移位寄存单元的逻辑稳定电路使该信号输入电路保持一时钟周期的导通信号输出，并使该信号输出电路输出导通信号。该导通信号作为后一移位寄存单元的输入信号，该后一移位寄存单元保持一时钟周期的导通信号输出，使信号输出电路输出与该第二时钟信号同步的导通信号。因该第一时钟信号与该第二时钟信号波形反相，故两相邻的移位寄存单元输出的波形无重叠。采用该移位寄存器的液晶显示装置不会出现相邻行或列同时进行扫描的现象，从而避免加载信号产生相互干扰，画面不会产生色差。
附图说明
图1是一种现有技术移位寄存器的移位寄存单元的电路图。
图2是图1所示移位寄存单元的工作时序图。
图3是本发明移位寄存器一较佳实施方式的电路结构框图。
图4是图3所示该第一移位寄存单元与该第二移位寄存单元的电路图。
图5是图4所示该第一移位寄存单元与该第二移位寄存单元的工作时序图。
图6是应用图3所示移位寄存器的液晶显示装置的结构示意图。
具体实施方式
请参阅图3，是本发明移位寄存器一较佳实施方式的电路结构框图。该移位寄存器20包括多个具有相同电路结构的移位寄存单元，该多个移位寄存单元依次串联，每一移位寄存单元均接收外部电路提供的时钟信号CLK、反相时钟信号
、高电平VGH、低电平VGL及测试信号VCT，其均由多个PMOS型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极与一漏极。以第一移位寄存单元21及与其相邻的第二移位寄存单元22为例说明该移位寄存器20的连接关系，该第一移位寄存单元21接收一输入信号VIN1，其包括一第一输出端VOUT1、一第二输出端VOUT2与一第三输出端VOUT3。该第一输出端VOUT1的输出信号作为该第二移位寄存单元22的输入信号VIN2，该第二输出端VOUT2为外部电路(图未示)提供信号，该第三输出端VOUT3的输出信号作为该第二移位寄存单元22的控制信号(未标示)。
请一并参阅图4，是该第一移位寄存单元21与该第二移位寄存单元22的电路图。该第一移位寄存单元21包括一信号输入电路211、一信号输出电路212、一逻辑转换电路213、一逻辑稳定电路214与一测试电路215。
该信号输入电路211包括一第一晶体管T1、一第二晶体管T2与一输出端VOUT。该第一晶体管T1的栅极接收该输入信号VIN1，其漏极接收来自外部电路的低电平VGL，其源极连接至该第二晶体管T2的漏极。该第二晶体管T2的栅极接收来自外部电路的低电平VGL，其源极是该信号输入电路211的输出端VOUT。
该信号输出电路212包括一第三晶体管T3、一第四晶体管T4、一第五晶体管T5、一第六晶体管T6、一第一输出端VOUT1与一第二输出端VOUT2。该第三晶体管T3与该第四晶体管T4的漏极接收来自外部电路的时钟信号CLK，二者的栅极均连接至该信号输入电路211的输出端VOUT，该第三晶体管T3的源极是该第一移位寄存单元21的第一输出端VOUT1，该第四晶体管T4的源极为该第一移位寄存单元21的第二输出端VOUT2。该第五晶体管T5与该第六晶体管T6的漏极分别连接至该第一输出端VOUT1与该第二输出端VOUT2，该第五晶体管T5与该第六晶体管T6的源极均接收来自外部电路的高电平VGH。
该逻辑转换电路213包括一第七晶体管T7、一第八晶体管T8与一第三输出端VOUT3。该第七晶体管T7的源极接收来自外部电路的高电平VGH，其栅极连接至该第一移位寄存单元21的第一输出端VOUT1，其漏极为该第一移位寄存单元21的第三输出端VOUT3，其与该第五晶体管T5与该第六晶体管T6的栅极相连。该第八晶体管T8的栅极接收来自外部电路的反相时钟信号
，其源极连接至该第七晶体管T7的漏极，其漏极接收来自外部电路的低电平VGL。
该逻辑稳定电路214包括一第九晶体管T9与一第十晶体管T10。该第九晶体管T9的源极接收来自外部电路的高电平VGH，其栅极连接至前一移位寄存单元的第三输出端(图未示)，其漏极连接至该第十晶体管T10的源极。该第十晶体管T10的栅极连接该第七晶体管T7的漏极，其漏极连接至该第一晶体管T1的源极。
该测试电路215包括一第十一晶体管T11。该第十一晶体管T11的栅极与源极均接收来自外部电路的测试信号VCT，其漏极连接至该信号输入电路211的输出端VOUT。
该第二移位寄存单元22的电路结构与该第一移位寄存单元21的电路结构相同，其也包括十一个晶体管P1～P11、一第一输出端VO1、一第二输出端VO2与一第三输出端VO3。该第二移位寄存单元22与该第一移位寄存单元21的区别在于：该第二移位寄存单元22接收该第一移位寄存单元21的第一输出端VOUT1的输出信号作为输入信号VIN2，其第三晶体管P3与其第四晶体管P4的漏极均接收来自外部电路的反相时钟信号
，其第八晶体管P8的栅极接收来自外部电路的时钟信号CLK，其第九晶体管P9的栅极接收该第一移位寄存单元21第三输出端VOUT3的输出信号。
请参阅图5，是该第一移位寄存单元21与该第二移位寄存单元22的工作时序图。在t1时段内，该第一移位寄存单元21接收的时钟信号CLK由高电平VGH跳变至低电平VGL，反相时钟信号
则由低电平VGL跳变为高电平VGH，由于该输入信号VIN1为低电平VGL，则该第一晶体管T1导通，而该第二晶体管T2始终处于导通状态，其功能类似一电容器，则该信号输入电路211的输出端VOUT输出该第一晶体管T1源极的低电平VGL。该低电平VGL使该第三晶体管T3与该第四晶体管T4导通，则自该信号输出电路212的第一输出端VOUT1与第二输出端VOUT2分别输出该时钟信号CLK的低电平VGL。同时，该第一输出端VOUT1输出的低电平VGL使该第七晶体管T7导通，而反相时钟信号
的高电平VGH使该第八晶体管T 8截止，从而自该第三输出端VOUT3输出该第七晶体管T7源极的高电平VGH。该高电平VGH使该信号输出电路212的第五晶体管T5与该第六晶体管T6截止，以保证该第一输出端VOUT1与该第二输出端VOUT2输出的低电平VGL不受该第五晶体管T5与该第六晶体管T6源极的高电平VGH影响而产生杂讯(Ripple)。此时，该第一移位寄存单元21的前一移位寄存单元的第三输出端输出低电平VGL，使该第九晶体管T9导通，而该第三输出端VOUT3的高电平VGH则使该第十晶体管T10截止，故该逻辑稳定电路214处于断开状态，其可防止该第二晶体管T2漏电，从而使该输出端VOUT维持稳定的低电平。
在t1时段内，当该第一移位寄存单元21的第一输出端VOUT1输出低电平VGL至该第二移位寄存单元22，即该第二移位寄存单元22的输入信号VIN2由高电平VGH跳变为低电平VGL，使该第一晶体管P1导通，其漏极的低电平VGL经该第二晶体管P2输出，并为该第二晶体管P2充电。同时，该第二晶体管P2输出的低电平开启该第三晶体管P3与该第四晶体管P4，使该第二移位寄存单元22的第一输出端VO1与该第二输出端VO2输出该反相时钟信号
的高电平VGH。该高电平VGH使该第七晶体管P7截止，而该时钟信号CLK的低电平VGL使该第八晶体管P8导通，故自该第二移位寄存单元22的第三输出端VO3输出该第八晶体管P8漏极的低电平VGL。该低电平VGL使该第五晶体管P5与该第六晶体管P6导通，该第五晶体管P5与该第六晶体管P6漏极的高电平VGH使该第一输出端VO1与该第二输出端VO2保持高电平VGH输出。同时，该第三输出端VO3输出低电平VGL还使该第十晶体管P10导通，而该第一移位寄存单元21的第三输出端VOUT3输出高电平VGH至该第二移位寄存单元22的第九晶体管P9的栅极，使该第九晶体管P9截止，故该第二移位寄存单元21的逻辑稳定电路处于断开状态，其可防止该第二晶体管P2漏电，从而使该第三晶体管P3与该第四晶体管P4的栅极维持稳定的低电平。
在t2时段内，该反相时钟信号
由高电平VGH跳变为低电平VGL，该第八晶体管T8导通，其漏极的低电平VGL经由该第三输出端VOUT3输出。该第三输出端VOUT3输出的低电平VGL使该第五晶体管T5与该第六晶体管T6导通，从而使该第一输出端VOUT1与该第二输出端VOUT2的输出由低电平VGL跳变为高电平VGH。该第一移位寄存单元21的前一移位寄存单元的第三输出端(图未示)输出一稳定低电平VGL与该第三输出端VOUT3输出的低电平VGL，分别使该第九晶体管T9与该第十晶体管T10导通，同时，而该输入信号VIN1由低电平VGL跳变为高电平VGH，使该第一晶体管T1截止，故该第九晶体管T9源极的高电平VGH传输至该第二晶体管T2的漏极，使该第二晶体管T2放电，从而使该输出端VOUT所保持的低电平VGL被强制性拉至高电平VGH，导致该第三晶体管T3与该第四晶体管T4截止，以保证该第一输出端VOUT1与该第二输出端VOUT2输出稳定的高电平VGH。
在t2时段内，该第一移位寄存单元21的第一输出端VOUT1输出高电平VGH至该第二移位寄存单元22，即该第二移位寄存单元22的输入信号VIN2由低电平跳变为高电平VGH，该输入信号VIN2的高电平VGH使该第一晶体管P1截止，而在该第二晶体管P2的电容作用下，该第二移位寄存单元P2保持一稳定的低电位VGL输出，使该第三晶体管P3与该第四晶体管P4仍然保持导通，该第三晶体管P3漏极与该第四晶体管P4漏极的反相时钟信号
由高电平VGH跳变为低电平VGL，故该第一输出端VO1与该第二输出端VO2的输出由高电平VGH跳变为低电平VGL。该第一输出端VO1输出的低电平VGL使该第七晶体管P7导通，同时，该时钟信号CLK由低电平VGL跳变为高电平VGH，该第八晶体管P8截止，则该第七晶体管P7源极的高电平VGH自该第三输出端VO3输出。同时，该第三输出端VO3输出的高电平VGH使该第五晶体管P5与该第六晶体管P6截止，以保证该第一输出端VO1与该第二输出端VO2输出稳定的低电平。同时，该第三输出端VO3输出的高电平VGH使该第十晶体管P10截止，该第二移位寄存单元22的逻辑稳定电路处于断开状态，其可防止该第二晶体管P2漏电，从而使该第三晶体管P3与该第四晶体管P4的栅极维持稳定的低电平。
该第一移位寄存单元21在t1时段以后的时间内，因其第一输出端VOUT1与该第二输出端VOUT2输出高电平，使该其第七晶体管T7截止，故该第三输出端VOUT3的输出信号受该反相时钟信号
控制。当该反相时钟信号
输出低电平VGL时，该第三输出端VOUT3输出该第八晶体管T8漏极的低电平，而该反相时钟信号输出高电平VGH时，该第八晶体管T8截止，因该第三输出端VOUT3分别与该第八晶体管T8与该第五晶体管T5、第六晶体管T6、第十晶体管T10、该第二移位寄存单元22的第九晶体管P9的栅极相连，该第三输出端VOUT3无放电通路，故其在t1时段以后仍保持一低电平VGL输出。该低电平VGL使该第五晶体管T5与该第六晶体管T6处于导通状态，故该第一输出端VOUT1与该第二输出端VOUT2于t1时段以后始终输出稳定的高电平VGH。同时，该第三输出端VOUT3输出的低电平VGL使该第十晶体管T10导通，该第九晶体管T9受该第一移位寄存单元21的前一移位寄存单元第三输出端的低电平VGL控制而导通，故该逻辑稳定电路214处于导通状态，该第九晶体管T9源极的高电平VGH经由该逻辑稳定电路214将该第三晶体管T3与该第四晶体管T4的栅极拉至高电平VGH，使该第三晶体管T3与该第四晶体管T4截止，避免时钟信号CLK影响该第一输出端VOUT1与该第二输出端输出VOUT2的高电平VGH 。
该第二移位寄存单元22于t2时段以后的时间内，其运作过程与该第一移位寄存单元21完全相同。
该第一移位寄存单元21的测试电路215与该第二移位寄存单元22的测试电路均在正常工作状态下保持截止状态，对该移位寄存器20的工作无影响，当该移位寄存器20应用于驱动液晶显示面板后，测试该液晶显示面板时，该移位寄存器20的测试电路方才导通。
从工作时序上看，该输入信号VIN1为低电平VGL时，该第一移位寄存单元21的逻辑稳定电路214使该信号输入电路211的输出端VOUT保持一时钟周期的低电平输出，并使该信号输出电路212的第三晶体管T3与该第四晶体管T4保持导通，直至输出该时钟信号CLK的半时钟周期的低电平VGL。该低电平VGL作为该第二移位寄存单元22的输入信号VIN2，该第二移位寄存单元22的信号输入电路的输出端保持一时钟周期的低电平VGL，使其信号输出电路输出该反相时钟信号
的半时钟周期低电平VGL。因该时钟信号CLK与该反相时钟信号
波形相反，故该第一移位寄存单元21与该第二移位寄存单元22输出的波形无重叠。
另，逻辑转换电路213接收该信号输出电路212输出的信号并进行逻辑反转，反转后的信号反馈给该信号输出电路212，一方面稳定该信号输出电路212的输出信号，另一方面当该输入信号为高电平VGH时，可保证该信号输出电路212输出高电平VGH。
另，该逻辑稳定电路214在该信号输出电路212输出高电平VGH时，使该信号输出电路212的第三晶体管T3与第四晶体管T4的栅极保持稳定的高电平VGH，防止该第三晶体管T3与该第四晶体管T4受外部电路的时钟信号CLK影响，避免产生耦合电荷，以保证该信号输出电路212输出稳定的高电平VGH。
请参阅图6，是应用该移位寄存器20的液晶显示装置的结构示意图。该液晶显示装置30包括一液晶显示面板31、一数据驱动电路32与一扫描驱动电路33。该液晶显示面板31包括一上基板(图未示)、一下基板(图未示)与一夹持在上基板与下基板之间的液晶层(图未示)，且在该下基板邻近液晶层一侧设置有一用来控制液晶分子扭转状况的薄膜晶体管阵列(图未示)。该扫描驱动电路33输出扫描信号以控制该液晶显示面板31的薄膜晶体管阵列的导通与截止状态，该数据驱动电路32输出数据信号控制该液晶显示面板31显示画面变化。该扫描驱动电路33与该数据驱动电路32皆利用该移位寄存器20控制扫描信号与数据信号的输出时序，从而控制该液晶显示面板31的显示。该移位寄存器20可与该液晶显示装置30的薄膜晶体管阵列在同一制造工艺下形成。
由于该移位寄存器20的各级移位寄存单元的输出不存在信号重叠现象，故使得使用该移位寄存器20作为扫描驱动电路32与数据驱动电路33的液晶显示装置30在进行列扫描或行扫描时，其输出扫描信号与数据信号不会产生信号干扰，从而避免显示画面出现色差。
Claims (6)
1.一种移位寄存器，其包括多个移位寄存单元，其特征在于：两相邻的移位寄存单元所接收的两个时钟信号反相，每一移位寄存单元均包括一信号输出电路、一信号输入电路、一逻辑转换电路与一逻辑稳定电路，该信号输入电路包括一第一晶体管与一第二晶体管，该第一晶体管的漏极接收来自外部电路的低电平，该第一晶体管的栅极接收前一移位寄存单元信号输出电路的输出信号，该第一晶体管的源极连接至该第二晶体管的漏极，该第二晶体管的栅极接收来自外部的低电平，该第二晶体管的源极输出该信号输入电路的输出信号；该信号输出电路包括一第三晶体管、一第四晶体管、一第五晶体管和一第六晶体管，该第三、第四晶体管的栅极接收该信号输入电路的输出信号，该第三、第四晶体管的漏极接收外部电路的第一时钟信号，该第三、第四晶体管的源极分别作为该移位寄存单元的第一输出端与第二输出端，该第五、第六晶体管的源极接收来自外部电路的高电平，该第五、第六晶体管的栅极接收该逻辑转换电路的输出信号，该第五、第六晶体管的漏极分别连接至该第三、第四晶体管的源极；该逻辑转换电路包括一第七晶体管与一第八晶体管，该第七晶体管的源极接收来自外部电路的高电平，该第七晶体管的栅极连接至该第一输出端，该第七晶体管的漏极输出该逻辑转换电路的输出信号，该第八晶体管的源极连接至该第七晶体管的漏极，该第八晶体管的栅极接收与该第一时钟信号相反的第二时钟信号，该第八晶体管的漏极接收来自外部电路的低电平，该逻辑稳定电路包括一第九晶体管与一第十晶体管，该第九晶体管的源极接收来自外部电路的高电平，该第九晶体管的栅极接收前一移位寄存单元逻辑转换电路的输出信号，该第九晶体管的漏极连接至该第十晶体管的源极，该第十晶体管的栅极接收该逻辑转换电路的输出信号，该第十晶体管的漏极连接至该第一晶体管的源极；当该信号输入电路输入导通信号时，该导通信号导通该第三、第四晶体管与该逻辑转换电路，使该第一时钟信号经由该第三、第四晶体管输出，同时使该第五、第六晶体管与该逻辑稳定电路截止；反之，当该信号输入电路输入截止信号时，该逻辑转换电路使该逻辑稳定电路导通，该逻辑稳定电路使该第三、第四晶体管截止。
2.如权利要求1所述的移位寄存器，其特征在于：每一移位寄存单元是由多个晶体管构成。
3.如权利要求2所述的移位寄存器，其特征在于：该晶体管为PMOS型晶体管。
4.如权利要求2所述的移位寄存器，其特征在于：该移位寄存单元进一步包括一测试电路。
5.如权利要求4所述的移位寄存器，其特征在于：该测试电路包括一第十一晶体管，该第十一晶体管的源极与栅极接收来自外部电路的测试信号，该第十一晶体管的漏极连接至该第二晶体管的源极。
6.一种液晶显示装置，其包括一液晶面板、一数据驱动电路及一扫描驱动电路，该数据驱动电路与该扫描驱动电路均包括一移位寄存器，其特征在于：该移位寄存器是权利要求1至5中任意一项所述的移位寄存器。
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