CN101206318B - 移位寄存器与液晶显示装置 - Google Patents

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Abstract

本发明涉及一种移位寄存器与采用该移位寄存器的液晶显示装置。该液晶显示装置包括一液晶面板、一数据驱动电路与一扫描驱动电路。该数据驱动电路与该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元均接收来自外部电路的两时钟信号，且两个相邻的移位寄存单元所接收的时钟信号反相，前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。每一移位寄存单元均包括一信号输出电路、一信号输入电路与一逻辑转换电路。该移位寄存器的输出信号无重叠，采用该移位寄存器的液晶显示装置无色差。

Description

移位寄存器与液晶显示装置
技术领域
本发明涉及一种移位寄存器与采用该移位寄存器的液晶显示装置。
背景技术
目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示器已逐渐成为各种数字产品的标准输出设备，然而，其需要设计适当的驱动电路以保证其稳定工作。
通常，液晶显示器驱动电路包括一数据驱动电路与一扫描驱动电路。数据驱动电路用来控制每一像素单元的显示亮度，扫描驱动电路则用来控制薄膜晶体管的导通与截止。两驱动电路均采用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。
请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120与一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极与一漏极。
该第一时钟反相电路110包括一第一PMOS型晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第一输出端VO1与一第二输出端VO2。该第一晶体管M1的栅极接收该移位寄存单元100的前一移位寄存单元(图未示)的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第二晶体管M2的源极。该第二晶体管M2的栅极与其漏极接收来自外部电路的低电平信号VSS。该第三晶体管M3与该第四晶体管M4的栅极均接收来自外部电路的反相时钟信号TS，二者的漏极分别作为该第一时钟反相电路110的第一输出端VO1与第二输出端VO2，且该第三晶体管M3的源极连接至该第一晶体管M1的漏极，该第四晶体管M4的源极连接至该第一晶体管M1的栅极。
该换流电路120包括一第五晶体管M5、一第六晶体管M6与一信号输出端VO。该第五晶体管M5的栅极连接至该第一输出端VO1，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第六晶体管M6的源极。该第六晶体管M6的栅极连接至该第二输出端VO2，其漏极接收来自外部电路的低电平信号VSS，其源极为该移位寄存单元100的信号输出端VO。
该第二时钟反相电路130包括一第七晶体管M7、一第八晶体管M8、一第九晶体管M9与一第十晶体管M10。该第七晶体管M7的栅极连接至该信号输出端VO，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第八晶体管M8的源极。该第八晶体管M8的栅极与其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管M9的源极连接至该第一输出端VO1，其栅极接收来自外部电路的时钟信号TS，其漏极连接至该第七晶体管M7的漏极。该第十晶体管的栅极接收外部电路的时钟信号TS，其源极连接至该第二输出端VO2，其漏极连接至该信号输出端VO。
请一并参阅图2，是该移位寄存单元100的工作时序图。在T1时段内，该前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号TS由低电平跳变为高电平，则使该第三晶体管M3与该第四晶体管M4截止，从而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管M9与该第十晶体管M10导通，从而使该第二时钟反相电路130导通，而该信号输出端VO初始状态的高电平经该第十晶体管M10，使该第六晶体管M6截止，而该第八晶体管M8输出的低电平经由该第九晶体管M9，使该第五晶体管M5导通，从而使其源极的高电平信号VDD输出至该信号输出端VO，故该信号输出端VO保持高电平输出。
在T2时段内，该反相时钟信号TS由高电平跳变为低电平，则使该第三晶体管M3与该第四晶体管M4导通，从而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，则使该第九晶体管M9与该第十晶体管M10截止，从而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管M1导通，其源极的高电平VDD经该第三晶体管M3截止该第五晶体管M5，且该输入信号VS的低电平经该第四晶体管M4导通该第六晶体管M6，使该信号输出端VO输出低电平。
在T3时段内，该反相时钟信号TS由低电平跳变为高电平，则使该第三晶体管M3与该第四晶体管M4截止，从而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管M9与该第十晶体管M10导通，从而使该第二时钟反相电路130导通。该信号输出端VO的低电平导通该第七晶体管M7，其源极的高电平经该第九晶体管M9截止该第五晶体管M5。同时，该信号输出端VO的低电平也经该第十晶体管M10，导通该第六晶体管M6，该第六晶体管M6的漏极低电平使该信号输出端VO保持低电平输出。
在T4时段内，该反相时钟信号TS由高电平跳变为低电平，则使该第三晶体管M3与该第四晶体管M4导通，从而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，使该第九晶体管M9与该第十晶体管M10截止，从而使该第二时钟反相电路120断开。输入信号VS的高电平经该第四晶体管M4截止该第六晶体管M6，而该第二晶体管M2的漏极低电平经该第三晶体管M3导通该第五晶体管M5，使其源极的高电平输出至该信号输出端VO，使该信号输出端VO的输出由低电平跳变为高电平。
从工作时序可见，该移位寄存单元100的前一移位寄存单元在T1时段与T2时段内输出信号，而该移位寄存单元100在T2时段与T3时段内输出信号，两输出信号在T2时段存在信号重叠情况，从而导致采用该移位寄存器作为数据驱动电路与扫描驱动电路的液晶显示装置，在进行行扫描或列扫描时，存在相邻二行(Row)或列(Column)同时进行扫描的现象，导致加载信号产生相互干扰，使画面产生色差。
发明内容
为了解决现有技术移位寄存器输出信号存在重叠的问题，有必要提供一种输出信号无重叠的移位寄存器。
为了解决现有技术因移位寄存器输出信号存在重叠而导致液晶显示装置的显示画面存在色差的问题，有必要提供一种无色差的液晶显示装置。
一种移位寄存器，其包括多个移位寄存单元。每一移位寄存单元均接来自收外部电路的两时钟信号，两相邻的移位寄存单元所接收的两时钟信号相反，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。每一移位寄存单元均包括一信号输出电路、一信号输入电路与一逻辑转换电路。该信号输出电路接收来自外部电路的第一时钟信号，其包括一第一晶体管与一第二晶体管，该第一时钟信号经该第一晶体管输出，一截止信号经该第二晶体管输出。该信号输入电路接收来自外部电路的第二时钟信号与前一级移位寄存单元的输出信号，并向该信号输出电路的第一晶体管输出控制信号，其包括一始终处于导通状态的第三晶体管，该第三晶体管向该信号输入电路的输出端放电，并保持其输出信号在一时钟周期内不变。该逻辑转换电路接收该信号输入电路的输出信号，并输出一控制信号，控制该第二晶体管的导通与截止。当该信号输入电路输入导通信号时，该导通信号导通该第一晶体管与该逻辑转换电路，使该第一时钟信号经由该第一晶体管输出，同时该逻辑转换电路输出一截止信号，使该第二晶体管截止；反之，当该信号输入电路输入截止信号时，使该第一晶体管截止，该逻辑转换电路自动输出一导通信号，使该第二晶体管导通，从而输出一截止信号。
一种液晶显示装置，其包括一液晶面板，一数据驱动电路与一扫描驱动电路。该数据驱动电路与该扫描驱动电路均包括移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元均接来自收外部电路的时钟信号，两相邻的移位寄存单元所接收的两时钟信号相反，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。每一移位寄存单元均包括一信号输出电路、一信号输入电路与一逻辑转换电路。该信号输出电路接收来自外部电路的第一时钟信号，其包括一第一晶体管与一第二晶体管，该第一时钟信号经该第一晶体管输出，一截止信号经该第二晶体管输出。该信号输入电路接收来自外部电路的第二时钟信号与前一级移位寄存单元的输出信号，并向该信号输出电路的第一晶体管输出控制信号，其包括一始终处于导通状态的第三晶体管，该第三晶体管向该信号输入电路的输出端放电，并保持其输出信号在一时钟周期内不变。该逻辑转换电路接收该信号输入电路的输出信号，并输出一控制信号，控制该第二晶体管的导通与截止。该信号输入电路输入导通信号时，该导通信号导通该第一晶体管与该逻辑转换电路，使该第一时钟信号经由该第一晶体管输出，同时该逻辑转换电路输出一截止信号，使该第二晶体管截止。反之，当该信号输入电路输入截止信号时，使该第一晶体管截止，该逻辑转换电路自动输出一导通信号，使该第二晶体管导通，从而输出一截止信号。
该移位寄存单元接收来自外部电路的导通信号，且当该第一时钟信号为导通信号时，该移位寄存单元输出一导通信号，同时，该导通信号输入后一移位寄存单元，并为其第三晶体管充电。当该第一时钟信号为截止信号时，该第二时钟信号为导通信号，则该移位寄存单元输出截止信号，该后一移位寄存单元的第三晶体管放电使其第一晶体管保持导通，从而输出该第二时钟信号即为一导通信号。由于该第一时钟信号与该第二时钟信号互为反相信号，故移位寄存器的相邻二移位寄存单元的输出信号无重叠，采用该移位寄存器的液晶显示装置不会出现相邻行或列同时进行扫描的现象，从而避免加载信号产生的相互干扰现象，画面不会产生色差。
附图说明
图1是一种现有技术移位寄存器的移位寄存单元的电路图。
图2是图1所示移位寄存单元的工作时序图。
图3是本发明移位寄存器一较佳实施方式的电路结构框图。
图4是图3所示移位寄存器的一移位寄存单元的电路图。
图5是图3所示移位寄存器的工作时序图。
图6是应用图3所示移位寄存器的主动矩阵液晶显示装置的结构示意图。
具体实施方式
请参阅图3，是本发明移位寄存器一较佳实施方式的电路结构框图。该移位寄存器20包括多个结构相同的移位寄存单元200。该多个移位寄存单元200依次串联，且前一移位寄存单元200的输出信号为后一移位寄存单元200的输入信号。每一移位寄存单元200包括一时钟信号输入引脚CLK、一反相时钟信号输入引脚CLK、一信号输入引脚VIN、一第一信号输出引脚VOUT1、一第二信号输出引脚VOUT2与一测试信号引脚VCT。该移位寄存器20的前一移位寄存单元200的时钟信号输入引脚CLK接收来自外部电路(图未示)的时钟输入信号CLOCK，其反相时钟信号输入引脚CLK接收来自外部电路的反相时钟输入信号CLOCK，其信号输入引脚VIN作为该移位寄存单元200的信号输入端，其第一信号输出引脚VOUT1连接至后一移位寄存单元200的信号输入引脚VIN，其第二信号输出引脚VOUT2向外部电路输出信号，其测试信号引脚VCT接收来自外部电路的测试信号VT。后一移位寄存单元200的连接方式与其相似，其区别在于：后一移位寄存单元200的时钟信号输入引脚CLK接收来自外部电路的反相时钟输入信号CLOCK，其反相时钟信号输入引脚CLK接收来自外部电路的时钟输入信号CLOCK。其余移位寄存单元200的连接方式遵循前述两移位寄存单元200的连接方式，其时钟信号输入引脚CLK与其反相时钟信号输入引脚CLK分别交替接收该时钟输入信号CLOCK与该反相时钟输入信号CLOCK。
请参阅图4，是该移位寄存器20的一移位寄存单元200的电路图。该移位寄存单元200包括一信号输入电路211、一逻辑转换电路212、一测试信号输入电路213与一信号输出电路214。该信号输入电路211的输出端与该测试信号输入电路213的输出端连接至一节点218。该移位寄存单元200的各电路均由PMOS型晶体管组成，每一晶体管均包括一栅极、一源极与一漏极。
该信号输入电路211包括一第一晶体管P1、一第二晶体管P2与一第三晶体管P3。该第一晶体管P1的漏极接收来自外部电路的低电平信号VGL，其栅极是该移位寄存单元200的输入信号引脚VIN，其源极连接至该第二晶体管P2的漏极。该第二晶体管P2的源极连接至该第一晶体管P1的栅极，其栅极是该移位寄存单元200的反相时钟信号输入引脚CLK，其漏极连接至该第三晶体管P3的源极。该第三晶体管P3的栅极接收来自外部电路的低电平信号VGL，其漏极连接至节点218。
该逻辑转换电路212包括一第四晶体管P4、一第五晶体管P5、一第六晶体管P6与一第七晶体管P7。该第四晶体管P4的漏极与栅极接收来自外部电路的低电平信号VGL，其源极连接至该第五晶体管P5的漏极。该第五晶体管P5的栅极连接至该节点218，其源极接收来自外部电路的高电平信号VGH。该第六晶体管P6的栅极连接至该第四晶体管P4的源极，其漏极接收来自外部电路的低电平信号VGL，其源极连接至该第七晶体管P7的漏极。该第七晶体管P7的栅极连接至该节点218，其源极接收来自外部电路的高电平信号VGH。
该信号输出电路214包括一第八晶体管P8、一第九晶体管P9、一第十晶体管P10与一第十一晶体管P11。该第八晶体管P8的漏极是该移位寄存单元200的时钟信号输入引脚CLK，其栅极连接至该节点218，自其源极引出该移位寄存单元200的第一信号输出引脚VOUT1。该第九晶体管P9的栅极连接至该第六晶体管P6的源极，其漏极连接至该第八晶体管P8的源极，其源极接收来自外部电路的高电平信号VGH。该第十晶体管P10的漏极连接至该时钟信号输入引脚CLK，其栅极连接至该节点218，自其源极引出该第二信号输出引脚VOUT2。该第十一晶体管P11的漏极连接至该第十晶体管P10的源极，其栅极连接至该第六晶体管P6的源极，其源极接收来自外部电路的高电平信号VGH。
该测试信号输入电路213包括一第十二晶体管P12，该第十二晶体管P12的栅极为测试信号引脚VCT，其源极连接至其栅极，其漏极连接至该节点218。
请参阅图5，是该移位寄存器20的工作时序图。在T1时段内，该输入信号引脚VIN接收来自外部电路的低电平信号VGL，该时钟输入信号CLOCK由高电平跳变为低电平，该反相时钟输入信号CLOCK由低电平跳变为高电平，该第一晶体管P1导通，该第二晶体管P2截止，而该第三晶体管P3一直处于导通状态，其作用类似于一电容器。该第一晶体管P1的漏极低电平信号VGL经由该第三晶体管P3自该节点218输出低电平，同时为该第三晶体管P3进行充电。当该节点218的电压漂移(Floating)时，该第三晶体管P3对该节点218的电压进行保持，使该节点218输出稳定的低电平。自该节点218输出的低电平使该第八晶体管P8与该第十晶体管P10导通，该时钟信号引脚CLK输出的低电平经由该第八晶体管P8与该第一信号输出引脚VOUT1向后一移位寄存单元200输出一低电平信号VGL，同时也经由该第十晶体管P10与该第二信号输出引脚VOUT2向外部电路输出低电平信号VGL。另外，自该节点218输出的低电平也使该逻辑转换电路212的第五晶体管P5与该第七晶体管P7导通，该第五晶体管P5与该第七晶体管P7分别输出高电平至该第九晶体管P9与该第十一晶体管P11的栅极，使该第九晶体管P9与该第十一晶体管P11截止，从而使该第一信号输出引脚VOUT1与该第二信号输出引脚VOUT2的输出不受该第九晶体管P9与该第十一晶体管P11漏极的高电平影响。
在T1时段内，当该移位寄存单元200的第一信号输出引脚VOUT1向其后一移位寄存单元200输入低电平时，由于后一移位寄存单元200的时钟信号输入引脚CLK接收来自外部电路的反相时钟输入信号CLOCK，其反相时钟信号输入引脚CLK接收来自外部电路的时钟输入信号CLOCK，且此时时钟输入信号CLOCK为低电平，该反相时钟输入信号CLOCK为高电平，故使后一移位寄存单元200的第一晶体管与第二晶体管导通，其信号输入电路211输出低电平，且为其第三晶体管充电，以保证其信号输入电路211在一时钟周期内输出稳定的低电平，后一移位寄存单元200的信号输入电路211输出的低电平使其逻辑转换电路212截止该第九晶体管与该第十晶体管，则其信号输出电路211输出与反相时钟输入信号CLOCK同步的高电平。
在T2时段内，该移位寄存单元200的输入信号引脚VIN的输入信号由低电平跳变为高电平。该时钟输入信号CLOCK由低电平跳变至高电平，该反相时钟输入信号CLOCK由高电平跳变至低电平，该第二晶体管P2导通，使该节点218的输出由低电平跳变为高电平，从而使该第八晶体管P8与该第十晶体管P10截止。此时，该第四晶体管P4与该第六晶体管P6源极的低电压信号VGL使该第九晶体管P9与该第十一晶体管P11导通，从而使该第一信号输出引脚VOUT1与该第二信号输出引脚VOUT2的输出信号由低电平跳变至高电平，实现逻辑转换功能。
在T2时段内，当该移位寄存单元200的后一移位寄存单元200接收到该第一信号输出引脚VOUT1输出的高电平后，其时钟信号引脚CLK为低电平，该反相时钟信号输入引脚CLK为高电平，使该后一移位寄存单元200的第一晶体管与第二晶体管截止，而在T1时段内储能的第三晶体管开始放电，使后一移位寄存单元200的信号输入电路211保持低电平输出，输出的低电平导通其信号输出电路214的第八晶体管与第十晶体管，从而使其第一信号输出引脚VOUT1与第二信号输出引脚VOUT2的输出信号由高电平跳变为低电平。
该测试信号输入电路213正常工作情况下保持截止状态，对该移位寄存器的工作无影响，其仅在测试液晶面板时激活。
从工作时序上可以看出，当该输入信号引脚VIN接收一低电平导通信号时，该低电平信号VGL使该第八晶体管P8与该第十晶体管P10导通，输出其源极的时钟输入信号CLOCK，并向其后一移位寄存单元200输出该时钟输入信号CLOCK。当时钟输入信号CLOCK输出导通信号时，该后一移位寄存单元200的第三晶体管开始充电，以保证其信号输入电路211在一时钟周期内稳定输出一低电平，即使后一移位寄存单元200的第八晶体管P8与第九晶体管P9导通，输出其源极的反相时钟输入信号CLOCK。由于该时钟输入信号CLOCK与该反相时钟输入信号CLOCK的波形相反，故该移位寄存单元200与其后一移位寄存单元200的输出波形无重叠。
请参阅图6，是应用该移位寄存器20的主动矩阵式液晶显示装置的结构示意图。该液晶显示装置30包括一液晶显示面板31、一数据驱动电路32与一扫描驱动电路33。该液晶显示面板31包括一上基板(图未示)、一下基板(图未示)与一夹持在上基板与下基板间的液晶层(图未示)，且在该下基板邻近液晶层一侧设置有一用来控制液晶分子扭转状况的薄膜晶体管阵列(图未示)。该扫描驱动电路33输出扫描信号以控制该液晶显示面板31的薄膜晶体管阵列的导通与关断状态，该数据驱动电路32输出数据信号控制该液晶显示装置30显示画面变化。该扫描驱动电路33与该数据驱动电路32皆利用该移位寄存器20控制扫描信号与数据信号的输出时序，从而控制该液晶显示面板31的显示。该移位寄存器20可与该液晶显示装置30的薄膜晶体管阵列于同一制造工艺下形成。
由于该移位寄存器20的各级移位寄存单元200的输出不存在信号重叠现象，故使得使用该移位寄存器20作为扫描驱动电路32与数据驱动电路33的液晶显示装置30在进行行扫描或列扫描时，其输出扫描信号与数据信号不会产生信号干扰，从而避免显示画面出现色差。

Claims (8)

1.一种移位寄存器，其包括多个移位寄存单元，每一移位寄存单元均接收来自外部电路的两时钟信号，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号，其特征在于：两相邻的移位寄存单元所分别接收的两时钟信号反相，每一移位寄存单元均包括一信号输出电路、一信号输入电路与一逻辑转换电路，该信号输出电路接收来自外部电路的第一时钟信号，其包括一第一晶体管与一第二晶体管，该第一晶体管输出该第一时钟信号，该第二晶体管输出一截止信号；该信号输入电路接收前一移位寄存单元的输出信号和来自外部电路的、与该第一时钟信号反相的第二时钟信号，并向该信号输出电路的第一晶体管输出控制信号，该信号输入电路包括一第三晶体管、一第四晶体管与一第五晶体管，该第五晶体管的漏极接收来自外部电路的低电平信号，其栅极与该第四晶体管的源极均接收所述前一移位寄存单元的输出信号，该第五晶体管的源极与该第四晶体管的漏极相连，该第四晶体管的栅极接收该第二时钟信号，该第三晶体管的栅极接收低电平信号，其漏极连接至该第五晶体管的源极，自该第三晶体管的源极输出该信号输入电路的输出信号，该第三晶体管始终处于导通状态，且向该信号输入电路的输出端放电，并保持其输出信号在一时钟周期内不变；该逻辑转换电路接收该信号输入电路的输出信号，并输出一控制信号，控制该第二晶体管的导通与截止；当该信号输入电路输出导通信号时，该导通信号导通该第一晶体管与该逻辑转换电路，使该第一时钟信号经由该第一晶体管输出，同时该逻辑转换电路输出一截止信号，使该第二晶体管截止；反之，当该信号输入电路输出截止信号时，该截止信号使该第一晶体管截止，该逻辑转换电路自动输出一导通信号，从而使该第二晶体管导通，并输出一截止信号。
2.如权利要求1所述的移位寄存器，其特征在于：每一移位寄存单元是由多个晶体管构成。
3.如权利要求2所述的移位寄存器，其特征在于：该晶体管为PMOS型晶体管。
4.如权利要求2所述的移位寄存器，其特征在于：该逻辑转换电路包括一第六晶体管、一第七晶体管、一第八晶体管与一第九晶体管，该第六晶体管的漏极接收外部电路的低电平信号，其栅极连接至漏极，其源极连接至该第七晶体管的漏极；该第七晶体管的源极接收外部电路的高电平信号，其栅极连接至该第九晶体管的栅极；该第八晶体管的漏极接收外部电路的低电平信号，其栅极连接至该第六晶体管的源极，其源极连接至该第九晶体管的漏极；该第九晶体管的栅极接收该信号输入电路的输出信号，其源极接收外部电路的高电平信号。
5.如权利要求2所述的移位寄存器，其特征在于：该移位寄存单元进一步包括一测试信号输入电路。
6.如权利要求5所述的移位寄存器，其特征在于：该测试信号输入电路包括一第十晶体管，该第十晶体管的栅极与源极接收来自外部电路的测试信号，其漏极向该逻辑转换电路与该信号输出电路输出信号。
7.如权利要求2所述的移位寄存器，其特征在于：该信号输出电路进一步包括一第十一晶体管与一第十二晶体管，该第一晶体管与该第十一晶体管的漏极接收该第一时钟信号，该第一晶体管的栅极与该第十一晶体管的栅极接收该信号输入电路的输出信号，该第一晶体管的源极与该第十一晶体管的源极分别输出信号；该第二晶体管与该第十二晶体管的栅极接收该逻辑转换电路的控制信号，该第二晶体管的源极与该第十二晶体管的源极接收外部电路的高电平信号，该第二晶体管的漏极连接至该第一晶体管的源极，该第十二晶体管的漏极连接至该第十一晶体管的源极。
8.一种液晶显示装置，其包括一液晶面板、一数据驱动电路及一扫描驱动电路，该数据驱动电路与该扫描驱动电路均包括一移位寄存器，其特征在于：该移位寄存器是权利要求1至7中任意一项所述的移位寄存器。
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