CN115064127A - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。移位寄存器(10)包括消隐输入电路(100)、消隐控制电路(200)、消隐下拉电路(300)、和移位寄存电路(1000)。消隐输入电路(100)可根据第二时钟信号(CLKB)将消隐输入信号(STU1)提供到第一控制节点(H)。消隐控制电路(200)可根据第一控制节点(H)的电压将第一时钟信号(CLKA)提供到第二控制节点(N)，以及保持在第一控制节点(H)和第二控制节点(N)之间的电压差。消隐下拉电路(300)可根据第一时钟信号(CLKA)将第二控制节点(N)的电压提供到下拉节点(Q)。移位寄存电路(1000)可根据下拉节点(Q)的电压，经由移位信号输出端(CR)提供移位信号，以及经由第一驱动信号输出端(OUT1)提供第一驱动信号。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置

本申请是申请日为2019年1月9日、申请号为201980000039.4、发明名称为“移位寄存器及其驱动方法、栅极驱动电路和显示装置”的专利申请的分案申请。

技术领域

本公开涉及显示技术领域，具体地，涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。

背景技术

随着显示技术的进步，相对于传统的液晶显示(Liquid Crystal Display，LCD)装置，新一代的有机发光二极管(Organic Light Emitting Diode，OLED)显示装置具有更低的制造成本，更快的反应速度，更高的对比度，更广的视角，更大的工作温度范围，不需要背光单元，色彩鲜艳及轻薄等优点，因此OLED显示技术成为当前发展最快的显示技术。

为了提高OLED面板的工艺集成度并降低成本，通常采用阵列基板行驱动(GateDriver on Array，简称GOA)技术而将薄膜晶体管(TFT)的栅极驱动电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。这种利用GOA技术而集成在阵列基板上的栅极驱动电路也称为GOA单元或移位寄存器。采用GOA电路的显示装置由于省去了绑定驱动电路的部分，可以从材料成本和制作工艺两方面降低成本。

发明内容

本公开的实施例提供了移位寄存器及其驱动方法、栅极驱动电路、以及显示装置。

根据本公开的第一方面，提供了一种移位寄存器。移位寄存器可包括消隐输入电路、消隐控制电路、消隐下拉电路、和移位寄存电路。消隐输入电路可根据来自第二时钟信号端的第二时钟信号将来自消隐输入信号端的消隐输入信号提供到第一控制节点。消隐控制电路可根据第一控制节点的电压将来自第一时钟信号端的第一时钟信号提供到第二控制节点，以及保持在第一控制节点和第二控制节点之间的电压差。消隐下拉电路可根据第一时钟信号将第二控制节点的电压提供到下拉节点。移位寄存电路被配置为根据下拉节点的电压，经由移位信号输出端提供移位信号，以及经由第一驱动信号输出端提供第一驱动信号。

在本公开的实施例中，消隐控制电路可包括第二晶体管和第一电容。第二晶体管的控制极和第一控制节点耦接，第二晶体管的第一极和第一时钟信号端耦接，第二晶体管的第二极和第二控制节点耦接。第一电容被耦接在第一控制节点和第二控制节点之间。

在本公开的实施例中，消隐输入电路可包括第一晶体管。第一晶体管的控制极和第二时钟信号端耦接，第一晶体管的第一极和消隐输入信号端耦接，第一晶体管的第二极和第一控制节点耦接。

在本公开的实施例中，消隐下拉电路可包括第三晶体管。第三晶体管的控制极和第一时钟信号端耦接，第三晶体管的第一极和第二控制节点耦接，第三晶体管的第二极和下拉节点耦接。

在本公开的实施例中，移位寄存器还可包括显示输入电路和输出电路。显示输入电路可根据来自显示输入信号端的显示输入信号将来自第一电压端的第一电压提供到下拉节点。输出电路可根据下拉节点的电压，从移位信号输出端输出移位信号，以及从第一驱动信号输出端输出第一驱动信号。

在本公开的实施例中，显示输入电路可包括第四晶体管。第四晶体管的控制极和显示输入信号端耦接，第四晶体管的第一极和第一电压端耦接，第四晶体管的第二极和下拉节点耦接。

在本公开的实施例中，输出电路可包括第十九晶体管、第二十二晶体管和第二电容。第十九晶体管的控制极和下拉节点耦接，第十九晶体管的第一极和第四时钟信号端耦接以接收第四时钟信号，第十九晶体管的第二极和移位信号输出端耦接。第二十二晶体管的控制极和下拉节点耦接，第二十二晶体管的第一极和第四时钟信号端耦接以接收第四时钟信号，第二十二晶体管的第二极和第一驱动信号输出端耦接。第二电容被耦接在下拉节点和移位信号输出端之间。

在本公开的实施例中，移位寄存电路还可包括第一控制电路、上拉电路和第二控制电路。第一控制电路可根据下拉节点的电压控制上拉节点的电压。上拉电路可根据上拉节点的电压，将来自第二电压端的第二电压提供到下拉节点、移位信号输出端和驱动信号输出端。第二控制电路可根据第一时钟信号和第一控制节点的电压控制上拉节点的电压，以及根据显示输入信号控制上拉节点的电压。

在本公开的实施例中，上拉节点可包括第一上拉节点。第一控制电路可包括第七晶体管和第八晶体管。第七晶体管的控制极和第一极和第三电压端耦接，第七晶体管的第二极和第一上拉节点耦接。第八晶体管的控制极和下拉节点耦接，第八晶体管的第一极和第一上拉节点耦接，第八晶体管的第二极和第二电压端耦接。上拉电路可包括第九晶体管、第二十晶体管和第二十三晶体管。第九晶体管的控制极和第一上拉节点耦接，第九晶体管的第一极和下拉节点耦接，第九晶体管的第二极和第二电压端耦接。第二十晶体管的控制极和第一上拉节点耦接，第二十晶体管的第一极和移位信号输出端耦接，第二十晶体管的第二极和第二电压端耦接。第二十三晶体管的控制极和第一上拉节点耦接，第二十三晶体管的第一极和第一驱动信号输出端耦接，第二十三晶体管的第二极和第二电压端耦接。第二控制电路可包括第十三晶体管、第十四晶体管和第十五晶体管。第十三晶体管的控制极和第一时钟信号端耦接，第十三晶体管的第一极和第一上拉节点耦接。第十四晶体管的控制极和第一控制节点耦接，第十四晶体管的第一极和第十三晶体管的第二极耦接，第十四晶体管的第二极和第二电压端耦接。第十五晶体管的控制极和显示输入信号端耦接，第十五晶体管的第一极和第一上拉节点耦接，第十五晶体管的第二极和第二电压端耦接。

在本公开的实施例中，上拉节点还可包括第二上拉节点。第一控制电路还包括第十晶体管和第十一晶体管。第十晶体管的控制极和第一极和第四电压端耦接，第十晶体管的第二极和第二上拉节点耦接。第十一晶体管的控制极和下拉节点耦接，第十一晶体管的第一极和第二上拉节点耦接，第十一晶体管的第二极和第二电压端耦接。上拉电路还可包括第十二晶体管、第二十一晶体管和第二十四晶体管。第十二晶体管的控制极和第二上拉节点耦接，第十二晶体管的第一极和下拉节点耦接，第十二晶体管的第二极和第二电压端耦接。第二十一晶体管的控制极和第二上拉节点耦接，第二十一晶体管的第一极和移位信号输出端耦接，二十一晶体管的第二极和第二电压端耦接。第二十四晶体管的控制极和第二上拉节点耦接，第二十四晶体管的第一极和第一驱动信号输出端耦接，第二十四晶体管的第二极和第二电压端耦接。第二控制电路还可包括第十六晶体管、第十七晶体管和第十八晶体管。第十六晶体管的控制极和第一时钟信号端耦接，第十六晶体管的第一极和第二上拉节点耦接。第十七晶体管的控制极和第一控制节点耦接，第十七晶体管的第一极和第十六晶体管的第二极耦接，第十七晶体管的第二极和第二电压端耦接。第十八晶体管的控制极和显示输入信号端耦接，第十八晶体管的第一极和第二上拉节点耦接，第十八晶体管的第二极和第二电压端耦接。

在本公开的实施例中，移位寄存电路还可包括复位电路。复位电路可根据来自消隐复位信号端的消隐复位信号对下拉节点进行复位，以及根据来自显示复位信号端的显示复位信号对下拉节点进行复位。

在本公开的实施例中，复位电路可包括第五晶体管和第六晶体管。第五晶体管的控制极和消隐复位信号端耦接，第五晶体管的第一极和下拉节点耦接，第五晶体管的第二极和第二电压端耦接。第六晶体管的控制极和显示复位信号端耦接，第六晶体管的第一极和下拉节点耦接，第六晶体管的第二极和第二电压端耦接。

在本公开的实施例中，输出电路还可包括第二十五晶体管和第三电容。第二十五晶体管的控制极和下拉节点耦接，第二十五晶体管的第一极和第五时钟信号端耦接以接收第五时钟信号，第二十五晶体管的第二极和第二驱动信号输出端耦接。第三电容被耦接在下拉节点和第二驱动信号输出端之间。

在本公开的实施例中，上拉电路还可包括第二十六晶体管和第二十七晶体管。第二十六晶体管的控制极和第一上拉节点耦接，第二十六晶体管的第一极和第二驱动信号输出端耦接，第二十六晶体管的第二极和第二电压端耦接。第二十七晶体管的控制极和第二上拉节点耦接，第二十七晶体管的第一极和第二驱动信号输出端耦接，第二十七晶体管的第二极和第二电压端耦接。

根据本公开的第二方面，提供了一种栅极驱动电路。栅极驱动电路可包括N个级联的如本公开的第一方面提供的移位寄存器、第一子时钟信号线和第二子时钟信号线。第i+1级移位寄存器的消隐输入信号端和第i级移位寄存器的移位信号输出端耦接。各级移位寄存器的第一时钟信号端和第一子时钟信号线耦接。各级移位寄存器的第二时钟信号端和第二子时钟信号线耦接。

在本公开的实施例中，栅极驱动电路还可包括消隐复位信号线、第一子时钟信号线和第二子时钟信号线。第i+2级移位寄存器的显示输入信号端和第i级移位寄存器的移位信号输出端耦接。各级移位寄存器的消隐复位信号端和消隐复位信号线耦接。第i级移位寄存器的显示复位信号端和第i+3级移位寄存器的移位信号输出端耦接。

在本公开的实施例中，栅极驱动电路还可包括第三子时钟信号线、第四子时钟信号线、第五子时钟信号线和第六子时钟信号线。第4i-3级移位寄存器的第四时钟信号端和第三子时钟信号线耦接。第4i-2级移位寄存器的第四时钟信号端和第四子时钟信号线耦接。第4i-1级移位寄存器的第四时钟信号端和第五子时钟信号线耦接。第4i级移位寄存器的第四时钟信号端和第六子时钟信号线耦接。

在本公开的实施例中，栅极驱动电路还可包括第七子时钟信号线、第八子时钟信号线、第九子时钟信号线和第十子时钟信号线。第4i-3级移位寄存器的第五时钟信号端和第七子时钟信号线耦接。第4i-2级移位寄存器的第五时钟信号端和第八子时钟信号线耦接。第4i-1级移位寄存器的第五时钟信号端和第九子时钟信号线耦接。第4i级移位寄存器的第五时钟信号端和第十子时钟信号线耦接。

根据本公开的第三方面，提供了一种显示装置。显示装置包括根据本公开的第二方面提供的栅极驱动电路。

根据本公开的第四方面，提供了一种用于驱动本公开的第一方面提供的移位寄存器的方法。在方法中，将消隐输入信号提供到第一控制节点，保持在第一控制节点和第二控制节点之间的电压差；根据第一控制节点的电压将第一时钟信号提供到第二控制节点，以及经由电压差控制第一控制节点的电压；根据第一时钟信号将第二控制节点的电压提供到下拉节点；以及根据下拉节点的电压，输出移位信号和第一驱动信号。

附图说明

为了更清楚地说明本公开的技术方案，下面将对实施例的附图进行简单说明。应当知道，以下描述的附图仅仅是本公开的一些实施例，而非对本公开的限制，其中相同的附图标记指示相同的元件或信号。在附图中：

图1示出了根据本公开的实施例的移位寄存器的示意性框图；

图2示出了根据本公开的实施例的移位寄存器的示意性框图；

图3示出了根据本公开的实施例的移位寄存器的示例性电路图；

图4(1)、(2)和(3)分别示出了根据本公开的实施例的显示输入电路的示例性电路图；

图5(1)和(2)分别示出了根据本公开的实施例的第二控制电路的示例性电路图；

图6示出了根据本公开的另一实施例的移位寄存器的示例性电路图；

图7示出了根据本公开的实施例的栅极驱动电路的示意图；

图8示出了根据本公开的实施例的栅极驱动电路的工作过程中各信号的时序图；以及

图9示出了根据本公开的实施例的用于驱动移位寄存器的方法的示意性流程图。

具体实施方式

为了使本公开的实施例的技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而并非全部的实施例。基于所描述的实施例，本领域的普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，并且可以是直接连接也可以通过中间介质间接连接。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在显示领域，特别是有机发光二极管OLED显示技术中，栅极驱动电路通常都集成在集成电路IC中。集成电路IC设计中芯片的面积是影响芯片成本的主要因素。通常，栅极驱动电路包括检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)。此类电路结构非常复杂，难以满足高分辨率窄边框的要求。

在对OLED显示面板中的子像素进行补偿时，除了在子像素中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器构成的栅极驱动电路需要向显示面板中的子像素分别提供用于扫描晶体管和感测晶体管的驱动信号。例如，在一帧的显示时段(Display)提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段(Blank)提供用于感测晶体管的感测驱动信号。

在本公开的实施例中，“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段。例如，在显示时段中，栅极驱动电路输出显示输出信号，该显示输出信号可以用于驱动显示面板中的扫描晶体管，以进行从第一行到最后一行的扫描，从而显示面板进行显示。在消隐时段中，栅极驱动电路输出消隐输出信号，该消隐输出信号可以用于驱动显示面板中的某一行子像素中的感测晶体管感测该行子像素的驱动电流，从而基于所感测的驱动电流进行补偿。。

本公开的实施例提供了移位寄存器及其驱动方法、栅极驱动电路、以及显示装置。下面结合附图对本公开的实施例及其示例进行详细说明。

图1示出了根据本公开的实施例的移位寄存器的示意性框图。如图1所示，移位寄存器10可包括消隐输入电路100、消隐控制电路200、消隐下拉电路300、和移位寄存电路1000。

在本公开的实施例中，消隐输入电路100可根据来自第二时钟信号端的第二时钟信号CLKB将来自消隐输入信号端的消隐输入信号STU1提供到第一控制节点H，以控制第一控制节点H的电压。例如，消隐输入电路100可与第二时钟信号端耦接以接收第二时钟信号CLKB，与消隐输入信号端耦接以接收消隐输入信号STU1。

消隐控制电路200可根据第一控制节点H的电压将来自第一时钟信号端的第一时钟信号CLKA提供到第二控制节点N，以控制第二控制节点N的电压。消隐控制电路200还可保持在第一控制节点H和第二控制节点N之间的电压差。例如，消隐控制电路200可与第一时钟信号端耦接以接收第一时钟信号CLKA。

消隐下拉电路300可根据第一时钟信号CLKA将第二控制节点N的电压提供到下拉节点Q，以控制下拉节点Q的电压。例如，消隐下拉电路300可与第一时钟信号端耦接以接收第一时钟信号CLKA。

在实施例中，由于消隐控制电路200可保持第一控制节点H和第二控制节点N之间的电压差，在第二控制节点N的电压改变时，第一控制节点H的电压也相应地改变，从而可以无损地将第一时钟信号CLKA提供到第二控制节点N。在此情况下，消隐下拉电路300可将第一时钟信号CLKA(即第二控制节点N的电压)无损地提供到下拉节点Q。由此，可以消除消隐时段在下拉节点Q写入低电位时晶体管的阈值电压损失。

此外，由于消隐控制电路200和消隐下拉电路300设置在第一控制节点H和下拉节点Q之间，所以可以防止第一控制节点H和第二控制节点N的电压对下拉节点Q的电压产生影响。

移位寄存电路1000可在下拉节点Q的控制下，经由移位信号输出端提供移位信号，以及经由第一驱动信号输出端提供第一驱动信号。在一帧的显示时段中，移位信号例如可以用于上下级移位寄存器单元的扫描移位。驱动信号可以用于驱动显示面板中的扫描晶体管，以进行驱动显示面板进行显示。在一帧的消隐时段中，移位信号例如也可以用于上下级移位寄存器单元的扫描移位。驱动信号可以用于驱动显示面板中的子像素中的感测晶体管，以进行该行子像素的外部补偿。

图2示出了根据本公开的另一实施例的移位寄存器的示意性框图。如图2所示，移位寄存器20可包括消隐输入电路100、消隐控制电路200、消隐下拉电路300、以及移位寄存电路1000。在实施例中，移位寄存电路1000可包括显示输入电路400和输出电路500。此外，在另外一些实施例中，移位寄存电路1000还可包括第一控制电路600、上拉电路700、第二控制电路800。进一步地，在又一些实施例中，移位寄存电路1000还可包括复位电路900。

图2示出了移位寄存电路1000包括显示输入电路400、输出电路500、第一控制电路600、上拉电路700、第二控制电路800和复位电路900的示例。其中，消隐输入电路100、消隐控制电路200和消隐下拉电路300已在上文中详细描述，在此不再赘述。以下主要描述移位寄存电路1000中的各部分电路。

如图2所示，显示输入电路400可根据来自显示输入信号端的显示输入信号STU2，将来自第一电压端的第一电压V1提供到下拉节点Q，以控制下拉节点Q的电压。例如，显示输入电路400可与显示输入信号端耦接以接收显示输入信号STU2，与第一电压端耦接以接收第一电压V1。在实施例中，第一电压端可提供直流低电平信号，即第一电压V1是低电平。

输出电路500可根据下拉节点Q的电压，从移位信号输出端CR输出移位信号，以及从第一驱动信号输出端OUT1输出第一驱动信号。例如，输出电路500可与第四时钟信号端耦接以接收第四时钟信号CLKD。输出电路500可根据下拉节点Q的电压，将第四时钟信号CLKD提供至移位信号输出端CR以输出第四时钟信号CLKD作为移位信号，以及将第四时钟信号CLKD提供至第一驱动信号输出端OUT1以输出第四时钟信号CLKD作为第一驱动信号。

在实施例中，输出电路500也可根据下拉节点Q的电压，从第二驱动信号输出端OUT2输出第二驱动信号。例如，输出电路500可以和第五时钟信号端耦接以接收第五时钟信号CLKE。在实施例中，输出电路500还可根据下拉节点Q的电压，将第五时钟信号CLKE提供至第二驱动信号输出端OUT2以输出第五时钟信号CLKE作为第二输出信号。本领域技术人员可理解的是驱动信号输出端的数量不限于2个，也可以是2个以上，输出电路可根据相应的时钟信号输出相应的驱动信号。在实施例中，在显示时段，移位信号和相应的驱动信号也可被统称为显示输出信号，在消隐时段，移位信号和相应的驱动信号也可被统称为消隐输出信号。

第一控制电路600可根据下拉节点Q的电压控制上拉节点QB的电压。例如，第一控制电路600可与第二电压端耦接以接收第二电压V2，与第三电压端耦接以接收第三电压V3。在实施例中，第二电压端可提供直流高电平信号，即第二电压V2是高电平。第一控制电路600可在下拉节点Q的电压的控制下，根据第二电压V2和第三电压V3控制上拉节点QB的电压。

进一步地，第一控制电路600还可与第四电压端耦接以接收第四电压V4。第三电压端和第四电压端可交替提供直流低电平信号，例如第三电压V3和第四电压V4中的一者是低电平，另一者是高电平。在实施例中，第一控制电路600可在下拉节点Q的电压的控制下，根据第二电压V2和第三电压V3(或者第四电压)控制上拉节点QB的电压。

上拉电路700可根据上拉节点QB的电压，将来自第二电压端的第二电压V2提供到下拉节点Q、移位信号输出端CR、第一驱动信号输出端OUT1和第二驱动信号输出端OUT2。例如，上拉电路700可与第二电压端耦接以接收第二电压V2。由此，上拉电路700通过对下拉节点Q、移位信号输出端CR和相应的驱动信号输出端进行上拉来降低各端的噪声。

第二控制电路800可根据第一时钟信号CLKA和第一控制节点H的电压，控制上拉节点QB的电压。例如，第二控制电路800可与第一时钟信号端耦接以接收第一时钟信号CLKA，与第二电压端耦接以接收第二电压。在实施例中，第二控制电路800可在第一时钟信号CLKA和第一控制节点H的电压的控制下，将第二电压提供到上拉节点QB。此外，第二控制电路800还可根据显示输入信号STU2，控制上拉节点QB的电压。例如，第二控制电路800可与显示输入信号端耦接以接收显示输入信号STU2。在实施例中，第二控制电路800可在显示输入信号STU的控制下，将第二电压提供到上拉节点QB。由此，第二控制电路800可对上拉节点QB进行上拉。

此外，复位电路900可根据来自消隐复位信号端的消隐复位信号TRST对下拉节点Q进行复位，以及根据来自显示复位信号端的显示复位信号STD对下拉节点Q进行复位。例如，复位电路900可与消隐复位信号端耦接以接收消隐复位信号TRST，与显示复位信号端耦接以接收显示复位信号STD，以及与第二电压端耦接以接收第二电压V2。在实施例中，复位电路900可根据消隐复位信号TRST将第二电压V2提供到下拉节点Q，以及根据显示复位信号STD将第二电压V2提供到下拉节点Q。

本领域技术人员可以理解，尽管图2中的移位寄存电路1000示出了显示输入电路400、输出电路500、第一控制电路600、上拉电路700、第二控制电路800和复位电路900，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。

以下通过示例性电路结构来对本公开提供的移位寄存器进行描述。

图3示出了根据本公开的实施例的移位寄存器的示例性电路图。移位寄存器例如是图2中所示的移位寄存器20。如图3所示，移位寄存器可包括第一晶体管M1至第二十七晶体管M27、以及第一电容C1至第三电容C3。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其它特性相同的开关器件。本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。晶体管的栅极可被称为控制极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，导通电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)，关断电压为高电平电压(例如，5V、10V或其它合适的电压)。当晶体管为N型晶体管时，导通电压为高电平电压(例如，5V、10V或其它合适的电压)，关断电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)。

另外，需要说明的是，本公开的实施例中提供的移位寄存器中采用的晶体管均是以P型晶体管为例进行说明的。本公开的实施例包括但不限于此，例如移位寄存器中的至少部分晶体管也可以采用N型晶体管，并改变相应电压(第一电压、第二电压等)的电位。

在本公开的实施例中，上拉节点QB可包括第一上拉节点QB_A和第二上拉节点QB_B中的至少一个。图3示出了上拉节点QB包括第一上拉节点QB_A和第二上拉节点QB_B两者的情况。可以理解的是，上拉节点QB也可仅包括第一上拉节点QB_A和第二上拉节点QB_B中的一个，相关联的电路仅需进行相应地调整。

如图3所示，消隐输入电路100包括第一晶体管M1。第一晶体管M1的控制极和第二时钟信号端耦接以接收第二时钟信号CLKB，第一晶体管M1的第一极和消隐输入信号端耦接以接收消隐输入信号STU1，第一晶体管M1的第二极和第一控制节点H耦接。在实施例中，当第二时钟信号CLKB为低电平时，第一晶体管M1导通，从而可以将消隐输入信号提供到第一控制节点H，以控制第一控制节点H的电压。

消隐控制电路200包括第二晶体管M2和第一电容C1。第二晶体管M2的控制极和第一控制节点H耦接，第二晶体管M2的第一极和第一时钟信号端耦接以接收第一时钟信号CLKA，第二晶体管M2的第二极和第二控制节点N耦接。第一电容的第一端和第一控制节点H耦接，第一电容的第二端和第二控制节点N耦接。在实施例中，当第一控制节点H的电压为低电平时，第二晶体管M2导通，将第一时钟信号CLKA提供到第二控制节点N，以控制第二控制节点N的电压。当第二控制节点N的电压改变时，由于第一电容C1保持第一控制节点H和第二控制节点N之间的电压差，因此第一控制节点H的电压也相应地改变。

消隐下拉电路300包括第三晶体管M3。第三晶体管M3的控制极和第一时钟信号端耦接以接收第一时钟信号CLKA，第三晶体管M3的第一极和第二控制节点N耦接，第三晶体管M3的第二极和下拉节点Q耦接。在实施例中，当第一时钟信号CLKA为低电平时，第三晶体管M3导通，将第二控制节点N的电压提供到下拉节点Q。

显示输入电路400包括第四晶体管M4。第四晶体管M4的控制极和显示输入信号端耦接以接收显示输入信号STU2，第四晶体管M4的第一极和第一电压端耦接以接收第一电压V1，第四晶体管M4的第二极和下拉节点Q耦接。在实施例中，当显示输入信号STU2为低电平时，第四晶体管M4导通，将第一电压V1提供到下拉节点Q，使得下拉节点Q的电压为低电平。

输出电路500包括第十九晶体管M19、第二十二晶体管M22、第二电容C2。第十九晶体管M19的控制极和下拉节点Q耦接，第十九晶体管M19的第一极和第四时钟信号端耦接以接收第四时钟信号CLKD，第十九晶体管M19的第二极和移位信号输出端CR耦接。第二十二晶体管M22的控制极和下拉节点Q耦接，第二十二晶体管M22的第一极和第四时钟信号端耦接以接收第四时钟信号CLKD，第二十二晶体管M22的第二极和第一驱动信号输出端耦接OUT1。第二电容C2的第一端和下拉节点Q耦接，第二电容C2的第二端和移位信号输出端CR耦接。

此外，输出电路500还可包括第二十五晶体管M25和第三电容C3。第二十五晶体管M25的控制极和下拉节点Q耦接，第二十五晶体管M25的第一极和第五时钟信号端耦接以接收第五时钟信号CLKE，第二十五晶体管M25的第二极和第二驱动信号输出端OUT2耦接。第三电容C3的第一端和下拉节点Q耦接，第三电容C3的第二端和第二驱动信号输出端OUT2耦接。

在实施例中，当下拉节点Q为低电平时，第十九晶体管M19、第二十二晶体管M22、第二十五晶体管M25导通，将第四时钟信号CLKD提供到移位信号输出端CR和第一驱动信号输出端耦接OUT1，以及将第五时钟信号CLKE提供到第二驱动信号输出端OUT2。

第一控制电路600包括第七晶体管M7、第八晶体管M8、第十晶体管M10和第十一晶体管M11。第七晶体管M7的控制极和第一极和第三电压端耦接以接收第三电压V3，第七晶体管M7的第二极和第一上拉节点QB_A耦接。第八晶体管M8的控制极和下拉节点Q耦接，第八晶体管M8的第一极和第一上拉节点QB_A耦接，第八晶体管M8的第二极和第二电压端耦接以接收第二电压V2。第十晶体管M10的控制极和第一极与第四电压端V4耦接，第十晶体管M10的第二极和第二上拉节点QB_B耦接。第十一晶体管M11的控制极和下拉节点Q耦接，第十一晶体管M11的第一极和第二上拉节点QB_B耦接，第十一晶体管M11的第二极和第二电压端V2耦接以接收第二电压V2。

可理解地是，当上拉节点QB仅包括第一上拉节点QB_A(或者第二上拉节点QB_B)，第一控制电路600可包括第七晶体管M7和第八晶体管M8(或者第十晶体管M10和第十一晶体管M11)。具体电路结构类似，在此不再赘述。

在实施例中，第三电压端V3和第四电压端V4可以被配置为交替提供低电平。也就是说，第三电压端V3提供高电平时，第四电压端V4提供低电平，第十晶体管M10导通。第三电压端V3提供低电平时，第四电压端V4提供高电平，第七晶体管M7导通。因此，第七晶体管M7和第十晶体管M10中只有一个晶体管处于导通状态。这样可以避免晶体管长期导通引起的性能漂移。

当第七晶体管M7导通时第三电压可以对第一上拉节点QB_A进行充电，当第十晶体管M10导通时第四电压可以对第二上拉节点QB_B进行充电，从而将第一上拉节点QB_A或第二上拉节点QB_B的电压控制为低电平。当下拉节点Q的电压为低电平时，第八晶体管M8和第十一晶体管M11导通。例如，在晶体管的设计上，可以将第七晶体管M7与第八晶体管M8配置为(例如对二者的尺寸比、阈值电压等配置)在M7和M8均导通时，第一上拉节点QB_A的电压可以被上拉至高电平，该高电平可以使得第二十晶体管M20、第二十三晶体管M23以及第二十六晶体管M26保持关断。另一方面，可以将第十晶体管M10与第十一晶体管M11配置为(例如对二者的尺寸比、阈值电压等配置)在M10和M11均导通时，第二上拉节点QB_B的电压可以被上拉至高电平，该高电平可以使得第二十一晶体管M21、第二十四晶体管M24以及第二十七晶体管M27保持关断。

如图3所示，上拉电路700包括第九晶体管M9、第二十晶体管M20、第二十三晶体管M23、第十二晶体管M12、第二十一晶体管M21、第二十四晶体管M24、第二十六晶体管M26和第二十七晶体管M27。

第九晶体管M9的控制极和第一上拉节点QB_A耦接，第九晶体管M9的第一极和下拉节点Q耦接，第九晶体管M9的第二极和第二电压端V2耦接。第二十晶体管M20的控制极和第一上拉节点QB_A耦接，第二十晶体管M20的第一极和移位信号输出端CR耦接，第二十晶体管M20的第二极和第二电压端V2耦接。第二十三晶体管M23的控制极和第一上拉节点QB_A耦接，第二十三晶体管M23的第一极和第一驱动信号输出端OUT1耦接，第二十三晶体管M23的第二极和第二电压端V2耦接。第二十六晶体管M26的控制极和第一上拉节点QB_A耦接，第二十六晶体管的第一极和第二驱动信号输出端OUT2耦接，第二十六晶体管的第二极和第二电压端V2耦接。在实施例中，当第一上拉节点QB_A的电压是低电平时，第九晶体管M9、第二十晶体管M20、第二十三晶体管M23、第二十六晶体管导通，以对下拉节点Q、移位信号输出端CR、第一驱动信号输出端OUT1和第二驱动信号输出端OUT2进行上拉。

第十二晶体管M12的控制极和第二上拉节点QB_B耦接，第十二晶体管M12的第一极和下拉节点Q耦接，第十二晶体管M12的第二极和第二电压端V2耦接。第二十一晶体管M21的控制极和第二上拉节点QB_B耦接，第二十一晶体管M21的第一极和移位信号输出端CR耦接，第二十一晶体管M21的第二极和第二电压端V2耦接。第二十四晶体管M24的控制极和第二上拉节点QB_B耦接，第二十四晶体管M24的第一极和第一驱动信号输出端OUT1耦接，第二十四晶体管M24的第二极和第二电压端V2耦接。第二十七晶体管M27的控制极和第二上拉节点QB_B耦接，第二十七晶体管的第一极和第二驱动信号输出端OUT2耦接，第二十七晶体管的第二极和第二电压端V2耦接。在实施例中，当第二上拉节点QB_B的电压是低电平时，第十二晶体管M12、第二十一晶体管M21、第二十四晶体管M24和第二十七晶体管M27导通，以对下拉节点Q、移位信号输出端CR、第一驱动信号输出端OUT1和第二驱动信号输出端OUT2进行上拉。

可以理解的是，当上拉节点QB仅包括第一上拉节点QB_A(或者第二上拉节点QB_B)时，上拉电路700可包括第九晶体管M9、第二十晶体管M20、第二十三晶体管M23、第二十六晶体管(或者，第十二晶体管M12、第二十一晶体管M21、第二十四晶体管M24和第二十七晶体管M27)。具体电路结构相同，在此不再赘述。

如图3所示，第二控制电路800可包括第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18。

第十三晶体管M13的控制极和第一时钟信号端耦接以接收第一时钟信号CLKA，第十三晶体管M13的第一极和第一上拉节点QB_A耦接。第十四晶体管M14的控制极和第一控制节点H耦接，第十四晶体管M14的第一极和第十三晶体管M13的第二极耦接，第十四晶体管M14的第二极和第二电压端V2耦接。第十五晶体管M15的控制极和显示输入信号端耦接以接收显示输入信号STU2，第十五晶体管M15的第一极和第一上拉节点QB_A耦接，第十五晶体管M15的第二极和第二电压端耦接以接收第二电压V2。在实施例中，当第一时钟信号CLKA和第一控制节点H的电压均为低电平时，将第二电压提供到第一上拉节点QB_A。此外，当显示输入信号STU2为低电平时，将第二电压提供到第一上拉节点QB_A。

第十六晶体管M16的控制极和第一时钟信号端耦接以接收第一时钟信号CLKA，第十六晶体管M16的第一极和第二上拉节点QB_B耦接。第十七晶体管M17的控制极和第一控制节点H耦接，第十七晶体管M17的第一极和第十六晶体管M16的第二极耦接，第十七晶体管M17的第二极和第二电压端耦接以接收第二电压V2。第十八晶体管M18的控制极和显示输入信号端耦接以接收显示输入信号STU2，第十八晶体管M18的第一极和第二上拉节点QB_B耦接，第十八晶体管M18的第二极和第二电压端耦接以接收第二电压V2。在实施例中，当第一时钟信号CLKA和第一控制节点H的电压均为低电平时，将第二电压提供到第二上拉节点QB_B。此外，当显示输入信号STU2为低电平时，将第二电压提供到第二上拉节点QB_B。

可以理解的是，当上拉节点QB仅包括第一上拉节点QB_A(或者第二上拉节点QB_B)时，上拉电路700可包括第十三晶体管M13、第十四晶体管M14、第十五晶体管M15(或者，第十六晶体管M16、第十七晶体管M17和第十八晶体管M18)。具体电路结构相同，在此不再赘述。

此外，如图3所示，复位电路900可包括第五晶体管M5和第六晶体管M6。第五晶体管M5的控制极和消隐复位信号端耦接以接收消隐复位信号TRST，第五晶体管M5的第一极和下拉节点Q耦接，第五晶体管M5的第二极和第二电压端耦接以接收第二电压V2。在实施例中，在消隐复位信号TRST为低电平时，第五晶体管M5导通，将第二电压V2提供到下拉节点Q。第六晶体管M6的控制极和显示复位信号端耦接以接收显示复位信号STD，第六晶体管M6的第一极和下拉节点Q耦接，第六晶体管M6的第二极和第二电压端V2耦接。在实施例中，在显示复位信号STD为低电平时，第六晶体管M6导通，将第二电压V2提供到下拉节点Q。

可以理解的是，本公开的实施例中移位寄存器中的各电路并不限于以上电路结构，以下结合附图示意性地描述可选择的电路变形，该变形也非限制性的。

图4(1)、(2)和(3)分别示出了根据本公开的实施例的显示输入电路410、显示输入电路420和显示输入电路430的示例性电路图。

如图4(1)所示，显示输入电路410可包括第四晶体管M4和第四防漏晶体管M4_b。第四晶体管M4的控制极和第一极以及第四防漏晶体管M4_b的控制极与显示输入信号端耦接以接收显示输入信号STU2，第四晶体管M4的第二极和第四防漏晶体管M4_b的第一极耦接，第四防漏晶体管M4_b的第二极和下拉节点Q耦接。

如图4(2)所示，显示输入电路420可包括第四晶体管M4和第四防漏晶体管M4_b。第四晶体管M4的控制极和显示输入信号端耦接以接收显示输入信号STU2，第一极和第一电压端耦接以接收第一电压V1。第四防漏晶体管M4_b的控制极和第一极与第四晶体管M4的第二极耦接，第二极和下拉节点Q耦接。

如图4(3)所示，显示输入电路430可包括第四晶体管M4。第四晶体管的控制极和第一极与显示输入信号端耦接以接收显示输入信号STU2，第二极和下拉节点Q耦接。

图5(1)和(2)分别示出了根据本公开的实施例的第二控制电路800的示例性电路图。

如图5(1)所示，第二控制电路810包括第十三晶体管M13、第十五晶体管M15、第十六晶体管M16和第十八晶体管M18。第十三晶体管M13的控制极和第一时钟信号端CLKA耦接，第十三晶体管M13的第一极和第一上拉节点QB_A耦接，第十三晶体管M13的第二极和第二电压端V2耦接。第十五晶体管M15的控制极和显示输入信号端STU2耦接，第十五晶体管M15的第一极和第一上拉节点QB_A耦接，第十五晶体管M15的第二极和第二电压端V2耦接。第十六晶体管M16的控制极和第一时钟信号端CLKA耦接，第十六晶体管M16的第一极和第二上拉节点QB_B耦接，第十六晶体管M16的第二极和第二电压端V2耦接。第十八晶体管M18的控制极和显示输入信号端耦接，第十八晶体管M18的第一极和第二上拉节点QB_B耦接，第十八晶体管M18的第二极和第二电压端V2耦接。相对于图3中移位寄存器20的第二控制电路800，第二控制电路810不包含第十四晶体管M14和第十七晶体管M17。

如图5(2)所示，第二控制电路820包括第十五晶体管M15和第十八晶体管M18。第十五晶体管M15的控制极和显示输入信号端STU2耦接，第十五晶体管M15的第一极和第一上拉节点QB_A耦接，第十五晶体管M15的第二极和第二电压端V2耦接。第十八晶体管M18的控制极和显示输入信号端耦接，第十八晶体管M18的第一极和第二上拉节点QB_B耦接，第十八晶体管M18的第二极和第二电压端V2耦接。相对于图3中移位寄存器20的第二控制电路800，第二控制电路820不包含第十三晶体管M13、第十四晶体管M14、第十六晶体管M16和第十七晶体管M17。

图6示出了根据本公开的另一实施例的移位寄存器的示例性电路图。如图6所示，移位寄存器与图3中的移位寄存器的区别在于，使用第二控制电路810替换第二控制电路800，并增加了第一防漏电晶体管M1_b、第三防漏电晶体管M3_b、第五防漏电晶体管M5_b、第六防漏电晶体管M6_b、第九防漏电晶体管M9_b、第十二防漏电晶体管M12_b、第二十八晶体管M28以及第二十九晶体管M29。下面以第一防漏电晶体管M1_b为例对防漏电的工作原理进行说明。

第一防漏电晶体管M1_b的控制极和第二时钟信号端CLKB耦接，第一防漏电晶体管M1_b的第一极和第二十八晶体管M28的第二极耦接，第一防漏电晶体管M1_b的第二极和第一控制节点H耦接。第二十八晶体管M28的控制极和第一控制节点H耦接，第二十八晶体管M28的第一极和第五电压端V5耦接以接收低电平的第五电压。当第一控制节点H处于低电平时，第二十八晶体管M28在第一控制节点H的电平的控制下导通，从而可以将第五电压端V5输入的低电平信号输入到第一防漏电晶体管M1_b的第一极，从而使得第一防漏电晶体管M1_b的第一极和第二极都处于低电平状态，防止第一控制节点H处的电荷通过第一防漏电晶体管M1_b漏电。此时，由于第一防漏电晶体管M1_b的控制极和第一晶体管M1的控制极耦接，所以第一晶体管M1和第一防漏电晶体管M1_b的结合可以实现与前述第一晶体管M1相同的效果，同时具有防漏电的效果。类似地，第三防漏电晶体管M3_b、第五防漏电晶体管M5_b、第六防漏电晶体管M6_b、第九防漏电晶体管M9_b、第十二防漏电晶体管M12_b可以分别结合第二十九晶体管M29实现防漏电结构，从而可以防止下拉节点Q处的电荷发生漏电。

如图6所示，消隐下拉电路310可包括第三晶体管M3和第三防漏电晶体管M3_b。第三晶体管M3的控制极和第一时钟信号端CLKA耦接，第三晶体管M3的第一极和第二控制节点N耦接，第三晶体管M3的第二极和第三防漏电晶体管M3_b的第一极耦接。第三防漏电晶体管M3_b的控制极和第一时钟信号端CLKA耦接，第三防漏电晶体管M3_b的第二极和下拉节点Q耦接。

第二十九晶体管M29的控制极和下拉节点Q耦接，第二十九晶体管M29的第一极和第一电压端V1耦接，第二十九晶体管M29的第二极和第三晶体管M3的第二极耦接。

防止下拉节点Q发生漏电的工作原理和上述防止第一控制节点H发生漏电的工作原理相同，这里不再赘述。

本公开的实施例还提供了由移位寄存器构成的栅极驱动电路。如图7所示，栅极驱动电路30可包括多个(例如，N个)级联的移位寄存器，其中任意一个或多个移位寄存器可以采用本公开的实施例提供的移位寄存器，例如移位寄存器10或移位寄存器20的结构或其变型。需要说明的是，图7中仅示意性的示出了栅极驱动电路30的前四级移位寄存器(A1、A2、A3和A4)。

如图7所示，第一级移位寄存器A1的消隐输入信号端STU1和显示输入信号端STU2以及第二级移位寄存器A2的显示输入信号端STU2均接收输入信号STU。此外第i+1级移位寄存器的消隐输入信号端STU1和第i级移位寄存器的移位信号输出端CR耦接。第i+2级移位寄存器的显示输入信号端STU2和第i级移位寄存器的移位信号输出端CR耦接。除了最后三级移位寄存器外，第i级移位寄存器的显示复位信号端STD和第i+3级移位寄存器的移位信号输出端CR连接。此外，各级移位寄存器的消隐复位信号端TRST和消隐复位信号线TRST耦接。

在实施例中，栅极驱动电路30还可包括第一子时钟信号线CLK_1和第二子时钟信号线CLK_2。如图7所示，每一级移位寄存器的第一时钟信号端CLKA均和第一子时钟信号线CLK_1耦接。每一级移位寄存器的第二时钟信号端CLKB均和第二子时钟信号线CLK_2耦接。

如图7所示，栅极驱动电路30还可包括第三子时钟信号线CLKD_1、第四子时钟信号线CLKD_2、第五子时钟信号线CLKD_3和第六子时钟信号线CLKD_4。在移位寄存器包括第四时钟信号端CLKD的情形下，第4i-3级移位寄存器的第四时钟信号端CLKD和第三子时钟信号线CLKD_1耦接，第4i-2级移位寄存器的第四时钟信号端CLKD和第四子时钟信号线CLKD_2耦接，第4i-1级移位寄存器的第四时钟信号端CLKD和第五子时钟信号线CLKD_3耦接，第4i级移位寄存器的第四时钟信号端CLKD和第六子时钟信号线CLKD_4耦接。例如，第三子时钟信号线CLKD_1向第一级移位寄存器提供第四时钟信号，第四子时钟信号线CLKD_2向第二级移位寄存器提供第四时钟信号，第五子时钟信号线CLKD_3向第三级移位寄存器提供第四时钟信号，第六子时钟信号线CLKD_4向第四级移位寄存器提供第四时钟信号。

此外，栅极驱动电路30还可包括第七子时钟信号线CLKE_1、第八子时钟信号线CLKE_2、第九子时钟信号线CLKE_3和第十子时钟信号线CLKE_4。在移位寄存器包括第五时钟信号端CLKE的情形下，第4i-3级移位寄存器的第五时钟信号端CLKE和第七子时钟信号线CLKE_1耦接，第4i-2级移位寄存器的第五时钟信号端CLKE和第八子时钟信号线CLKE_2耦接，第4i-1级移位寄存器的第五时钟信号端CLKE和第九子时钟信号线CLKE_3耦接，第4i级移位寄存器的第五时钟信号端CLKE和第十子时钟信号线CLKE_4耦接。例如，第七子时钟信号线CLKE_1向第一级移位寄存器提供第五时钟信号，第八子时钟信号线CLKE_2向第二级移位寄存器提供第五时钟信号，第九子时钟信号线CLKE_3向第三级移位寄存器提供第五时钟信号，第十子时钟信号线CLKE_4向第四级移位寄存器提供第五时钟信号。

下面结合图8中的信号时序图，对图7中所示的栅极驱动电路30的工作过程进行说明。其中，栅极驱动电路30中的移位寄存器例如是图3所示的移位寄存器。

图8示出了图7所示的栅极驱动电路30在用于逐行顺序补偿时的信号时序图。在图9中，1F和2F分别表示第一帧和第二帧。Display表示一帧中的显示时段，Blank表示一帧中的消隐时段。

信号STU表示输入信号STU。TRST表示提供给消隐复位信号线TRST的信号。信号V3和V4分别表示提供给栅极驱动电路30中移位寄存器的第三电压端和第四电压端的信号。信号CLK_1和CLK_2分别表示提供给第一子时钟信号线CLK_1和第二子时钟线的信号CLK_2的信号。信号CLKD_1、CLKD_2、CLKD_3和CLKD_4分别表示提供给第三子时钟信号线CLKD_1、第四子时钟信号线CLKD_2、第五子时钟信号线CLKD_3和第六子时钟信号线CLKD_4的信号。信号CLKE_1、CLKE_2、CLKE_3和CLKE_4分别表示提供给第七子时钟信号线CLKE_1、第八子时钟信号线CLKE_2、第九子时钟信号线CLKE_3和第十子时钟信号线CLKE_4的信号。

H<1>和H<2>分别表示栅极驱动电路30中第一级移位寄存器A1和第二级移位寄存器A2中的第一控制节点H的电压。N<1>、N<2>分别表示第一级移位寄存器A1和第二级移位寄存器A2中的第二控制节点N的电压。Q<1>和Q<2>分别表示栅极驱动电路30中第一级移位寄存器A1和第二级移位寄存器A2中的下拉节点Q的电压。OUT1<1>、OUT1<2>、OUT1<3>和OUT1<4>分别表示栅极驱动电路30中的第一级移位寄存器A1、第二级移位寄存器A2、第三级移位寄存器A3以及第四级移位寄存器A4中相应的第一驱动信号输出端OUT1。OUT2<1>、OUT2<2>分别表示栅极驱动电路30中的第一级移位寄存器A1、第二级移位寄存器A2中相应的第二驱动信号输出端OUT2。需要说明的是，由于每一级移位寄存器中的移位信号输出端CR和驱动信号输出端OUT1的电压相同，所以在图8中未示出移位信号输出端CR。

需要说明的是，图8所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

下面结合图8中的信号时序图，对图7中所示的栅极驱动电路30在用于逐行顺序补偿时的工作原理进行说明，例如，图7中所示的栅极驱动电路20中的移位寄存器可以采用图3中所示的移位寄存器。

在第一帧1F开始前，消隐复位信号线TRST和第二子时钟信号线CLK_2均提供低电平，以向各级移位寄存器的消隐复位信号端TRST和第二时钟信号端CLKB提供低电平，使得各级移位寄存器中的第一晶体管M1和第五晶体管M5导通。将消隐输入信号STU1(高电平的输入信号STU)提供到第一控制节点H，第一控制节点H的电压为高电平，以及将第二电压V2(高电平)提供到下拉节点Q，下拉节点Q的电压为高电平。由此，对各级的第一控制节点H和下拉节点Q进行复位，以实现全局复位。

然后，第一帧1F开始，第三电压V3为高电平，第四电压V4为低电平。消隐复位信号线TRST提供的信号变为高电平，第五晶体管M5关断。

在第一帧1F的显示时段Display中，对第一级的移位寄存器A1的工作过程描述如下。

在第1时段中，第一级移位寄存器的消隐输入信号端STU1和显示输入信号端STU2均和输入信号线STU连接，因此消隐输入信号端STU1和显示输入信号端STU2均提供低电平信号。第二时钟信号端CLKB提供低电平信号，使得第一晶体管M1导通，从而将消隐输入信号STU1提供到第一控制节点H<1>。在此情况下，第一控制节点H<1>的电压为低电平，第一时钟信号CLKA(与第一子时钟信号线CLK_1耦接)为高电平，第二晶体管M2导通，将第一时钟信号CLKA提供到第二控制节点N<1>，使得第二控制节点N<1>的电压为高电平。此外，由于第一时钟信号CLKA为高电平，第三晶体管M3关断，以隔离第一控制节点H<1>和第二控制节点N<1>对下拉节点Q<1>的影响。第一电容C1保持第一控制节点H<1>与第二控制节点N<1>之间的电压差直到消隐时段。

另一方面，第四电压V4为低电平，第十晶体管M10导通，以控制第十二晶体管M12的控制极的电压为低电平。因此，第十二晶体管M12导通，将第二电压V2提供至下拉节点Q<1>，使得下拉节点Q<1>的电压为高电平。由于第1时段中显示输入信号STU2为低电平，第四晶体管M4导通，因此将第一电压V1提供到下拉节点Q<1>，使得下拉节点Q<1>的电压变为低电平。由此，第八晶体管M8和第十一晶体管M11导通，将第一上拉节点QB_A和第二上拉节点QB_B拉高。此外，下拉节点Q<1>为低电平，使得第十九晶体管M19、第二十二晶体管M22和第二十五晶体管M25导通，将第四时钟信号CLKD(与第三子时钟信号线CLKD_1耦接)和第五时钟信号CLKE(与第七子时钟信号线CLKE_1耦接)相应地提供到移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>，从而分别输出高电平信号。

此外，由于显示输入信号STU2为低电平，第十五晶体管M15和第十八晶体管M18导通，将高电平的第二电压V2分别提供到第一上拉节点QB_A和第二上拉节点QB_B，从而可以对第一上拉节点QB_A和第二上拉节点QB_B进行辅助上拉。

在第2时段中，通过第三子时钟信号线CLKD_1向第四时钟信号端CLKD提供低电平信号，通过第七子时钟信号线CLKE_1向第五时钟信号端CLKE提供低电平信号。由于第二电容C2的存在，使得下拉节点Q<1>的电压由于自举效应而进一步被拉低。第十九晶体管M19、第二十二晶体管M22和第二十五晶体管M25保持导通，从而移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>均输出低电平信号。例如，从移位信号输出端输出的低电平信号可以用于上下级移位寄存器的扫描移位，而从两个驱动信号输出端输出的低电平信号可以用于驱动显示面板中的子像素进行显示。

在第3时段中，下拉节点Q<1>保持低电平，第十九晶体管M19、第二十二晶体管M22和第二十五晶体管M25保持导通。通过第三子时钟信号线CLKD_1向第四时钟信号端CLKD提供高电平信号，通过第七子时钟信号线CLKE_1向第五时钟信号端CLKE提供高电平信号，使得移位信号输出端CR、第一驱动信号输出端OUT1和第二驱动信号输出端OUT2均输出高电平信号。由于移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>被复位至高电平，通过晶体管之间的耦合作用，下拉节点Q<1>的电压会上升一个幅度。此外，由于第一级移位寄存器A1的显示复位信号端STD和第四级移位寄存器A4的移位信号输出端CR<4>(即，OUT1<4>)连接，此时第四级移位寄存器A4的移位信号输出端CR<4>还未输出低电平信号，所以不会对下拉节点Q<1>进行上拉，使得上拉节点Q<1>可以保持在一个较低的电平。

在第4时段中，第四级移位寄存器A4的移位信号输出端CR<4>输出低电平信号，向第一级移位寄存器A1的显示复位信号端STD提供低电平信号，第六晶体管M6导通，下拉节点Q<1>的电压变为高电平，实现对下拉节点Q<1>的复位。此外，由于下拉节点Q<1>的电压为高电平，第十一晶体管M11关断，第二上拉节点QB_B的电压通过第十晶体管M10而被拉低至低电平。由此，第十二晶体管M12导通，以对下拉节点Q<1>放噪。此外，第二十一晶体管M21、第二十四晶体管M24和第二十七晶体管M27导通，以将第二电压V2提供至移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>，从而分别输出高电平信号。

在上述第一帧的显示时段中，由于第一时钟信号CLKA一直保持为低电平，所以第三晶体管M3保持关断。第三晶体管M3可以隔离第一控制节点H<1>和第二控制节点N<1>处的电压对显示时段的下拉节点Q的影响。

第一级移位寄存器驱动显示面板中第一行的子像素完成显示后，依次类推，第二级、第三级等移位寄存器逐行驱动显示面板中的子像素进行一帧的显示驱动。至此，第一帧的显示时段结束。

在显示时段Display开始时，第一控制节点H<1>被写入低电平并且保持到消隐时段Blank。第二晶体管导通，第一时钟信号CLKA为高电平，因此第二控制节点N<1>被写入高电平并且保持到消隐时段Blank。

在第一帧1F的消隐时段Blank中，对第一级移位寄存器A1的工作过程描述如下。

在第5时段中，第一子时钟信号线CLK_1向第一时钟信号CLKA提供低电平信号，第一控制节点H<1>保持低电平，第二晶体管M2导通。第一时钟信号CLKA被提供到第二控制节点N<1>，以使第二控制节点N<1>的电压变为低电平。由于第一电容C1保持第一控制节点H<1>和第二控制节点N<1>之间的电压差，因此第一控制节点H<1>的电压也相应地降低，从而可以无损地将第一时钟信号CLKA提供到第二控制节点N<1>，以使得第二控制节点N<1>的电压可达到第一时钟信号CLKA的最低电位无损输出。此外，第三晶体管M3导通，进而将第二控制节点N<1>的电压(无损的第一时钟信号CLKA)提供到下拉节点Q<1>，使得下拉节点Q<1>变为低电平。在此时段，第四时钟信号CLKD和第五时钟信号端CLKE均为高电平信号，使得移位信号输出端CR、第一驱动信号输出端OUT1和第二驱动信号输出端OUT2均输出高电平信号。

在第6时段中，第一子时钟信号线CLK_1向第一时钟信号CLKA提供高电平信号，第二控制节点N<1>的电压变为高电平，经由第一电容C1所保持的电压差，使得第一控制节点H<1>的电压也相应地升高。

在第7时段中，第二子时钟信号线CLK_2向第二时钟信号CLKB提供低电平信号，第一晶体管M1导通，将高电平的消隐输入信号STU1提供到第一控制节点H<1>，已将其拉高至高电平。第二晶体管M2关断，第二控制节点N<1>的电压保持不变。

第三晶体管M3关断，第四时钟信号CLKD和第五时钟信号端CLKE均为低电平信号，移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>均输出低电平信号。经由第二电容C2和第三电容C3的作用，将下拉节点Q<1>的电压再次拉低。

此外，因为第二时钟信号CLKB为低电平，使得第二级移位寄存器中的第一晶体管M1导通，且消隐输入信号STU1<2>耦接第一级移位寄存器A1中的移位信号输出端CR<1>，因此第二级移位寄存器A2中的第一控制节点H<2>的电压降低为低电平。

在第8时段中，第二子时钟信号线CLK_2向第二时钟信号CLKB提供高电平信号，第三子时钟线CLKD_1向第四时钟信号端CLKD提供低电平信号，第七子时钟信号线CLKE_1向第五时钟信号端CLKE提供高电平信号。此时，移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>输出低电平信号，第二驱动信号输出端OUT2<1>输出高电平信号。第二级移位寄存器A2中的第一晶体管M1关断，第一控制节点H<2>保持低电平直至下一帧的消隐时段BLANK。

在第9时段中，第二时钟信号CLKB保持高电平，第四时钟信号CLKD和第五时钟信号CLKE均为低电平。移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>均输出低电平信号。

由上，在消隐时段的第7-9时段，第一驱动信号输出端OUT1<1>输出低电平的第一驱动信号，以驱动第一行子像素中的感测晶体管(例如，P型晶体管)。由此，第一行子像素中的感测晶体管能够感测该行子像素的驱动电流，从而基于所感测的驱动电流进行补偿。

在第10时段中，第四时钟信号CLKD和第五时钟信号CLKE均变为高电平。移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>均输出高电平信号。在第二电容C2和第三电容C3的控制下，下拉节点Q的电压上升。

在第11时段中，消隐复位信号线TRST向消隐复位信号端TRST提供低电平信号，第五晶体管M5导通，下拉节点Q的电压变为高电平。第四电压为低电平，第十晶体管M10导通，使得第二上拉节点QB_B的电压变为低电平。相应地，第二十一晶体管M21、第二十四晶体管M24和第二十七晶体管M27均导通，移位信号输出端CR<1>、第一驱动信号输出端OUT1<1>和第二驱动信号输出端OUT2<1>分别输出高电平信号。

然后，在第二帧2F、第三帧3F等更多时间段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。

如上所述，在每一帧的消隐时段，栅极驱动电路输出的消隐输出信号可用于驱动显示面板中子像素中的感测晶体管。如图所示，该驱动信号是逐行顺序提供的。例如，在第一帧的消隐时段，栅极驱动电路输出用于显示面板第一行子像素的驱动信号。在第二帧的消隐时段，栅极驱动电路输出用于显示面板第二行子像素的驱动信号，依次类推，进行逐行顺序补偿。

另一方面，本公开的实施例还提供包括以上所描述的栅极驱动电路30的阵列基板和显示装置。在实施例中，显示装置可以为液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

此外，本公开的实施例还提供了用于驱动移位寄存器的方法。图9示出了根据本公开的实施例的用于驱动移位寄存器的方法的示意性流程图。移位寄存器可以是基于本公开实施例的任何可适用的移位寄存器。

在一帧的显示阶段，在步骤910，在来自第二时钟信号端的第二时钟信号CLKB的控制下，将来自消隐输入信号端的消隐输入信号STU1提供到第一控制节点H，并保持在第一控制节点H和第二控制节点N之间的电压差。例如，参见对图8中的第1时段的描述。

在实施例中，可根据来自显示输入信号端的显示输入信号STU2将来自第一电压端的第一电压V1提供到下拉节点Q。例如，参见对图8中的第2时段的描述。

相应地，可根据下拉节点Q的电压，输出显示输出信号。例如，参见对图8中的第3时段的描述。

此外，可根据显示复位信号STD对下拉节点Q进行复位。例如，参见对图8中的第4时段的描述。

在一帧的消隐阶段，在步骤920，可根据第一控制节点H的电压将来自第一时钟信号端的第一时钟信号CLKA提供到第二控制节点N，以及根据第二控制节点N的电压经由所保持的电压差来控制第一控制节点H的电压。由此，可使得第一时钟信号CLKA可被无损输出到第二控制节点N。

在步骤930，可根据第一时钟信号CLKA将第二控制节点N的电压(即无损的第一时钟信号CLKA)提供到下拉节点Q。

步骤920和步骤930例如参见上文中对图8的第5时段的描述。

然后，在第一时钟信号CLKA改变后，第二控制节点N接收第一时钟信号CLKA，因此第二控制节点N的电压改变，进而根据第二控制节点N的电压经由所保持的电压差来控制第一控制节点H的电压。例如参见上文中对图8的第6时段的描述。

在步骤940，根据下拉节点Q的电压，输出移位信号和驱动信号(例如第一驱动信号和第二驱动信号)。此外，在第二时钟信号的控制下，将来自消隐输入信号端的消隐输入信号STU1提供到第一控制节点H，从而控制第一时钟信号不再提供给第二控制节点N。例如参见上文中对图8的第7-10时段的描述。

然后，还可根据消隐复位信号TRST对下拉节点Q进行复位。例如，参见对图8中的第11时段的描述。

本领域技术人员可以理解，以上各步骤虽然按顺序描述，但并不构成对方法顺序的限定，本公开实施例也可以以任何其它合适顺序实施。在实施例中，以上步骤可发生在同一帧的不同时段，也可发生在不同帧的不同时段。例如，第一步骤可发生在第一帧的消隐时段，其它步骤可发生在第二帧的显示时段和消隐时段。本公开对此不进行限制。

以上对本公开的若干实施方式进行了详细描述，但本公开的保护范围并不限于此。显然，对于本领域的普通技术人员来说，在不脱离本公开的精神和范围的情况下，可以对本公开的实施例进行各种修改、替换或变形。本公开的保护范围由所附权利要求限定。

Claims (14)

1.一种移位寄存器，包括消隐输入电路、消隐控制电路、消隐下拉电路、以及移位寄存电路；

其中，所述消隐输入电路被配置为将来自消隐输入信号端的消隐输入信号提供到第一控制节点；所述消隐输入电路包括第一晶体管；所述第一晶体管的第一极和所述消隐输入信号端耦接，所述第一晶体管的第二极和所述第一控制节点耦接；

所述消隐控制电路包括第二晶体管；所述第二晶体管的控制极和所述第一控制节点耦接，所述第二晶体管的第二极和所述第二控制节点耦接；

所述消隐下拉电路被配置为根据第一时钟信号将所述第二控制节点的电压提供到下拉节点；所述消隐下拉电路包括第三晶体管和第三防漏电晶体管；所述第三晶体管的控制极和所述第一时钟信号端耦接，所述第三晶体管的第一极和所述第二控制节点耦接，所述第三晶体管的第二极和所述第三防漏电晶体管的第一极耦接；所述第三防漏电晶体管的控制极和所述第一时钟信号端耦接，所述第三防漏电晶体管的第二极和所述下拉节点耦接；

所述移位寄存电路被配置为根据所述下拉节点的电压，经由移位信号输出端提供移位信号，以及经由第一驱动信号输出端提供第一驱动信号；

所述移位寄存器还包括第二十九晶体管，其中，所述第二十九晶体管的控制极和所述下拉节点耦接，所述第二十九晶体管的第一极和第一电压端耦接，所述第二十九晶体管的第二极和所述第三晶体管的第二极耦接。

2.根据权利要求1所述的移位寄存器，其中，所述移位寄存电路还包括输出电路；

所述输出电路被配置为根据所述下拉节点的电压，从所述移位信号输出端输出移位信号，以及从所述第一驱动信号输出端输出第一驱动信号。

3.根据权利要求2所述的移位寄存器，其中，所述移位寄存电路还包括显示输入电路，所述显示输入电路包括第四晶体管；

其中，所述第四晶体管的控制极和所述第四晶体管的第一极与显示输入信号端耦接以接收显示输入信号，所述第四晶体管的第二极和所述下拉节点耦接。

4.根据权利要求2所述的移位寄存器，其中，所述输出电路包括：第十九晶体管、第二十二晶体管和第二电容；

其中，所述第十九晶体管的控制极和所述下拉节点耦接，所述第十九晶体管的第一极和第四时钟信号端耦接以接收第四时钟信号，所述第十九晶体管的第二极和所述移位信号输出端耦接；

所述第二十二晶体管的控制极和所述下拉节点耦接，所述第二十二晶体管的第二极和所述第一驱动信号输出端耦接。

5.根据权利要求2至4中任一项所述的移位寄存器，所述移位寄存电路还包括第一控制电路、上拉电路和第二控制电路；

其中，所述第一控制电路被配置为根据所述下拉节点的电压控制上拉节点的电压；

所述上拉电路被配置为根据所述上拉节点的电压，将来自第二电压端的第二电压提供到所述下拉节点、所述移位信号输出端和所述驱动信号输出端；

所述第二控制电路被配置为根据所述第一时钟信号和所述第一控制节点的电压控制所述上拉节点的电压，以及根据所述显示输入信号控制所述上拉节点的电压。

6.根据权利要求5所述的移位寄存器，其中，所述上拉节点包括第一上拉节点；

其中，所述第一控制电路包括：

第七晶体管，所述第七晶体管的控制极和第一极和第三电压端耦接，所述第七晶体管的第二极和所述第一上拉节点耦接；以及

第八晶体管，所述第八晶体管的控制极和所述下拉节点耦接，所述第八晶体管的第一极和所述第一上拉节点耦接，所述第八晶体管的第二极和所述第二电压端耦接；

其中，所述上拉电路包括：

第九晶体管，所述第九晶体管的控制极和所述第一上拉节点耦接，所述第九晶体管的第一极和所述下拉节点耦接，所述第九晶体管的第二极和所述第二电压端耦接；

第二十晶体管，所述第二十晶体管的控制极和所述第一上拉节点耦接，所述第二十晶体管的第一极和所述移位信号输出端耦接，所述第二十晶体管的第二极和所述第二电压端耦接；以及

第二十三晶体管，所述第二十三晶体管的控制极和所述第一上拉节点耦接，所述第二十三晶体管的第一极和所述第一驱动信号输出端耦接，所述第二十三晶体管的第二极和所述第二电压端耦接；

其中，所述第二控制电路包括：

第十三晶体管，所述第十三晶体管的控制极和所述第一时钟信号端耦接，所述第十三晶体管的第一极和所述第一上拉节点耦接；

第十四晶体管，所述第十四晶体管的控制极和所述第一控制节点耦接，所述第十四晶体管的第一极和所述第十三晶体管的第二极耦接，所述第十四晶体管的第二极和所述第二电压端耦接；以及

第十五晶体管，所述第十五晶体管的控制极和所述显示输入信号端耦接，所述第十五晶体管的第一极和所述第一上拉节点耦接，所述第十五晶体管的第二极和所述第二电压端耦接。

7.根据权利要求6所述的移位寄存器，其中，所述上拉节点还包括第二上拉节点；

其中，所述上拉电路还包括：

第十二晶体管，所述第十二晶体管的控制极和所述第二上拉节点耦接，所述第十二晶体管的第一极和所述下拉节点耦接，所述第十二晶体管的第二极和所述第二电压端耦接；

第二十一晶体管，所述第二十一晶体管的控制极和所述第二上拉节点耦接，所述第二十一晶体管的第一极和所述移位信号输出端耦接，所述二十一晶体管的第二极和所述第二电压端耦接；以及

第二十四晶体管，所述第二十四晶体管的控制极和所述第二上拉节点耦接，所述第二十四晶体管的第一极和所述第一驱动信号输出端耦接，所述第二十四晶体管的第二极和所述第二电压端耦接。

8.根据权利要求5所述的移位寄存器，所述移位寄存电路还包括复位电路；

其中，所述复位电路被配置为根据来自消隐复位信号端的消隐复位信号对所述下拉节点进行复位，以及根据来自显示复位信号端的显示复位信号对所述下拉节点进行复位。

9.根据权利要求8所述的移位寄存器，其中，所述复位电路包括第五晶体管和第六晶体管；

所述第五晶体管的控制极和所述消隐复位信号端耦接，所述第五晶体管的第一极和所述下拉节点耦接，所述第五晶体管的第二极和所述第二电压端耦接；

所述第六晶体管的控制极和所述显示复位信号端耦接，所述第六晶体管的第一极和所述下拉节点耦接，所述第六晶体管的第二极和所述第二电压端耦接。

10.根据权利要求7所述的移位寄存器，其中，所述输出电路还包括第二十五晶体管和第三电容；

所述第二十五晶体管的控制极和所述下拉节点耦接，所述第二十五晶体管的第一极和第五时钟信号端耦接以接收第五时钟信号，所述第二十五晶体管的第二极和第二驱动信号输出端耦接；

所述第三电容被耦接在所述下拉节点和所述第二驱动信号输出端之间。

11.根据权利要求10所述的移位寄存器，其中，所述上拉电路还包括第二十六晶体管和第二十七晶体管；

其中，所述第二十六晶体管的控制极和所述第一上拉节点耦接，所述第二十六晶体管的第一极和所述第二驱动信号输出端耦接，所述第二十六晶体管的第二极和所述第二电压端耦接；

所述第二十七晶体管的控制极和所述第二上拉节点耦接，所述第二十七晶体管的第一极和所述第二驱动信号输出端耦接，所述第二十七晶体管的第二极和所述第二电压端耦接。

12.一种栅极驱动电路，包括N个级联的如权利要求1至11中任一项所述的移位寄存器。

13.根据权利要求12所述的栅极驱动电路，还包括消隐复位信号线；

其中，各级移位寄存器的消隐复位信号端和所述消隐复位信号线耦接；

第i级移位寄存器的显示复位信号端和第i+3级移位寄存器的移位信号输出端耦接。

14.一种显示装置，包括如权利要求12或13所述的栅极驱动电路。

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