KR102678721B1 - 게이트 회로 및 디스플레이 장치 - Google Patents

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Abstract

본 발명의 실시예들은, 게이트 회로 및 디스플레이 장치에 관한 것으로서, Q 노드와 더미 트랜지스터에 의해 분리된 Q1 노드와 스캔 신호의 출력을 위해 이용되는 게이트 클럭 신호의 입력단 사이에 Q1 노드 커패시터를 배치함으로써, 스캔 신호의 출력 타이밍에 Q1 노드의 전압 레벨을 안정적으로 유지할 수 있다. 따라서, Q1 노드에 의해 제어되며 QB 노드를 제어하는 스위칭 트랜지스터의 구동 상태를 안정적으로 제어함으로써, QB 노드의 리프레시 불량을 방지하고 스캔 신호를 안정적으로 출력하며 게이트 회로의 신뢰성을 개선할 수 있다.

Description

게이트 회로 및 디스플레이 장치{GATE CIRCUIT AND DISPLAY DEVICE}
본 발명의 실시예들은, 게이트 회로 및 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 디스플레이 패널을 구동하기 위한 여러 구동 회로를 포함할 수 있다. 일 예로, 디스플레이 장치는, 다수의 게이트 라인을 구동하는 게이트 구동 회로, 다수의 데이터 라인을 구동하는 데이터 구동 회로 및 게이트 구동 회로와 데이터 구동 회로를 제어하는 컨트롤러를 포함할 수 있다.
게이트 구동 회로는, 정해진 타이밍에 게이트 라인으로 스캔 신호를 공급하며, 게이트 라인에 연결된 서브픽셀의 구동 타이밍을 제어할 수 있다.
게이트 구동 회로는, 스캔 신호의 출력을 위해 여러 회로 소자를 포함할 수 있다. 게이트 구동 회로에 포함된 여러 회로 소자는 구동 시간이 증가함에 따라 열화가 발생할 수 있으며, 게이트 구동 회로에 포함된 회로 소자의 열화로 인해 스캔 신호의 출력 이상이 발생할 수 있다.
게이트 구동 회로에 의해 공급되는 스캔 신호에 따라 서브픽셀의 구동 타이밍이 제어되므로, 스캔 신호의 출력 이상이 발생할 경우 디스플레이 패널을 통해 표시되는 이미지의 이상이 발생할 수 있다.
따라서, 게이트 구동 회로의 스캔 신호 출력의 안정성을 향상시키고 신뢰성을 개선할 수 있는 방안이 요구된다.
본 발명의 실시예들은, 게이트 구동 회로에 포함된 회로 소자의 열화를 감소시키고, 게이트 구동 회로의 스캔 신호 출력의 안정성을 향상시킬 수 있는 방안을 제공한다.
본 발명의 실시예들은, 게이트 구동 회로에 포함된 회로 소자의 열화가 발생하더라도 스캔 신호를 안정적으로 출력할 수 있도록 함으로써, 게이트 구동 회로의 신뢰성을 개선할 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널, 및 다수의 게이트 라인들을 구동하는 다수의 게이트 회로들을 포함하고, 다수의 게이트 회로들 각각은, Q 노드에 의해 제어되고 제1 게이트 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터, QB 노드에 의해 제어되고 스캔 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터, Q 노드와 전기적으로 연결된 Q1 노드에 의해 제어되고 제2 게이트 클럭 신호의 입력단과 QB 노드 사이에 전기적으로 연결된 제1 스위칭 트랜지스터, 및 Q1 노드와 제1 게이트 클럭 신호의 입력단 사이에 전기적으로 연결된 부트스트랩 커패시터를 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, Q 노드에 의해 제어되고 제1 게이트 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터, QB 노드에 의해 제어되고 스캔 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터, Q 노드와 전기적으로 연결된 Q1 노드에 의해 제어되고 제2 게이트 클럭 신호의 입력단과 QB 노드 사이에 전기적으로 연결된 스위칭 트랜지스터, 및 Q1 노드와 제1 게이트 클럭 신호의 입력단 사이에 전기적으로 연결된 부트스트랩 커패시터를 포함하는 게이트 회로를 제공한다.
다른 측면에서, 본 발명의 실시예들은, Q 노드에 의해 제어되고 제1 게이트 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터, QB 노드에 의해 제어되고 스캔 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터, Q 노드와 Q1 노드 사이에 전기적으로 연결된 더미 트랜지스터, Q 노드와 스캔 신호의 출력단 사이에 전기적으로 연결된 Q 노드 커패시터, 및 Q1 노드와 제1 게이트 클럭 신호의 입력단 사이에 전기적으로 연결된 부트스트랩 커패시터를 포함하는 게이트 회로를 제공한다.
본 발명의 실시예들에 의하면, QB 노드의 리프레시를 제어하는 스위칭 트랜지스터를 Q 노드와 상이한 Q1 노드에 의해 제어함으로써, 스위칭 트랜지스터의 열화를 감소시킬 수 있다.
본 발명의 실시예들에 의하면, Q1 노드와 게이트 클럭 신호의 입력단 사이에 부트스트랩 커패시터를 배치함으로써, Q1 노드에 의해 제어되는 스위칭 트랜지스터의 구동 안정성을 향상시키고 QB 노드의 리프레시 불량을 방지하여 게이트 구동 회로의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함된 게이트 회로의 구성을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 게이트 회로의 구조의 예시를 나타낸 도면이다.
도 4는 도 3에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 게이트 회로의 구조의 다른 예시를 나타낸 도면이다.
도 6 내지 도 11은 도 5에 도시된 게이트 회로의 구동 방식의 예시를 나타낸 도면이다.
도 12는 도 5에 도시된 게이트 회로에 포함된 스위칭 트랜지스터의 W/L의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 데이터 신호를 수신하고, 데이터 신호를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 데이터 신호에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 신호 형식에 맞게 변환하고 변환된 데이터 신호를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)은 액정층을 포함할 수 있다. 그리고, 다수의 서브픽셀(SP) 각각에 의해 형성되는 전계에 따라 액정의 배열을 조절하며 서브픽셀(SP)의 밝기를 조절하고 이미지를 표시할 수 있다.
다른 예로, 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 여러 회로 소자에 의해 서브픽셀(SP)에 배치된 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 영상 데이터에 대응하는 밝기를 각각의 서브픽셀(SP)이 나타낼 수 있다.
또는, 경우에 따라, 서브픽셀(SP)에 발광 다이오드(LED)나, 마이크로 발광 다이오드(μLED)가 배치될 수도 있다.
이와 같이, 디스플레이 장치(100)는, 게이트 구동 회로(120)에 의해 공급되는 스캔 신호에 따라 서브픽셀(SP)의 구동 타이밍을 제어하며, 디스플레이 패널(110)을 통해 이미지를 표시할 수 있다.
게이트 구동 회로(120)는, 다수의 게이트 라인(GL)으로 스캔 신호를 출력할 수 있으며, 다수의 게이트 라인(GL) 각각을 제어하는 다수의 게이트 회로를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로(120)에 포함된 게이트 회로의 구성을 개략적으로 나타낸 도면이다.
도 2를 참조하면, 게이트 회로는, Q 노드에 의해 제어되는 풀-업 트랜지스터(Tup)와, QB 노드에 의해 제어되는 풀-다운 트랜지스터(Tdn)를 포함할 수 있다. 풀-업 트랜지스터(Tup)는, 턴-온 레벨의 스캔 신호의 출력을 제어하고, 풀-다운 트랜지스터(Tdn)는, 턴-오프 레벨의 스캔 신호의 출력을 제어할 수 있다.
게이트 회로는, Q 노드의 전압 레벨과 QB 노드의 전압 레벨을 제어하기 위한 다수의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다.
게이트 회로는, 각종 신호와 전압을 입력 받고, Q 노드와 QB 노드에 의한 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdn)의 구동에 따라 스캔 신호를 출력할 수 있다.
일 예로, 게이트 회로는, 구동 타이밍을 제어하기 위한 게이트 스타트 신호(VST)와 적어도 하나의 게이트 클럭 신호(GCLK)를 입력 받을 수 있다. 게이트 스타트 신호(VST)는, 다른 게이트 회로로부터 출력된 캐리 신호일 수도 있다.
게이트 회로는, 하나 이상의 구동 전압을 입력 받을 수 있으며, 제1 게이트 구동 전압(VGH)과 제2 게이트 구동 전압(VGL)을 입력 받을 수 있다. 일 예로, 제1 게이트 구동 전압(VGH)은 고전위 구동 전압이고 제2 게이트 구동 전압(VGL)은 저전위 구동 전압일 수 있다.
게이트 회로는, 입력 받는 각종 신호와 전압에 의해 Q 노드와 QB 노드를 제어하며, 정해진 타이밍에 게이트 신호를 출력할 수 있다.
게이트 회로에서 Q 노드와 QB 노드를 제어하는 회로 소자는 다양하게 구성될 수 있으며, 게이트 회로의 구동에 따른 회로 소자의 열화를 최소화할 수 있도록 구성될 수 있다.
도 3은 본 발명의 실시예들에 따른 게이트 회로의 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 게이트 회로는, 다수의 트랜지스터(Tup, Tdn, T11, T12, T21, T22, T3, T4, T5, Tdmy)와 적어도 하나의 커패시터(CQ, CQB)를 포함할 수 있다.
도 3은 게이트 회로에 포함된 다수의 트랜지스터가 P 타입인 경우를 예시로 나타내나, 경우에 따라, 게이트 회로에 포함된 다수의 트랜지스터의 적어도 일부는 N 타입일 수도 있다. 또한, 도 3은 게이트 회로에 포함된 일부 트랜지스터가 듀얼 트랜지스터로 배치된 경우를 예시로 나타내나, 필요에 따라, 게이트 회로에 포함된 다수의 트랜지스터는 싱글 트랜지스터 또는 듀얼 트랜지스터로 배치될 수 있다.
게이트 회로는, 게이트 라인(GL)으로 스캔 신호의 출력을 제어하는 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdn)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는, 제1 게이트 클럭 신호(GCLK1)의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결될 수 있다. 풀-업 트랜지스터(Tup)는, Q 노드에 의해 제어될 수 있다.
풀-다운 트랜지스터(Tdn)는, 스캔 신호의 출력단과 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결될 수 있다. 풀-다운 트랜지스터(Tdn)는, QB 노드에 의해 제어될 수 있다.
게이트 회로는, Q 노드와 QB 노드를 제어하기 위한 여러 회로 소자를 포함할 수 있다.
제1 스위칭 트랜지스터(T11, T12)는, 제2 게이트 클럭 신호(GCLK2)의 입력단과 QB 노드 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(T11, T12)는, Q1 노드에 의해 제어될 수 있다.
제1 스위칭 트랜지스터(T11, T12)는, Q1 노드의 전압 레벨에 따라 턴-온, 턴-오프 상태가 되며, QB 노드의 전압 레벨을 제어할 수 있다.
제2 스위칭 트랜지스터(T21, T22)는, 게이트 스타트 신호(VST)의 입력단과 Q1 노드 사이에 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(T21, T22)는, 제2 게이트 클럭 신호(GCLK2)에 의해 제어될 수 있다.
제2 스위칭 트랜지스터(T21, T22)는, 제2 게이트 클럭 신호(GCLK2)에 따라 턴-온 상태가 되거나, 턴-오프 상태가 되며, Q1 노드의 전압 레벨을 제어할 수 있다.
제3 스위칭 트랜지스터(T3)는, Q1 노드와 제4 스위칭 트랜지스터(T4) 사이에 전기적으로 연결될 수 있다. 제3 스위칭 트랜지스터(T3)는, 제1 게이트 클럭 신호(GCLK1)에 의해 제어될 수 있다.
제4 스위칭 트랜지스터(T4)는, 제3 스위칭 트랜지스터(T3)와 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결될 수 있다. 제4 스위칭 트랜지스터(T4)는, QB 노드에 의해 제어될 수 있다.
제5 스위칭 트랜지스터(T5)는, 제2 게이트 구동 전압(VGL)의 입력단과 QB 노드 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(T5)는, 제2 게이트 클럭 신호(GCLK2)에 의해 제어될 수 있다.
게이트 회로는, Q 노드와 스캔 신호의 출력단 사이에 전기적으로 연결된 Q 노드 커패시터(CQ)를 포함할 수 있다. 게이트 회로는, QB 노드와 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 QB 노드 커패시터(CQB)를 포함할 수 있다.
게이트 회로는, 스위칭 트랜지스터 이외에 더미 트랜지스터(Tdmy)를 더 포함할 수 있다.
더미 트랜지스터(Tdmy)는, Q 노드와 Q1 노드 사이에 전기적으로 연결될 수 있다. 더미 트랜지스터(Tdmy)의 게이트 노드는 제2 게이트 구동 전압(VGL)의 입력단과 전기적으로 연결될 수 있다. 더미 트랜지스터(Tdmy)는, 제2 게이트 구동 전압(VGL)에 따라 제어될 수 있다.
더미 트랜지스터(Tdmy)의 게이트 노드로 저전위 구동 전압인 제2 게이트 구동 전압(VGL)이 공급되므로, 더미 트랜지스터(Tdmy)는 게이트 회로의 구동 기간 동안 턴-온 상태를 유지할 수 있다.
더미 트랜지스터(Tdmy)는, 게이트 회로의 구동 기간 동안 턴-온 상태를 유지하며, Q 노드와 Q1 노드 사이에서 저항의 기능을 수행할 수 있다.
스캔 신호의 출력단과 Q 노드 커패시터(CQ)에 의해 커패시턴스를 형성하는 Q 노드의 전압 레벨이 스캔 신호가 출력되는 타이밍에 변화될 때, 더미 트랜지스터(Tdmy)에 의해 Q1 노드의 전압 레벨이 변화되는 폭을 감소시킬 수 있다.
따라서, 스캔 신호의 출력 타이밍에 Q1 노드의 전압 레벨 변화에 의해 제1 스위칭 트랜지스터(T11, T12)에 가해지는 스트레스를 감소시킬 수 있다.
도 4는 도 3에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다.
도 4의 Case A를 참조하면, 제1 게이트 클럭 신호(GCLK1)와 제2 게이트 클럭 신호(GCLK2)는 상이한 위상을 가질 수 있다.
제1 기간(P1)에 게이트 스타트 신호(VST)가 로우 레벨로 입력될 수 있다.
제1 기간(P1)에 제2 게이트 클럭 신호(GCLK2)가 로우 레벨이므로, 제2 스위칭 트랜지스터(T21, T22)가 턴-온 상태가 될 수 있다.
제2 스위칭 트랜지스터(T21, T22)가 턴-온 상태가 되므로, Q1 노드로 게이트 스타트 신호(VST)가 공급될 수 있다. 게이트 스타트 신호(VST)에 따라 Q1 노드가 로우 레벨이 될 수 있다.
더미 트랜지스터(Tdmy)는, 게이트 회로의 구동 기간 동안 턴-온 상태를 유지하므로, Q1 노드가 로우 레벨이 되면 Q 노드도 로우 레벨이 될 수 있다.
Q1 노드가 로우 레벨이 되므로, Q1 노드에 의해 제어되는 제1 스위칭 트랜지스터(T11, T12)가 턴-온 상태가 될 수 있다.
제1 스위칭 트랜지스터(T11, T12)가 턴-온 상태가 되므로, QB 노드로 제2 게이트 클럭 신호(GCLK2)가 공급될 수 있다. 제2 게이트 클럭 신호(GCLK2)에 따라 QB 노드가 로우 레벨이 될 수 있다.
제1 기간(P1)에 Q 노드와 QB 노드가 모두 로우 레벨이므로, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdn)가 모두 턴-온 상태가 될 수 있다.
제2 기간(P2)에 제1 게이트 클럭 신호(GCLK1), 제2 게이트 클럭 신호(GCLK2) 및 게이트 스타트 신호(VST)의 레벨이 변경될 수 있다.
제2 기간(P2)에 제2 게이트 클럭 신호(GCLK2)가 하이 레벨이므로, 제2 스위칭 트랜지스터(T21, T22)가 턴-오프 상태가 될 수 있다.
제2 기간(P2)에 Q1 노드와 Q 노드는 로우 레벨을 유지하므로, 제1 스위칭 트랜지스터(T11, T12)는 턴-온 상태를 유지할 수 있다.
제1 스위칭 트랜지스터(T11, T12)가 턴-온 상태를 유지하므로, QB 노드로 제2 게이트 클럭 신호(GCLK2)가 공급될 수 있다. 제2 게이트 클럭 신호(GCLK2)에 따라 QB 노드가 하이 레벨이 될 수 있다.
제2 기간(P2)에 Q 노드는 로우 레벨이므로 풀-업 트랜지스터(Tup)는 턴-온 상태를 유지할 수 있다. 제2 기간(P2)에 QB 노드는 하이 레벨이므로 풀-다운 트랜지스터(Tdn)는 턴-오프 상태가 될 수 있다.
제2 기간(P2)에 풀-업 트랜지스터(Tup)가 턴-온 상태이고 제1 게이트 클럭 신호(GCLK1)가 로우 레벨이므로, 스캔 신호의 출력단으로 로우 레벨의 스캔 신호가 출력될 수 있다.
로우 레벨의 스캔 신호의 출력에 따라, Q 노드의 전압 레벨은 더 낮아질 수 있다. Q1 노드와 Q 노드 사이에 더미 트랜지스터(Tdmy)가 위치하므로, Q 노드의 전압 레벨이 더 낮아지더라도 Q1 노드는 기존의 전압 레벨을 유지할 수 있다.
따라서, 로우 레벨의 스캔 신호가 출력될 때 Q 노드의 전압 레벨의 변동에 따라 제1 스위칭 트랜지스터(T11, T12)에 스트레스가 가해지는 것을 방지할 수 있다.
이와 같이, 제1 스위칭 트랜지스터(T11, T12)에 가해지는 스트레스를 감소시킴으로써 제1 스위칭 트랜지스터(T11, T12)의 열화를 방지 또는 지연시킬 수 있으나, 구동 시간의 증가에 따라 제1 스위칭 트랜지스터(T11, T12)의 열화가 발생할 수 있다.
이러한 경우, 제1 스위칭 트랜지스터(T11, T12)의 문턱 전압의 변동으로 인해 제1 스위칭 트랜지스터(T11, T12)의 구동 제어가 정상적으로 이루어지지 않을 수 있다.
일 예로, 도 4의 Case B에 도시된 예시와 같이, 제2 기간(P2)에 제1 스위칭 트랜지스터(T11, T12)가 턴-온 상태를 유지하지 못할 수 있다.
제2 기간(P2)에 제1 스위칭 트랜지스터(T11, T12)가 턴-오프 상태가 되면, QB 노드로 하이 레벨의 제2 게이트 클럭 신호(GCLK2)가 공급되지 못하고, QB 노드가 로우 레벨을 유지할 수 있다.
QB 노드가 로우 레벨이므로, 제4 스위칭 트랜지스터(T4)와 풀-다운 트랜지스터(Tdn)가 턴-온 상태를 유지할 수 있다.
제2 기간(P2)에 로우 레벨의 제1 게이트 클럭 신호(GCLK1)에 의해 제3 스위칭 트랜지스터(T3)가 턴-온 상태가 되므로, 제1 게이트 구동 전압(VGH)이 제4 스위칭 트랜지스터(T4)와 제3 스위칭 트랜지스터(T3)를 통해 Q1 노드로 공급될 수 있다.
Q1 노드와 Q 노드가 하이 레벨이 되며, 풀-업 트랜지스터(Tup)가 턴-오프 상태가 될 수 있다.
풀-업 트랜지스터(Tup)는 턴-오프 상태가 되고, 풀-다운 트랜지스터(Tdn)는 턴-온 상태이므로, 스캔 신호의 출력단으로 하이 레벨의 스캔 신호가 출력될 수 있다.
게이트 회로가 정해진 타이밍에 로우 레벨의 스캔 신호를 출력하지 못하므로, 해당 게이트 회로와 연결된 게이트 라인(GL)에 의해 구동되는 서브픽셀(SP)의 구동 이상이 발생할 수 있다.
본 발명의 실시예들은, 게이트 회로에서 QB 노드를 제어하는 제1 스위칭 트랜지스터(T11, T12)의 열화를 지연시키면서, 게이트 회로의 구동 시간 증가에 따라 제1 스위칭 트랜지스터(T11, T12)의 열화가 발생한 경우에도 스캔 신호를 안정적으로 출력할 수 있는 방안을 제공한다.
도 5는 본 발명의 실시예들에 따른 게이트 회로의 구조의 다른 예시를 나타낸 도면이다.
도 5를 참조하면, 게이트 회로는, 다수의 트랜지스터(Tup, Tdn, T11, T12, T21, T22, T3, T4, T5, Tdmy)와 적어도 하나의 커패시터(CQ, CQB, CQ1)를 포함할 수 있다.
게이트 회로는, 스캔 신호의 출력을 제어하는 풀-업 트랜지스터(Tup), -다운 트랜지스터(Tdn)를 포함할 수 있다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdn)의 연결 구조 및 구동 방식은 도 3을 통해 설명된 게이트 회로와 동일할 수 있다.
게이트 회로는, Q 노드의 전압 레벨과 QB 노드의 전압 레벨을 제어하는 다수의 트랜지스터(T11, T12, T21, T22, T3, T4, T5, Tdmy)를 포함할 수 있다. Q 노드의 전압 레벨과 QB 노드의 전압 레벨을 제어하는 다수의 트랜지스터(T11, T12, T21, T22, T3, T4, T5, Tdmy)의 연결 구조 및 구동 방식은 도 3을 통해 설명된 게이트 회로와 동일할 수 있다.
게이트 회로는, Q 노드와 스캔 신호의 출력단 사이에 전기적으로 연결된 Q 노드 커패시터(CQ)를 포함할 수 있다. 게이트 회로는, QB 노드와 제1 게이트 구동 전압(VGH1)의 입력단 사이에 전기적으로 연결된 QB 노드 커패시터(CQB)를 포함할 수 있다.
게이트 회로는, Q1 노드와 제1 게이트 클럭 신호(GCLK1)의 입력단 사이에 전기적으로 연결된 Q1 노드 커패시터(CQ1)를 포함할 수 있다.
Q1 노드 커패시터(CQ1)의 일단은 Q1 노드와 전기적으로 연결될 수 있다.
Q1 노드 커패시터(CQ1)의 타단은 제1 게이트 클럭 신호(GCLK1)의 입력단과 전기적으로 연결될 수 있다.
제1 게이트 클럭 신호(GCLK1)의 입력단은 제3 스위칭 트랜지스터(T3)의 게이트 노드와 전기적으로 연결된 제1 게이트 클럭 신호(GCLK1)의 입력단을 의미할 수 있다. 또는, 제1 게이트 클럭 신호(GCLK1)의 입력단은 풀-업 트랜지스터(Tup)와 전기적으로 연결된 제1 게이트 클럭 신호(GCLK1)의 입력단을 의미할 수도 있다.
제3 스위칭 트랜지스터(T3)로 제1 게이트 클럭 신호(GCLK1)를 공급하는 배선과 풀-업 트랜지스터(Tup)로 제1 게이트 클럭 신호(GCLK1)를 공급하는 배선은 동일할 수도 있고, 다를 수도 있다.
Q1 노드 커패시터(CQ1)에 의해 Q1 노드는 제1 게이트 클럭 신호(GCLK1)의 입력단과 커패시턴스를 형성할 수 있다. Q1 노드의 전압 레벨은 제1 게이트 클럭 신호(GCLK1)의 레벨에 따라 변동될 수 있다.
따라서, 로우 레벨의 스캔 신호를 출력하는 타이밍에 로우 레벨의 제1 게이트 클럭 신호(GCLK1)가 공급되므로, Q1 노드의 전압 레벨은 로우 레벨을 유지할 수 있다.
Q1 노드 커패시터(CQ1)에 의한 부트스트랩에 의해 Q1 노드의 로우 레벨이 유지되므로, 제1 스위칭 트랜지스터(T11, T12)의 턴-온 상태를 유지할 수 있다.
제1 스위칭 트랜지스터(T11, T12)의 턴-온 상태를 유지하므로, QB 노드로 하이 레벨의 제2 게이트 클럭 신호(GCLK2)의 공급이 정상적으로 이루어질 수 있다.
QB 노드로 하이 레벨의 전압이 정상적으로 충전되므로, 제4 스위칭 트랜지스터(T4)와 풀-다운 트랜지스터(Tdn)가 턴-오프 상태를 유지할 수 있다.
따라서, Q1 노드와 Q 노드의 레벨을 안정적으로 유지하며, 스캔 신호의 출력단을 통해 로우 레벨의 스캔 신호를 정상적으로 출력할 수 있다.
Q1 노드 커패시터(CQ1)의 용량은 Q1 노드의 전압 레벨을 안정적으로 제어할 수 있는 용량으로 설정될 수 있다. Q1 노드 커패시터(CQ1)의 용량은 Q 노드 커패시터(CQ)의 용량과 동일할 수도 있고, 상이할 수도 있다.
도 6 내지 도 11은 도 5에 도시된 게이트 회로의 구동 방식의 예시를 나타낸 도면이다.
도 6을 참조하면, 게이트 회로의 구동 타이밍도에서 ①에 해당하는 기간에 제1 게이트 클럭 신호(GCLK1)는 하이 레벨이고, 제2 게이트 클럭 신호(GCLK2)는 로우 레벨이며, 게이트 스타트 신호(VST)는 하이 레벨일 수 있다.
제1 게이트 클럭 신호(GCLK1)가 하이 레벨이므로, 제3 스위칭 트랜지스터(T3)는 턴-오프 상태일 수 있다.
제2 게이트 클럭 신호(GCLK2)가 로우 레벨이므로, 제2 스위칭 트랜지스터(T21, T22)와 제5 스위칭 트랜지스터(T5)는 턴-온 상태일 수 있다.
제2 스위칭 트랜지스터(T21, T22)가 턴-온 상태이므로, 하이 레벨의 게이트 스타트 신호(VST)가 Q1 노드로 공급될 수 있다. Q1 노드가 하이 레벨이므로, 제1 스위칭 트랜지스터(T11, T12)는 턴-오프 상태일 수 있다.
더미 트랜지스터(Tdmy)는, 제2 게이트 구동 전압(VGL)에 의해 턴-온 상태를 유지하므로, Q 노드는 Q1 노드와 같이 하이 레벨일 수 있다. Q 노드가 하이 레벨이므로, 풀-업 트랜지스터(Tup)는 턴-오프 상태일 수 있다.
제5 스위칭 트랜지스터(T5)가 턴-온 상태이므로, 제2 게이트 구동 전압(VGL)이 QB 노드로 공급될 수 있다.
QB 노드가 로우 레벨이므로, 제4 스위칭 트랜지스터(T4)와 풀-다운 트랜지스터(Tdn)는 턴-온 상태일 수 있다.
풀-업 트랜지스터(Tup)는 턴-오프 상태가 되고 풀-다운 트랜지스터(Tdn)는 턴-온 상태가 되므로, 제1 게이트 구동 전압(VGH)이 스캔 신호의 출력단을 통해 출력될 수 있다.
도 7을 참조하면, 게이트 회로의 구동 타이밍도에서 ②에 해당하는 기간에 제1 게이트 클럭 신호(GCLK1)는 로우 레벨이고, 제2 게이트 클럭 신호(GCLK2)는 하이 레벨이며, 게이트 스타트 신호(VST)는 하이 레벨일 수 있다.
제1 게이트 클럭 신호(GCLK1)가 로우 레벨이므로, 제3 스위칭 트랜지스터(T3)는 턴-온 상태가 될 수 있다.
제2 게이트 클럭 신호(GCLK2)가 하이 레벨이므로, 제2 스위칭 트랜지스터(T21, T22)와 제5 스위칭 트랜지스터(T5)는 턴-오프 상태가 될 수 있다.
제4 스위칭 트랜지스터(T4)가 턴-온 된 상태에서 제3 스위칭 트랜지스터(T3)가 턴-온 상태가 되므로, 제1 게이트 구동 전압(VGH)이 Q1 노드로 공급될 수 있다. 따라서, Q1 노드와 Q 노드는 하이 레벨을 유지할 수 있다.
Q1 노드가 하이 레벨이므로, 제1 스위칭 트랜지스터(T11, T12)는 턴-오프 상태를 유지할 수 있다.
Q 노드가 하이 레벨을 유지하고, QB 노드가 로우 레벨을 유지하므로, 풀-다운 트랜지스터(Tdn)를 통해 하이 레벨의 스캔 신호가 출력될 수 있다.
도 8을 참조하면, 게이트 회로의 구동 타이밍도에서 ③에 해당하는 기간에 제1 게이트 클럭 신호(GCLK1)는 하이 레벨이고, 제2 게이트 클럭 신호(GCLK2)는 로우 레벨이며, 게이트 스타트 신호(VST)는 로우 레벨일 수 있다.
제1 게이트 클럭 신호(GCLK1)가 하이 레벨이므로, 제3 스위칭 트랜지스터(T3)는 턴-오프 상태가 될 수 있다.
제2 게이트 클럭 신호(GCLK2)가 로우 레벨이므로, 제2 스위칭 트랜지스터(T21, T22)와 제5 스위칭 트랜지스터(T5)가 턴-온 상태가 될 수 있다.
제2 스위칭 트랜지스터(T21, T22)가 턴-온 상태가 되고 제3 스위칭 트랜지스터(T3)가 턴-오프 상태가 되므로, 로우 레벨의 게이트 스타트 신호(VST)가 Q1 노드로 공급될 수 있다.
더미 트랜지스터(Tdmy)는 턴-온 상태를 유지하므로, Q 노드도 Q1 노드와 같이 로우 레벨이 될 수 있다.
Q1 노드가 로우 레벨이므로 제1 스위칭 트랜지스터(T11, T12)가 턴-온 상태가 될 수 있다.
제1 스위칭 트랜지스터(T11, T12)가 턴-온 상태가 되므로, 로우 레벨의 제2 게이트 클럭 신호(GCLK2)가 QB 노드로 공급될 수 있다. 또한, 제5 스위칭 트랜지스터(T5)가 턴-온 상태이므로, 로우 레벨의 제2 게이트 구동 전압(VGL)이 QB 노드로 공급될 수 있다.
Q 노드와 QB 노드가 모두 로우 레벨이므로, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdn)이 모두 턴-온 상태가 될 수 있다.
풀-업 트랜지스터(Tup)를 통해 제1 게이트 클럭 신호(GCLK1)가 출력되고 풀-다운 트랜지스터(Tdn)를 통해 제1 게이트 구동 전압(VGH)이 출력될 수 있다. 제1 게이트 클럭 신호(GCLK1)와 제1 게이트 구동 전압(VGH)이 모두 하이 레벨이므로, 하이 레벨의 스캔 신호가 출력될 수 있다.
도 9를 참조하면, 게이트 회로의 구동 타이밍도에서 ④에 해당하는 기간에 제1 게이트 클럭 신호(GCLK1)는 로우 레벨이고, 제2 게이트 클럭 신호(GCLK2)는 하이 레벨이며, 게이트 스타트 신호(VST)는 하이 레벨일 수 있다.
제1 게이트 클럭 신호(GCLK1)가 로우 레벨이므로, 제3 스위칭 트랜지스터(T3)가 턴-온 상태가 될 수 있다.
제2 게이트 클럭 신호(GCLK2)가 하이 레벨이므로, 제2 스위칭 트랜지스터(T21, T22)와 제5 스위칭 트랜지스터(T5)가 턴-오프 상태가 될 수 있다.
제2 스위칭 트랜지스터(T21, T22)가 턴-오프 상태가 되므로, 게이트 스타트 신호(VST)가 Q1 노드로 공급되지 않을 수 있다.
따라서, Q1 노드는 로우 레벨을 유지할 수 있다. Q1 노드가 로우 레벨을 유지하므로, 제1 스위칭 트랜지스터(T11, T12)는 턴-온 상태를 유지할 수 있다.
제1 스위칭 트랜지스터(T11, T12)가 턴-온 상태를 유지하므로, 하이 레벨의 제2 게이트 클럭 신호(GCLK2)가 QB 노드로 공급될 수 있다.
제5 스위칭 트랜지스터(T5)는 턴-오프 상태이므로, 제2 게이트 구동 전압(VGL)은 QB 노드로 공급되지 않을 수 있다.
따라서, Q1 노드와 Q 노드는 로우 레벨을 유지하고, QB 노드는 하이 레벨이 될 수 있다.
또한, Q1 노드와 제1 게이트 클럭 신호(GCLK1)의 입력단 사이에 Q1 노드 커패시터(CQ1)가 배치되므로, Q1 노드의 로우 레벨을 안정적으로 유지할 수 있다.
해당 기간에 제1 게이트 클럭 신호(GCLK1)가 로우 레벨로 입력되므로, 제1 게이트 클럭 신호(GCLK1)의 입력단과 커패시턴스를 형성하는 Q1 노드의 로우 레벨을 안정적으로 유지할 수 있다.
Q1 노드의 로우 레벨을 안정적으로 유지함으로써, 제1 스위칭 트랜지스터(T11, T12)의 턴-온 상태를 유지하고 QB 노드의 리프레시가 안정적으로 이루어질 수 있다.
QB 노드는 하이 레벨이므로, 제4 스위칭 트랜지스터(T4)와 풀-다운 트랜지스터(Tdn)는 턴-오프 상태가 될 수 있다.
Q 노드는 로우 레벨이므로, 풀-업 트랜지스터(Tup)는 턴-온 상태일 수 있다.
풀-업 트랜지스터(Tup)가 턴-온 상태이므로, 제1 게이트 클럭 신호(GCLK1)가 스캔 신호의 출력단을 통해 출력될 수 있다.
제1 게이트 클럭 신호(GCLK1)는 로우 레벨이므로, 제1 게이트 클럭 신호(GCLK1)가 스캔 신호의 출력단을 통해 출력함에 따라 Q 노드의 레벨이 더 낮아질 수 있다.
Q 노드와 Q1 노드 사이에 더미 트랜지스터(Tdmy)가 위치하므로, 해당 기간에 Q 노드의 전압 레벨과 Q1 노드의 전압 레벨은 상이할 수 있다.
이와 같이, Q1 노드와 제1 게이트 클럭 신호(GCLK1)의 입력단 사이에 Q1 노드 커패시터(CQ1)를 배치함으로써, 스캔 신호의 출력 타이밍에 Q1 노드의 로우 레벨을 안정적으로 유지할 수 있다.
Q1 노드의 로우 레벨을 안정적으로 유지함으로써, 제1 스위칭 트랜지스터(T11, T12)의 턴-온 상태를 안정적으로 유지할 수 있다.
제1 스위칭 트랜지스터(T11, T12)의 열화로 인해 제1 스위칭 트랜지스터(T11, T12)의 문턱 전압이 변동된 경우에도, QB 노드의 리프레시를 안정적으로 수행하며 스캔 신호를 정상적으로 출력할 수 있다.
도 10을 참조하면, 게이트 회로의 구동 타이밍도에서 ⑤에 해당하는 기간에 제1 게이트 클럭 신호(GCLK1)는 하이 레벨이고, 제2 게이트 클럭 신호(GCLK2)는 로우 레벨이며, 게이트 스타트 신호(VST)는 하이 레벨일 수 있다.
제1 게이트 클럭 신호(GCLK1)에 의해 제3 스위칭 트랜지스터(T3)는 턴-오프 상태가 될 수 있다. 제2 게이트 클럭 신호(GCLK2)에 의해 제2 스위칭 트랜지스터(T21, T22)와 제5 스위칭 트랜지스터(T5)는 턴-온 상태가 될 수 있다.
Q1 노드와 Q 노드는 하이 레벨의 게이트 스타트 신호(VST)에 의해 하이 레벨이 될 수 있다.
QB 노드는 로우 레벨의 제2 게이트 구동 전압(VGL)에 의해 로우 레벨이 될 수 있다.
Q 노드가 하이 레벨이므로 풀-업 트랜지스터(Tup)는 턴-오프 상태가 되고, QB 노드가 로우 레벨이므로 풀-다운 트랜지스터(Tdn)는 턴-온 상태가 될 수 있다.
따라서, 하이 레벨의 제2 게이트 구동 전압(VGL)이 풀-다운 트랜지스터(Tdn)를 통해 스캔 신호의 출력단으로 출력될 수 있다.
도 11을 참조하면, 게이트 회로의 구동 타이밍도에서 ⑥에 해당하는 기간에 제1 게이트 클럭 신호(GCLK1)는 로우 레벨이고, 제2 게이트 클럭 신호(GCLK2)는 하이 레벨이며, 게이트 스타트 신호(VST)는 하이 레벨일 수 있다.
제1 게이트 클럭 신호(GCLK1)에 의해 제3 스위칭 트랜지스터(T3)는 턴-온 상태가 될 수 있다. 제2 게이트 클럭 신호(GCLK2)에 의해 제2 스위칭 트랜지스터(T21, T22)와 제5 스위칭 트랜지스터(T5)는 턴-오프 상태가 될 수 있다.
Q1 노드와 Q 노드는 제4 스위칭 트랜지스터(T4)와 제3 스위칭 트랜지스터(T3)를 통해 공급되는 제1 게이트 구동 전압(VGH)에 의해 하이 레벨을 유지할 수 있다.
Q1 노드가 하이 레벨이므로, 제1 스위칭 트랜지스터(T11, T12)는 턴-오프 상태를 유지할 수 있다. 따라서, QB 노드를 로우 레벨을 유지할 수 있다.
Q 노드는 하이 레벨을 유지하고 QB 노드는 로우 레벨을 유지하므로, 풀-업 트랜지스터(Tup)의 턴-오프 상태와 풀-다운 트랜지스터(Tdn)의 턴-온 상태가 유지될 수 있다.
따라서, 게이트 회로가 로우 레벨의 스캔 신호를 출력한 이후에, 하이 레벨의 스캔 신호를 유지할 수 있다.
이와 같이, 게이트 회로는, 스캔 신호의 출력 타이밍에 Q1 노드 커패시터(CQ1)에 의해 Q1 노드의 전압 레벨을 안정적으로 유지함으로써, 정해진 타이밍에 스캔 신호를 정상적으로 출력하며, 이후 기간에 안정적으로 턴-오프 레벨의 스캔 신호를 유지할 수 있다.
또한, Q1 노드 커패시터(CQ1)의 배치로 인해 스위칭 트랜지스터의 사이즈를 감소시키며, 스위칭 트랜지스터의 문턱 전압의 변동에 따른 출력 마진을 넓게 설정할 수 있다.
도 12는 도 5에 도시된 게이트 회로에 포함된 스위칭 트랜지스터의 W/L의 예시를 나타낸 도면이다. W/L 비율은 스위칭 트랜지스터의 채널 영역의 길이에 대한 폭의 비율을 의미한다.
도 12를 참조하면, Q1 노드 커패시터(CQ1)가 미반영된 경우와 반영된 경우에 제1 스위칭 트랜지스터(T1)의 W/L 비율과 제2 스위칭 트랜지스터(T2)의 W/L 비율에 따른 출력 마진을 나타낸다.
게이트 회로에 Q1 노드 커패시터(CQ1)가 미반영된 경우에, 제2 스위칭 트랜지스터(T2)의 W/L 비율이 1.5인 경우에 출력 마진이 Δ11로 가장 큰 것을 확인할 수 있다. 제1 스위칭 트랜지스터(T1)의 W/L 비율이 1.5인 경우에 출력 마진이 Δ9로 가장 큰 것을 확인할 수 있다.
게이트 회로에 Q1 노드 커패시터(CQ1)가 반영된 경우에, 동일한 W/L 비율에서 제2 스위칭 트랜지스터(T2)와 제1 스위칭 트랜지스터(T1)의 출력 마진이 증가하는 것을 확인할 수 있다.
또한, 게이트 회로에 Q1 노드 커패시터(CQ1)가 반영된 경우에, W/L 비율을 0.8~1.0으로 설정할 경우, 제1 스위칭 트랜지스터(T1)의 출력 마진이 (+) 방향으로 이동하는 것을 확인할 수 있다.
따라서, Q1 노드 커패시터(CQ1)를 게이트 회로에 반영할 경우, 제1 스위칭 트랜지스터(T1)와 제2 스위칭 트랜지스터(T2)의 W/L 비율을 0.8~1.0으로 설정함으로써, 스위칭 트랜지스터의 사이즈를 감소시키며 스위칭 트랜지스터의 출력 마진을 넓게 설정할 수 있다.
전술한 본 발명의 실시예들에 의하면, 더미 트랜지스터(Tdmy)에 의해 스캔 신호의 출력 타이밍에 Q1 노드의 전압 레벨을 Q 노드의 전압 레벨과 다르게 제어함으로써, Q1 노드에 의해 제어되는 제1 스위칭 트랜지스터(T11, T12)에 가해지는 스트레스를 감소시킬 수 있다.
또한, Q1 노드와 게이트 회로의 스캔 신호 출력에 이용되는 제1 게이트 클럭 신호(GCLK1)의 입력단 사이에 Q1 노드 커패시터(CQ1)를 배치함으로써, 스캔 신호의 출력 타이밍에 Q1 노드의 전압 레벨을 안정적으로 유지할 수 있다.
따라서, Q1 노드에 의해 제어되는 제1 스위칭 트랜지스터(T11, T12)의 구동 상태를 안정적으로 제어하며 QB 노드의 리프레시를 수행함으로써, 턴-온 레벨의 스캔 신호를 안정적으로 출력하며 게이트 회로의 신뢰성을 개선할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널; 및
    상기 다수의 게이트 라인들을 구동하는 다수의 게이트 회로들을 포함하고,
    상기 다수의 게이트 회로들 각각은,
    Q 노드에 의해 제어되고 제1 게이트 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터;
    QB 노드에 의해 제어되고 상기 스캔 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터;
    상기 Q 노드와 전기적으로 연결된 Q1 노드에 의해 제어되고 제2 게이트 클럭 신호의 입력단과 상기 QB 노드 사이에 전기적으로 연결된 제1 스위칭 트랜지스터; 및
    상기 Q1 노드와 상기 제1 게이트 클럭 신호의 입력단 사이에 전기적으로 연결된 부트스트랩 커패시터를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 게이트 클럭 신호에 의해 제어되고 게이트 스타트 신호의 입력단과 상기 Q1 노드 사이에 전기적으로 연결된 제2 스위칭 트랜지스터를 더 포함하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 게이트 스타트 신호가 상기 제1 스위칭 트랜지스터를 턴-온 시키는 레벨인 제1 기간에 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터는 턴-온 상태인 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 기간에 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터는 턴-온 상태인 디스플레이 장치.
  5. 제3항에 있어서,
    상기 제1 기간 이후의 제2 기간에 상기 Q1 노드와 상기 Q 노드는 상기 풀-업 트랜지스터를 턴-온 시키는 레벨을 유지하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제2 기간에 상기 제1 게이트 클럭 신호는 턴-온 레벨인 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제2 기간에 상기 Q1 노드의 전압 레벨과 상기 Q 노드의 전압 레벨은 상이한 디스플레이 장치.
  8. 제2항에 있어서,
    상기 제1 스위칭 트랜지스터의 채널 영역의 길이에 대한 폭의 비 및 상기 제2 스위칭 트랜지스터의 채널 영역의 길이에 대한 폭의 비 중 적어도 하나는 0.8 이상이고 1 이하인 디스플레이 장치.
  9. 제2항에 있어서,
    상기 다수의 게이트 회로들 각각은,
    상기 제1 게이트 클럭 신호에 의해 제어되고 상기 Q1 노드에 전기적으로 연결된 제3 스위칭 트랜지스터; 및
    상기 QB 노드에 의해 제어되고 상기 제3 스위칭 트랜지스터와 상기 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제4 스위칭 트랜지스터를 더 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 게이트 스타트 신호가 상기 제1 스위칭 트랜지스터를 턴-온 시키는 레벨인 제1 기간 이후의 제2 기간에 상기 제3 스위칭 트랜지스터는 턴-온 상태이고 상기 제4 스위칭 트랜지스터는 턴-오프 상태인 디스플레이 장치.
  11. 제9항에 있어서,
    상기 제3 스위칭 트랜지스터의 게이트 노드는 상기 부트스트랩 커패시터와 전기적으로 연결된 디스플레이 장치.
  12. 제1항에 있어서,
    상기 다수의 게이트 회로들 각각은,
    상기 Q1 노드와 상기 Q 노드 사이에 전기적으로 연결된 더미 트랜지스터를 더 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 더미 트랜지스터는 제2 게이트 구동 전압에 의해 제어되는 디스플레이 장치.
  14. 제12항에 있어서,
    상기 더미 트랜지스터는 상기 게이트 회로가 구동되는 기간에 턴-온 상태를 유지하는 디스플레이 장치.
  15. Q 노드에 의해 제어되고 제1 게이트 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터;
    QB 노드에 의해 제어되고 상기 스캔 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터;
    상기 Q 노드와 전기적으로 연결된 Q1 노드에 의해 제어되고 제2 게이트 클럭 신호의 입력단과 상기 QB 노드 사이에 전기적으로 연결된 스위칭 트랜지스터; 및
    상기 Q1 노드와 상기 제1 게이트 클럭 신호의 입력단 사이에 전기적으로 연결된 부트스트랩 커패시터
    를 포함하는 게이트 회로.
  16. 제15항에 있어서,
    제1 기간에 상기 스위칭 트랜지스터가 턴-온 되고, 상기 Q 노드는 상기 풀-업 트랜지스터를 턴-온 시키는 레벨이고, 상기 QB 노드는 상기 풀-다운 트랜지스터를 턴-온 시키는 레벨이며,
    상기 제1 기간 이후의 제2 기간에 상기 스위칭 트랜지스터는 턴-온 상태를 유지하고, 상기 Q 노드는 상기 풀-업 트랜지스터를 턴-온 시키는 레벨을 유지하며, 상기 QB 노드는 상기 풀-다운 트랜지스터를 턴-오프 시키는 레벨인 게이트 회로.
  17. 제16항에 있어서,
    상기 제2 기간에 상기 Q1 노드의 전압 레벨과 상기 Q 노드의 전압 레벨은 상이한 게이트 회로.
  18. 제17항에 있어서,
    상기 제2 기간에 상기 Q1 노드의 전압 레벨은 상기 제1 게이트 클럭 신호의 전압 레벨에 따라 유지 또는 변화되고, 상기 Q 노드의 전압 레벨은 상기 스캔 신호의 출력단의 전압 레벨에 따라 변화되는 게이트 회로.
  19. Q 노드에 의해 제어되고 제1 게이트 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터;
    QB 노드에 의해 제어되고 상기 스캔 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터;
    상기 Q 노드와 Q1 노드 사이에 전기적으로 연결된 더미 트랜지스터;
    상기 Q 노드와 상기 스캔 신호의 출력단 사이에 전기적으로 연결된 Q 노드 커패시터; 및
    상기 Q1 노드와 상기 제1 게이트 클럭 신호의 입력단 사이에 전기적으로 연결된 부트스트랩 커패시터
    를 포함하는 게이트 회로.
  20. 제19항에 있어서,
    상기 더미 트랜지스터는 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 중 적어도 하나가 턴-온 상태인 기간 동안 턴-온 상태를 유지하는 게이트 회로.
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