KR102445577B1 - 게이트 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 위상이 서로 다른 클락 신호로 구성되는 게이트 전압을 출력하는 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다. 전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동부는 종속 연결되는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은, RQ노드의 전압, PQ노드의 전압 및 QB노드의 전압에 의해, 게이트 전압을 출력하는 출력부, RQ노드를 제어하는 제1 제어부, PQ노드를 제어하는 제2 제어부 및 QB노드를 제어하는 제3 제어부를 포함하고, 게이트 전압은 제1 위상의 제1 클락 신호와 상기 제1 위상과 다른 제2 위상의 제2 클락 신호로 구성된다. 본 발명은 서로 다른 위상을 가진 제1 클락 신호 및 제2 클락 신호를 출력함으로써, 기입 구간에서 데이터를 기입하기 위한 게이트 전압과 휘도 저하를 방지하기 위한 게이트 전압을 서로 다른 시점에 출력할 수 있다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 위상이 서로 다른 클락 신호로 구성되는 게이트 전압을 출력하는 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정 표시 장치(LCD: Liquid Crystal Display), 유기 발광 표시 장치(OLED: Organic Light Emitting Diode)와 같은 다양한 표시 장치가 활용되고 있다.
표시 장치의 표시 패널은 게이트 라인과 데이터 라인들로 정의되는 복수의 화소들을 포함한다. 표시 장치는 게이트 라인들에 게이트 전압을 공급하는 게이트 구동부와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부를 이용하여 영상을 표시한다. 표시 장치는 타이밍 제어부를 이용하여 게이트 구동부와 데이터 구동부의 동작 타이밍을 제어한다. 데이터 구동부는 타이밍 제어부의 제어 하에 타이밍 제어부로부터 공급되는 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하여 출력한다.
게이트 구동부는 게이트 전압을 순차적으로 출력하기 위해 쉬프트레지스터를 구비한다. 쉬프트레지스터는 서로 종속적으로 연결된 복수의 스테이지들로 구성된다. 복수의 스테이지들은 게이트 전압을 순차적으로 출력하여 표시 패널에 배치된 게이트 라인을 순차적으로 스캐닝한다. 이러한 게이트 구동부는 표시 패널의 집적화를 위해 표시 패널의 박막트랜지스터 어레이 기판에 내장되는 GIP(Gate In Panel)형태로 배치될 수 있다.
최근에는 소비 전력 저감을 위해, 표시 장치가 고정된 이미지를 출력할 경우 기입 구간에만 온 레벨의 게이트 전압 및 데이터 전압을 출력하고 유지 구간에는 기입된 데이터를 유지시키는 저속 구동에 대한 연구가 진행되고 있다.
이러한 저속 구동은 박막 트랜지스터 소자의 특성으로 인해, 유지 구간에서 휘도가 저하되는 현상이 발생하므로, 이를 해결하기 위해 유지 구간에도 온 레벨의 게이트 전압을 주기적으로 출력한다.하지만, 유지 구간에서 중복되어 출력되는 게이트 전압에 의해 표시패널의 휘도가 저하되는 문제점이 발생할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 기입 구간에서 데이터를 기입하기 위한 게이트 전압과 휘도 저하를 방지하기 위한 게이트 전압을 서로 다른 시점에 출력하는 게이트 구동부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제안되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동부가 제공된다. 게이트 구동부는 종속 연결되는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은, RQ노드의 전압, PQ노드의 전압 및 QB노드의 전압에 의해, 게이트 전압을 출력하는 출력부, RQ노드를 제어하는 제1 제어부, PQ노드를 제어하는 제2 제어부 및 QB노드를 제어하는 제3 제어부를 포함하고, 게이트 전압은 제1 위상의 제1 클락 신호와 상기 제1 위상과 다른 제2 위상의 제2 클락 신호로 구성된다.
본 발명의 다른 특징에 따르면, 상기 제1 제어부에 상기 제1 클락 신호가 인가되고, 상기 제2 제어부에 상기 제2 클락 신호가 인가된다.
본 발명의 또 다른 특징에 따르면, 상기 제1 클락 신호의 펄스 폭과 상기 제2 클락 신호의 펄스 폭은 상이하다.
본 발명의 또 다른 특징에 따르면, 상기 출력부는, 상기 RQ노드의 전압에 따라, 상기 제1 클락 신호를 상기 게이트 전압으로 출력하는 제1 트랜지스터, 상기 PQ노드의 전압에 따라, 상기 제2 클락 신호를 상기 게이트 전압으로 출력하는 제2 트랜지스터 및 상기 QB노드의 전압에 따라, 저전위 전압을 게이트 전압으로 출력하는 제3 트랜지스터를 포함한다.
본 발명의 또 다른 특징에 따르면, 상기 제1 제어부는, 이전단 스테이지의 RQ노드의 전압에 따라, 고전위 전압을 상기 RQ노드에 출력하는 제5 트랜지스터, 상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터 및 상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제 13 트랜지스터를 포함하고, 상기 제2 제어부는, 상기 RQ노드의 전압에 따라, 상기 저전위 구동 전압을 상기 PQ노드에 출력하는 제6 트랜지스터, 상기 이전단 스테이지의 PQ노드의 전압에 따라, 상기 고전위 전압을 상기 PQ노드에 출력하는 제9 트랜지스터 및 상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제 14 트랜지스터를 포함하고, 상기 제3 제어부는, 상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제7 트랜지스터, 상기 PQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제11 트랜지스터 및 상기 제2 클락 신호에 따라, 상기 고전위 전압을 상기 QB노드에 출력하는 제 12 트랜지스터를 포함한다.
본 발명의 또 다른 특징에 따르면, 상기 제1 제어부는, 상기 제1 클락 신호에 따라, 이전단 스테이지의 게이트 전압을 상기 RQ노드에 출력하는 제4 트랜지스터, 상기 PQ노드의 전압에 따라, 저전위 구동 전압을 상기 RQ노드에 출력하는 제8 트랜지스터 및 상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터를 포함하고, 상기 제2 제어부는, 상기 제2 클락 신호에 따라, 상기 이전단 스테이지의 게이트 전압을 상기 PQ노드에 출력하는 제5 트랜지스터, 상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제7 트랜지스터 및 상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제11 트랜지스터를 포함하고, 상기 제3 제어부는, 상기 이전단 스테이지의 게이트 전압에 따라, 상기 저전위 구동 전압을 상기 QB노드에 출력하는 제6 트랜지스터 및 상기 제2 클락 신호에 따라, 상기 고전위 전압을 상기 QB노드에 출력하는 제9 트랜지스터를 포함한다.
본 발명의 또 다른 특징에 따르면, 상기 제1 제어부는, 상기 제1 클락 신호에 따라, 이전단 스테이지의 게이트 전압을 상기 RQ노드에 출력하는 제4 트랜지스터, 상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제9 트랜지스터 및 상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터를 포함하고, 상기 제2 제어부는, 상기 제2 클락 신호에 따라, 상기 이전단 스테이지의 게이트 전압을 상기 PQ노드에 출력하는 제5 트랜지스터, 상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제8 트랜지스터 및 상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제11 트랜지스터를 포함하고, 상기 제3 제어부는, 상기 제1 클락 신호에 따라, 상기 제1 클락 신호을 상기 QB노드에 출력하는 제6 트랜지스터 및 상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제7 트랜지스터를 포함한다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치가 제공된다. 표시 장치는 표시패널, 표시패널에 실장되어 게이트 전압을 출력하는 게이트 구동부 및 기입 구간에는 데이터 전압을 출력하고, 유지 구간에는 기준 전압을 출력하는 데이터 구동부를 포함하고, 게이트 전압은 제1 위상의 제1 클락 신호와 상기 제1 위상과 다른 제2 위상의 제2 클락 신호으로 구성된다.
본 발명의 다른 특징에 따르면, 상기 기입 구간에 상기 제1 클락 신호 및 상기 제2 클락 신호 모두를 포함하는 게이트 전압을 출력하고, 상기 유지 구간에 상기 제2 클락 신호만 포함하는 게이트 전압을 출력한다.
본 발명의 또 다른 특징에 따르면, 상기 기입 구간에 상기 제1 클락 신호만 포함하는 게이트 전압을 출력하고, 상기 유지 구간에 상기 제2 클락 신호만 포함하는 게이트 전압을 출력한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 서로 다른 위상을 가진 제1 클락 신호 및 제2 클락 신호를 출력함으로써, 기입 구간에서 데이터를 기입하기 위한 게이트 전압과 휘도 저하를 방지하기 위한 게이트 전압을 서로 다른 시점에 출력할 수 있다. 이에, 특정 게이트 라인에 연결된 화소에 인가될 데이터 전압이 나머지 게이트 라인에 연결된 화소에 인가되지 않아, 전술한 영상 출력 불량의 문제점을 해결할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일반적으로 표시 장치의 게이트 라인에 인가되는 게이트 전압을 나타내는 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략적인 블록도이다.
도 3는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 내부 신호를 나타내는 타이밍도이다.
도 7는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 8는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 내부 신호를 나타내는 타이밍도이다.
도 10는 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 내부 신호를 나타내는 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1a 및 도 1b는 일반적으로 표시 장치의 게이트 라인에 인가되는 게이트 전압을 나타내는 타이밍도이다.
즉, 도 1a에 도시된 바와 같이, 기입 구간인 제1 프레임(1st Frame)에서만 데이터 전압이 출력되고, 유지 구간인 제 2 내지 4 프레임(2nd Frame 내지 4th Frame)에서는 데이터 전압이 출력되지 않고, 기준 전압이 출력된다. 따라서, 기입 구간인 제1 프레임(1st Frame)의 게이트 전압은 화소에 데이터를 기입하기 위한 전압(점선)이고, 유지 구간인 제 2 내지 제 4 프레임(2nd Frame 내지 4th Frame)의 게이트 전압은 휘도 저하를 방지하기 위한 전압(실선)이다.
다만, 도 1b에 도시된 바와 같이, 저속 구동의 주파수를 증가시킬 경우, 제1 프레임(1st Frame) 내에서도 기입 구간과 유지 구간이 나뉠 수 있다. 즉, n/4번째 게이트 라인(n/4th GL)에 인가되는 게이트 전압을 기준으로 첫번째 펄스가 출력되는 제1 수평 구간(1st HT)은 기입 구간이고, 두번째 내지 네번째 펄스가 출력되는 제 2 내지 제 4 수평 구간(2nd HT 내지 4th HT)은 유지 구간일 수 있다.
즉, 저속 구동의 주파수를 증가시킬 경우, 제1 수평 구간(1st HT)에서 n/4번째 게이트 라인(n/4th GL)에 인가되는 전압은 데이터를 기입하기 위한 전압(점선)이나, 나머지 2n/4, 3n/4, n번째 게이트 라인(2n/4th GL, 3n/4th GL, nth GL)에 인가되는 전압은 휘도 저하를 방지하기 위한 전압(실선)이다.
그러나, 모든 게이트 라인(n/4th GL, 2n/4th GL, 3n/4th GL, nth GL)에 인가되는 전압의 위상은 동일하므로, 모든 게이트 라인(n/4th GL, 2n/4th GL, 3n/4th GL, nth GL)에 인가되는 전압은 동시에 하이레벨로 쉬프트되므로, n/4번째 게이트 라인(n/4th GL)에 연결된 화소에 인가될 데이터 전압이 나머지 2n/4, 3n/4, n번째 게이트 라인(2n/4th GL, 3n/4th GL, nth GL)에 연결된 화소에 인가되어, 표시 패널이 본래 영상을 출력하지 못하는 문제점이 발생하게 된다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략적인 블록도이다.
도 2을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 패널(110), 데이터 구동부(120), 게이트 구동부(130), 타이밍 제어부(140)를 포함한다.
표시 패널(110)은 유리 또는 플라스틱을 이용한 기판 상에 매트릭스 형태로 교차 배치된 복수의 게이트 라인(GL1 내지 GLz, z는 자연수)과 복수의 데이터 라인(DL1 내지 DLy, y는 자연수)을 포함한다. 그리고 복수의 게이트 라인(GL1 내지 GLz)과 데이터 라인(DL1 내지 DLy)에 의해 복수의 화소(Px)가 정의되어 있다.
표시 패널(110)의 화소(Px) 각각은 적색광을 발광하는 적색 부화소, 녹색광을 발광하는 녹색 부화소, 청색광을 발광하는 청색 부화소 및 백색광을 발광하는 백색 부화소를 포함할 수 있다.
그리고, 표시 패널(110)의 복수의 화소(Px)는 각각 게이트 라인(GL1 내지 GLz) 및 데이터 라인(DL1 내지 DLy)과 연결된다. 복수의 화소(Px)는 게이트 라인(GL1 내지 GLz)으로부터 전달되는 게이트 전압과 데이터 라인(DL1 내지 DLy)으로부터 전달되는 데이터 전압에 기초하여 동작한다.
구체적으로, 각 화소(Px)의 게이트 라인(GL1 내지 GLz)에 공급되는 게이트 전압에 의해 스위칭 트랜지스터가 턴온(turn-on)된다. 그리고, 턴온된 스위칭 트랜지스터에 의해, 데이터 라인(DL1 내지 DLy)으로부터 데이터 전압이 구동 트랜지스터에 공급되어, 구동 트랜지스터가 턴온된다. 그리고, 턴온된 구동 트랜지스터에 인가되는 데이터 전압에 의해 구동 전류가 제어된다. 마지막으로, 유기 발광 다이오드는 제어된 구동 전류에 대응되는 광을 방출함으로써 영상을 표시한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)는 유기 발광 표시 장치에 한정되지 않고, 액정 표시 장치 등 다양한 형태의 표시 장치일 수 있다.
타이밍 제어부(140)는 데이터 구동부(120)에 데이터 제어 신호(DCS)를 공급하여 데이터 구동부(120)를 제어하고, 게이트 구동부(130)에 게이트 제어 신호(GCS)를 공급하여 게이트 구동부(130)를 제어한다.
즉, 타이밍 제어부(140)는 외부 호스트 시스템으로부터 수신되는 타이밍 신호(TS)에 기초하여, 각 프레임에서 구현하는 타이밍에 맞춰 스캔을 시작한다. 그리고, 타이밍 제어부(140)는 외부 시스템으로부터 수신되는 영상 신호(VS)를 데이터 구동부(120)에서 처리 가능한 데이터 신호 형식에 맞게 전환하여 출력한다. 이로써, 타이밍 제어부(140)는 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
보다 상세하게는, 타이밍 제어부(140)는 영상 신호(VS)와 함께, 수직 동기 신호(Vsync), 수직 동기 신호(Hsync), 데이터 인에이블(DE: Data Enable) 신호, 데이터 클락 신호(DCLK) 등을 포함하는 다양한 타이밍 신호(TS)들을 외부 호스트 시스템으로부터 수신한다.
타이밍 제어부(140)는 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수직 동기 신호(Hsync), 데이터 인에이블 신호(DE), 데이터 클락 신호(DCLK) 등의 타이밍 신호(TS)를 입력 받아, 다양한 제어 신호들(DCS, GCS)을 생성하여 데이터 구동부(120) 및 게이트 구동부(130)로 출력한다.
예를 들어, 타이밍 제어부(140)는 게이트 구동부(130)를 제어하기 위하여, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클락(Gate Shift Clock; GSC), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 다양한 게이트 제어 신호(Gate Control Signal; GCS)들을 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동부(130)를 구성하는 하나 이상의 게이트 회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클락(GSC)은 하나 이상의 게이트 회로에 공통으로 입력되는 클락 신호로서, 게이트 전압(VG)의 쉬프트 타이밍을 제어한다. 그리고, 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 회로의 타이밍 정보를 지정하고 있다.
후술할 내용과 같이, 본 발명의 일 실시예에 따른 게이트 구동부(130)의 각 스테이지(S1 내지 Sz)의 RQ 노드(RQ-node) 및 PQ 노드(PQ-node)를 제어하기 위하여, 게이트 스타트 펄스(GSP)는 제1 게이트 스타트 펄스(RGSP) 및 제2 게이트 스타트 펄스(PGSP)를 포함할 수 있고, 게이트 쉬프트 클락(GSC)은 위상이 서로 다른 제1 위상의 제1 클락 신호(RCLK)와 제2 위상의 제2 클락 신호(PCLK)를 포함할 수 있다.
여기서, 제1 클락 신호(RCLK)의 펄스 폭과 상기 제2 클락 신호(PCLK)의 펄스 폭은 서로 다를 수 있다.
또한, 타이밍 제어부(140)는 데이터 구동부(120)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클락(Source Sampling Clock; SSC), 소스 출력 인에이블 신호(Souce Output Enable; SOE) 등을 포함하는 다양한 데이터 제어 신호(Data Control Signal; DCS)들을 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동부(120)를 구성하는 하나 이상의 데이터 회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클락(SSC)은 데이터 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클락 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
타이밍 제어부(140)는 데이터 구동부(120)가 본딩된 소스 인쇄 회로 기판과 가요성 플랫 케이블(Flexible Flat Cable; FFC) 또는 가요성 인쇄 회로(Flexible Printed Circuit; FPC) 등의 연결 매체를 통해 연결된 제어 인쇄 회로 기판(Control Printed Circuit Board)에 배치될 수 있다.
데이터 구동부(120)는 타이밍 제어부(140)로부터 수신한 영상 데이터(RGB)를 아날로그 형태의 데이터 전압(Vdata)으로 변환하여 데이터 라인(DL1 내지 DLy)에 출력한다.
구체적으로 소비 전력을 절감하기 위해 표시 장치(100)를 저속으로 구동할 경우, 데이터 구동부(120)는 각 화소(Px)에 데이터 전압을 기입하는 기입 구간에서 영상을 구현하기 위한 데이터 전압(Vdata)을 출력하고, 각 화소(Px)에 기입된 데이터를 유지하는 유지 구간에서 데이터 구동부(120)는 기준 전압(Vref)을 출력한다.
데이터 구동부(120)는 테이프 오토메티드 본딩 방식 또는 칩 온 글래스 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 표시 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(110)에 집적화되어 배치될 수도 있다.
또한, 데이터 구동부(120)는 칩 온 필름(Chip On Film; COF) 방식으로 구현될 수 있다. 이 경우, 데이터 구동부(120)의 일 단은 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board)에 본딩되고, 타 단은 표시 패널(110)에 본딩될 수 있다.
데이터 구동부(120)는 레벨 쉬프터, 래치부 등의 다양한 회로를 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버퍼 등을 포함할 수 있다.
게이트 구동부(130)는 타이밍 제어부(140)의 제어에 따라, 게이트 전압을 게이트 라인(GL1 내지 GLz)에 순차적으로 공급한다.
게이트 구동부(130)는 구동 방식에 따라서, 표시 패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는 양측에 위치할 수도 있다.
게이트 구동부(130)는 테이프 오토메티드 본딩(Tape Automated Bonding; TAB) 방식 또는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 도 2에 도시된 바와 같이 GIP(Gate In Panel) 타입으로 구현되어 표시 패널(110)에 집적화되어 배치될 수도 있다.
게이트 구동부(130)는 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.
이하에서는, 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 대해 상세히 설명한다.
도 3는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 3에 도시된 바와 같이, 게이트 구동부(130)는 타이밍 제어부(140)로부터 제공된 게이트 쉬프트 클락(GSC)과 게이트 스타트 펄스(GSP)에 응답하여 게이트 전압(VG1 내지 VGz)을 순차적으로 출력하는 제1 내지 제z 스테이지(S1 내지 Sz)를 구비한다.
그리고, 제1 내지 제z 스테이지(S1 내지 Sz)각각은 이전 스테이지의 RQ' 노드(RQ'-node) 및 PQ' 노드(PQ'-node) 전압에 따라, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 게이트 전압(VG1 내지 VGz)을 순차적으로 출력한다.
구체적으로, 제1 스테이지(S1)는 제1 게이트 스타트 펄스(RGSP) 및 제2 게이트 스타트 펄스(PGSP)를 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 제1 게이트 전압(VG1)을 출력하고, 제2 스테이지(S2)는 제1 스테이지의 RQ' 노드 및 PQ'노드 전압(VRQ'1, VPQ'1)을 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)를 선택적으로 포함하는 제2 게이트 전압(VG2)을 출력하고, 제n 스테이지(Sn)는 제n-1 스테이지의 RQ' 노드 및 PQ'노드 전압(VRQ'(n-1), VPQ'(n-1))을 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 제n 게이트 전압(VGn)을 출력한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
이하, 각 스테이지(S1 내지 Sz)가 게이트 전압(VG1 내지 VGz)을 출력하는 동작에 대해 제n 스테이지(Sn)를 예를 들어 설명하기로 한다. 후술할 트랜지스터는 NMOS를 기준으로 설명하며, 이에 한정되지 않고 PMOS, COMS등 다양한 형태의 트랜지스터로 구성될 수 있다.
도 4에 도시된 바와 같이, 제n 스테이지는 RQ 노드(RQ-node(n))의 전압, PQ 노드(PQ-node(n))의 전압 및 QB 노드(QB-node(n))의 전압에 의해, 게이트 전압(VG(n))을 출력하는 출력부, RQ 노드(RQ-node(n))를 제어하는 제1 제어부, PQ 노드(PQ-node(n))를 제어하는 제2 제어부 및 QB 노드(QB-node(n))를 제어하는 제3 제어부를 포함한다.
출력부는 제n 게이트 전압(VGn)을 풀업(pull-up)하는 트랜지스터인 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 게이트 전압(VGn)을 풀다운(pull-down)하는 트랜지스터인 제3 트랜지스터(T3)를 포함한다.
여기서 제1 트랜지스터(T1)는 게이트에 RQ 노드(RQ-node(n))가 연결되고, 드레인에 입력인 제1상의 제1 클락 신호(RCLK1)가 인가되고, 소스에 출력단인 게이트 라인(GLn)이 연결되는 풀업(pull-up) 트랜지스터이다. 제1 트랜지스터(T1)는 RQ 노드(RQ-node(n))의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제1 상의 제1 클락 신호(RCLK1)를 제n 게이트 전압(VGn)으로 출력한다.
그리고, 제2 트랜지스터(T2)는 게이트에 PQ 노드(PQ-node(n))가 연결되고, 드레인에 입력인 제1 상의 제2 클락 신호(PCLK1)가 인가되고, 소스에 출력단인 게이트 라인(GLn)이 연결되는 풀업(pull-up) 트랜지스터이다. 제2 트랜지스터(T2)는 PQ 노드(PQ-node(n))의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제1 상의 제2 클락 신호(PCLK1)를 제n 게이트 전압(VGn)으로 출력한다.
그리고, 제3 트랜지스터(T3)는 게이트에 QB 노드(QB-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 출력단인 게이트 라인(GLn)이 연결되는 풀다운(pull-down) 트랜지스터이다. 제3 트랜지스터(T3)는 QB 노드(QB-node(n))의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 제n 게이트 전압(VGn)으로 출력한다.
제1 제어부는 제1 클락 신호(RCLK)를 인가 받아, RQ 노드(RQ-node(n))에 인가되는 전압을 제어하며, 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제 10 트랜지스터(T10) 및 제 13 트랜지스터(T13)를 포함한다.
여기서, RQ 노드(RQ-node(n))와 RQ' 노드(RQ'-node(n))는 고전위 전압(VGH)이 게이트에 연결되어 항상 턴온(turn-on)되는 제1 보조 트랜지스터(TA1)를 통해 연결되므로, 부트스트래핑(bootstraping)되어 게이트 전압(VGn)이 출력되는 시점을 제외하고는 동일한 전압이 인가된다.
제4 트랜지스터(T4)는 게이트에 제4 상의 제1 클락 신호(RCLK4)가 인가되고, 드레인에 입력인 전단 스테이지의 RQ' 노드(RQ'-node(n-1))의 전압이 인가되고, 소스에 제5 트랜지스터(T5)의 게이트가 연결되는 트랜지스터이다. 제4 트랜지스터(T4)는 제4 상의 제1 클락 신호(RCLK4)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 전단 스테이지의 RQ' 노드 (RQ'-node(n-1))의 전압을 제5 트랜지스터(T5)의 게이트로 출력한다.
제5 트랜지스터(T5)는 게이트에 전단 스테이지의 RQ' 노드(RQ'-node(n-1))의 전압이 인가되고, 드레인에 입력인 고전위 전압(VGH)이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제5 트랜지스터(T5)는 전단 스테이지의 RQ' 노드(RQ'-node(n-1))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 고전위 전압(VGH)을 RQ' 노드(RQ'-node(n))로 출력한다.
제10 트랜지스터(T10)는 게이트에 PQ' 노드(PQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제10 트랜지스터(T10)는 PQ' 노드(PQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 RQ' 노드(RQ'-node(n))로 출력한다.
제13 트랜지스터(T13)는 게이트에 QB 노드(QB-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제13 트랜지스터(T13)는 QB 노드(QB-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 RQ' 노드(RQ'-node(n))로 출력한다.
제2 제어부는 제2 클락 신호(PCLK)를 인가 받아, PQ 노드(PQ-node(n))에 인가되는 전압을 제어하며, 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제6 트랜지스터(T6) 및 제 14 트랜지스터(T14)를 포함한다.
여기서, PQ 노드(PQ-node(n))와 PQ' 노드(PQ'-node(n))는 고전위 전압(VGH)이 게이트에 연결되어 항상 턴온(turn-on)되는 제2 보조 트랜지스터(TA2)를 통해 연결되므로, 부트스트래핑(bootstrapping)되어 게이트 전압(VGn)이 출력되는 시점을 제외하고는 동일한 전압이 인가된다.
제8 트랜지스터(T8)는 게이트에 제4 상의 제2 클락 신호(PCLK4)가 인가되고, 드레인에 입력인 전단 스테이지의 PQ' 노드(PQ'-node(n-1))의 전압이 인가되고, 소스에 제9 트랜지스터(T9)의 게이트가 연결되는 트랜지스터이다. 제8 트랜지스터(T8)는 제4 상의 제2 클락 신호(PCLK4)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 전단 스테이지의 PQ' 노드(PQ'-node(n-1))의 전압을 제9 트랜지스터(T9)의 게이트로 출력한다.
제9 트랜지스터(T9)는 게이트에 전단 스테이지의 PQ' 노드(PQ'-node(n-1))의 전압이 인가되고, 드레인에 입력인 고전위 전압(VGH)이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제9 트랜지스터(T9)는 전단 스테이지의 PQ' 노드(PQ'-node(n-1))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 고전위 전압(VGH)을 PQ' 노드(PQ'-node(n))로 출력한다.
제6 트랜지스터(T6)는 게이트에 RQ' 노드(RQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제6 트랜지스터(T6)는 RQ' 노드(RQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 PQ' 노드(PQ'-node(n))로 출력한다.
제14 트랜지스터(T14)는 게이트에 QB 노드(QB-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제14 트랜지스터(T14)는 QB 노드(QB-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 PQ' 노드(PQ'-node(n))로 출력한다.
제3 제어부는 QB 노드(QB-node(n))에 인가되는 전압을 제어하며, 제7 트랜지스터(T7), 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)를 포함한다.
제7 트랜지스터(T7)는 게이트에 RQ' 노드(RQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 QB 노드(QB-node(n))가 연결되는 트랜지스터이다. 제7 트랜지스터(T7)는 RQ' 노드(RQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 QB 노드(QB-node(n))로 출력한다.
제11 트랜지스터(T11)는 게이트에 PQ' 노드(PQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 QB 노드(QB-node(n))가 연결되는 트랜지스터이다. 제11 트랜지스터(T11)는 PQ' 노드(PQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 QB 노드(QB-node(n))로 출력한다.
제12 트랜지스터(T12)는 게이트에 제3 상의 제1 클락 신호(RCLK3)가 인가되고, 드레인에 입력인 고전위 전압(VGH)이 인가되고, 소스에 QB 노드(QB-node(n))가 연결되는 트랜지스터이다. 제12 트랜지스터(T12)는 제3 상의 제1 클락 신호(RCLK3)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 고전위 전압(VGH)을 QB 노드(QB-node(n))로 출력한다.
또한, 본 발명의 일 실시예에 따른 표시 장치의 제n 스테이지(Sn)는 RQ 노드(RQ-node) 및 PQ 노드(PQ-node)를 제어하기 위한 제15 트랜지스터 및 제 16 트랜지스터를 더 포함한다.
제15 트랜지스터(T15)는 게이트에 제3 상의 제1 클락 신호(RCLK3)가 인가되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 제5 트랜지스터(T5)의 게이트가 연결되는 트랜지스터이다. 제15 트랜지스터(T15)는 제3 상의 제1 클락 신호(RCLK3)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 제5 트랜지스터(T5)의 게이트로 출력한다.
제16 트랜지스터(T16)는 게이트에 제3 상의 제1 클락 신호(RCLK3)가 인가되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 제9 트랜지스터(T9)의 게이트가 연결되는 트랜지스터이다. 제16 트랜지스터(T16)는 제3 상의 제1 클락 신호(RCLK3)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 제9 트랜지스터(T9)의 게이트로 출력한다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 내부 신호를 나타내는 타이밍도이다.
도 5 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부(130)의 각 스테이지는 게이트 전압(VGn)이 제1 클락 신호(RCLK)를 출력하는 구간과 제2 클락 신호(PCLK)를 출력하는 구간으로 구분하여 구동될 수 있다.
먼저, 제1 클락 신호(RCLK) 출력 구간에서의 각 스테이지의 동작을 설명하면 다음과 같다.
t1시점에서, 전단 스테이지의 RQ' 노드(RQ'-node(n-1))의 전압이 하이 레벨인 상태에서, 제4 상의 제1 클락 신호(RCLK4)는 하이 레벨로 쉬프트된다. 이에 따라, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴온되어, 제5 트랜지스터(T5)를 통해 RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))에 고전위 전압(VGH)이 인가된다.
그리고, RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))에 고전위 전압(VGH)이 인가됨으로써, RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))가 게이트에 연결되는 제1 트랜지스터(T1), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)가 턴온된다. 이에 따라, 제1 트랜지스터(T1)를 통해, 제1상의 제1 클락 신호(RCLK1)가 출력단인 제n 게이트 라인(GLn)에 출력되고, 제6 트랜지스터(T6)를 통해, 저전위 전압(VGL)이 PQ 노드(PQ-node(n)) 및 PQ' 노드(PQ'-node(n))에 인가되고, 제7 트랜지스터(T7)를 통해, 저전위 전압(VGL)이 QB 노드(QB-node(n))에 인가된다.
이를 통해, RQ 노드(RQ-node(n))는 t1시점에서, 고전위 전압(VGH)으로 프리차징(precharging)된다.
다음으로, t2 시점에서, 제1 상의 제1 클락 신호(RCLK1)가 하이 레벨로 쉬프트 된다. 턴온(turn-on)된 제1 트랜지스터(T1)의 게이트-소스 캐패시터(CRQ)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 제1 상의 제1 클락 신호 (RCLK1)의 전압쉬프트로 인하여, RQ 노드(RQ-node(n))의 전압이 부트스트랩핑(bootstrapping)되어 상승하게 된다. 이렇게, 제1 트랜지스터(T1)의 게이트에 연결된 RQ 노드(RQ-node(n))의 전압이 상승되게 되고, 제1 트랜지스터(T1)의 채널이 충분하게 형성되어, 하이 레벨의 제1 상의 제1 클락 신호(RCLK1)가 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, t3 시점에서, 제3 상의 제1 클락 신호(RCLK3)가 하이 레벨로 쉬프트 된다. 이에 따라, 제3 상의 제1 클락 신호(RCLK3)가 게이트에 인가되는 제 12 트랜지스터(T12), 및 제15 트랜지스터(T15)는 턴온된다. 이에 따라, 제12 트랜지스터(T12)를 통해, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가되고, 제 15 트랜지스터(T15)를 통해, 제5 트랜지스터(T5)의 게이트에 저전위 전압(VGL)이 인가되어, 제5 트랜지스터(T5)는 턴오프된다.
그리고, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가됨으로써, QB 노드(QB-node(n))가 게이트에 연결된, 제3 트랜지스터(T3)와 제 13 트랜지스터(T13)는 턴온된다.
따라서, 제13 트랜지스터(T13)를 통해, 저전위 전압(VGL)이 RQ 노드(RQ-node(n)) 및 RQ' 노드(RQ'-node(n))에 인가되고, 제3 트랜지스터(T3)를 통해, 저전위 전압(VGL)이 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, 제2 클락 신호(PCLK) 출력 구간에서의 각 스테이지의 동작을 설명하면 다음과 같다.
t4시점에서, 전단 스테이지의 PQ' 노드(PQ'-node(n-1))의 전압이 하이 레벨인 상태에서, 제4 상의 제2 클락 신호(PCLK4)는 하이 레벨로 쉬프트 된다. 이에 따라, 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)는 턴온되어, 제9 트랜지스터(T9)를 통해 PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))에 고전위 전압(VGH)이 인가된다.
그리고, PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))에 고전위 전압이 인가됨으로써, PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))가 게이트에 연결되는 제2 트랜지스터(T2), 제10 트랜지스터(T10) 및 제11 트랜지스터(T11)가 턴온된다. 이에 따라, 제2 트랜지스터(T2)를 통해, 제1상의 제2 클락 신호(PCLK1)가 출력단인 제n 게이트 라인(GLn)에 출력되고, 제10 트랜지스터(T10)를 통해, 저전위 전압(VGL)이 RQ 노드(RQ-node(n)) 및 RQ' 노드(RQ'-node(n))에 인가되고, 제11 트랜지스터(T11)를 통해, 저전위 전압(VGL)이 QB 노드(QB-node(n))에 인가된다.
이를 통해, PQ 노드(PQ-node(n))는 t4시점에서, 고전위 전압으로 프리차징된다.
다음으로, t5 시점에서, 제1 상의 제2 클락 신호(PCLK1)가 하이 레벨로 쉬프트된다. 턴온(turn-on)된 제2 트랜지스터(T2)의 게이트-소스 캐패시터(CPQ)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 제1 상의 제2 클락 신호 (PCLK1)의 전압쉬프트로 인하여, PQ 노드(PQ-node(n))의 전압이 부트스트랩핑(bootstrapping)되어 상승하게 된다. 이렇게, 제2 트랜지스터(T2)의 게이트에 연결된 PQ 노드(PQ-node(n))의 전압이 상승되게 되고, 제2 트랜지스터(T2)의 채널이 충분하게 형성되어, 하이 레벨의 제1 상의 제2 클락 신호(PCLK1)가 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, t6 시점에서, 제3 상의 제1 클락 신호(RCLK3)가 하이 레벨로 쉬프트 된다. 이에 따라, 제3 상의 제1 클락 신호(RCLK3)가 게이트에 인가되는 제 12 트랜지스터(T12), 및 제16 트랜지스터(T16)는 턴온된다. 이에 따라, 제12 트랜지스터(T12)를 통해, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가되고, 제 16 트랜지스터(T16)를 통해, 제9 트랜지스터(T9)의 게이트에 저전위 전압(VGL)이 인가되어, 제9 트랜지스터(T9)는 턴오프된다.
그리고, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가됨으로써, QB 노드(QB-node(n))가 게이트에 연결된, 제3 트랜지스터(T3)와 제 14 트랜지스터(T14)는 턴온된다.
따라서, 제14 트랜지스터(T14)를 통해, 저전위 전압(VGL)이 PQ 노드(PQ-node(n)) 및 PQ' 노드(PQ'-node(n))에 인가되고, 제3 트랜지스터(T3)를 통해, 저전위 전압(VGL)이 제n 게이트 전압(VGn)으로 출력되게 된다.
이러한 과정을 통하여, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부(130)는 서로 다른 위상을 가진 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 게이트 전압(VG1 내지 VGz)을 순차적으로 출력할 수 있다.
이렇게, 게이트 구동부(130)가 서로 다른 위상을 가진 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 출력함으로써, 기입 구간에서 데이터를 기입하기 위한 게이트 전압과 휘도 저하를 방지하기 위한 게이트 전압은 서로 다른 시점에 출력될 수 있다.
따라서, 특정 게이트 라인에 연결된 화소에 인가될 데이터 전압이 나머지 게이트 라인에 연결된 화소에 인가되지 않아, 전술한 영상 출력 불량의 문제점을 해결할 수 있다.
이와 별개로, 도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 제1 클락 신호(RCLK)가 전술한 제1 클락 신호(RCLK)에 제2 클락 신호(PCLK)를 중첩한 형태로 변형될 수 있다.
즉, 제1 클락 신호(RCLK) 자체가 서로 다른 위상의 2개의 펄스를 포함하는 형태로 변형될 수 있다. 이렇게 제1 클락 신호(RCLK)를 변형함으로써, 1수평 타임 내에서도 서로 다른 위상의 2개의 펄스를 포함하는 게이트 전압(VG)을 출력할 수 있게 된다.
즉, 본 발명의 일 실시예에 따른 게이트 구동부는 기입 구간에 제1 클락 신호 및 제2 클락 신호 모두를 포함하는 게이트 전압을 출력하거나 제1 클락 신호만 포함하는 게이트 전압을 출력할 수 있고, 유지 구간에 상기 제2 클락 신호만 포함하는 게이트 전압을 출력할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 대해서, 도 7 내지 도 8을 참조하여 설명한다. 본 발명의 일 실시예와 중복되는 본 발명의 다른 실시예에 대한 내용을 설명을 생략한다.
도 7는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 7에 도시된 바와 같이, 게이트 구동부(230)는 타이밍 제어부(140)로부터 제공된 게이트 쉬프트 클락(GSC)과 게이트 스타트 펄스(GSP)에 응답하여 게이트 전압(VG1 내지 VGz)을 순차적으로 출력하는 제1 내지 제z 스테이지(S1 내지 Sz)를 구비한다.
그리고, 제1 내지 제z 스테이지(S1 내지 Sz) 각각은 이전 스테이지에서 출력되는 게이트 전압(VG)에 따라, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)를 선택적으로 포함하는 게이트 전압(VG1 내지 VGz)을 순차적으로 출력한다.
구체적으로, 제1 스테이지(S1)는 제1 게이트 스타트 펄스(RGSP) 및 제2 게이트 스타트 펄스(PGSP)를 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 제1 게이트 전압(VG1)을 출력하고, 제2 스테이지(S2)는 제1 스테이지에서 출력되는 제1 게이트 전압(VG1)을 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 제2 게이트 전압(VG2)을 출력하고, 제n 스테이지(Sn)는 제n-1 스테이지에서 출력되는 제n-1 게이트 전압(VG(n-1))을 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)를 선택적으로 포함하는 제n 게이트 전압(VGn)을 출력한다.
도 8는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
이하, 각 스테이지(S1 내지 Sz)가 게이트 전압(VG1 내지 VGz)을 출력하는 동작에 대해 제n 스테이지(Sn)를 예를 들어 설명하기로 한다. 후술할 트랜지스터는 NMOS를 기준으로 설명하며, 이에 한정되지 않고 PMOS, CMOS등 다양한 형태의 트랜지스터로 구성될 수 있다.
도 8에 도시된 바와 같이, 제n 스테이지는 RQ 노드(RQ-node(n))의 전압, PQ 노드(PQ-node(n))의 전압 및 QB 노드(QB-node(n))의 전압에 의해, 게이트 전압(VG(n))을 출력하는 출력부, RQ 노드(RQ-node(n))를 제어하는 제1 제어부, PQ 노드(PQ-node(n))를 제어하는 제2 제어부 및 QB 노드(QB-node(n))를 제어하는 제3 제어부를 포함한다.
출력부는 제n 게이트 전압(VGn)을 풀업(pull-up)하는 트랜지스터인 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 게이트 전압(VGn)을 풀다운(pull-down)하는 트랜지스터인 제3 트랜지스터(T3)를 포함한다.
제1 제어부는 제1 클락 신호(RCLK)를 인가 받아, RQ 노드(RQ-node(n))에 인가되는 전압을 제어하며, 제4 트랜지스터(T4), 제8 트랜지스터(T8) 및 제 10 트랜지스터(T10)를 포함한다.
여기서, RQ 노드(RQ-node(n))와 RQ' 노드(RQ'-node(n))는 고전위 전압(VGH)이 게이트에 연결되어 항상 턴온(turn-on)되는 제1 보조 트랜지스터(TA1)를 통해 연결되므로, 부트스트래핑(bootstrapping)되어 게이트 전압(VGn)이 출력되는 시점을 제외하고는 동일한 전압이 인가된다.
제4 트랜지스터(T4)는 게이트에 제4 상의 제1 클락 신호(RCLK4)가 인가되고, 드레인에 입력인 전단 스테이지의 게이트 전압(VG(n-1))이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제4 트랜지스터(T4)는 제4 상의 제1 클락 신호(RCLK4)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 전단 스테이지의 게이트 전압(VG(n-1))의 전압을 RQ' 노드(RQ'-node(n))로 출력한다.
제8 트랜지스터(T8)는 게이트에 PQ' 노드(PQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제8 트랜지스터(T8)는 PQ' 노드(PQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 RQ' 노드(RQ'-node(n))로 출력한다.
제10 트랜지스터(T10)는 게이트에 QB 노드(QB-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제10 트랜지스터(T10)는 QB 노드(QB-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 RQ' 노드(RQ'-node(n))로 출력한다.
제2 제어부는 제2 클락 신호(PCLK)를 인가 받아, PQ 노드(PQ-node(n))에 인가되는 전압을 제어하며, 제5 트랜지스터(T5), 제7 트랜지스터(T7) 및 제11 트랜지스터(T11)를 포함한다.
여기서, PQ 노드(PQ-node(n))와 PQ' 노드(PQ'-node(n))는 고전위 전압(VGH)이 게이트에 연결되어 항상 턴온(turn-on)되는 제2 보조 트랜지스터(TA2)를 통해 연결되므로, 부트스트래핑(bootstrapping)되어 게이트 전압(VGn)이 출력되는 시점을 제외하고는 동일한 전압이 인가된다.
제5 트랜지스터(T5)는 게이트에 제4 상의 제2 클락 신호(PCLK4)가 인가되고, 드레인에 입력인 전단 스테이지의 게이트 전압(VG(n-1))이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제5 트랜지스터(T5)는 제4 상의 제2 클락 신호(PCLK4)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 전단 스테이지의 게이트 전압(VG(n-1))의 전압을 PQ' 노드(PQ'-node(n))로 출력한다.
제7 트랜지스터(T7)는 게이트에 RQ' 노드(RQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제7 트랜지스터(T7)는 RQ' 노드(RQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 PQ' 노드(PQ'-node(n))로 출력한다.
제11 트랜지스터(T11)는 게이트에 QB 노드(QB-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제11 트랜지스터(T11)는 QB 노드(QB-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 PQ' 노드(PQ'-node(n))로 출력한다.
제3 제어부는 QB 노드(QB-node(n))에 인가되는 전압을 제어하며, 제6 트랜지스터(T6) 및 제9 트랜지스터(T9)를 포함한다.
제6 트랜지스터(T6)는 게이트에 전단 스테이지의 게이트 전압(VG(n-1))이 인가되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 QB 노드(QB-node(n))가 연결되는 트랜지스터이다. 제6 트랜지스터(T6)는 전단 스테이지의 게이트 전압(VG(n-1))의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 QB 노드(QB-node(n))로 출력한다.
제9 트랜지스터(T9)는 게이트에 제3 상의 제1 클락 신호(RCLK3)가 인가되고, 드레인에 입력인 고전위 전압(VGH)이 인가되고, 소스에 QB 노드(QB-node(n))가 연결되는 트랜지스터이다. 제9 트랜지스터(T9)는 제3 상의 제1 클락 신호(RCLK3)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 고전위 전압(VGH)을 QB 노드(QB-node(n))로 출력한다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 내부 신호를 나타내는 타이밍도이다.
도 9 에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부(230)의 각 스테이지는 게이트 전압(VGn)이 제1 클락 신호(RCLK)를 출력하는 구간과 제2 클락 신호(PCLK)를 출력하는 구간으로 구분하여 구동될 수 있다.
먼저, 제1 클락 신호(RCLK) 출력 구간에서의 각 스테이지의 동작을 설명하면 다음과 같다.
t1시점에서, 전단 스테이지의 게이트 전압(VG(n-1)) 및 제4 상의 제1 클락 신호(RCLK4)는 하이 레벨로 쉬프트 된다. 이에 따라, 제4 트랜지스터(T4)는 턴온되어, 제4 트랜지스터(T4)를 통해 RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가된다.
그리고, RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가됨으로써, RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))가 게이트에 연결되는 제1 트랜지스터(T1) 및 제7 트랜지스터(T7)가 턴온된다. 이에 따라, 제1 트랜지스터(T1)를 통해, 제1상의 제1 클락 신호(RCLK1)가 출력단인 제n 게이트 라인(GLn)에 출력되고, 제7 트랜지스터(T7)를 통해, 저전위 전압(VGL)이 PQ 노드(PQ-node(n)) 및 PQ' 노드(PQ'-node(n))에 인가된다.
그리고, 전단 스테이지의 게이트 전압(VG(n-1))이 하이 레벨로 쉬프트됨으로써, 제6 트랜지스터(T6)가 턴온되어 저전위 전압(VGL)이 QB 노드(QB-node(n))에 인가된다.
이를 통해, RQ 노드(RQ-node(n))는 t1시점에서, 고전위 전압(VGH)으로 프리차징(precharging)된다.
다음으로, t2 시점에서, 제1 상의 제1 클락 신호(RCLK1)가 하이 레벨로 쉬프트 된다. 턴온(turn-on)된 제1 트랜지스터(T1)의 게이트-소스 캐패시터(CRQ)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 제1 상의 제1 클락 신호 (RCLK1)의 전압쉬프트로 인하여, RQ 노드(RQ-node(n))의 전압이 부트스트랩핑(bootstrapping)되어 상승하게 된다. 이렇게, 제1 트랜지스터(T1)의 게이트에 연결된 RQ 노드(RQ-node(n))의 전압이 상승되게 되고, 제1 트랜지스터(T1)의 채널이 충분하게 형성되어, 하이 레벨의 제1 상의 제1 클락 신호(RCLK1)가 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, t3 시점에서, 제3 상의 제1 클락 신호(RCLK3)가 하이 레벨로 쉬프트 된다. 이에 따라, 제3 상의 제1 클락 신호(RCLK3)가 게이트에 인가되는 제9 트랜지스터(T9)는 턴온된다. 이에 따라, 제9 트랜지스터(T9)를 통해, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가된다.
그리고, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가됨으로써, QB 노드(QB-node(n))가 게이트에 연결된, 제3 트랜지스터(T3)와 제 10 트랜지스터(T10)는 턴온된다.
따라서, 제10 트랜지스터(T10)를 통해, 저전위 전압(VGL)이 RQ 노드(RQ-node(n)) 및 RQ' 노드(RQ'-node(n))에 인가되고, 제3 트랜지스터(T3)를 통해, 저전위 전압(VGL)이 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, 제2 클락 신호(PCLK) 출력 구간에서의 각 스테이지의 동작을 설명하면 다음과 같다.
t4시점에서, 전단 스테이지의 게이트 전압(VG(n-1)) 및 제4 상의 제2 클락 신호(PCLK4)는 하이 레벨로 쉬프트 된다. 이에 따라, 제5 트랜지스터(T5)는 턴온되어, 제5 트랜지스터(T5)를 통해 PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가된다.
그리고, PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가됨으로써, PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))가 게이트에 연결되는 제2 트랜지스터(T2) 및 제8 트랜지스터(T8)가 턴온된다. 이에 따라, 제2 트랜지스터(T2)를 통해, 제1상의 제2 클락 신호(PCLK1)가 출력단인 제n 게이트 라인(GLn)에 출력되고, 제8 트랜지스터(T8)를 통해, 저전위 전압(VGL)이 RQ 노드(RQ-node(n)) 및 RQ' 노드(RQ'-node(n))에 인가된다.
그리고, 전단 스테이지의 게이트 전압(VG(n-1))이 하이 레벨로 쉬프트됨으로써, 제6 트랜지스터(T6)가 턴온되어 저전위 전압(VGL)이 QB 노드(QB-node(n))에 인가된다.
이를 통해, PQ 노드(PQ-node(n))는 t4시점에서, 고전위 전압으로 프리차징된다.
다음으로, t5 시점에서, 제1 상의 제2 클락 신호(PCLK1)가 하이 레벨로 쉬프트된다. 턴온(turn-on)된 제2 트랜지스터(T2)의 게이트-소스 캐패시터(CPQ)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 제1 상의 제2 클락 신호 (PCLK1)의 전압쉬프트로 인하여, PQ 노드(PQ-node(n))의 전압이 부트스트랩핑(bootstrapping)되어 상승하게 된다. 이렇게, 제2 트랜지스터(T2)의 게이트에 연결된 PQ 노드(PQ-node(n))의 전압이 상승되게 되고, 제2 트랜지스터(T2)의 채널이 충분하게 형성되어, 하이 레벨의 제1 상의 제2 클락 신호(PCLK1)가 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, t6 시점에서, 제3 상의 제1 클락 신호(RCLK3)가 하이 레벨로 쉬프트 된다. 이에 따라, 제3 상의 제1 클락 신호(RCLK3)가 게이트에 인가되는 제9 트랜지스터(T9)는 턴온된다. 이에 따라, 제9 트랜지스터(T9)를 통해, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가된다.
그리고, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가됨으로써, QB 노드(QB-node(n))가 게이트에 연결된, 제3 트랜지스터(T3)와 제 11 트랜지스터(T11)는 턴온된다.
따라서, 제11 트랜지스터(T11)를 통해, 저전위 전압(VGL)이 PQ 노드(PQ-node(n)) 및 PQ' 노드(PQ'-node(n))에 인가되고, 제3 트랜지스터(T3)를 통해, 저전위 전압(VGL)이 제n 게이트 전압(VGn)으로 출력되게 된다.
이러한 과정을 통하여, 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부(230)는 서로 다른 위상을 가진 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 게이트 전압(VG1 내지 VGz)을 순차적으로 출력할 수 있다.
이렇게, 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부(230)가 서로 다른 위상을 가진 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 출력함으로써, 기입 구간에서 데이터를 기입하기 위한 게이트 전압과 휘도 저하를 방지하기 위한 게이트 전압은 서로 다른 시점에 출력될 수 있다.
따라서, 특정 게이트 라인에 연결된 화소에 인가될 데이터 전압이 나머지 게이트 라인에 연결된 화소에 인가되지 않아, 전술한 영상 출력 불량의 문제점을 해결할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 대해서, 도 7 내지 도 8을 참조하여 설명한다. 본 발명의 일 실시예와 중복되는 본 발명의 다른 실시예에 대한 내용은 설명을 생략한다.
도 10는 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 10에 도시된 바와 같이, 게이트 구동부(330)는 타이밍 제어부(140)로부터 제공된 게이트 쉬프트 클락(GCS)과 게이트 스타트 펄스(GSP)에 응답하여 게이트 전압(VG1 내지 VGz)을 순차적으로 출력하는 제1 내지 제z 스테이지(S1 내지 Sz)를 구비한다.
그리고, 제1 내지 제z 스테이지(S1 내지 Sz)각각은 이전 스테이지에서 출력되는 게이트 전압(VG) 및 이전 스테이지의 RQ' 노드(RQ'-node) 및 PQ' 노드(PQ'-node) 전압에 따라, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 게이트 전압(VG1 내지 VGz)을 순차적으로 출력한다.
구체적으로, 제1 스테이지(S1)는 제1 게이트 스타트 펄스(RGSP) 및 제2 게이트 스타트 펄스(PGSP)를 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)를 선택적으로 포함하는 제1 게이트 전압(VG1)을 출력하고, 제2 스테이지(S2)는 제1 스테이지에서 출력되는 제1 게이트 전압(VG1) 및 RQ' 노드 및 PQ'노드 전압(VRQ'1, VPQ'1)을 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 제2 게이트 전압(VG2)을 출력하고, 제n 스테이지(Sn)는 제n-1 스테이지에서 출력되는 제n-1 게이트 전압(VG(n-1)) 및 RQ' 노드 및 PQ'노드 전압(VRQ'(n-1), VPQ'(n-1))을 인가 받아, 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 제n 게이트 전압(VGn)을 출력한다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
이하, 각 스테이지(S1 내지 Sz)가 게이트 전압(VG1 내지 VGz)을 출력하는 동작에 대해 제n 스테이지(Sn)를 예를 들어 설명하기로 한다. 후술할 트랜지스터는 NMOS를 기준으로 설명하며, 이에 한정되지 않고 PMOS, CMOS등 다양한 형태의 트랜지스터로 구성될 수 있다.
도 11에 도시된 바와 같이, 제n 스테이지는 RQ 노드(RQ-node(n))의 전압, PQ 노드(PQ-node(n))의 전압 및 QB 노드(QB-node(n))의 전압에 의해, 게이트 전압(VG(n))을 출력하는 출력부, RQ 노드(RQ-node(n))를 제어하는 제1 제어부, PQ 노드(PQ-node(n))를 제어하는 제2 제어부 및 QB 노드(QB-node(n))를 제어하는 제3 제어부를 포함한다.
출력부는 제n 게이트 전압(VGn)을 풀업(pull-up)하는 트랜지스터인 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 게이트 전압(VGn)을 풀다운(pull-down)하는 트랜지스터인 제3 트랜지스터(T3)를 포함한다.
제1 제어부는 제1 클락 신호(RCLK)를 인가 받아, RQ 노드(RQ-node(n))에 인가되는 전압을 제어하며, 제4 트랜지스터(T4), 제9 트랜지스터(T9) 및 제 10 트랜지스터(T10)를 포함한다.
여기서, RQ 노드(RQ-node(n))와 RQ' 노드(RQ'-node(n))는 고전위 전압(VGH)이 게이트에 연결되어 항상 턴온(turn-on)되는 제1 보조 트랜지스터(TA1)를 통해 연결되므로, 부트스트래핑(bootstrapping)되어 게이트 전압(VGn)이 출력되는 시점을 제외하고는 동일한 전압이 인가된다.
제4 트랜지스터(T4)는 게이트에 제2 상의 제1 클락 신호(RCLK2)가 인가되고, 드레인에 입력인 전단 스테이지의 게이트 전압(VG(n-1))이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제4 트랜지스터(T4)는 제2 상의 제1 클락 신호(RCLK2)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 전단 스테이지의 게이트 전압(VG(n-1))의 전압을 RQ' 노드(RQ'-node(n))로 출력한다.
제9 트랜지스터(T9)는 게이트에 PQ' 노드(PQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제9 트랜지스터(T9)는 PQ' 노드(PQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 RQ' 노드(RQ'-node(n))로 출력한다.
제10 트랜지스터(T10)는 게이트에 QB 노드(QB-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 RQ' 노드(RQ'-node(n))가 연결되는 트랜지스터이다. 제10 트랜지스터(T10)는 QB 노드(QB-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 RQ' 노드(RQ'-node(n))로 출력한다.
제2 제어부는 제2 클락 신호(PCLK)를 인가 받아, PQ 노드(PQ-node(n))에 인가되는 전압을 제어하며, 제5 트랜지스터(T5), 제8 트랜지스터(T8) 및 제11 트랜지스터(T11)를 포함한다.
여기서, PQ 노드(PQ-node(n))와 PQ' 노드(PQ'-node(n))는 고전위 전압(VGH)이 게이트에 연결되어 항상 턴온(turn-on)되는 제2 보조 트랜지스터(TA2)를 통해 연결되므로, 부트스트래핑(bootstrapping)되어 게이트 전압(VGn)이 출력되는 시점을 제외하고는 동일한 전압이 인가된다.
제5 트랜지스터(T5)는 게이트에 제2 상의 제2 클락 신호(PCLK2)가 인가되고, 드레인에 입력인 전단 스테이지의 게이트 전압(VG(n-1))이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제5 트랜지스터(T5)는 제2 상의 제2 클락 신호(PCLK2)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 전단 스테이지의 게이트 전압(VG(n-1))의 전압을 PQ' 노드(PQ'-node(n))로 출력한다.
제8 트랜지스터(T8)는 게이트에 RQ' 노드(RQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제8 트랜지스터(T8)는 RQ' 노드(RQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 PQ' 노드(PQ'-node(n))로 출력한다.
제11 트랜지스터(T11)는 게이트에 QB 노드(QB-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 PQ' 노드(PQ'-node(n))가 연결되는 트랜지스터이다. 제11 트랜지스터(T11)는 QB 노드(QB-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 PQ' 노드(PQ'-node(n))로 출력한다.
제3 제어부는 QB 노드(QB-node(n))에 인가되는 전압을 제어하며, 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함한다.
제6 트랜지스터(T6)는 게이트의 일 전극에 제2 상의 제1 클락 신호(RCLK2)가 인가되는 커패시터(Con)의 타 전극이 연결되고, 드레인에 입력인 제2 상의 제1 클락 신호(RCLK2)가 인가되고, 소스에 QB 노드(QB-node(n))가 연결되는 트랜지스터이다. 제6 트랜지스터(T6)는 커패시터(Con)의 타 전극의 제2 상의 제1 클락 신호(RCLK2)의 커플링 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제2 상의 제1 클락 신호(RCLK2)를 QB 노드(QB-node(n))로 출력한다.
제7 트랜지스터(T7)는 게이트에 RQ' 노드(RQ'-node(n))가 연결되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 QB 노드(QB-node(n))가 연결되는 트랜지스터이다. 제7 트랜지스터(T7)는 RQ' 노드(RQ'-node(n))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 QB 노드(QB-node(n))로 출력한다.
또한, 본 발명의 또 다른 실시예에 따른 표시 장치의 제n 스테이지(Sn)는 제6 트랜지스터(T6)의 게이트를 제어하기 위한 제12 트랜지스터(T12) 및 제 13 트랜지스터(T13)를 더 포함한다.
제12 트랜지스터(T12)는 게이트에 전단 스테이지의 RQ' 노드 (RQ'-node(n-1))의 전압이 인가되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 제6 트랜지스터(T6)의 게이트가 연결되는 트랜지스터이다. 제12 트랜지스터(T12)는 전단 스테이지의 RQ' 노드 (RQ'-node(n-1))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 제6 트랜지스터(T6)의 게이트로 출력한다.
제13 트랜지스터(T13)는 게이트에 전단 스테이지의 PQ' 노드 (PQ'-node(n-1))의 전압이 인가되고, 드레인에 입력인 저전위 전압(VGL)이 인가되고, 소스에 제6 트랜지스터(T6)의 게이트가 연결되는 트랜지스터이다. 제13 트랜지스터(T13)는 전단 스테이지의 PQ' 노드 (PQ'-node(n-1))의 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위 전압(VGL)을 제6 트랜지스터(T6)의 게이트로 출력한다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동부에 구비된 각 스테이지의 내부 신호를 나타내는 타이밍도이다.
도 12에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 구동부(330)의 각 스테이지는 게이트 전압(VGn)이 제1 클락 신호(RCLK)를 출력하는 구간과 제2 클락 신호(PCLK)를 출력하는 구간으로 구분하여 구동될 수 있다.
먼저, 제1 클락 신호(RCLK) 출력 구간에서의 각 스테이지의 동작을 설명하면 다음과 같다.
t1시점에서, 전단 스테이지의 게이트 전압(VG(n-1)) 및 제2 상의 제1 클락 신호(RCLK2)는 하이 레벨로 쉬프트 된다. 이에 따라, 제4 트랜지스터(T4)는 턴온되어, 제4 트랜지스터(T4)를 통해 RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가된다.
그리고, RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가됨으로써, RQ' 노드(RQ'-node(n)) 및 RQ 노드(RQ-node(n))가 게이트에 연결되는 제1 트랜지스터(T1), 제7 트랜지스터(T7), 제8 트랜지스터(T8)가 턴온된다. 이에 따라, 제1 트랜지스터(T1)를 통해, 제1상의 제1 클락 신호(RCLK1)가 출력단인 제n 게이트 라인(GLn)에 출력되고, 제8 트랜지스터(T8)를 통해, 저전위 전압(VGL)이 PQ 노드(PQ-node(n)) 및 PQ' 노드(PQ'-node(n))에 인가되고, 제7 트랜지스터(T7)를 통해, 저전위 전압(VGL)이 QB 노드(QB-node(n))에 인가된다.
또한, 전단 스테이지의 RQ' 노드 (RQ'-node(n-1))의 전압이 하이 레벨이므로, 제12 트랜지스터(T12)가 턴온되어 제6 트랜지스터(T6)의 게이트에 저전위 전압(VGL)이 인가된다. 이에 따라, 제6 트랜지스터(T6)는 턴오프된다.
이를 통해, RQ 노드(RQ-node(n))는 t1시점에서, 고전위 전압(VGH)으로 프리차징(precharging)된다.
다음으로, t2 시점에서, 제1 상의 제1 클락 신호(RCLK1)가 하이 레벨로 쉬프트 된다. 턴온(turn-on)된 제1 트랜지스터(T1)의 게이트-소스 캐패시터(CRQ)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 제1 상의 제1 클락 신호 (RCLK1)의 전압쉬프트로 인하여, RQ 노드(RQ-node(n))의 전압이 부트스트랩핑(bootstrapping)되어 상승하게 된다. 이렇게, 제1 트랜지스터(T1)의 게이트에 연결된 RQ 노드(RQ-node(n))의 전압이 상승되게 되고, 제1 트랜지스터(T1)의 채널이 충분하게 형성되어, 하이 레벨의 제1 상의 제1 클락 신호(RCLK1)가 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, t3 시점에서, 제2 상의 제1 클락 신호(RCLK2)가 하이 레벨로 쉬프트 된다.
이때, 전단 스테이지의 RQ' 노드 (RQ'-node(n-1)) 및 PQ' 노드 (PQ'-node(n-1))의 전압이 로우 레벨이므로, 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴오프되어 제6 트랜지스터(T6)의 게이트는 플로팅(Floating)상태이다.
이에 따라, 커패시터(Con)의 타 전극의 제2 상의 제1 클락 신호(RCLK2)의 커플링 전압이 게이트에 인가되는 제6 트랜지스터(T6)는 턴온된다. 이에 따라, 제6 트랜지스터(T6)를 통해, QB 노드(QB-node(n))에 하이 레벨의 제2 상의 제1 클락 신호(RCLK2)가 인가된다.
그리고, QB 노드(QB-node(n))에 하이 레벨의 제2 상의 제1 클락 신호(RCLK2)가 인가됨으로써, QB 노드(QB-node(n))가 게이트에 연결된, 제3 트랜지스터(T3)와 제 10 트랜지스터(T10)는 턴온된다.
따라서, 제10 트랜지스터(T10)를 통해, 저전위 전압(VGL)이 RQ 노드(RQ-node(n)) 및 RQ' 노드(RQ'-node(n))에 인가되고, 제3 트랜지스터(T3)를 통해, 저전위 전압(VGL)이 제n 게이트 전압(VGn)으로 출력되게 된다.
다음으로, 제2 클락 신호(PCLK) 출력 구간에서의 각 스테이지의 동작을 설명하면 다음과 같다.
t4시점에서, 전단 스테이지의 게이트 전압(VG(n-1)) 및 제2 상의 제2 클락 신호(PCLK2)는 하이 레벨로 쉬프트 된다. 이에 따라, 제5 트랜지스터(T5)는 턴온되어, 제5 트랜지스터(T5)를 통해 PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가된다.
그리고, PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))에 하이 레벨의 게이트 전압(VG(n-1))이 인가됨으로써, PQ' 노드(PQ'-node(n)) 및 PQ 노드(PQ-node(n))가 게이트에 연결되는 제2 트랜지스터(T2) 및 제9 트랜지스터(T9)가 턴온된다. 이에 따라, 제2 트랜지스터(T2)를 통해, 제1상의 제2 클락 신호(PCLK1)가 출력단인 제n 게이트 라인(GLn)에 출력되고, 제9 트랜지스터(T9)를 통해, 저전위 전압(VGL)이 RQ 노드(RQ-node(n)) 및 RQ' 노드(RQ'-node(n))에 인가된다.
또한, 전단 스테이지의 PQ' 노드 (PQ'-node(n-1))의 전압이 하이 레벨이므로, 제13 트랜지스터(T13)가 턴온되어 제6 트랜지스터(T6)의 게이트에 저전위 전압(VGL)이 인가된다. 이에 따라, 제6 트랜지스터(T6)는 턴오프된다.
이를 통해, PQ 노드(PQ-node(n))는 t4시점에서, 고전위 전압으로 프리차징된다.
다음으로, t5 시점에서, 제1 상의 제2 클락 신호(PCLK1)가 하이 레벨로 쉬프트된다. 턴온(turn-on)된 제2 트랜지스터(T2)의 게이트-소스 캐패시터(CPQ)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 제1 상의 제2 클락 신호 (PCLK1)의 전압쉬프트로 인하여, PQ 노드(PQ-node(n))의 전압이 부트스트랩핑(bootstrapping)되어 상승하게 된다. 이렇게, 제2 트랜지스터(T2)의 게이트에 연결된 PQ 노드(PQ-node(n))의 전압이 상승되게 되고, 제2 트랜지스터(T2)의 채널이 충분하게 형성되어, 하이 레벨의 제1 상의 제2 클락 신호(PCLK1)가 제n 게이트 전압(VGn)으로 출력되게 된다.
제2 상의 제1 클락 신호(RCLK2)가 하이 레벨로 쉬프트 된다.
이때, 전단 스테이지의 RQ' 노드 (RQ'-node(n-1)) 및 PQ' 노드 (PQ'-node(n-1))의 전압이 로우 레벨이므로, 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴오프되어 제6 트랜지스터(T6)의 게이트는 플로팅(Floating)상태이다.
이에 따라, 커패시터(Con)의 타 전극의 제2 상의 제1 클락 신호(RCLK2)의 커플링 전압이 게이트에 인가되는 제6 트랜지스터(T6)는 턴온된다. 이에 따라, 제6 트랜지스터(T6)를 통해, QB 노드(QB-node(n))에 하이 레벨의 제2 상의 제1 클락 신호(RCLK2)가 인가된다.
그리고, QB 노드(QB-node(n))에 고전위 전압(VGH)이 인가됨으로써, QB 노드(QB-node(n))가 게이트에 연결된, 제3 트랜지스터(T3)와 제 11 트랜지스터(T11)는 턴온된다.
따라서, 제11 트랜지스터(T11)를 통해, 저전위 전압(VGL)이 PQ 노드(PQ-node(n)) 및 PQ' 노드(PQ'-node(n))에 인가되고, 제3 트랜지스터(T3)를 통해, 저전위 전압(VGL)이 제n 게이트 전압(VGn)으로 출력되게 된다.
이러한 과정을 통하여, 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 구동부(330)는 서로 다른 위상을 가진 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 선택적으로 포함하는 게이트 전압(VG1 내지 VGz)을 순차적으로 출력할 수 있다.
이렇게, 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 구동부(330)가 서로 다른 위상을 가진 제1 클락 신호(RCLK) 및 제2 클락 신호(PCLK)을 출력함으로써, 기입 구간에서 데이터를 기입하기 위한 게이트 전압과 휘도 저하를 방지하기 위한 게이트 전압은 서로 다른 시점에 출력될 수 있다.
따라서, 특정 게이트 라인에 연결된 화소에 인가될 데이터 전압이 나머지 게이트 라인에 연결된 화소에 인가되지 않아, 전술한 영상 출력 불량의 문제점을 해결할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시 패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 제어부
S1 내지 Sz: 스테이지
VG1 내지 VGz: 게이트 전압
RCLK1 내지 RCLK4: 제1 클락 신호
PCLK1 내지 PCLK4: 제1 클락 신호

Claims (16)

  1. 종속 연결되는 복수의 스테이지를 포함하고
    상기 복수의 스테이지 각각은,
    RQ노드의 전압, PQ노드의 전압 및 QB노드의 전압에 의해, 게이트 전압을 출력하는 출력부;
    상기 RQ노드를 제어하는 제1 제어부;
    상기 PQ노드를 제어하는 제2 제어부 및
    상기 QB노드를 제어하는 제3 제어부를 포함하고,
    상기 출력부는,
    상기 RQ노드의 전압에 따라, 제1 클락 신호를 상기 게이트 전압으로 출력하는 제1 트랜지스터;
    상기 PQ노드의 전압에 따라, 제2 클락 신호를 상기 게이트 전압으로 출력하는 제2 트랜지스터 및
    상기 QB노드의 전압에 따라, 저전위 전압을 게이트 전압으로 출력하는 제3 트랜지스터를 포함하며,
    상기 게이트 전압은 제1 위상의 제1 클락 신호와 상기 제1 위상과 다른 제2 위상의 제2 클락 신호로 구성되는, 게이트 구동부.
  2. 제1 항에 있어서,
    상기 제1 제어부에 상기 제1 클락 신호가 인가되고,
    상기 제2 제어부에 상기 제2 클락 신호가 인가되는, 게이트 구동부.
  3. 제1 항에 있어서,
    상기 제1 클락 신호의 펄스 폭과 상기 제2 클락 신호의 펄스 폭은 상이한, 게이트 구동부.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 제어부는,
    이전단 스테이지의 RQ노드의 전압에 따라, 고전위 전압을 상기 RQ노드에 출력하는 제5 트랜지스터;
    상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제 13 트랜지스터를 포함하고,
    상기 제2 제어부는,
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제6 트랜지스터;
    상기 이전단 스테이지의 PQ노드의 전압에 따라, 상기 고전위 전압을 상기 PQ노드에 출력하는 제9 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제 14 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제7 트랜지스터;
    상기 PQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제11 트랜지스터 및
    상기 제2 클락 신호에 따라, 상기 고전위 전압을 상기 QB노드에 출력하는 제 12 트랜지스터를 포함하는, 게이트 구동부.
  6. 제1 항에 있어서,
    상기 제1 제어부는,
    상기 제1 클락 신호에 따라, 이전단 스테이지의 게이트 전압을 상기 RQ노드에 출력하는 제4 트랜지스터;
    상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제8 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터를 포함하고,
    상기 제2 제어부는,
    상기 제2 클락 신호에 따라, 상기 이전단 스테이지의 게이트 전압을 상기 PQ노드에 출력하는 제5 트랜지스터;
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제7 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제11 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 이전단 스테이지의 게이트 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제6 트랜지스터 및
    상기 제2 클락 신호에 따라, 고전위 전압을 상기 QB노드에 출력하는 제9 트랜지스터를 포함하는, 게이트 구동부.
  7. 제1 항에 있어서,
    상기 제1 제어부는,
    상기 제1 클락 신호에 따라, 이전단 스테이지의 게이트 전압을 상기 RQ노드에 출력하는 제4 트랜지스터;
    상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제9 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터를 포함하고,
    상기 제2 제어부는,
    상기 제2 클락 신호에 따라, 상기 이전단 스테이지의 게이트 전압을 상기 PQ노드에 출력하는 제5 트랜지스터;
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제8 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제11 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 제1 클락 신호에 따라, 상기 제1 클락 신호를 상기 QB노드에 출력하는 제6 트랜지스터 및
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제7 트랜지스터를 포함하는, 게이트 구동부.
  8. 표시패널;
    상기 표시패널에 실장되어 게이트 전압을 출력하는 게이트 구동부 및
    기입 구간에는 데이터 전압을 출력하고, 유지 구간에는 기준 전압을 출력하는 데이터 구동부를 포함하고,
    상기 게이트 구동부는 종속 연결되는 복수의 스테이지를 포함하고
    상기 복수의 스테이지 각각은,
    RQ노드의 전압, PQ노드의 전압 및 QB노드의 전압에 의해, 게이트 전압을 출력하는 출력부;
    제1 클락 신호를 인가받아, 상기 RQ노드를 제어하는 제1 제어부;
    제2 클락 신호를 인가받아, 상기 PQ노드를 제어하는 제2 제어부 및
    상기 QB노드를 제어하는 제3 제어부를 포함하며,
    상기 게이트 전압은 제1 위상의 상기 제1 클락 신호와 상기 제1 위상과 다른 제2 위상의 상기 제2 클락 신호로 구성되는, 표시 장치.
  9. 제 8항에 있어서,
    상기 게이트 구동부는,
    상기 기입 구간에 상기 제1 클락 신호 및 상기 제2 클락 신호 모두를 포함하는 게이트 전압을 출력하고,
    상기 유지 구간에 상기 제2 클락 신호만 포함하는 게이트 전압을 출력하는, 표시 장치.
  10. 제 8항에 있어서,
    상기 게이트 구동부는,
    상기 기입 구간에 상기 제1 클락 신호만 포함하는 게이트 전압을 출력하고,
    상기 유지 구간에 상기 제2 클락 신호만 포함하는 게이트 전압을 출력하는, 표시 장치.
  11. 제8 항에 있어서,
    상기 제1 클락 신호의 펄스 폭과 상기 제2 클락 신호의 펄스 폭은 서로 다른, 표시 장치.
  12. 삭제
  13. 제8 항에 있어서,
    상기 출력부는,
    상기 RQ노드의 전압에 따라, 상기 제1 클락 신호를 상기 게이트 전압으로 출력하는 제1 트랜지스터;
    상기 PQ노드의 전압에 따라, 상기 제2 클락 신호를 상기 게이트 전압으로 출력하는 제2 트랜지스터 및
    상기 QB노드의 전압에 따라, 저전위 전압을 게이트 전압으로 출력하는 제3 트랜지스터를 포함하는 표시 장치.
  14. 제8 항에 있어서,
    상기 제1 제어부는,
    이전단 스테이지의 RQ노드의 전압에 따라, 고전위 전압을 상기 RQ노드에 출력하는 제5 트랜지스터;
    상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제 13 트랜지스터를 포함하고,
    상기 제2 제어부는,
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제6 트랜지스터;
    상기 이전단 스테이지의 PQ노드의 전압에 따라, 상기 고전위 전압을 상기 PQ노드에 출력하는 제9 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제 14 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제7 트랜지스터;
    상기 PQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제11 트랜지스터 및
    상기 제2 클락 신호에 따라, 상기 고전위 전압을 상기 QB노드에 출력하는 제 12 트랜지스터를 포함하는, 표시 장치.
  15. 제8 항에 있어서,
    상기 제1 제어부는,
    상기 제1 클락 신호에 따라, 이전단 스테이지의 게이트 전압을 상기 RQ노드에 출력하는 제4 트랜지스터;
    상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제8 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터를 포함하고,
    상기 제2 제어부는,
    상기 제2 클락 신호에 따라, 상기 이전단 스테이지의 게이트 전압을 상기 PQ노드에 출력하는 제5 트랜지스터;
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제7 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제11 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 이전단 스테이지의 게이트 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제6 트랜지스터 및
    상기 제2 클락 신호에 따라, 고전위 전압을 상기 QB노드에 출력하는 제9 트랜지스터를 포함하는, 표시 장치.
  16. 제8 항에 있어서,
    상기 제1 제어부는,
    상기 제1 클락 신호에 따라, 이전단 스테이지의 게이트 전압을 상기 RQ노드에 출력하는 제4 트랜지스터;
    상기 PQ노드의 전압에 따라, 저전위 전압을 상기 RQ노드에 출력하는 제9 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 RQ노드에 출력하는 제10 트랜지스터를 포함하고,
    상기 제2 제어부는,
    상기 제2 클락 신호에 따라, 상기 이전단 스테이지의 게이트 전압을 상기 PQ노드에 출력하는 제5 트랜지스터;
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제8 트랜지스터 및
    상기 QB노드의 전압에 따라, 상기 저전위 전압을 상기 PQ노드에 출력하는 제11 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 제1 클락 신호에 따라, 상기 제1 클락 신호을 상기 QB노드에 출력하는 제6 트랜지스터 및
    상기 RQ노드의 전압에 따라, 상기 저전위 전압을 상기 QB노드에 출력하는 제7 트랜지스터를 포함하는, 표시 장치.

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