KR20220164841A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 게이트 라인들에 연결된 화소들을 포함하는 표시 패널, 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함하는 게이트 구동부를 포함한다. 스테이지들 중 제1 스테이지는, 입력 단자를 포함하고, 제1 제어 노드의 전압 및 제2 제어 노드의 전압을 제어하는 노드 제어부, 및 제1 게이트 전원 라인에 연결되고, 제1 제어 노드의 전압에 응답하여 제1 게이트 전원 라인의 제1 게이트 전원 전압을 게이트 신호로서 출력 단자를 통해 출력하는 출력부를 포함한다. 노드 제어부는, 입력 단자와 제2 제어 노드 사이에 다이오드 형태로 연결된 제1 보조 트랜지스터 및 제2 제어 노드와 출력 단자 사이에 연결된 부스팅 커패시터를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터 구동부, 게이트 구동부, 및 화소들을 포함한다. 데이터 구동부는 데이터 라인들을 통해 화소들에 데이터 신호들을 제공한다. 게이트 구동부는 외부에서 제공되는 게이트 전원과 클록 신호를 이용하여 게이트 신호를 생성하며, 게이트 라인들을 통해 화소들에 게이트 신호를 순차적으로 제공한다. 예를 들어, 게이트 구동부는 클록 신호에 응답하여 게이트 전원을 턴-온 레벨의 게이트 신호로서 출력한다. 화소들 각각은 게이트 신호에 응답하여 대응되는 데이터 신호를 기록하고, 데이터 신호에 대응하여 발광할 수 있다.
게이트 신호는, 게이트 구동부(또는, 스테이지 회로)에 포함된 트랜지스터의 문턱 전압에 인해, 하이 레벨에서 로우 레벨로 바로 천이하지 못하고, 미들 레벨을 가지며 계단 형태로 천이될 수 있다. 즉, 트랜지스터들의 문턱 전압에 편차가 존재하는 경우, 게이트 라인별로 게이트 신호의 편차가 발생할 수 있다.
게이트 신호들 사이에 편차가 발생하는 경우, 게이트 신호에 의해 제어되는 화소 회로의 트랜지스터들의 동작에 영향을 주게 되어 휘도차가 발생할 수 있으며, 결과적으로 표시 장치의 사용자에게 가로줄 무늬의 불량으로 시인될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 게이트 신호의 출력 편차를 보상하여 게이트 신호의 변동에 기인한 휘도 편차를 완화시키거나 방지할 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 상기 게이트 라인들에 연결된 화소들을 포함하는 표시 패널, 상기 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함하는 게이트 구동부를 포함한다.
상기 스테이지들 중 제1 스테이지는, 입력 단자를 포함하고, 제1 제어 노드의 전압 및 제2 제어 노드의 전압을 제어하는 노드 제어부, 및 제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 게이트 전원 전압을 게이트 신호로서 출력 단자를 통해 출력하는 출력부를 포함하며, 상기 노드 제어부는, 상기 입력 단자와 상기 제2 제어 노드 사이에 다이오드 형태로 연결된 제1 보조 트랜지스터 및 상기 제2 제어 노드와 상기 출력 단자 사이에 연결된 부스팅 커패시터를 포함한다.
상기 제2 제어 노드의 전압은, 상기 입력 단자에 인가되는 신호가 제1 논리 로우 레벨을 갖는 구간 중, 제1 클록 입력 단자에 인가되는 신호가 논리 하이 레벨에서 제1 논리 로우 레벨로 천이 되는 시점에, 상기 논리 하이 레벨에서 상기 제1 논리 로우 레벨보다 낮은 제2 논리 로우 레벨로 천이하고, 상기 입력 단자에 인가되는 신호가 상기 제1 논리 로우 레벨을 유지하는 동안, 상기 제2 논리 로우 레벨을 유지하는 것을 특징으로 할 수 있다.
상기 출력부는, 제1 게이트 전원 라인에 연결된 제1 전극, 상기 출력 단자에 연결된 제2 전극, 및 상기 제1 제어 노드에 연결된 게이트 전극을 포함하는 풀업 트랜지스터, 및 상기 출력 단자에 연결된 제1 전극, 제2 게이트 전원 라인에 연결된 제2 전극, 및 상기 제2 제어 노드에 연결된 게이트 전극을 포함하는 풀다운 트랜지스터를 포함할 수 있다.
상기 노드 제어부는, 제1 클록 입력 단자; 및 제2 클록 입력 단자를 더 포함하고, 상기 입력 단자에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 보조 트랜지스터의 제1 전극에 연결되는 게이트 전극을 포함하는 제3 트랜지스터, 및 상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 제2 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제1 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제5 트랜지스터, 상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터, 상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 커플링 커패시터, 상기 제1 제어 노드에 연결되는 제1 전극, 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제6 트랜지스터, 및 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
상기 노드 제어부는, 상기 입력 단자에 연결되는 제1 전극, 상기 제1 보조 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결된 게이트 전극을 포함하는 제2 보조 트랜지스터를 더 포함할 수 있다.
상기 제1 보조 트랜지스터는, 상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함할 수 있다.
상기 노드 제어부는, 상기 입력 단자에 연결되는 제1 전극, 상기 제2 보조 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제1 클록 입력 단자에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함할 수 있다.
상기 노드 제어부는, 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제2 커플링 커패시터, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터, 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함할 수 있다.
상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 상기 게이트 라인들에 연결된 화소들을 포함하는 표시 패널, 상기 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함하는 게이트 구동부를 포함한다.
상기 스테이지들 중 제1 스테이지는, 입력 단자를 포함하고, 제1 제어 노드의 전압 및 제2 제어 노드의 전압을 제어하는 노드 제어부, 및 제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 게이트 전원 전압을 게이트 신호로서 출력 단자를 통해 출력하는 출력부를 포함한다.
상기 노드 제어부는, 상기 출력 단자 및 상기 제2 제어 노드 사이에 피드백 경로를 포함하고, 상기 피드백 경로 상에, 상기 입력 단자와 상기 제2 제어 노드 사이에 다이오드 형태로 연결된 제1 보조 트랜지스터, 상기 제2 제어 노드와 상기 출력 단자 사이에 연결된 부스팅 커패시터, 및 상기 출력 단자 및 상기 부스팅 커패시터 사이에 연결되고, 상기 피드백 경로의 개폐를 제어하는 제2 보조 트랜지스터를 포함한다.
상기 제2 제어 노드의 전압은, 상기 입력 단자에 인가되는 신호가 제1 논리 로우 레벨을 갖는 구간 중, 제1 클록 입력 단자에 인가되는 신호가 논리 하이 레벨에서 제1 논리 로우 레벨로 천이 되는 경우, 상기 논리 하이 레벨에서 상기 제1 논리 로우 레벨보다 낮은 제2 논리 로우 레벨로 천이하고, 상기 입력 단자에 인가되는 신호가 상기 제1 논리 로우 레벨을 유지하는 동안, 상기 제2 논리 로우 레벨을 유지하는 것을 특징으로 할 수 있다.
상기 출력부는, 제1 게이트 전원 라인에 연결된 제1 전극, 상기 출력 단자에 연결된 제2 전극, 및 상기 제1 제어 노드에 연결된 게이트 전극을 포함하는 풀업 트랜지스터, 및 상기 출력 단자에 연결된 제1 전극, 제2 게이트 전원 라인에 연결된 제2 전극, 및 상기 제2 제어 노드에 연결된 게이트 전극을 포함하는 풀다운 트랜지스터를 포함할 수 있다.
상기 노드 제어부는, 제1 클록 입력 단자 및 제2 클록 입력 단자를 더 포함하고, 상기 입력 단자에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제1 트랜지스터, 제1 전극, 상기 제1 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 제2 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제2 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제3 트랜지스터, 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제2 보조 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제2 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터, 상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 커플링 커패시터, 상기 제1 제어 노드에 연결되는 제1 전극, 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제6 트랜지스터, 및 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터를 포함할 수 있다.
상기 제1 보조 트랜지스터는, 상기 제2 제어 노드에 연결되는 제1 전극, 상기 제5 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 상기 제5 트랜지스터의 제2 전극에 연결된 게이트 전극을 포함하고, 상기 제2 보조 트랜지스터는, 상기 제4 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 출력 단자에 연결되는 제2 전극, 및 상기 제1 클록 신호 입력 단자에 연결되는 게이트 전극을 포함할 수 있다.
상기 부스팅 커패시터는, 상기 제2 보조 트랜지스터의 제1 전극에 연결되는 제1 전극 및 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.
상기 노드 제어부는, 제1 전극, 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 입력 단자에 연결되는 제1 전극, 상기 제5 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제1 클록 입력 단자에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함할 수 있다.
상기 노드 제어부는, 상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터, 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터, 및 상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함할 수 있다.
본 발명에 따른 표시 장치는, 게이트 구동부에 포함된 풀다운 트랜지스터의 게이트 전극에 인가되는 전압을 제어(즉, 부스팅)함으로써, 게이트 신호의 출력 편차를 보상하여 게이트 신호의 변동에 기인한 휘도 편차를 완화시키거나 방지할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 4는 도 3의 표시 장치에 포함된 보상 게이트 구동부의 일 예를 나타내는 도면이다.
도 5는 도 4의 보상 게이트 구동부에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다.
도 6은 도 5의 제1 보상 게이트 스테이지에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 7은 도 4의 보상 게이트 구동부에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다.
도 8은 도 4의 보상 게이트 구동부에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다.
도 9는 도 4의 보상 게이트 구동부에 포함된 제1 보상 스테이지 및 제2 보상 스테이지의 일 예를 나타내는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 한 실시예에 따른 표시 장치(1)는 타이밍 제어부(10), 데이터 구동부(20), 게이트 구동부(30), 전원 공급부(40), 및 표시 패널(50)을 포함할 수 있다.
타이밍 제어부(10)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(horizontal synchronization signal), 수평 동기 신호(vertical synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터 신호(RGB data signals) 등을 포함할 수 있다.
수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호의 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호의 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 특정 수평 기간들에 대해서 인에이블 레벨을 가질 수 있고, 나머지 기간에서 디스에이블 레벨을 가질 수 있다. 데이터 인에이블 신호가 인에이블 레벨일 때, 해당 수평 기간들에서 RGB 데이터 신호가 공급됨을 가리킬 수 있다. RGB 데이터 신호는 각각의 해당 수평 기간들에서 화소 행 단위로 공급될 수 있다. 타이밍 제어부(10)는 표시 장치(1)의 사양(specification)에 대응하도록 RGB 데이터 신호에 기초하여 계조 값들을 생성할 수 있다.
타이밍 제어부(10)는 표시 장치(1)의 사양에 대응하도록 외부 입력 신호에 기초하여 데이터 구동부(20), 게이트 구동부(30) 등에 공급될 제어 신호들을 생성할 수 있다.
데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DLm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 게이트 라인에 연결된 화소들) 단위로 데이터 라인들(DL1, DL2, DLm)에 공급할 수 있다.
게이트 구동부(30)는 타이밍 제어부(10)로부터 클록 신호 및 게이트 시작 신호 등을 수신하고, 전원 공급부(40)로부터 제1 게이트 전원 전압 및 제2 게이트 전원 전압 등을 수신하여 게이트 라인들(GIL1, GWL1, GCL1, GBL1, EL1, GILn, GWLn, GCLn, GBLn, ELn)에 제공할 게이트 신호들을 생성할 수 있다. 이 때, n은 0보다 큰 정수일 수 있다.
게이트 구동부(30)는 복수의 서브 게이트 구동부들을 포함할 수 있다. 예를 들어, 서브 게이트 구동부는 쓰기 게이트 구동부, 보상 게이트 구동부, 및 발광 게이트 구동부를 포함할 수 있다. 또한, 서브 게이트 구동부들 각각은 시프트 레지스터 형태로 연결된 복수의 게이트 스테이지들을 포함할 수 있다. 예를 들어, 게이트 시작 라인으로 공급되는 게이트 시작 신호의 턴-온 레벨의 펄스를 다음 게이트 스테이지로 순차적으로 전달하는 방식으로 게이트 신호들을 생성할 수 있다. 게이트 구동부(30)의 구체적인 구성에 대해서는 도 5 내지 도 9를 참조하여 자세히 후술하기로 한다.
전원 공급부(40)는 게이트 전원 라인들(VL1)을 통해 게이트 구동부(30)에 제1 게이트 전원 전압 및 제2 게이트 전원 전압을 공급할 수 있다. 또한, 전원 공급부(40)는 화소 전원 라인들(VL2)을 통해 표시 패널(50)에 초기화 전원 전압, 제1 전원 전압, 및 제2 전원 전압 등을 공급할 수 있다.
전원 공급부(40)는 독립적인 집적 회로로 구현될 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 전원 공급부(40)는 데이터 구동부(20)와 함께 하나의 집적 회로로 구현될 수 있다. 즉, 제1 게이트 전원 전압 및 제2 게이트 전원 전압은 데이터 구동부(20)로부터 게이트 구동부(30)에 제공되고, 초기화 전원 전압, 제1 전원 전압, 및 제2 전원 전압은 데이터 구동부(20)로부터 표시 패널(50)에 제공될 수 있다.
표시 패널(50)은 복수의 화소들을 포함할 수 있다. 예를 들어, 화소(PXnm)는 대응하는 데이터 라인(DLm), 게이트 라인들(GILn, GWLn, GCLn, GBLn, ELn)에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 화소(PXnm)는 트랜지스터들(M1, M2, M3, M4, M5, M6, M7), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함한다.
제1 트랜지스터(M1)는 제1 전원 라인(ELVDDL)과 발광 다이오드(LD) 사이에 접속될 수 있다. 즉, 제1 트랜지스터(M1)의 제1 전극은 제2 트랜지스터(M2)의 제2 전극에 연결되고, 제1 트랜지스터(M1)의 제2 전극은 제3 트랜지스터(M3)의 제2 전극에 연결되고, 제1 트랜지스터(M1)의 게이트 전극은 제3 트랜지스터(M3)의 제1 전극에 연결될 수 있다. 제1 트랜지스터(M1)는 구동 트랜지스터로 명명될 수도 있다.
제2 트랜지스터(M2)는 데이터 라인(DLm)과 제1 트랜지스터(M1)의 제1 전극 사이에 접속될 수 있다. 즉, 제2 트랜지스터(M2)의 제1 전극이 데이터 라인(DLm)에 연결되고, 제2 트랜지스터(M2)의 제2 전극이 제1 트랜지스터(M1)의 제1 전극에 연결되고, 제2 트랜지스터(M2)의 게이트 전극이 게이트 라인(GWLn)(또는, 쓰기 게이트 라인)에 연결될 수 있다. 제2 트랜지스터(M2)는 게이트 트랜지스터로 명명될 수도 있다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 게이트 전극과 제1 트랜지스터(M1)의 제2 전극 사이에 접속될 수 있다. 즉, 제3 트랜지스터(M3)의 제1 전극이 제1 트랜지스터(M1)의 게이트 전극에 연결되고, 제3 트랜지스터(M3)의 제2 전극이 제1 트랜지스터(M1)의 제2 전극에 연결되고, 제3 트랜지스터(M3)의 게이트 전극이 게이트 라인(GCLn)(또는, 보상 게이트 라인)에 연결될 수 있다. 제3 트랜지스터(M3)는 다이오드 연결 트랜지스터로 명명될 수도 있다.
제4 트랜지스터(M4)는 제1 트랜지스터(M1)의 게이트 전극과 초기화 전원 라인(VINTL) 사이에 접속될 수 있다. 즉, 제4 트랜지스터(M4)의 제1 전극이 제1 트랜지스터(M1)의 게이트 전극(또는, 커패시터(Cst)의 제2 전극)에 연결되고, 제4 트랜지스터(M4)의 제2 전극이 초기화 전원 라인(VINTL)에 연결되고, 제4 트랜지스터(M4)의 게이트 전극이 게이트 라인(GILn)(또는, 초기화 게이트 라인)에 연결될 수 있다. 제4 트랜지스터(M4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(M5)는 제1 전원 라인(ELVDDL)과 제1 트랜지스터(M1)의 제1 전극 사이에 접속될 수 있다. 즉, 제5 트랜지스터(M5)의 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제5 트랜지스터(M5)의 제2 전극이 제1 트랜지스터(M1)의 제1 전극에 연결되고, 제5 트랜지스터(M5)의 게이트 전극이 게이트 라인(ELn)(또는, 발광 게이트 라인)에 연결될 수 있다. 제5 트랜지스터(M5)는 제1 발광 트랜지스터로 명명될 수 있다.
제6 트랜지스터(M6)는 제1 트랜지스터(M1)의 제2 전극과 발광 다이오드(LD)의 애노드 전극에 접속될 수 있다. 즉, 제6 트랜지스터(M6)의 제1 전극이 제1 트랜지스터(M1)의 제2 전극에 연결되고, 제6 트랜지스터(M6)의 제2 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제6 트랜지스터(M6)의 게이트 전극이 게이트 라인(ELn)(또는, 발광 게이트 라인)에 연결될 수 있다. 제6 트랜지스터(M6)는 제2 발광 트랜지스터로 명명될 수 있다.
제7 트랜지스터(M7)는 초기화 전원 라인(VINTL)과 발광 다이오드(LD)의 애노드 전극에 접속될 수 있다. 즉, 제7 트랜지스터(M7)의 제1 전극이 초기화 전원 라인(VINTL)(또는, 제4 트랜지스터(M4)의 제2 전극)에 연결되고, 제7 트랜지스터(M7)의 제2 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제7 트랜지스터(M7)의 게이트 전극이 게이트 라인(GBLn)(또는, 바이패스 게이트 라인)에 연결될 수 있다. 제7 트랜지스터(M7)는 애노드 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제1 트랜지스터(M1)의 게이트 전극에 연결될 수 있다.
발광 다이오드(LD)는 애노드가 제6 트랜지스터(M6)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 제2 전원 라인(ELVSSL)에 인가된 전압은 제1 전원 라인(ELVDDL)에 인가된 전압보다 낮게 설정될 수 있다.
일 실시예에서, 발광 다이오드(LD)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 다이오드(LD)는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 또 다른 실시예에서, 발광 다이오드(LD)는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자일 수도 있다. 발광 다이오드(LD)는 복수의 무기 발광 소자들이 제2 전원 라인(ELVSSL)과 제6 트랜지스터(M6) 사이에 병렬 및/또는 직렬로 연결된 형태를 가질 수도 있다.
제1 트랜지스터(M1), 제2 트랜지스터(M2), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 및 제7 트랜지스터(M7) 각각은 P형 트랜지스터일 수 있다. 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 및 제7 트랜지스터(M7) 각각의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
제3 트랜지스터(M3) 및 제4 트랜지스터(M4) 각각은 N형 트랜지스터들일 수 있다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4) 각각의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작다.
실시예에 따라, 제7 트랜지스터(M7)가 폴리 실리콘이 아닌 N형 산화물 반도체 트랜지스터로 구성될 수도 있다. 이때, 제7 트랜지스터(M7)의 게이트 전극에는 게이트 라인(GBLn)을 대체하여 게이트 라인들(GCLn, GILn, ELn) 중 하나가 연결될 수도 있다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 1 내지 도 3을 참조하면, 표시 장치(1)는 기판(SUB)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA)을 에워싸는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 게이트 구동부(30)(또는, 게이트 회로 영역(GDVA)) 를 포함할 수 있다.
기판(SUB)의 표시 영역(DA) 상에는 데이터 라인들(DLm), 게이트 라인들(GWLn, GCLn, GBLn, GILn, ELn) 및 화소(PXnm)가 제공될 수 있다. 기판(SUB)의 표시 영역(DA)은 도 1을 참조하여 설명한 표시 패널(50)에 대응할 수 있다.
기판(SUB)의 게이트 회로 영역(GDVA) 상에는 게이트 구동부(30)가 배치될 수 있다.
게이트 구동부(30)는 쓰기 게이트 구동부(GWDV), 보상 게이트 구동부(GCDV), 및 발광 게이트 구동부(EMDV)를 포함할 수 있다. 기판(SUB)의 게이트 회로 영역(GDVA)은 상호 구분된 쓰기 게이트 회로 영역(A_GWDV), 보상 게이트 회로 영역(A_GCDV), 및 발광 게이트 회로 영역(A_EMDV)을 포함하고, 쓰기 게이트 구동부(GWDV), 보상 게이트 구동부(GCDV), 및 발광 게이트 구동부(EMDV)는 쓰기 게이트 회로 영역(A_GWDV), 보상 게이트 회로 영역(A_GCDV), 및 발광 게이트 회로 영역(A_EMDV) 상에 각각 배치되거나 형성될 수 있다. 일 실시예에서, 쓰기 게이트 구동부(GWDV)는 표시 영역(DA)에 가장 인접하며, 보상 게이트 구동부(GCDV)는 쓰기 게이트 구동부(GWDV)보다 표시 패널(50)로부터 이격되고, 발광 게이트 구동부(EMDV)는 보상 게이트 구동부(GCDV)보다 표시 영역(DA)으로부터 이격되어 위치할 수 있다.
쓰기 게이트 구동부(GWDV)는 시프트 레지스터 형태일 수 있고, 복수의 쓰기 게이트 스테이지들을 포함할 수 있다. 타이밍 제어부(10, 도 1 참조)로부터 수신한 쓰기 시작 신호에 대응하여, 쓰기 게이트 스테이지들은 턴-온 레벨(예를 들어, 논리 로우 레벨)의 쓰기 게이트 신호들을 순차적으로 생성할 수 있다. 턴-온 레벨의 쓰기 게이트 신호들은 대응되는 쓰기 게이트 라인들(GWLn)에 제공될 수 있다. 실시예에 따라, 쓰기 게이트 신호들은 바이패스 게이트 신호들로 이용되며, 턴-온 레벨의 쓰기 게이트 신호들은 대응되는 바이패스 게이트 라인들(GBLn)에도 제공될 수 있다. 예를 들어, 쓰기 게이트 라인(GWLn)에 인가되는 쓰기 게이트 신호보다 이후에 생성된 쓰기 게이트 신호(즉, 이후 쓰기 게이트 신호)가 바이패스 게이트 신호로서 바이패스 게이트 라인(GBLn)에 제공될 수 있다.
보상 게이트 구동부(GCDV)(또는, 초기화 게이트 구동부)는 시프트 레지스터 형태일 수 있고, 복수의 보상 게이트 스테이지들(또는, 초기화 게이트 스테이지들)을 포함할 수 있다.
타이밍 제어부(10)로부터 수신한 보상 시작 신호(또는, 초기화 시작 신호)에 대응하여, 제1 클록 신호 및 제2 클록 신호에 기초하여, 보상 게이트 스테이지들은 턴-온 레벨(예를 들어, 논리 하이 레벨)의 보상 게이트 신호들을 순차적으로 생성할 수 있다. 보상 게이트 신호들은 대응되는 보상 게이트 라인들(GCLn)에 제공될 수 있다. 실시예에 따라, 보상 게이트 신호들은 초기화 게이트 신호들로 이용되며, 턴-온 레벨의 보상 게이트 신호들은 대응되는 초기화 게이트 라인들(GILn)에도 제공될 수 있다. 예를 들어, 보상 게이트 라인(GCLn)에 인가되는 보상 게이트 신호보다 이전에 생성된 보상 게이트 신호(즉, 이전 보상 게이트 신호)가 초기화 게이트 신호로서 초기화 게이트 라인(GILn)에 제공될 수 있다.
발광 게이트 구동부(EMDV)는 시프트 레지스터 형태일 수 있고, 복수의 발광 게이트 스테이지들을 포함할 수 있다. 타이밍 제어부(10, 도 1 참조)로부터 수신한 발광 시작 신호에 대응하여, 발광 게이트 스테이지들은 턴-오프 레벨의 발광 게이트 신호들을 순차적으로 생성할 수 있다. 턴-오프 레벨(예를 들어, 논리 하이 레벨)의 쓰기 게이트 신호들은 대응되는 발광 게이트 라인들(ELn)에 제공될 수 있다.
도 4는 도 3의 표시 장치에 포함된 보상 게이트 구동부의 일 예를 나타내는 도면이다.
도 3 및 도 4를 참조하면, 보상 게이트 구동부(GCDV)는 복수의 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)(또는, 스테이지들)을 포함할 수 있다. 도 4에서는 설명의 편의상, 보상 게이트 구동부(GCDV)의 일부만이 도시되었다.
보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 입력 단자(IN0), 제1 전원 입력 단자(IN1), 제2 전원 입력 단자(IN2), 제1 클록 입력 단자(CIN1), 제2 클록 입력 단자(CIN2), 리셋 단자(RST) 및 출력 단자(OUT)를 포함할 수 있다. 도 5를 참조하여 후술하겠지만, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)의 내부 회로 구성은 상호 실질적으로 동일할 수 있다.
보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 제1 게이트 전원 라인(VGHL), 제2 게이트 전원 라인(VGLL), 제1 및 제2 클록 신호 라인들(CLKL1, CLKL2), 및 리셋 신호 라인(RSTL)에 연결될 수 있다. 여기서, 제2 게이트 전원 라인(VGLL)에는 제2 게이트 전원 전압이 인가되며, 제2 게이트 전원 전압은 제1 게이트 전원 라인(VGHL)에 인가되는 제1 게이트 전원 전압(예를 들어, 논리 하이 레벨)보다 낮은 전압 레벨(예를 들어, 논리 로우 레벨)을 가질 수 있다.
제1 및 제2 클록 신호 라인들(CLKL1, CLKL2)에는 타이밍 제어부(10, 도 1 참조)로부터 클록 신호들(또는, 보상 클록 신호들)이 인가되며, 도 6을 참조하여 후술하겠지만, 제2 클록 신호 라인(CLKL2)에 인가되는 제2 클록 신호(또는, 제2 보상 클록 신호)는 제1 클록 신호 라인(CLKL1)에 인가되는 제1 클록 신호(또는, 제1 보상 클록 신호)에 반주기만큼 지연된 신호일 수 있다. 리셋 신호 라인(RSTL)에는, 표시 장치(1, 도 1 참조)의 파워-온시 및/또는 파워-오프시, 타이밍 제어부(10, 도 1 참조)로부터 리셋 신호가 인가될 수 있다. 한편, 시작 신호 라인(STPL)에는 타이밍 제어부(10)로부터 시작 신호(또는, 보상 시작 신호, 보상 스타트 펄스)가 인가될 수 있다.
예를 들어, 홀수번째 보상 게이트 스테이지들(GC_ST1, GC_ST3)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGLL)에 연결되고, 제1 클록 입력 단자(CIN1)는 제1 클록 신호 라인(CLKL1)에 연결되며, 제2 클록 입력 단자(CIN2)는 제2 클록 신호 라인(CLKL2)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
예를 들어, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGLL)에 연결되고, 제1 클록 입력 단자(CIN1)는 제2 클록 신호 라인(CLKL2)에 연결되며, 제2 클록 입력 단자(CIN2)는 제1 클록 신호 라인(CLKL1)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 시작 신호 라인(STPL) 또는 이전 보상 게이트 스테이지의 출력 단자(OUT)에 연결되며, 시작 신호 라인(STPL)을 통해 제공된 시작 신호 및 이전 보상 게이트 스테이지의 이전 보상 게이트 신호에 대응하는 보상 게이트 신호를 생성할 수 있다.
예를 들어, 제1 보상 게이트 스테이지(GC_ST1)의 입력 단자(IN0)는 시작 신호 라인(STPL)에 연결될 수 있다. 제1 보상 게이트 스테이지(GC_ST1)는 시작 신호 라인(STPL)에 인가된 시작 신호에 대응하는(예를 들어, 시작 신호가 클록 신호의 반 주기만큼 지연된) 제1 보상 게이트 신호를 생성할 수 있다. 또한, 제2 보상 게이트 스테이지(GC_ST2)의 입력 단자(IN0)는 제1 보상 게이트 스테이지(GC_ST1)의 출력 단자(OUT)(또는, 제1 보상 게이트 라인(GCL1))에 연결될 수 있다. 제2 보상 게이트 스테이지(GC_ST2)는 제1 보상 게이트 신호에 대응하는(예를 들어, 제1 보상 게이트 신호가 클록 신호의 반 주기만큼 지연된) 제2 보상 게이트 신호를 생성할 수 있다. 유사하게, 제3 보상 게이트 스테이지(GC_ST3)의 입력 단자(IN0)는 제2 보상 게이트 스테이지(GC_ST2)의 출력 단자(OUT)(또는, 제2 보상 게이트 라인(GCL2)에 연결될 수 있다. 제4 보상 게이트 스테이지(GC_ST4)의 입력 단자(IN0)는 제3 보상 게이트 스테이지(GC_ST3)의 출력 단자(OUT)(또는, 제3 보상 게이트 라인(GCL3))에 연결될 수 있다.
즉, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)은 시작 신호에 대응하는 보상 게이트 신호들(GCn, 도 4 참조)을 순차적으로 생성할 수 있다. 실시예들에서, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 보상 게이트 라인들(GCL1, GCL2, GCL3, GCL4)로 보상 게이트 신호를 출력할 수 있다.
도 5는 도 4의 보상 게이트 구동부에 포함된 제1 보상 게이트 스테이지 및 제2 보상 게이트 스테이지의 일 예를 나타내는 회로도이다. 도 4를 참조하여 설명한 홀수번째 보상 게이트 스테이지들(GC_ST1, GC_ST3) 각각은 제1 보상 게이트 스테이지(GC_ST1)와 실질적으로 동일하고, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4) 각각은 제2 보상 게이트 스테이지(GC_ST2)와 실질적으로 동일할 수 있다. 따라서, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)을 포괄하여, 제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)를 설명하기로 한다.
도 4 및 도 5를 참조하면, 제1 보상 게이트 스테이지(GC_ST1)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGLL)에 연결되며, 제1 클록 입력 단자(CIN1)는 제1 클록 신호 라인(CLKL1)에 연결되며, 제2 클록 입력 단자(CIN2)는 제2 클록 신호 라인(CLKL2)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다. 제1 게이트 전원 라인(VGHL)에는 제1 게이트 전원 전압(VGH)이 인가되고, 제2 게이트 전원 라인(VGLL)에는 제2 게이트 전원 전압(VGL)이 인가되며, 제1 클록 신호 라인(CLKL1)(및 제1 클록 입력 단자(CIN1))에는 제1 클록 신호(CLK1)가 인가되며, 제2 클록 신호 라인(CLKL2)(및 제2 클록 입력 단자(CIN2))에는 제2 클록 신호(CLK2)가 인가될 수 있다. 입력 단자(IN0)는 시작 신호 라인(STPL)에 연결될 수 있다.
제1 보상 게이트 스테이지(GC_ST1)(또는, 홀수번째 보상 게이트 스테이지(GC_ST_ODD))는 노드 제어부(SST1), 출력부(SST2)(또는, 버퍼부), 및 노드 유지부(SST3)를 포함할 수 있다.
먼저, 출력부(SST2)는 제1 전원 입력 단자(IN1) 및 제2 전원 입력 단자(IN2)에 연결되고, 출력부(SST2)는 제2 제어 노드(Q)의 전압 및 제1 제어 노드(QB)의 전압에 기초하여 제1 게이트 전원 전압(VGH)을 제1 보상 게이트 신호로서 출력 단자(OUT)에 출력할 수 있다.
출력부(SST2)는 제9 트랜지스터(T9)(또는, 풀업 트랜지스터) 및 제10 트랜지스터(T10)(또는, 풀다운 트랜지스터)를 포함할 수 있다.
제9 트랜지스터(T9)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 출력 단자(OUT)에 연결되는 제2 전극, 및 제1 제어 노드(QB)에 연결되는 게이트 전극을 포함할 수 있다.
제10 트랜지스터(T10)는 출력 단자(OUT)에 연결되는 제1 전극, 제2 전원 입력 단자(IN2)에 연결되는 제2 전극, 및 제2 제어 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다.
노드 제어부(SST1)는 입력 단자(IN0), 제1 전원 입력 단자(IN1), 제2 전원 입력 단자(IN2), 제1 클록 입력 단자(CIN1), 및 제2 클록 입력 단자(CIN2)에 연결될 수 있다. 노드 제어부(SST1)는 입력 단자(IN0)를 통해 제공되는 시작 신호(또는, 이전 보상 게이트 신호) 및 제1 젼원 입력 단자(IN1)를 통해 제공되는 제1 게이트 전원 전압(VGH)을 이용하여 제1 제어 노드(QB)의 전압 및 제2 제어 노드(Q)의 전압을 제어할 수 있다.
노드 제어부(SST1)는 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제11, 및 제12 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T11, T12, T14, T15, T16), 제2 커패시터(C2)(또는, 제1 커플링 커패시터), 제3 커패시터(C3)(또는, 제2 커플링 커패시터), 제4 커패시터(C4)(또는, 부스팅 커패시터)를 포함할 수 있다.
제1 트랜지스터(T1)는 입력 단자(IN0)에 연결되는 제1 전극, 제12 트랜지스터(T12)의 제1 전극에 연결되는 제2 전극, 및 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제3 트랜지스터(T3)의 제1 전극에 연결되는 제2 전극, 및 제11 트랜지스터(T11)의 제1 전극에 연결되는 게이트 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 제2 전극에 연결되는 제1 전극, 제2 클록 입력 단자(CIN2)에 연결되는 제2 전극, 및 제14 트랜지스터(T14)를 경유하여 제2 제어 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다.
제3 커패시터(C3)는 제2 트랜지스터(T2)의 제2 전극 및 제14 트랜지스터(T14)를 경유하여 제2 제어 노드(Q) 사이에 형성되며, 제2 트랜지스터(T2)의 제2 전극에 연결되는 제1 전극 및 제2 제어 노드(Q)에 연결되는 제2 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 제2 트랜지스터(T2)의 게이트 전극에 연결되는 제1 전극, 제1 클록 입력 단자(CIN1)에 연결되는 제2 전극, 및 제1 트랜지스터(T1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다.
제5 트랜지스터(T5)는 제2 트랜지스터(T2)의 게이트 전극에 연결되는 제1 전극, 제2 전원 입력 단자(IN2)에 연결되는 제2 전극, 및 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 제1 제어 노드(QB)에 연결되는 제1 전극, 제7 트랜지스터(T7)의 제1 전극에 연결되는 제2 전극, 제2 클록 입력 단자(CIN2)에 연결되는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 제2 전극에 연결되는 제1 전극, 제2 클록 입력 단자(CIN2)에 연결되는 제2 전극, 및 제11 트랜지스터(T11)의 제2 전극에 게이트 전극을 포함할 수 있다.
제2 커패시터(C2)는 제11 트랜지스터(T11)의 제2 전극 및 제6 트랜지스터(T6)의 제2 전극 사이에 형성되며, 제11 트랜지스터(T11)의 제2 전극에 연결되는 제1 전극 및 제6 트랜지스터(T6)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.
제11 트랜지스터(T11)(또는, 제1 커플링 트랜지스터)는 제2 트랜지스터(T2)의 게이트 전극에 연결되는 제1 전극, 제2 커패시터(C2)의 제1 전극에 연결되는 제2 전극, 및 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제12 트랜지스터(T12)(또는, 제2 커플링 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극에 연결되는 제1 전극, 제2 제어 노드(Q)에 연결되는 제2 전극, 및 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제14 트랜지스터(T14)(또는, 제1 보조 트랜지스터)는 제3 트랜지스터(T3)의 게이트 전극에 연결되는 제1 전극, 제2 제어 노드(Q)에 연결되는 제2 전극, 및 제3 트랜지스터(T3)의 게이트 전극에 연결되는 게이트 전극을 포함할 수 있다. 즉, 제14 트랜지스터(T14)는 제3 트랜지스터(T3)의 게이트 전극 및 제2 제어 노드(Q) 사이에 다이오드 연결될 수 있다.
제15 트랜지스터(T15)(또는, 제2 보조 트랜지스터)는 제16 트랜지스터(T16)의 제2 전극에 연결되는 제1 전극, 제3 트랜지스터(T3)의 게이트 전극에 연결되는 제2 전극, 및 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다. 제15 트랜지스터(T15)는, 입력 단자(IN0) 및 제3 트랜지스터(T3)의 게이트 전극 사이에서 제16 트랜지스터(T16)에 걸리는 바이어스 전압을 감소시키거나 분배할 수 있다.
제16 트랜지스터(T16)(또는, 제3 보조 트랜지스터)는 입력 단자(IN0)에 연결되는 제1 전극, 제15 트랜지스터(T15)의 제1 전극에 연결되는 제2 전극, 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제16 트랜지스터(T16)는 제1 클록 입력 단자(CIN1)를 통해 제공되는 제1 클록 신호(CLK1)에 응답하여, 입력 단자(IN0)에 제공되는 시작 신호(또는, 이전 보상 게이트 신호)를 이용하여, 제3 트랜지스터(T3)의 게이트 전극을 초기화 할 수 있다. 제14 트랜지스터(T14)가 추가됨에 따라, 제2 제어 노드(Q)에 의해서는 제3 트랜지스터(T3)의 게이트 전극이 초기화되지 않기 때문이다.
제4 커패시터(C4)는 출력 단자(OUT) 및 제2 제어 노드(Q) 사이에 형성되며, 제9 트랜지스터(T9)의 제2 전극에 연결되는 제1 전극 및 제2 제어 노드(Q)에 연결되는 제2 전극을 포함할 수 있다. 이와 같은 제4 커패시터(C4)는 제10 트랜지스터(T10)의 턴-온 및 턴-오프에 대응하는 전압을 충전할 수 있다.
노드 유지부(SST3)는 제2 제어 노드(Q)의 전압에 응답하여 제1 제어 노드(QB)의 전압을 일정하게 유지할 수 있다. 노드 유지부(SST3)는 제1 커패시터(C1), 제8 트랜지스터(T8), 및 제13 트랜지스터(T13)를 포함할 수 있다.
제1 커패시터(C1)는 제1 전원 입력 단자(IN1) 및 제1 제어 노드(QB)에 형성되며, 제1 전원 입력 단자(IN1)에 연결되는 제1 전극 및 제1 제어 노드(QB)에 연결되는 제2 전극을 포함할 수 있다. 제1 커패시터(C1)는 제1 제어 노드(QB)의 전압을 안정화시킬 수 있다.
제8 트랜지스터(T8)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제1 제어 노드(QB)에 연결되는 제2 전극, 및 제1 트랜지스터(T1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 제1 트랜지스터(T1)의 제2 전극의 전압(즉, 제2 제어 노드(Q)의 전압)에 응답하여 제1 제어 노드(QB)의 전압을 일정하게 유지하며, 예를 들어, 제2 제어 노드(Q)의 전압이 논리 로우 레벨을 가지는 경우, 제8 트랜지스터(T8)는 제1 게이트 전원 전압(VGH)을 이용하여 제1 제어 노드(QB)의 전압을 논리 하이 레벨로 유지시킬 수 있다.
제13 트랜지스터(T13)(또는, 리셋 트랜지스터)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제1 트랜지스터(T1)의 제2 전극에 연결되는 제2 전극, 및 리셋 단자(RST)에 연결되는 게이트 전극을 포함할 수 있다. 표시 장치(1, 도 1 참조)가 턴-온되거나 턴-오프되는 경우, 리셋 단자(RST)에 논리 로우 레벨의 리셋 신호가 인가되며, 제13 트랜지스터(T13)는 논리 로우 레벨의 리셋 신호에 응답하여 턴-온되며, 제1 트랜지스터(T1)의 제2 전극(및 제2 제어 노드(Q))의 전압이 제1 게이트 전원 전압(VGH)을 가지도록, 리셋 동작을 수행할 수 있다.
제1 내지 제16 트랜지스터들(T1 내지 T16)은 각각은 P형 트랜지스터일 수 있다. 도 5에서 제1 내지 제16 트랜지스터들(T1 내지 T16)은 싱글 게이트 트랜지스터인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 신뢰성(reliability) 향상을 위해, 제1 내지 제16 트랜지스터들(T1 내지 T16) 중 적어도 하나는 듀얼 게이트 트랜지스터(즉, 상호 직렬 연결되고 이들의 게이트 전극들이 상호 연결된 2개의 트랜지스터들로 구성된 듀얼 게이트 트랜지스터)로 구현될 수도 있다.
제2 보상 게이트 스테이지(GC_ST2)(또는, 짝수번째 보상 스테이지(GC_ST_EVEN))는, 제1 보상 스테이지(GC_ST1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 보상 게이트 스테이지(GC_ST2)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGLL)에 연결되며, 제1 클록 입력 단자(CIN1)는 제2 클록 신호 라인(CLKL2)에 연결되며, 제2 클록 입력 단자(CIN2)는 제1 클록 신호 라인(CLKL1)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)의 동작을 설명하기 위해 도 5가 참조될 수 있다.
도 6은 도 5의 제1 보상 게이트 스테이지에서 측정된 신호들의 일 예를 나타내는 파형도이다. 제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)의 동작들은 상호 실질적으로 동일하거나 유사하므로, 제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)를 포괄하여, 제1 보상 게이트 스테이지(GC_ST1)의 동작을 설명한다.
도 5 및 도 6을 참조하면, 제1 클록 입력 단자(CIN1)에 인가되는 제1 클록 신호(CLK1)는 4 수평기간(4H)을 주기로, 제1 논리 로우 레벨 및 논리 하이 레벨을 가질 수 있다. 여기서, 제1 논리 로우 레벨은 P형 트랜지스터를 턴-온시키는 게이트-온 전압 레벨에 해당하며, 제2 게이트 전원 전압(VGL)의 전압 레벨과 같을 수 있다. 논리 하이 레벨은 P형 트랜지스터를 턴-오프시키는 게이트-오프 전압 레벨에 해당하며, 제1 게이트 전원 전압(VGH)의 전압 레벨과 같을 수 있다.
제2 클록 입력 단자(CIN2)에 인가되는 제2 클록 신호(CLK2)는, 제1 클록 신호(CLK1)가 반주기만큼(즉, 2 수평기간(2H)만큼) 지연된 파형을 가질 수 있다.
제1 시점(P1)에서, 입력 단자(IN0)의 입력 전압(V_IN)(예를 들어, 시작 신호)은 제1 논리 로우 레벨에서 논리 하이 레벨로 변화할 수 있다. 예를 들어, 입력 전압(V_IN)은 8 수평기간(8H) 동안 논리 하이 레벨로 유지될 수 있다.
제1 시점(P1)에서, 제2 제어 노드(Q)의 제2 노드 전압(V_Q)은 제2 논리 로우 레벨을 가지며, 제1 제어 노드(QB)의 제1 노드 전압(V_QB)은 논리 하이 레벨을 가지고, 출력 단자(OUT)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)는 제1 논리 로우 레벨을 가질 수 있다. 여기서, 제2 논리 로우 레벨은 제1 논리 로우 레벨보다 낮은 전압 레벨을 가지며, 예를 들어, 제2 논리 로우 레벨은 제1 논리 로우 레벨보다 제2 게이트 전원 전압(VGL) 및 트랜지스터의 문턱 전압(Vth)의 합만큼 낮은 전압 레벨을 가질 수 있다(즉, 2VGL + |Vth|).
제2 시점(P2)에서, 제1 클록 신호(CLK1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 논리 하이 레벨의 입력 전압(V_IN)이 제12 트랜지스터(T12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(T12)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 논리 하이 레벨의 입력 전압(V_IN)은 제12 트랜지스터(T12)를 통해 제2 제어 노드(Q)에 인가될 수 있다. 즉, 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지도록 변할 수 있다.
또한, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 제2 게이트 전원 전압(VGL)이 제11 트랜지스터(T11)의 제1 전극에 인가될 수 있다. 제11 트랜지스터(T11)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 제2 게이트 전원 전압(VGL)은 제2 커패시터(C2)의 제1 전극에 인가될 수 있다. 제7 트랜지스터(T7)는 제2 게이트 전원 전압(VGL)(즉, 제2 커패시터(C2)의 제1 전극에 인가된 제2 게이트 전원 전압(VGL))에 응답하여 턴-온되고, 제2 커패시터(C2)의 제2 전극에는 논리 하이 레벨의 제2 클록 신호(CLK2)가 인가될 수 있다. 따라서, 제2 커패시터(C2)에는 논리 하이 레벨 및 제1 논리 로우 레벨 간의 차이에 대응하는 전압이 충전될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전원 전압(VGL)에 응답하여 턴-온되고, 제3 커패시터(C3)의 제2 전극에는 제1 게이트 전원 전압(VGH)이 인가될 수 있다. 제3 커패시터(C3)의 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되고, 제15 트랜지스터(T15)의 제2 전극은 논리 하이 레벨을 가지므로, 제3 커패시터(C3)는 방전(또는, 초기화)될 수 있다. 이 때, 논리 로우 레벨의 제1 클록 신호(CLK1)에 의해 제16 트랜지스터(T16)는 턴-온되고, 제15 트랜지스터(T15)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 논리 하이 레벨의 입력 전압(V_IN)은 제3 커패시터(C3)의 제2 전극에 인가될 수 있다.
제3 시점(P3)에서, 제2 클록 신호(CLK2)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이될 수 있다.
이 경우, 제1 논리 로우 레벨의 제2 클록 신호(CLK2)에 응답하여 제6 트랜지스터(T6)가 턴-온되고, 제2 커패시터(C2)에 의해 턴-온 상태인 제7 트랜지스터(T7) 및 턴-온된 제6 트랜지스터(T6)를 통해 제1 논리 로우 레벨의 제2 클록 신호(CLK2)가 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 제1 논리 로우 레벨을 가지도록 변할 수 있다.
제1 논리 로우 레벨의 제1 노드 전압(V_QB)에 응답하여 제9 트랜지스터(T9)는 턴-온되고, 제1 게이트 전원 전압(VGH)은 제1 전원 입력 단자(IN1) 및 제9 트랜지스터(T9)를 통해 출력 단자(OUT)에 인가될 수 있다. 즉, 출력 전압(V_OUT)은 논리 하이 레벨을 가지도록 변할 수 있다.
도 5에 도시된 바와 같이, 제1 보상 게이트 스테이지(GC_ST1)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)은 제1 보상 게이트 라인(GCL1)에 인가될 수 있다.
이후, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 변화에 의해 제1 제어 노드(QB)가 플로팅 상태가 되더라도, 제1 노드 전압(V_QB)은 제1 커패시터(C1)에 의해 제1 논리 로우 레벨로 유지되고, 출력 전압(V_OUT)은 논리 하이 레벨로 유지될 수 있다.
제4 시점(P4)에서, 입력 전압(V_IN)은 논리 하이 레벨에서 제1 논리 로우 레벨로 변화할 수 있다.
제5 시점(P5)에서, 제1 클록 신호(CLK1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 제1 논리 로우 레벨의 입력 전압(V_IN)이 제12 트랜지스터(T12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(T12)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 입력 전압(V_IN)은 제12 트랜지스터(T12)를 통해 제2 제어 노드(Q)에 인가되며, 제12 트랜지스터(T12)의 문턱 전압에 의해, 제2 노드 전압(V_Q)은 제3 논리 로우 레벨(즉, VGL + |Vth|)로 변할 수 있다.
이후, 제4 커패시터(C4)가 제10 트랜지스터(T10)의 문턱 전압(Vth) 이상으로 충전되고, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 의해 제10 트랜지스터(T10)가 턴-온된 상태이므로 제4 커패시터(C4)의 제1 전극에 제2 게이트 전원 전압(VGL)이 수신되면 제2 제어 노드(Q)는 부트스트랩(Bootstrap)될 수 있다. 즉, 제10 트랜지스터(T10)의 게이트 전극과 연결된 제2 제어 노드(Q)는 제3 논리 로우 레벨(즉, VGL + |Vth|)에서 부스팅 전압(즉, 제2 논리 로우 레벨(2VGL + |Vth|))으로 부스팅될 수 있다. 출력부(SST2)는 제2 제어 노드(Q)에 제2 논리 로우 레벨(2VGL + |Vth|)이 인가되는 동안 제2 게이트 전원 전압(VGL)을 논리 로우 레벨의 제1 보상 게이트 신호로서 안정적으로 출력할 수 있다.
한편, 제1 트랜지스터(T1)를 통해 제공되는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 제4 트랜지스터(T4)가 턴-온되며, 또한, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 제2 게이트 전원 전압(VGL)(및 제1 클록 신호(CLK1))이 제2 트랜지스터(T2)의 게이트 전극에 인가될 수 있다. 제2 트랜지스터(T2)는 제2 게이트 전원 전압(VGL)에 응답하여 턴-온되고, 제3 커패시터(C3)의 제2 전극에는 제1 게이트 전원 전압(VGH)이 인가될 수 있다. 제8 트랜지스터(T8)는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 턴-온되고, 제1 게이트 전원 전압(VGH)이 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 논리 하이 레벨을 가지도록 변할 수 있다.
나아가, 제14 트랜지스터(T14)는 턴-온 시 다이오드 형태로 접속되므로, 제3 트랜지스터(T3)의 게이트 전극의 전압 변동과 무관하게, 제2 제어 노드(Q)의 전압을 일정하게 유지시킬 수 있다. 이로 인해, 제5 시점(P5) 이후에 출력 전압(V_OUT)(또는, 제1 보상 게이트 신호)은 전압 변동을 가지지 않으며, 출력 전압(V_OUT)에 기인한 화소의 오동작이 방지될 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 7은 도 4의 보상 게이트 구동부에 포함된 제1 보상 게이트 스테이지 및 제2 보상 게이트 스테이지의 일 예를 나타내는 회로도이다.
도 5 내지 도 7을 참조하면, 도 7에 도시된 실시예는, 노드 제어부(SST1_a)에 제16 트랜지스터(T16)를 미포함한다는 점에서, 도 5에 도시된 실시예와 차이점이 있다. 도 4를 참조하여 설명한 홀수번째 보상 게이트 스테이지들(GC_ST1, GC_ST3) 각각은 제1 보상 게이트 스테이지(GC_ST1_a)와 실질적으로 동일하고, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4) 각각은 제2 보상 게이트 스테이지(GC_ST2_a)와 실질적으로 동일할 수 있다.
구체적으로, 노드 제어부(SST1_a)의 제15 트랜지스터(T15)는 제1 트랜지스터(T1)의 제2 전극에 연결되는 제1 전극, 제3 트랜지스터(T3)의 게이트 전극에 연결되는 제2 전극, 및 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다. 제15 트랜지스터(T15)는, 제1 클록 입력 단자(CIN1)를 통해 제공되는 제1 클록 신호(CLK1)에 응답하여, 제1 트랜지스터(T1)가 턴-온 시 입력 단자(IN0)에 제공되는 시작 신호(또는, 이전 보상 게이트 신호)를 이용하여, 제3 트랜지스터(T3)의 게이트 전극을 초기화 할 수 있다. 즉, 도 7에 도시된 제15 트랜지스터(T15)는 도 5에 도시된 제16 트랜지스터(T16)가 수행하는 기능을 대신 수행할 수 있다.
이와 같이, 도 7에 도시된 실시예는, 도 5에 도시된 실시예와 실질적으로 동일한 기능을 수행하면서도, 제16 트랜지스터(T16)를 미포함하므로, 도 3에 도시된 보상 게이트 회로 영역(A_GCDV)을 보다 작은 공간에 집적할 수 있는 효과를 기대할 수 있다.
도 8은 도 4의 보상 게이트 구동부에 포함된 제1 보상 게이트 스테이지 및 제2 보상 게이트 스테이지의 일 예를 나타내는 회로도이다. 도 4를 참조하여 설명한 홀수번째 보상 게이트 스테이지들(GC_ST1, GC_ST3) 각각은 제1 보상 게이트 스테이지(GC_ST1_b)와 실질적으로 동일하고, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4) 각각은 제2 보상 게이트 스테이지(GC_ST2_b)와 실질적으로 동일할 수 있다. 따라서, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)을 포괄하여, 제1 보상 게이트 스테이지(GC_ST1_b) 및 제2 보상 게이트 스테이지(GC_ST2_b)를 설명하기로 한다.
도 8에 도시된 실시예는 노드 제어부(SST1_b)에서 제2 제어 노드(Q)와 출력 단자(OUT) 사이에 제14_1 트랜지스터(T14_1)(또는, 제2' 보조 트랜지스터) 및 제15_1 트랜지스터(T15_1)(또는, 제1' 보조 트랜지스터)를 경유하여 간접적으로 접속된 제3_1 커패시터(C3_1)(또는, 부스팅 커패시터)를 포함한다는 점에서, 노드 제어부(SST1)에서 제2 제어 노드(Q)와 출력 단자(OUT) 사이에 직접적으로 접속된 제4 커패시터(C4)를 포함하는 도 5에 도시된 실시예와 차이점이 있다.
본 발명의 일 실시예에 따른 노드 제어부(SST1_b)는 출력 단자(OUT) 및 제2 제어 노드(Q) 사이에 피드백 경로(FBR)를 포함할 수 있다. 피드백 경로(FBR) 상에, 입력 단자(IN0)와 제2 제어 노드(Q) 사이에 다이오드 형태로 연결된 제15_1 트랜지스터(T15_1)(또는, 제1' 보조 트랜지스터), 제2 제어 노드(Q)와 출력 단자(OUT) 사이에 연결된 제3_1 커패시터(C3_1)(또는, 부스팅 커패시터), 및 출력 단자(OUT) 및 제3_1 커패시터(C3_1)사이에 연결되고, 피드백 경로(FBR)의 개폐를 제어하는 제14_1 트랜지스터(T14_1)(또는, 제2' 보조 트랜지스터)를 포함할 수 있다. 즉, 도 8에 도시된 제3_1 커패시터(C3_1)는 도 5에 도시된 제4 커패시터(C4)와 실질적으로 동일한 기능을 수행할 수 있다.
이하, 도 8에 도시된 실시예는 출력부(SST2) 및 노드 유지부(SST3)가 도 5에 도시된 실시예와 동일한 바, 중복되는 설명은 생략하고, 상이한 구성을 가지는 노드 제어부(SST1_b)를 중심으로 자세히 설명한다.
구체적으로, 노드 제어부(SST1_b)는 입력 단자(IN0), 제1 전원 입력 단자(IN1), 제2 전원 입력 단자(IN2), 제1 클록 입력 단자(CIN1), 및 제2 클록 입력 단자(CIN2)에 연결될 수 있다. 노드 제어부(SST1_b)는 입력 단자(IN0)를 통해 제공되는 시작 신호(또는, 이전 보상 게이트 신호) 및 제1 전원 입력 단자(IN1)를 통해 제공되는 제1 게이트 전원 전압(VGH)을 이용하여 제1 제어 노드(QB)의 전압 및 제2 제어 노드(Q)의 전압을 제어할 수 있다.
노드 제어부(SST1_b)는 제1, 제2_1, 제3_1, 제4_1, 제5_1, 제6, 제7, 제11, 제12, 제14_1, 및 제15_1 트랜지스터들(T1, T2_1, T3_1, T4_1, T5_1, T6, T7, T11, T12, T14_1, T15_1), 제2 커패시터(C2), 및 제3_1 커패시터(C3_1)를 포함할 수 있다.
제1 트랜지스터(T1)는 입력 단자(IN0)에 연결되는 제1 전극, 제12 트랜지스터(T12)의 제1 전극에 연결되는 제2 전극, 및 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제2_1 트랜지스터(T2_1)는 제11 트랜지스터(T11)의 제1 전극에 연결되는 제1 전극, 제3 트랜지스터(T3_1)의 게이트 전극에 연결되는 제2 전극, 제1 트랜지스터(T1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다.
제3_1 트랜지스터(T3_1)는 제11 트랜지스터(T11)의 제1 전극에 연결되는 제1 전극, 제5_1 트랜지스터(T5_1)의 게이트 전극에 연결되는 제2 전극, 제2_1 트랜지스터(T2_1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다.
제4_1 트랜지스터(T4_1)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제14_1 트랜지스터(T14_1)의 제1 전극에 연결되는 제2 전극, 제2 클록 입력 단자(CIN2)에 연결되는 게이트 전극을 포함할 수 있다.
제5_1 트랜지스터(T5_1)는 제2_1 트랜지스터(T2_1)의 게이트 전극에 연결되는 제1 전극, 제3 커패시터(C3)의 제2 전극에 연결되는 제2 전극, 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 제1 제어 노드(QB)에 연결되는 제1 전극, 제7 트랜지스터(T7)의 제1 전극에 연결되는 제2 전극, 제2 클록 입력 단자(CIN2)에 연결되는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 제2 전극에 연결되는 제1 전극, 제2 클록 입력 단자(CIN2)에 연결되는 제2 전극, 및 제11 트랜지스터(T11)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다.
제2 커패시터(C2)는 제11 트랜지스터(T11)의 제2 전극 및 제6 트랜지스터(T6)의 제2 전극 사이에 형성되며, 제11 트랜지스터(T11)의 제2 전극에 연결되는 제1 전극 및 제6 트랜지스터(T6)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.
제11 트랜지스터(T11)는 제2_1 트랜지스터(T2_1)의 제1 전극에 연결되는 제1 전극, 제2 커패시터(C2)의 제1 전극에 연결되는 제2 전극, 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제12 트랜지스터(T12)는 제1 트랜지스터(T1)의 제2 전극에 연결되는 제1 전극, 제2 제어 노드(Q)에 연결되는 제2 전극, 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제14_1 트랜지스터(T14_1)(또는, 제2' 보조 트랜지스터)는 제4_1 트랜지스터(T4_1)의 제2 전극에 연결되는 제1 전극, 출력 단자(OUT)에 연결되는 제2 전극, 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제15_1 트랜지스터(T15_1)(또는, 제1' 보조 트랜지스터)는 제2 제어 노드(Q)에 연결되는 제1 전극, 제5_1 트랜지스터(T5_1)의 제2 전극에 연결되는 제2 전극, 제5_1 트랜지스터(T5_1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다.
제3_1 커패시터(C3_1)(또는, 부스팅 커패시터)는 제5_1 트랜지스터(T5_1)의 제2 전극 및 제14_1 트랜지스터(T14_1)의 제1 전극 사이에 형성되며, 제14_1 트랜지스터(T14_1)의 제1 전극 및 제5_1 트랜지스터(T5_1)의 제2 전극에 연결되는 제2 전극에 연결되는 제1 전극을 포함할 수 있다. 한편, 제3_1 커패시터(C3_1)는 후술할 제5 시점(P5, 도 6 참조)에서 턴-온 상태인 제14_1 트랜지스터(T14_1) 및 제15_1 트랜지스터(T15_1)를 경유하여, 제2 제어 노드(Q)와 출력 단자(OUT) 사이를 간접적으로 연결시킬 수 있다. 이로 인해, 제3_1 커패시터(C3_1)는 제10 트랜지스터(T10)의 턴-온 및 턴-오프에 대응하는 전압을 충전할 수 있다.
이하, 도 6 및 도 8을 참조하여, 제1 보상 게이트 스테이지(GC_ST1_b) 및 제2 보상 게이트 스테이지(GC_ST2_B_b)의 동작을 설명한다. 제1 보상 게이트 스테이지(GC_ST1_b) 및 제2 보상 게이트 스테이지(GC_ST2_b)의 동작들은 상호 실질적으로 동일하거나 유사하므로, 제1 보상 게이트 스테이지(GC_ST1_b) 및 제2 보상 게이트 스테이지(GC_ST2_b)를 포괄하여, 제1 보상 게이트 스테이지(GC_ST1_b)의 동작을 설명한다.
제1 시점(P1)에서, 입력 단자(IN0)의 입력 전압(V_IN)(예를 들어, 시작 신호)은 제1 논리 로우 레벨에서 논리 하이 레벨로 변화할 수 있다. 예를 들어, 입력 전압(V_IN)은 8 수평기간(8H) 동안 논리 하이 레벨로 유지될 수 있다.
1 시점(P1)에서, 제2 제어 노드(Q)의 제2 노드 전압(V_Q)은 제2 논리 로우 레벨을 가지며, 제1 제어 노드(QB)의 제1 노드 전압(V_QB)은 논리 하이 레벨을 가지고, 출력 단자(OUT)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)는 제1 논리 로우 레벨을 가질 수 있다. 여기서, 제2 논리 로우 레벨은 제1 논리 로우 레벨보다 낮은 전압 레벨을 가지며, 예를 들어, 제2 논리 로우 레벨은 제1 논리 로우 레벨보다 제2 게이트 전원 전압(VGL) 및 트랜지스터의 문턱 전압(Vth)의 합만큼 낮은 전압 레벨을 가질 수 있다(즉, 2VGL + |Vth|).
제2 시점(P2)에서, 제1 클록 신호(CLK1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 논리 하이 레벨의 입력 전압(V_IN)이 제12 트랜지스터(T12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(T12)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 논리 하이 레벨의 입력 전압(V_IN)은 제12 트랜지스터(T12)를 통해 제2 제어 노드(Q)에 인가될 수 있다. 즉, 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지도록 변할 수 있다.
또한, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 응답하여 제3_1 트랜지스터(T3_1)가 턴-온되고, 제2 게이트 전원 전압(VGL)이 제11 트랜지스터(T11)의 제1 전극에 인가될 수 있다. 제11 트랜지스터(T11)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 제2 게이트 전원 전압(VGL)은 제2 커패시터(C2)의 제1 전극에 인가될 수 있다. 제7 트랜지스터(T7)는 제2 게이트 전원 전압(VGL)(즉, 제2 커패시터(C2)의 제1 전극에 인가된 제2 게이트 전원 전압(VGL))에 응답하여 턴-온되고, 제2 커패시터(C2)의 제2 전극에는 논리 하이 레벨의 제2 클록 신호(CLK2)가 인가될 수 있다. 따라서, 제2 커패시터(C2)에는 논리 하이 레벨 및 제1 논리 로우 레벨 간의 차이에 대응하는 전압이 충전될 수 있다.
제3 시점(P3)에서, 제2 클록 신호(CLK2)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이될 수 있다.
이 경우, 제1 논리 로우 레벨의 제2 클록 신호(CLK2)에 응답하여 제6 트랜지스터(T6)가 턴-온되고, 제2 커패시터(C2)에 의해 턴-온 상태인 제7 트랜지스터(T7) 및 턴-온된 제6 트랜지스터(T6)를 통해 제1 논리 로우 레벨의 제2 클록 신호(CLK2)가 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 제1 논리 로우 레벨을 가지도록 변할 수 있다.
제1 논리 로우 레벨의 제1 노드 전압(V_QB)에 응답하여 제9 트랜지스터(T9)는 턴-온되고, 제1 게이트 전원 전압(VGH)은 제1 전원 입력 단자(IN1) 및 제9 트랜지스터(T9)를 통해 출력 단자(OUT)에 인가될 수 있다. 즉, 출력 전압(V_OUT)은 논리 하이 레벨을 가지도록 변할 수 있다.
도 8에 도시된 바와 같이, 제1 보상 게이트 스테이지(GC_ST1_b)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)은 제1 보상 게이트 라인(GCL1)에 인가될 수 있다.
이후, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)의 변화에 의해 제1 제어 노드(QB)가 플로팅 상태가 되더라도, 제1 노드 전압(V_QB)은 제1 커패시터(C1)에 의해 제1 논리 로우 레벨로 유지되고, 출력 전압(V_OUT)은 논리 하이 레벨로 유지될 수 있다.
한편, 제4_1 트랜지스터(T4_1)는 제1 논리 로우 레벨의 제2 클록 신호(CLK2)에 의해 턴-온되고, 제1 게이트 전원 전압(VGH)은 제3_1 커패시터(C3_1)의 제1 전극(또는, 제14_1 트랜지스터(T14_1))에 인가될 수 있다. 다시 말해, 제3_1 커패시터(C3_1)의 제1 전극(또는, 제14_1 트랜지스터(T14_1))을 제1 게이트 전원 전압(VGH)으로 초기화할 수 있다.
제4 시점(P4)에서, 입력 전압(V_IN)은 논리 하이 레벨에서 제1 논리 로우 레벨로 변화할 수 있다.
제5 시점(P5)에서, 제1 클록 신호(CLK1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 제1 논리 로우 레벨의 입력 전압(V_IN)이 제12 트랜지스터(T12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(T12)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 입력 전압(V_IN)은 제12 트랜지스터(T12)를 통해 제2 제어 노드(Q)에 인가되며, 제12 트랜지스터(T12)의 문턱 전압에 의해, 제2 노드 전압(V_Q)은 제3 논리 로우 레벨(즉, VGL + |Vth|)로 변할 수 있다.
이 때, 제14_1 트랜지스터(T14_1)은 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 의해 턴-온되고, 제15_1 트랜지스터(T15_1)는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 턴-온 상태일 수 있다. 이로 인해, 제3_1 커패시터(C3_1)는 제14_1 트랜지스터(T14_1) 및 제15_1 트랜지스터(T15_1)를 경유하여, 제2 제어 노드(Q)와 출력 단자(OUT) 사이를 간접적으로 연결시킬 수 있다.
이후, 제3_1 커패시터(C3_1)가 제10 트랜지스터(T10)의 문턱 전압(Vth) 이상으로 충전되고, 제1 논리 로우 레벨의 제1 클록 신호(CLK1)에 의해 제10 트랜지스터(T10)가 턴-온된 상태이므로 제3_1 커패시터(C3_1)의 제1 전극에 제2 게이트 전원 전압(VGL)이 수신되면 제10 트랜지스터(T10)는 부트스트랩(Bootstrap)될 수 있다. 즉, 제10 트랜지스터(T10)의 게이트 전극과 연결된 제2 제어 노드(Q)는 제3 논리 로우 레벨(즉, VGL + |Vth|)에서 부스팅 전압(즉, 제2 논리 로우 레벨(2VGL + |Vth|))으로 부스팅될 수 있다. 출력부(SST2)는 제2 제어 노드(Q)에 제2 논리 로우 레벨(2VGL + |Vth|)이 인가되는 동안 제2 게이트 전원 전압(VGL)을 논리 로우 레벨의 제1 보상 게이트 신호로서 안정적으로 출력할 수 있다.
한편, 제8 트랜지스터(T8)는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 턴-온되고, 제1 게이트 전원 전압(VGH)이 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 논리 하이 레벨을 가지도록 변할 수 있다.
나아가, 제15_1 트랜지스터(T15_1)는 턴-온 시 다이오드 형태로 접속되므로, 제14_1 트랜지스터(T14_1)의 게이트 전극의 전압 변동과 무관하게, 제2 제어 노드(Q)의 전압을 일정하게 유지시킬 수 있다. 이로 인해, 제5 시점(P5) 이후에 출력 전압(V_OUT)(또는, 제1 보상 게이트 신호)은 전압 변동을 가지지 않으며, 출력 전압(V_OUT)에 기인한 화소의 오동작이 방지될 수 있다.
도 9는 도 4의 보상 게이트 구동부에 포함된 제1 보상 게이트 스테이지 및 제2 보상 게이트 스테이지의 일 예를 나타내는 회로도이다. 도 4를 참조하여 설명한 홀수번째 보상 게이트 스테이지들(GC_ST1, GC_ST3) 각각은 제1 보상 스테이지(GC_ST1_c)와 실질적으로 동일하고, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4) 각각은 제2 보상 게이트 스테이지(GC_ST2_c)와 실질적으로 동일할 수 있다.
도 9에 도시된 실시예는 제16_1 트랜지스터(T16_1)(또는, 제3' 보조 트랜지스터)을 더 포함한다는 점에서, 도 8에 도시된 실시예와 차이점이 있다.
구체적으로, 제5_1 트랜지스터(T5_1)는 제1 트랜지스터(T1)의 제2 전극이 아닌 제16_1 트랜지스터(T16_1)의 제2 전극에 연결되는 제1 전극, 제3 커패시터(C3)의 제2 전극에 연결되는 제2 전극, 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다. 제16_1 트랜지스터(T16_1)는 입력 단자(IN0)와 제5_1 트랜지스터(T5_1) 사이에 형성되며, 입력 단자(IN0)에 연결되는 제1 전극 및 제5_1 트랜지스터(T5_1)의 제1 전극에 연결되는 제2 전극, 및 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
이로 인해, 제1 로우 레벨의 제1 클록 신호(CLK1)에 의해 제16_1 트랜지스터(T16_1)가 턴-온되는 경우, 제3_1 커패시터(C3_1)의 제2 전극에 입력 전압(V_IN)을 분기점(즉, 도 8의 제2_1 트랜지스터(T2_1)의 게이트 전극에 연결된 노드)을 거치지 않고 공급하므로, 제3_1 커패시터(C3_1)의 제2 전극을 더 빠르게 초기화하는 효과를 기대할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 데이터 구동부
30: 게이트 구동부
40: 전원 공급부
50: 표시 패널
GC_ST: 보상 게이트 스테이지
SST1: 노드 제어부
SST2: 출력부
SST3: 노드 유지부

Claims (20)

  1. 게이트 라인들 및 상기 게이트 라인들에 연결된 화소들을 포함하는 표시 패널;
    상기 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함하는 게이트 구동부를 포함하고,
    상기 스테이지들 중 제1 스테이지는,
    입력 단자를 포함하고, 제1 제어 노드의 전압 및 제2 제어 노드의 전압을 제어하는 노드 제어부; 및
    제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 게이트 전원 전압을 게이트 신호로서 출력 단자를 통해 출력하는 출력부를 포함하며,
    상기 노드 제어부는, 상기 입력 단자와 상기 제2 제어 노드 사이에 다이오드 형태로 연결된 제1 보조 트랜지스터 및 상기 제2 제어 노드와 상기 출력 단자 사이에 연결된 부스팅 커패시터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 제어 노드의 전압은,
    상기 입력 단자에 인가되는 신호가 제1 논리 로우 레벨을 갖는 구간 중, 제1 클록 입력 단자에 인가되는 신호가 논리 하이 레벨에서 제1 논리 로우 레벨로 천이 되는 시점에, 상기 논리 하이 레벨에서 상기 제1 논리 로우 레벨보다 낮은 제2 논리 로우 레벨로 천이하고,
    상기 입력 단자에 인가되는 신호가 상기 제1 논리 로우 레벨을 유지하는 동안, 상기 제2 논리 로우 레벨을 유지하는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 출력부는,
    제1 게이트 전원 라인에 연결된 제1 전극, 상기 출력 단자에 연결된 제2 전극, 및 상기 제1 제어 노드에 연결된 게이트 전극을 포함하는 풀업 트랜지스터; 및
    상기 출력 단자에 연결된 제1 전극, 제2 게이트 전원 라인에 연결된 제2 전극, 및 상기 제2 제어 노드에 연결된 게이트 전극을 포함하는 풀다운 트랜지스터;를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 노드 제어부는,
    제1 클록 입력 단자; 및 제2 클록 입력 단자를 더 포함하고,
    상기 입력 단자에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 보조 트랜지스터의 제1 전극에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 제2 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제1 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터;
    상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 커플링 커패시터;
    상기 제1 제어 노드에 연결되는 제1 전극, 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 제1 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 노드 제어부는,
    상기 입력 단자에 연결되는 제1 전극, 상기 제1 보조 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결된 게이트 전극을 포함하는 제2 보조 트랜지스터를 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 보조 트랜지스터는,
    상기 제3 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 게이트 전극을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 노드 제어부는,
    상기 입력 단자에 연결되는 제1 전극, 상기 제2 보조 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제1 클록 입력 단자에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함하는 표시 장치.
  8. 제4 항에 있어서,
    상기 노드 제어부는,
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제2 커플링 커패시터; 및
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터를 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함하는 표시 장치.
  11. 게이트 라인들 및 상기 게이트 라인들에 연결된 화소들을 포함하는 표시 패널;
    상기 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함하는 게이트 구동부를 포함하고,
    상기 스테이지들 중 제1 스테이지는,
    입력 단자를 포함하고, 제1 제어 노드의 전압 및 제2 제어 노드의 전압을 제어하는 노드 제어부; 및
    제1 게이트 전원 라인에 연결되고, 상기 제1 제어 노드의 전압에 응답하여 상기 제1 게이트 전원 라인의 제1 게이트 전원 전압을 게이트 신호로서 출력 단자를 통해 출력하는 출력부를 포함하며,
    상기 노드 제어부는,
    상기 출력 단자 및 상기 제2 제어 노드 사이에 피드백 경로를 포함하고,
    상기 피드백 경로 상에, 상기 입력 단자와 상기 제2 제어 노드 사이에 다이오드 형태로 연결된 제1 보조 트랜지스터, 상기 제2 제어 노드와 상기 출력 단자 사이에 연결된 부스팅 커패시터, 및 상기 출력 단자 및 상기 부스팅 커패시터 사이에 연결되고, 상기 피드백 경로의 개폐를 제어하는 제2 보조 트랜지스터를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 제어 노드의 전압은,
    상기 입력 단자에 인가되는 신호가 제1 논리 로우 레벨을 갖는 구간 중, 제1 클록 입력 단자에 인가되는 신호가 논리 하이 레벨에서 제1 논리 로우 레벨로 천이 되는 경우, 상기 논리 하이 레벨에서 상기 제1 논리 로우 레벨보다 낮은 제2 논리 로우 레벨로 천이하고,
    상기 입력 단자에 인가되는 신호가 상기 제1 논리 로우 레벨을 유지하는 동안, 상기 제2 논리 로우 레벨을 유지하는 것을 특징으로 하는 표시 장치.
  13. 제11 항에 있어서,
    상기 출력부는,
    제1 게이트 전원 라인에 연결된 제1 전극, 상기 출력 단자에 연결된 제2 전극, 및 상기 제1 제어 노드에 연결된 게이트 전극을 포함하는 풀업 트랜지스터; 및
    상기 출력 단자에 연결된 제1 전극, 제2 게이트 전원 라인에 연결된 제2 전극, 및 상기 제2 제어 노드에 연결된 게이트 전극을 포함하는 풀다운 트랜지스터;를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 노드 제어부는,
    제1 클록 입력 단자 및 제2 클록 입력 단자를 더 포함하고,
    상기 입력 단자에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    제1 전극, 상기 제1 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 제2 게이트 전원 라인에 연결되는 제2 전극, 및 상기 제2 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제2 보조 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제2 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제3 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터;
    상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 커플링 커패시터;
    상기 제1 제어 노드에 연결되는 제1 전극, 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클록 입력 단자에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 제1 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 입력 단자에 연결되는 제2 전극, 및 상기 제1 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 보조 트랜지스터는,
    상기 제2 제어 노드에 연결되는 제1 전극, 상기 제5 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 상기 제5 트랜지스터의 제2 전극에 연결된 게이트 전극을 포함하고,
    상기 제2 보조 트랜지스터는,
    상기 제4 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 출력 단자에 연결되는 제2 전극, 및 상기 제1 클록 신호 입력 단자에 연결되는 게이트 전극을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 부스팅 커패시터는,
    상기 제2 보조 트랜지스터의 제1 전극에 연결되는 제1 전극 및 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제2 전극을 포함하는 표시 장치.
  18. 제14 항에 있어서,
    상기 노드 제어부는,
    제1 전극, 상기 제1 보조 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 입력 단자에 연결되는 제1 전극, 상기 제5 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제1 클록 입력 단자에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 더 포함하는 표시 장치.
  19. 제15 항에 있어서,
    상기 노드 제어부는,
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제2 게이트 전원 라인에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 스테이지는,
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 제어 노드에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제8 트랜지스터;
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 및 상기 제1 제어 노드에 연결되는 제2 전극을 포함하는 제1 커패시터; 및
    상기 제1 게이트 전원 라인에 연결되는 제1 전극, 상기 제1 트랜지스터의 제2 전극에 연결되는 제2 전극, 및 리셋 라인에 연결되는 게이트 전극을 포함하는 리셋 트랜지스터를 더 포함하는 표시 장치.
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