KR20210082904A - 게이트 구동 회로 및 이를 이용한 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 표시 장치는 표시영역 및 비표시영역을 포함하는 기판, 적어도 하나의 n타입 트랜지스터 및 적어도 하나의 p타입 트랜지스터를 포함하여 이루어져 표시영역에 배치되는 화소 회로, 및 비표시영역에 구비되며, 초기화 시간 동안 화소 회로의 구동 트랜지스터에 데이터 전압을 인가하는 제1 스캔 신호와, 초기화 시간 동안 제1 스캔 신호와 동일한 로직 전압 신호를 나타내고 샘플링 시간 동안 제1 스캔 신호에 반전된 로직 전압을 나타내는 제2 스캔 신호를 출력하는 게이트 구동 회로를 포함하여 구성되며, 로직 회로의 Q/QB 노드를 활용하여 제1 스캔신호 생성부와 제2 스캔신호 생성부를 통합함으로써 베젤의 사이즈를 줄일 수 있는 효과를 갖는다.

Description

게이트 구동 회로 및 이를 이용한 표시 장치{Gate driving circuit and display device using the same}
본 발명은 게이트 구동 회로 및 이를 이용한 표시 장치에 관한 것으로서, 더욱 상세하게는 로직 회로의 Q/QB 노드를 활용하여 제1 스캔신호 생성부와 제2 스캔신호 생성부를 통합하여 내로우 베젤의 표시 장치를 구현하기 위한 게이트 구동 회로 및 이를 이용한 표시 장치에 관한 것이다.
현재 다양한 표시장치(display device)들이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(liquid crystal display device; LCD), 전계방출 표시장치(field emission display device; FED), 전기영동 표시장치(electrophoretic display device; EPD), 전기습윤 표시장치(electro-wetting display device; EWD), 유기발광 표시장치(organic light emitting display device; OLED), 및 양자점 표시장치(quantum dot display device; QD) 등의 표시장치들이 있다.
표시장치들을 구현하기 위한 다양한 기술이 개발되고 다양한 제품들이 양산됨에 따라, 표시장치를 동작하기 위한 기술보다는 소비자가 원하는 디자인을 구현하기 위한 기술 위주로 발전하고 있다. 그 중 한가지는 표시화면을 극대화하는 것이다. 이는 표시화면을 둘러싸고 있는 비표시영역, 즉 베젤(bezel)을 최소화하고 표시화면의 크기를 최대화하여 사용자로 하여금 표시화면에 대한 몰입감을 향상시킬 수 있고, 제품의 디자인을 다양화할 수 있기 때문이다.
베젤에는 표시화면을 구성하는 화소 어레이(pixel array)에 구동 신호를 전달하기 위한 구동 회로들이 배치된다.
구동 회로들로부터 제공받은 신호가 화소 회로를 구동시키면 화소 어레이가 발광하게 된다. 화소 회로의 게이트 라인에 게이트 신호를 전달하기 위해서 게이트 구동 회로가 배치되고, 화소 회로의 데이터 라인에 데이터 신호를 전달하기 위해서 데이터 구동 회로가 배치된다. 게이트 구동 회로는 화소 회로의 스캔 트랜지스터들 또는 스위칭 트랜지스터들의 게이트 전극을 제어하기 위한 스캔 구동 회로 및 발광 스위치 트랜지스터들의 게이트 전극을 제어하기 위한 발광 구동 회로를 포함할 수 있다.
기존 게이트 구동 회로의 스캔 구동 회로는 데이터 전압을 구동 트랜지스터에 전달 여부를 결정하는 제1 스캔 신호와 상기 구동 트랜지스터의 보상을 위한 제2 스캔 신호를 출력하기 위해 각각의 드라이버를 사용하고 있다. 두 스캔 드라이버가 배치되어 있으므로 베젤의 사이즈가 증가한다.
따라서, 게이트 구동 회로 및 데이터 구동 회로가 배치되는 면적을 줄임으로써 베젤을 최소화하기 위한 기술이 요구되고 있다.
본 발명은 내로우 베젤을 구현할 수 있는 게이트 구동 회로 및 이를 이용한 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 구동 트랜지스터의 구동 초기화 시간을 확보할 수 있는 게이트 구동 회로 및 이를 이용한 표시장치를 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명에 따른 게이트 구동 회로는 로직 회로의 Q/QB 노드를 활용하여 제1 스캔신호 생성부와 제2 스캔신호 생성부를 통합하여 구성하는 것을 특징으로 한다.
본 발명에 따른 게이트 구동 회로는 Q 노드와 Q 노드의 로직 신호와 반대되는 로직의 신호를 출력하는 QB 노드를 가지고 캐리 신호를 출력하는 로직 신호 생성부, 및 로직 신호 생성부의 Q 노드 및 QB 노드를 공유하여, 초기화 시간 동안 화소 회로의 구동 트랜지스터에 데이터 전압을 인가하는 제1 스캔 신호를 생성하는 제1 스캔 신호 생성부와 로직 신호 생성부의 Q 노드 및 QB 노드를 공유하여, 초기화 시간 동안 제1 스캔 신호와 동일한 로직 전압 신호를 나타내고 샘플링 시간 동안 제1 스캔 신호에 반전된 로직 전압 신호를 나타내는 제2 스캔 신호를 생성하는 제2 스캔 신호 생성부가 통합된 스캔 신호 생성부를 포함하여 이루어진다.
본 발명에 따른 게이트 구동 회로는 6상의 클럭을 사용하여 4 수평 기간의 초기화 시간 및 1 수평 기간의 샘플링 시간을 가질 수 있다.
본 발명에 따른 게이트 구동 회로는 Q 노드에 게이트 전극이 연결된 제1 트랜지스터와, 제1 트랜지스터에 직렬로 연결되어 QB 노드에 게이트 전극이 연결된 제2 트랜지스터를 포함하여 구성되어 제1 트랜지스터와 제2 트랜지스터가 서로 공유하는 노드를 통해 캐리 펄스를 출력하는 로직 신호 생성부와, Q 노드에 게이트 전극이 연결된 제3 트랜지스터와 제3 트랜지스터에 직렬로 연결되어 QB 노드에 게이트 전극이 연결된 제4 트랜지스터를 포함하여 구성되어 제3 트랜지스터와 제4 트랜지스터가 서로 공유하는 노드를 통해 제1 스캔 신호를 출력하는 제1 스캔 신호 생성부, 및 Q 노드에 게이트 전극이 연결된 제5 트랜지스터와 제5 트랜지스터에 직렬로 연결되어 QB 노드에 게이트 전극이 연결된 제6 트랜지스터를 포함하여 구성되어 제5 트랜지스터와 제6 트랜지스터가 서로 공유하는 노드를 통해 제2 스캔 신호를 출력하는 제2 스캔 신호 생성부를 포함하여 이루어질 수 있다.
본 발명에 따른 게이트 구동 회로 내의 모든 트랜지스터는 p 타입 트랜지스터로 이루어질 수 있다.
본 발명에 따른 게이트 구동 회로의 제1 트랜지스터의 일단에는 제1 클럭(CLK1)이 입력되고, 제2 트랜지스터의 일단에는 제2 고전위 전압(VGH2)이 제공되고, 제3 트랜지스터의 일단에는 제1 고전위 전압(VGH1)이 제공되고, 제4 트랜지스터의 일단에는 제1 저전위 전압(VGL1)이 제공되고, 제5 트랜지스터의 일단에는 제4 클럭(CLK4)이 입력되고, 제6 트랜지스터의 일단에는 제2 고전위 전압(VGH2)이 제공될 수 있다.
본 발명에 따른 게이트 구동 회로는 Q 노드와 제5 트랜지스터의 게이트 전극의 연결점과 제 5트랜지스터와 제6 트랜지스터가 서로 공유하는 노드의 사이에 커패시터가 배치될 수 있다.
본 발명에 따른 게이트 구동 회로의 제1 스캔 신호 생성부는 Q 노드에 드레인 전극이 연결되고, 제3 트랜지스터의 게이트 전극에 소스 전극이 연결되어 게이트 전극으로 제2 저전위 전압을 제공받는 트랜지스터를 구비하고, 제2 스캔 신호 생성부는 Q 노드에 드레인 전극이 연결되고, 제5 트랜지스터의 게이트 전극에 소스 전극이 연결되어 게이트 전극으로 제2 저전위 전압을 제공받는 트랜지스터를 구비할 수 있다.
본 발명에 따른 게이트 구동 회로의 제1 클럭(CLK1) 내지 제5 클럭(CLK5)은 모두 저전위 전압을 나타내고, 스타트 펄스(VST)와 제6 클럭(CLK6)이 저전위 전압을 나타낼 때, 로직 신호 생성부와 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부가 고전위 전압을 출력하고, 제1 클럭(CLK1)은 저전위 전압을 나타내고, 스타트 펄스(VST)와 제2 클럭(CLK2) 내지 제6 클럭(CLK6)은 모두 고전위 전압을 나타낼 때, 로직 신호 생성부는 저전위 전압을 출력하고, 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부는 고전위 전압을 출력하고, 제4 클럭(CLK1)은 저전위 전압을 나타내고, 스타트 펄스(VST)와 제1 클럭(CLK1) 내지 제3 클럭(CLK3)과, 제5 클럭(CLK1)과 제6 클럭(CLK6)은 모두 고전위 전압을 나타낼 때, 로직 신호 생성부와 제1 스캔 신호 생성부는 고전위 전압을 나타내고 제2 스캔 신호 생성부는 고전위 전압을 출력하고, 제5 클럭(CLK1)은 저전위 전압을 나타내고, 스타트 펄스(VST)와 제1 클럭(CLK1) 내지 제4 클럭(CLK3)과, 제6 클럭(CLK6)은 모두 고전위 전압을 나타낼 때, 로직 신호 생성부와 제2 스캔 신호 생성부는 고전위 전압을 출력하고 제1 스캔 신호 생성부는 저전위 전압을 나타낼 수 있다.
본 발명에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 스위칭 동작에 따라 발광 다이오드의 구동에 필요한 전류를 전달하는 구동 트랜지스터를 포함하여 표시영역에 배치되는 화소 회로, 및 비표시 영역에 구비되어 로직 회로의 Q/QB 노드를 활용하여 제1 스캔신호 생성부와 제2 스캔신호 생성부를 통합하여 구성된 게이트 구동 회로를 포함하여 이루어진다.
본 발명에 따른 표시 장치에서의 화소 회로는 적어도 하나의 산화물 반도체 트랜지스터 및 적어도 하나의 폴리 실리콘 트랜지스터를 포함하여 이루어질 수 있다.
본 발명에 따른 표시 장치에서의 화소 회로는 제1 스캔 신호를 수신하여 데이터 전압을 구동 트랜지스터의 게이트 전극에 인가하는 제1 스캔 트랜지스터와, 제2 스캔 신호를 수신하여 구동 트랜지스터의 보상을 위해 스위칭 동작하는 제2 스캔 트랜지스터를 포함하여 이루어질 수 있다.
본 발명에 따른 표시 장치에서의 제1 스캔 트랜지스터는 산화물 트랜지스터이고, 제2 트랜지스터는 실리콘 트랜지스터일 수 있다.
본 발명에 따른 표시 장치에서의 구동 트랜지스터는 산화물 트랜지스터 또는 실리콘 트랜지스터가 될 수 있다.
본 발명에 따른 표시 장치에서의 구동 트랜지스터는 반도체성 산화물 층으로 형성된 채널을 가질 수 있다.
본 발명에 따른 표시 장치에서의 제2 스캔 트랜지스터는 p타입 또는 n타입 금속-산화물-반도체 실리콘 트랜지스터로 구성될 수 있다.
본 발명에 따른 게이트 구동 회로 및 이를 이용한 표시장치는 SC1 드라이버 및 SC2 드라이버가 통합됨으로써 베젤의 사이즈를 감소시킬 수 있으며, 6상 클럭 또는 8상 클럭을 사용함으로써 충분한 초기화 시간을 확보할 수 있는 효과를 나타낼 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 실시 예에 따른 표시장치의 구성을 개략적으로 나타낸 블록도이다.
도 2a는 본 발명의 실시 예에 따른 표시장치의 화소회로를 개략적으로 나타낸 회로도이다.
도 2b는 도 2a에 도시된 화소 회로에 제공되는 스캔 신호 파형을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 게이트 구동 회로의 구성을 개략적으로 나타낸 블록도이다.
도 4는 본 발명의 실시 예에 따른 게이트 구동 회로의 구성을 상세히 나타낸 회로도이다.
도 5a는 스타트 펄스와 제6클럭이 저전위 전압을 나타낼 때의 게이트 구동 회로의 출력 로직 신호를 나타내는 회로도이고, 도 5b는 이때의 파형도이다.
도 6a는 제1클럭이 저전위 전압을 나타낼 때의 게이트 구동 회로의 출력 로직 신호를 나타내는 회로도이고, 도 6b는 이때의 파형도이다.
도 7a는 제4클럭이 저전위 전압을 나타낼 때의 게이트 구동 회로의 출력 로직 신호를 나타내는 회로도이고, 도 7b는 이때의 파형도이다.
도 8a는 제5클럭이 저전위 전압을 나타낼 때의 게이트 구동 회로의 출력 로직 신호를 나타내는 회로도이고, 도 8b는 이때의 파형도이다.
도 9는 본 발명의 다른 실시 예에 따른 게이트 구동회로를 나타낸 것이다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되지 않는다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 없는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가진다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 나타내는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 흐름도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 블록들이 거꾸로 수행될 수도 있다.
이하에서, 첨부된 도면을 참조하여 본 발명에 따른 게이트 구동 회로 및 이를 이용한 표시 장치에 대하여 설명하기로 한다.
이하의 설명에서 표시 패널의 기판 상에 형성되는 화소 회로와 게이트 구동 회로는 n타입 또는 p타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 예를 들어, 트랜지스터에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스로부터 드레인쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 트랜지스터의 소스와 드레인은 인가전압에 따라 변경될 수 있다.
p타입 트랜지스터의 턴-온 전압은 저전위 전압(VL)일 수 있고, 턴-오프 전압은 고전위 전압(VH)일 수 있다. n타입 트랜지스터에서 턴-온 전압은 고전위 전압일 수 있고, 턴-오프 전압은 저전위 전압일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치를 나타낸 블록도이다. 이때, 도 1은 외부보상이 가능한 화소 회로가 배치된 표시장치를 예를 들어 나타낸 블록도이며, 표시장치의 구성요소가 이에 한정되는 것은 아니다.
표시장치(100)는 표시 패널(10), 드라이브 IC(drive integrated circuit)(20), 메모리(30) 등을 포함한다.
표시 패널(10)에서 입력 영상을 표시하는 화면은 신호 배선들에 연결된 복수의 화소(P)들을 포함한다. 화소(P)들 각각은 컬러 구현을 위하여 적색, 녹색, 청색 부화소(sub-pixel)를 포함할 수 있으며, 이에 한정되지 않고, 백색 부화소를 더 포함할 수 있다. 화소(P)들이 배치되어 화면을 표시하는 영역을 표시 영역(DA), 표시 영역(DA) 이외의 영역을 비표시 영역이라고 하고, 비표시 영역은 베젤(bezel)이라고 일컫을 수도 있다.
신호 배선들은 화소(P)들에 아날로그 데이터 전압(Vdata)을 공급하는 데이터 라인들 및 화소(P)들에 게이트 신호를 공급하는 게이트 라인들을 포함할 수 있다. 게이트 신호는 화소 회로의 구성에 따라 두 개 이상의 신호를 포함할 수 있다. 이하에 설명할 화소 회로에서는 제1 스캔 신호(SC1), 제2 스캔 신호(SC2), 및 발광 신호(EM)를 포함한다. 신호 배선들은 화소(P)들의 전기적 특성을 센싱(sensing)하는데 이용되는 센싱 배선을 더 포함할 수 있다.
표시 패널(10)의 화소(P)들은 매트릭스 형태로 배치되어 화소 어레이를 구성하지만, 이에 한정되지는 않는다. 화소(P)들은 매트릭스 형태 이외에도 화소를 공유하는 형태, 스트라이프(stripe) 형태, 다이아몬드(diamond) 형태 등 다양한 형태로 배치될 수 있다. 각 화소(P)는 데이터 라인들 중 어느 하나에, 센싱 배선들 중 어느 하나에, 그리고 게이트 라인들 중 적어도 어느 하나에 연결될 수 있다. 각 화소(P)는 전원생성부로부터 고전위 전원 전압과 저전위 전원 전압을 공급받도록 구성된다. 이를 위해, 전원생성부는 고전위 전원 전압 배선을 통해 고전위 전원 전압을 화소(P)들에 공급할 수 있다. 그리고, 전원 생성부는 저전위 전원 전압 배선을 통해 저전위 전원 전압을 화소(P)들에 공급할 수 있다. 전원생성부는 드라이브 IC(20)에 포함될 수 있다. 드라이브 IC(20)는 화소(P)의 전기적 특성 센싱 결과를 바탕으로 미리 설정된 화소(P)의 보상값으로 입력 영상데이터를 변조한다. 드라이브 IC(20)는 변조된 데이터(V-DATA)에 대응되는 데이터 전압을 발생하는 데이터 구동 회로(28)와, 데이터 구동 회로(28)와 게이트 구동 회로(15)의 동작 타이밍을 제어하는 타이밍 제어부(21)를 포함한다. 드라이브IC(20)의 데이터 구동 회로(28)는 입력 영상의 데이터에 미리 설정된 보상값을 더하여 보상 데이터를 발생하고 그 보상 데이터를 데이터 전압(Vdata)으로 변환하여 데이터 라인들에 공급한다. 데이터 구동 회로(28)는 데이터 구동부(25), 보상부(26), 및 보상 메모리(27) 등을 포함한다.
데이터 구동부(25)는 센싱부(22) 및 데이터 전압 생성부(23)를 포함할 수 있으나, 이에 한정되지는 않는다.
타이밍 제어부(21)는 호스트 시스템(40)으로부터 입력되는 영상 신호에서 타이밍 신호들을 생성할 수 있다. 예를 들어, 수직 동기신호, 수평 동기신호, 도트 클럭 신호, 및 데이터 인에이블신호 등을 바탕으로 게이트 구동 회로(15)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GTC)와, 데이터 구동부(25)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DTC)를 생성할 수 있다.
데이터 타이밍 제어신호(DTC)는 소스 스타트 펄스, 소스 샘플링 클럭, 및 소스 출력 인에이블신호등을 포함할 수 있으나, 이에 한정되지는 않는다. 소스 스타트 펄스는 데이터 전압 생성부(23)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징(rising) 또는 폴링(falling) 에지(edge)에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블신호는 데이터 전압 생성부(23)의 출력 타이밍을 제어한다.
게이트 타이밍 제어신호(GTC)는 게이트 스타트 펄스, 게이트 시프트 클럭 등을 포함할 수 있으며, 이에 한정되지는 않는다. 게이트 스타트 펄스는 첫 번째 출력을 생성하는 스테이지(stage)에 인가되어 그 스테이지의 동작을 활성화한다. 게이트 클럭은 스테이지들에 공통으로 입력되는 클럭 신호로서 게이트 스타트 펄스를 시프트시키기 위한 클럭 신호이다.
데이터 전압 생성부(23)는 화면 상에 입력 영상을 재현하는 정상 구동 모드에서 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(DAC)를 이용하여 입력 영상의 데이터 전압(Vdata)을 생성하여 데이터 라인들을 통해 화소(P)들에 공급한다.
제품 출하 전 또는 제품 구동 중 화소(P)의 전기적 특성 편차를 측정하기 위한 센싱 모드에서, 데이터 전압 생성부(23)는 계조-휘도 측정 시스템으로부터 수신된 테스트 데이터를 변환하여 센싱용 데이터 전압을 생성하고, 센싱용 데이터 전압을 데이터 라인들을 통해 표시 패널(10)의 센싱 대상 화소(P)에 공급한다. 계조-휘도 측정 시스템은 화소(P)들 각각의 전기적 특성을 센싱하고, 센싱 결과를 바탕으로 화소(P)들 간의 전기적 특성 편차, 특히 구동 트랜지스터의 문턱전압 편차를 보상하는 화소(P)의 보상값을 도출하고, 이 화소(P)의 보상값을 메모리(30)에 저장하거나 또는 기 저장된 값을 갱신한다. 메모리(30)는 보상 메모리(27)와 하나의 메모리로 구현될 수도 있다. 또한, 메모리(30)는 플래시 메모리일 수도 있으며, 이에 한정되지는 않는다.
센싱 모드에 사용되는 계조-휘도 측정 시스템은 센싱 모드 동작 시 메모리(30)와 전기적으로 연결될 수 있다.
정상 구동 모드에서, 표시장치(100)에 전원이 인가되면 메모리(30)로부터 보상값이 드라이브 IC(20)의 보상 메모리(27)로 로딩(loading)된다. 드라이브 IC(20)의 보상 메모리(27)는 DDR SDRAM 또는 SRAM일 수 있으며, 이에 한정되지는 않는다.
센싱부(22)는 구동 트랜지스터의 전류에 따른 구동 트랜지스터의 소스 전압을 샘플링하여 구동 트랜지스터의 전기적 특성을 센싱할 수 있다. 센싱부(22)는 제품 출하전 에이징 공정에서 화소(P)들 각각의 전기적 특성을 센싱하여 계조-휘도 측정 시스템으로 전송하도록 구성될 수 있다.
보상부(26)는 보상 메모리(27)로부터 읽어 낸 보상값으로 입력 영상의 데이터를 변조하고, 변조된 데이터(VDATA)를 데이터 전압 생성부(23)로 전송한다.
도 2a는 본 발명의 일 실시 예에 따른 표시장치의 화소 회로를 나타낸 회로도이다. 도 2a의 화소 회로는 발광소자(EL), 구동 트랜지스터(DT), 캐패시터(C), 제1 스캔 트랜지스터(ST1), 제2 스캔 트랜지스터(ST2), 발광 스위치 트랜지스터(ST3)를 포함할 수 있다. 화소 회로의 제1 스캔 트랜지스터(ST1), 제2 스캔 트랜지스터(ST2), 발광 스위치 트랜지스터(ST3) 및 구동 트랜지스터(DT)는 두 종류의 트랜지스터로 구현된 경우이다. 예를 들어, 트랜지스터의 종류는 n타입 및 p타입, 산화물 반도체 트랜지스터 및 폴리 실리콘 트랜지스터일 수 있다. 제1 스캔 트랜지스터(ST1)는 n타입 트랜지스터로 구현되고, 구동 트랜지스터, 제2 스캔 트랜지스터(ST2), 및 발광 스위치 트랜지스터(ST3)는 P타입 트랜지스터로 구현된다. 도 2a에서는, 제1 스캔 트랜지스터(ST1)만 n타입 트랜지스터로 구현된 화소 회로를 예로 들지만, 이에 한정되지는 않는다.
본 발명의 일 실시 예에 따른 화소 회로의 제1 스캔 트랜지스터(ST1)는 산화물 트랜지스터이고, 제2 스캔 트랜지스터(ST2)는 실리콘 트랜지스터일 수 있다. 그리고, 제2 스캔 트랜지스터는 p타입 금속-산화물-반도체 실리콘 트랜지스터 또는 n 타입 금속-산화물-반도체 실리콘 트랜지스터일 수 있다.
그리고, 구동 트랜지스터(DT)는 산화물 트랜지스터나 실리콘 트랜지스터로 이루어질 수 있다. 구동 트랜지스터(DT)는 반도체성 산화물 층으로 형성된 채널을 가질 수 있다.
도 2a에서는 4개의 트랜지스터와 1개의 캐패시터로 구현된 외부 및 내부보상 화소 회로를 예로 들지만, 이에 한정되지 않고, n타입과 p타입의 두 종류의 트랜지스터로 구현된 내부보상 또는 외부보상 화소 회로일 수 있다.
도 2a는 구동 트랜지스터(DT)의 문턱전압을 외부 보상 방법으로 보상하고, 구동 트랜지스터의 이동도 편차는 내부 보상 방법으로 보상할 수 있다.
위에서 설명한 바와 같이, 제1 스캔 트랜지스터(ST1)는 오프 전류(off current)가 작은 산화물 반도체층을 포함한 산화물 트랜지스터일 수 있다. 오프 전류는 오프 상태인 트랜지스터에서 트랜지스터의 소스와 드레인 사이에 흐르는 누설 전류이다. 오프 전류가 작은 트랜지스터 소자는 오프 상태가 길더라도 누설 전류가 적기 때문에 화소들을 저속 구동할 때 화소들의 휘도 변화를 최소화할 수 있다. 예를 들어, 저속 구동은 1Hz 구동일 수 있다.
구동 트랜지스터(DT), 제2 스캔 트랜지스터(ST2), 발광 스위치 트랜지스터(ST3)는 이동도가 높은 저온 폴리 실리콘(low temperature poly silicon, LTPS)으로 형성된 반도체층을 포함한 폴리 실리콘 트랜지스터일 수 있다.
본 명세서의 표시장치에서는 정지 영상에서 소비 전력을 줄이기 위해 프레임 레이트(frame rate)를 낮추어 화소들을 저속 구동할 수 있다. 이 경우, 데이터 업데이트 주기가 길어지기 때문에 화소에서 누설 전류가 발생되면 플리커(flicker)이 발생할 수 있다. 화소들의 휘도가 주기적으로 변동될 때 사용자는 플리커를 느낄 수 있다.
오프 기간이 긴 제1 스캔 트랜지스터(ST1)를 오프 전류가 작은 산화물 반도체층을 포함한 트랜지스터로 사용하면 저속 구동에서 누설 전류가 감소하기 때문에 플리커 현상을 방지할 수 있다.
도 2a를 참고하면, 화소 회로에는 제1 스캔 신호(SC1), 제2 스캔 신호(SC2), 발광 신호(EM)가 인가된다. 제1 스캔 신호(SC1), 제2 스캔 신호(SC2), 발광 신호(EM) 각각은 고전위 전압(VH)과 저전위 전압(VL) 사이에서 스윙한다.
발광소자(EL)는 애노드(anode)와 캐소드(cathode) 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL), 및 전자주입층(EIL) 등을 포함할 수 있으며, 이에 한정되지는 않는다. 발광소자(EL)의 캐소드는 저전위 전원 전압(VSS)에 연결되고, 애노드는 구동 트랜지스터의 드레인 전극에 연결된다.
구동 트랜지스터(DT)는 게이트-소스 간 전압에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 제1 노드(DTG)에 연결된 게이트 전극, 제2 노드(DTD)에 연결된 드레인 전극, 및 제3 노드(DTS)에 연결된 소스 전극을 포함한다. 제1 노드(DTG)는 구동 트랜지스터(DT)의 게이트 전극, 캐패시터(C)의 일측 전극 및 제1 스위치 트랜지스터(ST1)의 소스 전극에 연결된다. 캐패시터(C)는 제1 노드(DTG)와 제3 노드(DTS) 사이에 연결된다. 고전위 전원 전압(VDD)은 제3 노드(DTS)를 통해 구동 트랜지스터(DT)에 인가된다.
제1 스캔 트랜지스터(ST1)는 제1 스캔 신호(SC1)가 인가되는 게이트 전극, 데이터 전압(Vdata)이 인가되는 드레인 전극, 및 제1 노드(DTG)를 통해 구동 트랜지스터(DT)의 게이트 전극에 연결된 소스 전극을 포함한다.
제2 스캔 트랜지스터(ST2)는 제2 스캔 신호(SC2)에 따라 턴-온되어 센싱 라인과 제2 노드(DTD) 사이의 전류 경로(current path)를 형성한다. 제2 스캔 트랜지스터(ST2)는 제2 스캔 신호(SC2)가 인가되는 게이트 전극, 기준 전압(Vref)이 인가되는 소스 전극, 및 제2 노드(DTD)를 통해 구동 트랜지스터(DT)의 드레인 전극과 발광소자(EL)의 애노드에 연결된 드레인 전극을 포함한다. 기준 전압(Vref)은 고전위 전원 전압(VDD) 및 데이터 전압(Vdata)보다 낮은 전압이다.
발광 스위치 트랜지스터(ST3)는 발광 신호(EM)가 인가되는 게이트 전극, 제3 노드(DTS)를 통해 구동 트랜지스터(DT)의 소스 전극에 연결된 드레인 전극, 및 고전위 전원 전압 배선을 통해 고전위 전원 전압(VDD)이 인가되는 소스 전극을 포함한다.
발광 스위치 트랜지스터(ST3)는 고전위 전원 전압(VDD)을 공급하는 고전위 전원 전압 배선과 구동 트랜지스터(DT)의 소스 전극 사이에 연결되어 발광 신호(EM)에 응답하여 고전위 전원 전압 배선과 구동 트랜지스터(DT) 사이의 전류 경로를 스위칭한다.
도 2b는 도 2a에 도시된 화소 회로에 제공되는 스캔 신호 파형을 나타낸 도면이다. 도 2b의 (A) 및 (B)에서 1H는 화소에 데이터가 기입(write)되는 1 수평 기간을 나타낸다.
(A)의 경우, 6상 클럭 신호를 사용하여 로직 신호를 생성하는 경우를 나타내며, 제1 스캔 신호(SC1)는 5 수평 기간(5H) 동안 트랜지스터 턴-온 전압이고, 제2 스캔 신호(SC2)는 1 수평 기간(1H) 동안 트랜지스터 턴-온 전압이다.
(B)의 경우, 8상 클럭 신호를 사용하여 로직 신호를 생성하는 경우를 나타내며, 제1 스캔 신호(SC1)는 7 수평 기간(7H) 동안 트랜지스터 턴-온 전압이고, 제2 스캔 신호(SC2)는 1 수평 기간(1H) 동안 트랜지스터 턴-온 전압이다. 제2 스캔 신호(SC2)는 초기화 시간(①) 동안 제1 스캔 신호(SC1)와 동일한 로직 전압 신호이고 샘플링 시간(②) 동안 제1 스캔 신호(SC1)와 반전된 로직 전압이다.
제1 스캔 신호(SC1)가 초기화 시간((①)인 4 수평 기간(4H) 동안 또는 7 수평 기간(7H) 동안 고전위 전압(VH)으로 제1 스캔 트랜지스터(ST1)의 게이트 전극에 인가되면, 제1 스캔 트랜지스터(ST1)가 턴-온된다. 4 수평 기간(4H) 동안 또는 7 수평 기간(7H) 동안 제2 스캔 신호(SC2) 역시 동일한 고전위 전압(VH)이고 제2 스캔 트랜지스터(ST2)는 턴-오프 상태이다. 제1 스캔 트랜지스터(ST1)의 드레인 전극을 통해 공급되는 데이터 전압(Vdata)이 구동 트랜지스터(DT)의 게이트 전극에 연결된 제1 노드(DTG)를 거쳐 제1 노드(DTG)와 제3 노드(DTS) 사이에 배치된 캐패시터(C)에 충전된다.
초기화 시간(①)이 경과된 후, 1 수평기간(1H) 동안의 샘플링 시간(②)에는 제2 스캔 신호(SC2)가 저전위 전압(VL)으로 전환되어 제2 스캔 트랜지스터(ST2)의 게이트 전극에 인가되어 제2 스캔 트랜지스터(ST2)가 턴-온된다. 제2 스캔 트랜지스터(ST2)의 드레인 전극을 통해 공급되는 기준 전압(Vref)이 구동 트랜지스터(DT)의 소스 전극에 연결된 제2 노드(DTD)에 공급된다.
도 3은 본 발명에 따른 게이트 구동 회로의 구성 중 스캔 신호 생성부의 구성을 나타낸 예시도이다. 게이트 구동 회로는 스캔 신호 생성부 외에 발광 신호(EM)를 생성하는 발광 신호 생성부를 포함할 수 있다.
도시한 바와 같이, 본 발명에 따른 게이트 구동 회로(15)는 로직 신호 생성부(15a)와, 로직 신호 생성부(15a)의 Q노드 및 QB노드를 공유하여 제1 스캔 신호(SC1)를 생성하는 제1 스캔 신호 생성부(15b) 및 로직 신호 생성부(15a)의 Q노드 및 QB노드를 공유하여 제2 스캔 신호(SC2)를 생성하는 제2 스캔 신호 생성부(15c)를 포함하여 이루어진다.
로직 신호 생성부(15a)는 스타트 펄스(VST), 제2 고전위 전압(VGH2), 제2 저전위 전압(VGL2) 및 제1 클럭(CLK1)을 입력받아 캐리 신호(Logic)를 출력한다.
제1 스캔 신호 생성부(15b)는 로직 신호 생성부(15a)의 Q노드 및 QB노드를 공유하여, 제1 고전위 전압(VGH1), 제1 저전위 전압(VGL1)를 입력받아 제1 스캔 신호(SC1)를 출력한다.
제2 스캔 신호 생성부(15c)는 로직 신호 생성부(15a)의 Q노드 및 QB노드를 공유하여, 제2 고전위 전압(VGH2) 및 제4 클럭(CLK4)을 입력 받아 제2 스캔 신호(SC1)를 출력한다.
도 4는 도 3의 스캔 신호 생성부의 구성을 상세히 나타낸 예시도이다.
로직 신호 생성부(15a)는 제1"G 제2 트랜지스터(T1, T2)와 제7내지 제13 트랜지스터(T7~T13), 제1 및 제2 부트스트랩 커패시터(CQ, CQB)를 포함하여 구성된다. 제1 내지 제13 트랜지스터(T1 ~ T13) 중 제1 및 제2 트랜지스터(T1, T2)는 서로 공유하는 노드를 통해 후단의 쉬프트 레지스트의 동작 개시를 위한 캐리 펄스(logic)를 출력한다.
제1 트랜지스터(T1)는 게이트 전극이 Q노드 (Q-node)에 연결되고, 소스 전극이 제1 클럭 공급 라인에 연결되고, 드레인 전극은 캐리 펄스 출력 노드에 연결된다. 제1 트랜지스터(T1)는Q 노드 (Q-node)의 전위에 따라 턴-온 또는 턴-오프되어 제1 클럭(CLK1)의 로직 전압을 출력노드를 통해 출력하거나 차단한다.
제2 트랜지스터(T2)는 게이트 전극이 QB노드 (QB-node)에 연결되고, 소스 전극이 제2 고전위 공급라인에 연결되고, 드레인 전극은 캐리 펄스 출력 노드에 연결된다. 제2 트랜지스터(T2)는QB 노드 (QB-node)의 전위에 따라 턴-온 또는 턴-오프되어 제2 고전위 전압 라인을 통해 공급되는 제2고전위 전압(VGH2)을 출력 노드를 통해 출력하거나 차단한다.
제7 트랜지스터(T7)는 게이트 전극이 스타트 펄스 라인에 연결되고, 소스 전극은 제2 저전위 전압 라인에 연결되고, 드레인 전극은 제8트랜지스터(T8)의 소스 전극에 연결된다. 제7 트랜지스터(T7)는 스타트 펄스 라인)으로 공급되는 스타트 펄스(VST)의 전위에 따라 턴-온 또는 턴-오프되어 제2 저전위 전압 라인을 통해 공급되는 제2 저전위 전압(VGL2)을 드레인 전극을 통해 전달하거나 차단한다.
제8 트랜지스터(T8)는 게이트 전극이 제6클럭 공급 라인에 연결되고, 소스 전극은 제7 트랜지스터(T7)의 드레인 전극에 연결되고, 드레인 전극은 Q' 노드(Q'-node)에 연결된다. 제8 트랜지스터(T8)는 제6클럭 공급 라인을 통해 공급된 제6클럭(CLK6)의 전위에 따라 턴-온 또는 턴-오프되어 제7 트랜지스터(T7)로부터 전달된 제2 저전위 전압 라인을 통해 공급되는 제2 저전위 전압(VGL2)을 Q' 노드(Q'-node)에 전달하거나 차단한다.
제9 트랜지스터(T9)는 게이트 전극이 QB 노드(QB-node)에 연결되고, 소스 전극은 제2 고전위 전압 라인에 연결되고, 드레인 전극은 Q' 노드(Q'-node)에 연결된다. 제9 트랜지스터(T9)는 QB 노드(QB-node)의 전위에 따라 턴-온 또는 턴-오프되어 제2 고전위 전압 라인을 통해 공급되는 제2 고전위 전압(VGH2)을 Q' 노드(Q'-node)에 전달하거나 차단한다.
제10 트랜지스터(T10)는 게이트 전극이 제5 클럭 라인에 연결되고, 소스 전극은 제2 저전위 전압 라인에 연결되고, 드레인 전극은 QB 노드(QB-node)에 연결된다. 제10 트랜지스터(T10)는 제5 클럭 라인을 통해 공급되는 제5클럭(CLK5)의 전위에 따라 턴-온 또는 턴-오프되어 제2 저전위 전압 라인을 통해 공급되는 제2 저전위 전압(VGL2)을 QB 노드(QB-node)에 전달하거나 차단한다.
제11트랜지스터(T11)는 게이트 전극이 스타트 펄스 라인에 연결되고, 소스 전극은 제2 고전위 전압 라인에 연결되고, 드레인 전극은 QB노드(QB-node)에 연결된다. 제11 트랜지스터(T11)는 스타트 펄스 라인으로 공급되는 스타트 펄스(VST)의 전위에 따라 턴-온 또는 턴-오프되어 제2 고전위 전압 라인을 통해 공급되는 제2 고전위 전압(VGH2)을 QB 노드(QB-node)에 전달하거나 차단한다.
제12트랜지스터(T12)는 게이트 전극이 Q' 노드(Q'-node)에 연결되고, 소스 전극은 제2 고전위 전압 라인에 연결되고, 드레인 전극은 QB노드(QB-node)에 연결된다. 제12 트랜지스터(T11)는 Q' 노드(Q'-node)의 전위에 따라 턴-온 또는 턴-오프되어 제2 고전위 전압 라인을 통해 공급되는 제2 고전위 전압(VGH2)을 QB 노드(QB-node)에 전달하거나 차단한다.
제13트랜지스터(T13)는 게이트 전극이 제2 저전위 전압 라인에 연결되고, 소스 전극은 Q' 노드(Q'-node)에 연결되고, 드레인 전극은 Q노드(Q-node)에 연결된다. 제13 트랜지스터(T13)는 제2 저전위 전압 라인을 통해 공급되는 제2 저전위 전압(VGH2)에 의해 항상 턴-온되어 Q' 노드(Q'-node)의 로직 전압을 Q 노드(Q-node)에 전달한다.
제1 부트스트랩 커패시터(CQ)의 일단은 Q노드(Q-node)에 연결되고 타단은 캐리 펄스 출력노드에 연결된다. 제1 부트스트랩 커패시터(CQ)는 제13 트랜지스터(T13)을 통해 공급되는 전류를 충전한다.
제2 부트스트랩 커패시터(CQB)의 일단은 제2 고전위 전압 라인에 연결되고 타단은QB노드(QB-node)에 연결된다. 제2 부트스트랩 커패시터(CQB)은 제2 고전위 전압 라인을 통해 공급되는 제2 고전위 전압(VGH2)과 QB 노드(QB-node)의 전위차에 따른 전압에 대응하는 전류를 충전한다.
제1스캔 신호 생성부(15b)는 출력부를 형성하는 제3 트랜지스터(T3), 제4트랜지스터(T4) 및 제14 트랜지스터(T14)를 포함하여 이루어질 수 있다.
제14트랜지스터(T14)는 게이트 전극이 제2 저전위 전압라인에 연결되고, 소스 전극이 로직 신호 생성부(15a)의 Q'노드(Q'-node)에 연결되고, 드레인 전극이 제3 트랜지스터(T3)의 게이트 전극에 연결된다. 제14트랜지스터(T14)는 제2 저전위 전압라인을 통해 공급되는 제2 저전위 전압(VGL2)에 의해 항상 턴-온되어 로직 신호 생성부(15a)의 Q'노드(Q'-node)의 로직 전압을 제3 트랜지스터(T3)의 게이트 전극에 전달한다. 즉, 제14트랜지스터(T14)는 제3 트랜지스터(T3)의 게이트 전극에 전달되는 로직 전압이 로직 신호 생성부(15a)의 Q노드(Q-node)의 전위와 일치하도록 한다. 제14트랜지스터(T14)는 생략될 수도 있다.
제3트랜지스터(T3)는 게이트 전극이 제14트랜지스터(T14)의 드레인 전극에 연결되고, 소스 전극은 제1 고준위 전압라인에 연결되고, 드레인 전극은 제1 스캔신호(SC1) 출력노드에 연결된다. 제3트랜지스터(T3)는 게이트 전극을 통해 전달되는 로직 신호 생성부(15a)의 Q노드(Q-node)의 전위에 따라 턴-온 또는 턴-오프되어 제1 고준위 전압라인을 통해 공급되는 제1 고준위 전압(VGH1)을 제1 스캔신호(SC1) 출력노드를 통해 출력하거나 차단한다.
제4트랜지스터(T4)는 게이트 전극이 로직 신호 생성부(15a)의 QB노드(QB-node)에 연결되고, 소스 전극은 제1 저준위 전압라인에 연결되고, 드레인 전극은 제1 스캔신호(SC1) 출력노드에 연결된다. 제4트랜지스터(T4)는 게이트 전극을 통해 전달되는 로직 신호 생성부(15a)의 QB노드(QB-node)의 전위에 따라 턴-온 또는 턴-오프되어 제1 저준위 전압라인을 통해 공급되는 제1 저준위 전압(VGL1)을 제1 스캔신호(SC1) 출력노드를 통해 출력하거나 차단한다.
제2스캔 신호 생성부(15c)는 출력부를 형성하는 제5 및 제6 트랜지스터(T5, T6)와 제15 트랜지스터(T15) 및 제3 부트스트랩 커패시터(CQ_SC2)를 포함하여 이루어질 수 있다.
제15트랜지스터(T15)는 게이트 전극이 제2 저전위 전압라인에 연결되고, 소스 전극이 로직 신호 생성부(15a)의 Q'노드(Q'-node)에 연결되고, 드레인 전극이 제5 트랜지스터(T5)의 게이트 전극에 연결된다. 제15트랜지스터(T15)는 제2 저전위 전압라인을 통해 공급되는 제2 저전위 전압(VGL2)에 의해 항상 턴-온되어 로직 신호 생성부(15a)의 Q'노드(Q'-node)의 로직 전압을 제5 트랜지스터(T5)의 게이트 전극에 전달한다. 즉, 제15트랜지스터(T14)는 제5 트랜지스터(T5)의 게이트 전극에 전달되는 로직 전압이 로직 신호 생성부(15a)의 Q노드(Q-node)의 전위와 일치하도록 한다.
제5트랜지스터(T5)는 게이트 전극이 제15트랜지스터(T15)의 드레인 전극에 연결되고, 소스 전극은 제4 클럭라인에 연결되고, 드레인 전극은 제2 스캔신호(SC2) 출력노드에 연결된다. 제5트랜지스터(T5)는 게이트 전극을 통해 전달되는 로직 신호 생성부(15a)의 Q노드(Q-node)의 전위에 따라 턴-온 또는 턴-오프되어 제4 클럭라인을 통해 공급되는 제4 클럭(CLK4)의 로직 전압을 제2 스캔신호(SC2) 출력노드를 통해 출력하거나 차단한다.
제6트랜지스터(T6)는 게이트 전극이 로직 신호 생성부(15a)의 QB노드(QB-node)에 연결되고, 소스 전극은 제2 고준위 전압라인에 연결되고, 드레인 전극은 제2 스캔신호(SC2) 출력노드에 연결된다. 제6트랜지스터(T6)는 게이트 전극을 통해 전달되는 로직 신호 생성부(15a)의 QB노드(QB-node)의 전위에 따라 턴-온 또는 턴-오프되어 제2 고준위 전압라인을 통해 공급되는 제2 고준위 전압(VGH2)을 제2 스캔신호(SC2) 출력노드를 통해 출력하거나 차단한다.
도 2에서와 같이 구성된 회로에서 제1 스캔 트랜지스터(ST1)는 산화물 반도체 트랜지스터로 구성되고, 제2 스캔 트랜지스터(ST2)는 폴리 실리콘 트랜지스터로 이루어진 경우, 각각의 저전위 전압이 다르므로 저전위 전압(VGL)을 따로 쓴다. 예를 들어, 제1 스캔 트랜지스터(ST1)에 제공되는 저전위 전압(VGL)은 제1 저전위 전압(VGL1)을 이용하고, 제2 스캔 트랜지스터(ST2)에 제공되는 저전위 전압(VGL)은 제2 저전위 전압(VGL2)를 이용한다. 즉, 제2스캔 신호 생성부(15c)은 클럭(CLL)이 출력되므로 스타트 펄스(VST), 클럭(CLK)은 모두 제2 저전위 전압(VGL2)을 이용한다. 본 발명에서와 같이 제1스캔 신호 생성부(15b)와 제2스캔 신호 생성부(15c)가 통합된 경우, 예를 들어 제1스캔 신호 생성부(15b)의 QB 노드(QB-node)에는 -10V의 제2 저전위 전압(VGL2)이 걸리고, 제1 스캔 신호 생성부(15b)에 제공되는 제1 저전위 전압 (VGL1)은 -6V인 경우, 제4 트랜지스터(T4)의 드레인-소스 전압(Vgs)이 "4V"로 크게 걸리면서 지연(delay)이 개선될 수 있다.
도 5a는 step 1 구간동안 스타트 펄스(VST)와 제6클럭(CLK6)이 저전위 전압(VL)을 나타낼 때의 로직 신호 생성부(15a)와 제1 스캔 신호 생성부(15b) 및 제2 스캔 신호 생성부(15c)의 출력 신호를 나타내는 회로도이고, 도 5b는 이때의 파형도이다.
도 5b에 도시한 바와 같이, step 1에서 스타트 펄스(VST)와 제6클럭(CLK6)은 저전위 전압(VL)을 나타낸다.
로직 신호 생성부(15a)의 제7트랜지스터(T7)는 게이트 전극을 통해 스타트 펄스(VST)를 공급받아 턴-온되어 제2 저전위 전압라인을 통해 공급되는 제2 저전위 전압(VGL2)을 드레인 전극을 통해 전달한다. 제8트랜지스터(T8)는 게이트 전극을 통해 제6클럭(CLK6)을 공급받아 턴-온되어 Q'노드(Q'-node)에 제2 저전위 전압(VGL2)을 전달한다. 이 경우, 제13트랜지스터(T13)는 항상 턴-온 상태이므로, Q노드(Q-node)가 저전위 전압을 갖게 되어 제1 트랜지스터(T1)가 턴-온된다. 제1트랜지스터(T1)가 턴-온되어 캐리 출력(Logic)은 제1클럭(CLk1)의 고준위 전압을 갖는다. 제12 트랜지스터(T12)는 게이트에 공급되는 제2 저전위 전압(VGL2)에 의해 턴-온되어 제2 고전위 전압(VGH2)을 QB노드(QB-node)에 전달한다. 이 경우, QB노드(QB-node)는 고전위 전압을 가지므로, 제2트랜지스터(T2)는 턴-오프 상태를 유지한다.
제1 스캔 신호 생성부(15b)의 제14트랜지스터(T14)는 게이트 전극으로 공급되는 제2 저전위 전압(VGL2)에 의해 턴-온되어 제3 트랜지스터(T3)의 게이트 전극에 로직 신호 생성부(15a)의 Q노드(Q-node)의 저전위 전압을 전달한다. 제3트랜지스터(T3)는 게이트 전극으로 Q노드(Q-node)의 저전위 전압이 인가되어 턴-온된다. 제3 트랜지스터(T3)는 소스 전극으로 공급되는 제1고전위 전압(VGH1)을 드레인 전극으로 전달하여 제1 스캔신호(SC1)로서 고전위 전압(VH)을 출력한다. 이 경우, 제4트랜지스터(T4)의 게이트 전극에는 로직 신호 생성부(15a)의 QB노드(QB-node)의 고전위 전압이 제공되므로 제4 트랜지스터(T4)는 턴-오프 상태를 유지한다.
제2 스캔 신호 생성부(15c)의 제15트랜지스터(T15)는 게이트 전극으로 공급되는 제2 저전위 전압(VGL2)에 의해 턴-온되어 제3 트랜지스터(T5)의 게이트 전극에 로직 신호 생성부(15a)의 Q노드(Q-node)의 저전위 전압을 전달한다. 제5트랜지스터(T5)는 게이트 전극으로 Q노드(Q-node)의 저전위 전압이 인가되어 턴-온된다. 제3 트랜지스터(T5)는 소스 전극으로 공급되는 제4 클럭라인을 통해 전달되는 고전위 전압을 드레인 전극으로 전달하여 제2 스캔신호(SC2)로서 고전위 전압을 출력한다. 이 경우, 제6트랜지스터(T6)의 게이트 전극에는 로직 신호 생성부(15a)의 QB노드(QB-node)의 고전위 전압이 제공되므로 제6 트랜지스터(T6)는 턴-오프 상태를 유지한다.
따라서, step 1단계에서는 스타트 펄스(VST)와 제6클럭(CLK6)이 동기화되면서 Q노드(Q-node)는 저전위 전압으로 충전되고, 제1 스캔 신호(SC1)로 고전위 전압이 출력되면서 초기화 구간(①)이 시작된다.
도 6a는 step 2 구간동안 제1클럭(CLK1)이 저전위 전압(VL)을 나타낼 때의 로직 신호 생성부(15a)와 제1 스캔 신호 생성부(15b) 및 제2 스캔 신호 생성부(15c)의 출력 신호를 나타내는 회로도이고, 도 6b는 이때의 파형도이다.
도 6b에 도시한 바와 같이 step 2 구간동안 스타트 펄스(VST)와 제6클럭(CLK6)은 고전위 전압이고 제1클럭(CLK1)은 저전위 전압이다.
스타트 펄스(VST)와 제6클럭(CLK6)이 고준위 전압으로 전환되므로 제7트랜지스터(T7)와 제8트랜지스터(T8) 및 제11트랜지스터(T11)는 턴-오프된다. Q' 노드(Q'-node)는 저전위 전압으로 플로팅 상태가 된다. 게이트 전극으로 제2저전위 전압(VGL2)을 공급받는 제13 트랜지스터(T13)는 턴-온 상태를 유지하므로 Q노드(Q-node)는 저전위 전압을 나타낸다. 제1 부트스트랩 커패시터(CQ)에 충전된 전압이 방전됨에 따라 Q노드(Q-node)의 전압은 기존 저전위 전압보다 낮은 전압값을 갖는다. 한편, Q' 노드(Q'-node)는 플로팅 상태로 저전위 전압을 나타내므로 제12 트랜지스터(12)가 턴-온된다. QB 노드(QB-node)는 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)의 소스 전극을 통해 제2 고전위 전압(VGH2)을 공급받으므로 제2트랜지스터(T2)는 턴-오프 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 전극으로 저전위 전압을 공급받아 턴-온된다. . 제1 트랜지스터(T1)는 소스 전극으로 공급받는 제1클럭(CLK1)의 저전위 전압을 드레인 전극을 통해 출력단으로 출력한다. 로직 회로 생성부(15a)의 출력신호(Logic)는 저전위 전압으로 전환된다.
제1 스캔 신호 생성부(15b)의 제3트랜지스터(T3)의 게이트 전극에는 Q노드(Q-node)의 저전위 전압이 인가되어 턴-온된다. 제3트랜지스터(T3)는 소스 전극으로 공급되는 제1고전위 전압(VGH1)을 제1 스캔신호(SC1)로서 출력한다. 이 경우, 제1 스캔 신호 생성부(15b)의 제4 트랜지스터(T4)의 게이트 전극에는 QB노드(QB-node)의 고전위 전압이 제공되므로 제4 트랜지스터(T4)는 턴-오프 상태를 유지한다.
제2 스캔 신호 생성부(15c)의 제15트랜지스터(T15)는 게이트 전극으로 공급되는 제2저전위 전압(VGL2)에 의해 턴-온 상태를 유지하고, Q노드(Q-node)는 저전위 전압을 나타낸다. 제5트랜지스터(T5)는 게이트 전극으로 Q노드(Q-node)의 저전위 전압을 공급받아 턴-온된다. 제5트랜지스터(T5)는 소스 전극으로 공급되는 고전위 전압의 제4클럭(CLK4)을 제2 스캔신호(SC2)로 출력한다. 이 경우, 제6트랜지스터(T6)의 게이트 전극에는 QB노드(QB-node)의 고전위 전압이 제공되므로 제6 트랜지스터(T6)는 턴-오프 상태를 유지한다.
제2 스캔 신호 생성부(15c)의 출력 신호(SC2)는 제4클럭(CLK4)과 동기를 이룬다. 따라서, step 3과 step 4 구간에서, 제1 스캔 신호 생성부(15b)와 제2 스캔 신호 생성부(15c)의 출력 신호는 플로팅 상태를 유지한다. 즉, 제2클럭(CLK2), 제3클럭(CLk3)이 저전위 전압일 때, 제1 스캔 신호 생성부(15b)의 출력 신호(SC1)는 고전위 전압이고, 제2 스캔 신호 생성부(15c)의 출력 신호(SC2)는 저전위 전압을 유지하므로 상(phase)의 변화가 없다. 제4 클럭(CLK4)이 토글(toggle)되는 step 5 구간에서 제2 스캔 신호 생성부(15c)가 제2 스캔 신호(SC2)를 출력한다.
도 7a는 step 5구간동안 제4클럭(CLK4)이 저전위 전압(VL)을 나타낼 때의 로직 신호 생성부(15a)와 제1 스캔 신호 생성부(15b) 및 제2 스캔 신호 생성부(15c)의 출력 로직 신호를 나타내는 회로도이고, 도 7b는 이때의 파형도이다.
도 7b에 도시한 바와 같이 step 5구간동안 제4클럭(CLK4)은 저전위 전압이다. 이때, 스타트 펄스(VST)와 제6클럭(CLK6)이 고전위 전압을 유지하므로, 제7트랜지스터(T7)와 제8트랜지스터(T8) 및 제11트랜지스터(T11)는 턴-오프 상태를 유지한다. Q' 노드(Q'-node)의 전위 역시 저전위 전압으로 플로팅 상태를 유지한다.
제13트랜지스터(T13)의 게이트 전극으로 제2저전위 전압(VGL2)이 공급되므로 제13 트랜지스터(T13)가 턴-온되어 Q노드(Q-node)의 전위는 저전위 전압이다.
Q' 노드(Q'-node)의 전위는 플로팅 상태로 저전위 전압이므로 제12 트랜지스터(12)가 턴-온되어 QB 노드(QB-node)는 제11 트랜지스터(T11) 및 제12 트랜지스터(T12)의 소스 전극을 통해 제공되는 제2 고전위 전압(VGH2)에 고전위 전압이 되어 제2트랜지스터(T2)는 턴-오프 상태를 유지한다.
제1 트랜지스터(T1)의 게이트 전극에 저전위 전압이 인가되어 턴-온되므로 소스 전극으로 인가되는 고전위 전압의 제1클럭(CLK1)이 제1트랜지스터(T1)의 드레인 전극을 통해 출력된다. 따라서, 로직 회로 생성부(15a)의 출력신호는 고전위 전압을 타낸다. 이때, 제2트랜지스터(T2)의 게이트 전극에는 QB노드(QB-node)의 고전위 전압이 제공되므로 제2 트랜지스터(T2)는 턴-오프 상태를 유지한다.
제1 스캔 신호 생성부(15b)의 제3트랜지스터(T3)의 게이트 전극에는 Q노드(Q-node)의 저전위 전압(VL)이 인가되어 턴-온된다. 제3트랜지스터(T3)는 턴-온되어 소스 전극으로 공급되는 제1고전위 전압(VGH1)을 드레인 전극으로 출력한다. 제4 트랜지스터(T4)의 게이트 전극에 QB노드(QB-node)의 고전위 전압이 제공되므로 제4 트랜지스터(T4)는 턴-오프 상태를 유지한다.
제2 스캔 신호 생성부(15c)의 제15트랜지스터(T15)는 게이트 전극으로 공급되는 제2저전위 전압(VGL2)에 의해 턴-온 상태를 유지하여 Q노드(Q-node)는 저전위 전압을 나타낸다. 제5트랜지스터(T5)의 게이트 전극에는 Q노드(Q-node)의 저전위 전압이 인가되어 턴-온된다. 제5트랜지스터(T5)는 소스 전극을 통해 입력되는 저전위 전압의 제4클럭(CLK4)을 제2 스캔신호(SC2)로서 드레인 전극으로 출력한다. 제6 트랜지스터(T6)의 게이트 전극에는 QB노드(QB-node)의 고전위 전압이 제공되므로 제6 트랜지스터(T6)는 턴-오프 상태를 유지한다.
도 8a는 step 6구간동안 제5클럭(CLK5)이 저전위 전압(VL)을 나타낼 때의 로직 신호 생성부(15a)와 제1 스캔 신호 생성부(15b) 및 제2 스캔 신호 생성부(15c)의 출력 신호를 나타내는 회로도이고, 도 8b는 이때의 파형도이다.
도 8b에 도시한 바와 같이 step 6구간동안 스타트 펄스(VST)와 제6클럭(CLK6)이 고전위 전압을 유지하므로, 제7트랜지스터(T7)와 제8트랜지스터(T8) 및 제11트랜지스터(T11)는 턴-오프 상태를 유지한다.
제10 트랜지스터(T10)는 게이트 전극으로 저전위 전압의 제5클럭(CLK5)을 공급받아 턴-온된다. 제10 트랜지스터(T10)가 소스 전극으로 제2 저전위 전압(VGL2)을 공급받아 드레인 전극에 연결된 QB노드(QB-node)에 전달하므로, QB노드(QB-node)의 전위가 저전위 전압으로 바뀌게 된다.
제9트랜지스터(T9)의 게이트 전극에 연결된 QB노드(QB-node)의 전위가 저전위 전압으로 바뀌게 되므로 턴-온된다. 제9트랜지스터(T9)는 소스 전극으로 제2 고전위 전압(VGH2)을 공급받아 드레인 전극에 연결된 Q'노드(Q'-node)에 공급한다. Q' 노드(Q'-node)의 전위가 고전위 전압으로 전환되므로, Q 노드(Q-node)의 전위가 고전위 전압으로 전환된다. Q' 노드(Q'-node)의 전위가 고전위 전압이므로 제 12트랜지스터(12)가 턴-오프된다. Q'노드(Q'-node)의 전위가 고전위 전압으로 전환되므로, Q노드(Q-node)의 전위 또한 고전위 전압으로 전환되어 제1트랜지스터(T1)가 턴-오프된다.
제10트랜지스터(T10)가 턴-온되어QB 노드(QB-node)의 전위가 저전위 전압이 되므로 제2트랜지스터(T2)가 턴-온된다. 제2트랜지스터(T2)는 소스 전극을 통해 공급되는 제2 고전위 전압(VGH2)을 드레인 전극으로 출력한다. 이 경우 로직 회로 생성부(15a)의 출력 전위는 고전위 전압이다.
제1 스캔 신호 생성부(15b)의 제3트랜지스터(T3)의 게이트 전극에는 Q노드(Q-node)의 고전위 전압이 인가되므로 제3트랜지스터(T3)가 턴-오프된다. 이 경우, 제4트랜지스터(T4)의 게이트 전극으로 QB노드(Q-node)의 저전위 전압이 공급되므로 제4트랜지스터(T4)가 턴-온된다. 제4트랜지스터(T4)는 소스 전극으로 제1저전위 전압(VGL1)을 공급받아 드레인 전극으로 저전위 전압의 제1 스캔 신호(SC1)를 출력한다.
제2 스캔 신호 생성부(15c)의 제15트랜지스터(T15)는 게이트 전극으로 공급되는 제2저전위 전압(VGL2)에 의해 턴-온 상태를 유지하고, Q'노드(Q'-node)의 전위가 고전위 전압이므로 Q노드(Q-node)의 전위는 고전위 전압이 된다. 제5트랜지스터(T5)는 게이트 전극에 고전위 전압이 공급되므로 턴-오프된다. 이 경우, 제6트랜지스터(T4)는 게이트 전극으로 QB노드(QB-node)의 저전위 전압을 공급받아 턴-온된다. 제6트랜지스터(T4)는 소스 전극으로 공급되는 제2고전위 전압(VGH2)을 드레인 전극을 통해 제2 스캔신호(SC2)로서 출력한다.
도 9는 본 발명의 다른 실시 예에 따른 게이트 구동회로를 나타낸 것이다. 다른 실시 예에 따른 제1 스캔신호 생성부(15b') 및 제2 스캔 신호 생성부(15c')는 도 4의 제1 스캔신호 생성부(15b') 및 제2 스캔 신호 생성부(15c)와 달리 각각 게이트 전극으로 제2 저전위 전압(VGL2)을 공급받아 항상 턴-온 상태를 나타내는 제14 트랜지스터(T14) 및 제15 트랜지스터(T15)가 배치되지 않은 것을 알 수 있다.
제14 트랜지스터(T14) 및 제15 트랜지스터(T15)는 각각 게이트 전극으로 제2 저전위 전압(VGL2)을 공급받아 항상 턴-온되어, 소스 전극에 연결된 Q' 노드의 전압이 누설(leakage)되는 것을 방지하기 위한 구성이므로 도 9의 실시 예에서와 같이 생략할 수 있다.
로직 신호 생성부(15a)는 도 4의 실시 예에 따른 구성과 동일하고 그 동작 또한 동일하므로 별도로 설명하지 않는다.
한편, 본 실시 예에서는 6상 클럭을 사용하여 로직(Logic) 즉 캐리 신호를 발생하는 실시 예에 대하여 설명하였으나, 8상 클럭을 사용하여 캐리 신호를 발생하는 실시 예에서는 도 2b의 (B)에서와 같이 제1 스캔신호(SC1)의 초기화 7수평 기간(7H) 의 초기화 시간을 확보할 수도 있다.
화소 구동 회로에 산화물 반도체 트랜지스터와 폴리 실리콘 트랜지스터를 모두 포함하는 회로에서는 초기화 동작을 DC 전압이 아닌 게이트-인-패널(GIP)에 배치된 드라이버에서 수행한다. 이때, 구동 트랜지스터(DT)의 소스 전극과 유기발광 다이오드(EL)의 애노드 전극 사이의 제2 노드(DTD)의 초기화 충전시 지연(delay)이 발생한다. 따라서, 예를 들어 적어도 4H 정도의 초기화 시간이 길게 필요하다. 이상에서 설명한 바와 같이, 본 발명에 따른 게이트 구동회로는 6상의 클럭(CLK1 ~ CLK6)을 사용함으로써 4수평기간(4H)의 초기화 시간을 확보하거나, 8상의 클럭(CLK1 ~ CLK8)을 사용함으로써 6수평기간(6H)의 초기화 시간을 확보할 수 있다. 또한, 본 발명에 따른 게이트 구동회로는 제1 스캔 신호 생성부와 제2 스캔 신호 생성부가 하나의 스캔 신호 생성부로 통합되므로 베젤의 사이즈를 줄일 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 장치 10: 표시 패널
15: 게이트 구동 회로 20: 드라이브 IC
21: 타이밍 제어부 22: 센싱부
23: 데이터 전압 생성부 25: 데이터 구동부
26: 보상부 27: 보상 메모리
28: 데이터 구동 회로 30: 메모리
40: 호스트 시스템

Claims (18)

  1. 제1 노드와 상기 제1 노드의 로직 신호에 반대되는 로직의 신호를 출력하는 제2 노드를 구비하여 캐리 신호를 출력하는 로직 신호 생성부; 및
    상기 로직 신호 생성부의 상기 제1 노드 및 제2 노드를 공유하여, 초기화 시간 동안 화소 회로의 구동 트랜지스터에 데이터 전압을 인가하는 제1 스캔 신호를 생성하는 제1 스캔 신호 생성부와, 상기 로직 신호 생성부의 상기 제1 노드 및 제2 노드를 공유하여, 초기화 시간 동안 상기 제1 스캔 신호와 동일한 로직 전압 신호이고 샘플링 시간 동안 상기 제1 스캔 신호에 반전된 로직 전압인 제2 스캔 신호를 생성하는 제2 스캔 신호 생성부가 통합된 스캔 신호 생성부를 포함하여 이루어지는 게이트 구동 회로.
  2. 제 1 항에 있어서, 6상의 클럭을 사용하여 4 수평 기간의 초기화 시간 및 1 수평 기간의 샘플링 시간을 갖는 것을 특징으로 하는 게이트 구동 회로.
  3. 제 1 항에 있어서, 8상의 클럭을 사용하여 6 수평 기간의 초기화 시간 및 1 수평 기간의 샘플링 시간을 갖는 것을 특징으로 하는 게이트 구동 회로.
  4. 제 1 항에 있어서,
    상기 제1 노드에 게이트 전극이 연결된 제1 트랜지스터와, 상기 제1 트랜지스터에 직렬로 연결되어 상기 제2 노드에 게이트 전극이 연결된 제2 트랜지스터를 포함하여 구성되어 상기 제1 트랜지스터와 제2 트랜지스터가 서로 공유하는 노드를 통해 캐리 펄스를 출력하는 로직 신호 생성부;
    상기 제1 노드에 게이트 전극이 연결된 제3 트랜지스터와 상기 제3 트랜지스터에 직렬로 연결되어 상기 제2 노드에 게이트 전극이 연결된 제4 트랜지스터를 포함하여 구성되어 상기 제3 트랜지스터와 제4 트랜지스터가 서로 공유하는 노드를 통해 제1 스캔 신호를 출력하는 제1 스캔 신호 생성부; 및
    상기 제1 노드에 게이트 전극이 연결된 제5 트랜지스터와 상기 제5 트랜지스터에 직렬로 연결되어 상기 제2 노드에 게이트 전극이 연결된 제6 트랜지스터를 포함하여 구성되어 상기 제5 트랜지스터와 제6 트랜지스터가 서로 공유하는 노드를 통해 제2 스캔 신호를 출력하는 제2 스캔 신호 생성부를 포함하여 이루어지는 것을 특징으로 하는 게이트 구동 회로.
  5. 제 4 항에 있어서, 상기 제1 내지 제6 트랜지스터는 p 타입 트랜지스터로 이루어지는 것을 특징으로 하는 게이트 구동 회로.
  6. 제 4 항에 있어서,
    상기 제1 트랜지스터의 일단으로 제1 클럭이 입력되고, 제2 트랜지스터의 일단으로 제2 고전위 전압이 제공되고,
    상기 제3 트랜지스터의 일단으로 제1 고전위 전압이 제공되고, 제4 트랜지스터의 일단으로 제1 저전위 전압이 제공되고,
    상기 제5 트랜지스터의 일단으로 제4 클럭이 입력되고, 제6 트랜지스터의 일단으로 제2 고전위 전압이 제공되는 것을 특징으로 하는 게이트 구동 회로.
  7. 제 6 항에 있어서, 제1 노드와 상기 제5 트랜지스터의 게이트 전극의 연결점과 상기 제 5트랜지스터와 제6 트랜지스터가 서로 공유하는 노드의 사이에 커패시터가 배치된 것을 특징으로 하는 게이트 구동 회로.
  8. 제 7 항에 있어서,
    상기 제1 스캔 신호 생성부는 상기 제1 노드에 소스 전극이 연결되고, 제3 트랜지스터의 게이트 전극에 드레인 전극이 연결되어 게이트 전극으로 제2 저전위 전압을 제공받아 항상 턴-온되는 트랜지스터를 구비하고,
    상기 제2 스캔 신호 생성부는 상기 제1 노드에 소스 전극이 연결되고, 제5 트랜지스터의 게이트 전극에 드레인 전극이 연결되어 게이트 전극으로 제2 저전위 전압을 제공받아 항상 턴-온되는 트랜지스터를 구비하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제 4 항에 있어서,
    제1 클럭 내지 제5 클럭은 모두 저전위 전압이고, 스타트 펄스와 제6 클럭이 저전위 전압일 때, 상기 로직 신호 생성부와 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부가 고전위 전압을 출력하고,
    제1 클럭은 저전위 전압이고, 스타트 펄스와 제2 클럭 내지 제6 클럭은 모두 고전위 전압일 때, 상기 로직 신호 생성부는 저전위 전압을 출력하고, 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부는 고전위 전압을 출력하고,
    제4 클럭은 저전위 전압을 나타내고, 스타트 펄스와 제1 클럭 내지 제3 클럭과, 제5 클럭과 제6 클럭은 모두 고전위 전압일 때, 상기 로직 신호 생성부와 제1 스캔 신호 생성부는 고전위 전압이고 제2 스캔 신호 생성부는 고전위 전압을 출력하고,
    제5 클럭은 저전위 전압이고, 스타트 펄스와 제1 클럭 내지 제4 클럭과, 제6 클럭은 모두 고전위 전압일 때, 상기 로직 신호 생성부와 제2 스캔 신호 생성부는 고전위 전압을 출력하고 제1 스캔 신호 생성부는 저전위 전압을 출력하는 것을 특징으로 하는 게이트 구동 회로.
  10. 표시영역 및 비표시영역을 포함하는 기판;
    스위칭 동작에 따라 발광 다이오드의 구동에 필요한 전류를 전달하는 구동 트랜지스터를 포함하여 상기 표시영역에 배치되는 화소 회로; 및
    상기 비표시영역에 구비되는 제1항 내지 제9항 중 어느 한 항에 따른 게이트 구동 회로를 포함하여 이루어지는 표시 장치.
  11. 제 10 항에 있어서, 상기 화소 회로는,
    적어도 하나의 산화물 반도체 트랜지스터 및 적어도 하나의 폴리 실리콘 트랜지스터를 포함하여 이루어지는 표시 장치.
  12. 제 10 항에 있어서, 상기 화소 회로는,
    제1 스캔 신호를 수신하여 데이터 전압을 상기 구동 트랜지스터의 게이트 전극에 인가하는 제1 스캔 트랜지스터와, 제2 스캔 신호를 수신하여 상기 구동 트랜지스터의 보상을 위해 스위칭 동작하는 제2 스캔 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서, 상기 제1 스캔 트랜지스터는 산화물 트랜지스터이고, 상기 제2 트랜지스터는 실리콘 트랜지스터인 것을 특징으로 하는 표시 장치.
  14. 제 12 항에 있어서, 상기 구동 트랜지스터는 산화물 트랜지스터인 것을 특징으로 하는 표시 장치.
  15. 제 12 항에 있어서, 상기 구동 트랜지스터는 실리콘 트랜지스터인 것을 특징으로 하는 표시 장치.
  16. 제 12 항에 있어서, 상기 구동 트랜지스터는 반도체성 산화물 층으로 형성된 채널을 가지는 것을 특징으로 하는 표시 장치.
  17. 제 12 항에 있어서, 상기 제2 스캔 트랜지스터는 p타입 금속-산화물-반도체 실리콘 트랜지스터인 것을 특징으로 하는 표시 장치.
  18. 제 12 항에 있어서, 상기 제2 스캔 트랜지스터는 n타입 금속-산화물-반도체 실리콘 트랜지스터인 것을 특징으로 하는 표시 장치.
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