CN117678004A - 显示基板和显示装置 - Google Patents

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CN117678004A
CN117678004A CN202280002052.5A CN202280002052A CN117678004A CN 117678004 A CN117678004 A CN 117678004A CN 202280002052 A CN202280002052 A CN 202280002052A CN 117678004 A CN117678004 A CN 117678004A
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transistor
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杨慧娟
刘庭良
舒晓青
魏立恒
廖茂颖
刘练彬
李仁东
张毅
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Chengdu BOE Optoelectronics Technology Co Ltd
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Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

提供了一种显示基板和显示装置。其中，显示基板包括：像素电路(PE)和扫描驱动电路，像素电路包括：写入晶体管和扫描信号线(GL)，扫描信号线(GL)与写入晶体管的控制极电连接；扫描驱动电路包括：第一扫描时钟信号线(GCLK1)和第二扫描时钟信号线(GCLK2)；第一扫描时钟信号线(GCLK1)的信号为第一时钟信号，第二扫描时钟信号线(GCLK2)的信号为第二时钟信号，第一时钟信号和第二时钟信号为周期性时钟信号；在一个周期内第一时钟信号为低电平信号的持续时间(t11)不同于一个周期内第二时钟信号为低电平信号的持续时间(t21)。

Description

显示基板和显示装置 技术领域
本公开涉及但不限于显示技术领域，具体涉及一种显示基板和显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明概述
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开提供了一种显示基板，包括：像素电路和扫描驱动电路，所述像素电路包括：写入晶体管和扫描信号线，扫描信号线与写入晶体管的控制极电连接；所述扫描驱动电路包括：第一扫描时钟信号线和第二扫描时钟信号线；
所述第一扫描时钟信号线的信号为第一时钟信号，所述第二扫描时钟信号线的信号为第二时钟信号，所述第一时钟信号和所述第二时钟信号为周期性时钟信号；
在一个周期内第一时钟信号为低电平信号的持续时间不同于一个周期内第二时钟信号为低电平信号的持续时间。
在一些可能的实现方式中，当第一时钟信号为低电平信号时，第二时钟信号为高电平信号，当第二时钟信号为低电平时，第一时钟信号为高电平信号。
在一些可能的实现方式中，在一个周期内，第一时钟信号为高电平信号的持续时间大于第一时钟信号为低电平信号的持续时间的二倍；
在一个周期内，第二时钟信号为高电平信号的持续时间大于第二时钟信号为低电平信号的持续时间的二倍。
在一些可能的实现方式中，所述第一时钟信号的周期等于所述第二时钟信号的周期。
在一些可能的实现方式中，在第一时间段内，第二时钟信号的上升沿早于第一时钟信号的下降沿，第二时钟信号的下降沿晚于第一时钟信号的上升沿，所述第一时间段为第二时钟信号为高电平信号的时间段；
在第二时间段内，第一时钟信号的上升沿早于第二时钟信号的下降沿，第一时钟信号的下降沿晚于第二时钟信号的上升沿，所述第二时间段为第一时钟信号为高电平信号的时间段。
在一些可能的实现方式中，所述扫描驱动电路包括：N个级联的扫描移位寄存器，所述扫描移位寄存器包括：输入端、输出端、第一时钟信号端和第二时钟信号端，N为像素电路的总行数；
第i级扫描移位寄存器的输出端，分别与第i+1级扫描移位寄存器的输入端和第i行像素电路的扫描信号线电连接，1≤i＜N；
第s级扫描移位寄存器的第一时钟信号端与第二扫描时钟信号线电连接，第s级扫描移位寄存器的第二时钟信号端与第一扫描时钟信号线电连接，第s+1级扫描移位寄存器的第一时钟信号端与第一扫描时钟信号线电连接，第s+1级扫描移位寄存器的第二时钟信号端与第二扫描时钟信号线电连接，1≤s＜N，且s为奇数。
在一些可能的实现方式中，在一个周期内第一时钟信号为低电平信号的持续时间大于一个周期内第二时钟信号为低电平信号的持续时间。
在一些可能的实现方式中，所述扫描驱动电路还包括：扫描初始信号线，所述扫描初始信号线与第一级扫描移位寄存器的输入端电连接；
所述扫描初始信号线的信号为单次脉冲信号，所述扫描初始信号线的信号为低电平信号时，第一时钟信号为高电平信号，第二时钟信号为低电平信 号。
在一些可能的实现方式中，所述扫描初始信号线的信号为低电平信号的持续时间大于第二时钟信号为高电平信号的持续时间，且小于第一时钟信号或第二时钟信号的周期。
在一些可能的实现方式中，还包括：控制驱动电路；所述像素电路还包括：补偿晶体管和控制信号线，控制信号线与补偿晶体管的控制极电连接，补偿晶体管与写入晶体管的晶体管类型不同；所述控制驱动电路包括：N/2级控制移位寄存器，所述控制移位寄存器包括：输入端和输出端；
第j级控制移位寄存器的输出端分别与第2j-1行像素电路的控制信号线、第2j行像素电路的控制信号线和第j+1级控制移位寄存器的输入端电连接，1≤j＜N/2。
在一些可能的实现方式中，所述像素电路还包括：阳极复位晶体管、节点复位晶体管和复位信号线，阳极复位晶体管与写入晶体管的晶体管类型相同，节点复位晶体管与补偿晶体管的晶体管类型相同；
所述扫描信号线与阳极复位晶体管的控制极电连接，所述复位信号线与节点复位晶体管的控制极电连接；
所述控制驱动电路与N行像素电路的复位信号线电连接；
同一行像素电路的复位信号线的信号为有效电平信号的结束时间早于控制信号线的信号为有效电平信号的开始时间。
在一些可能的实现方式中，同一行像素电路的复位信号线的信号为有效电平信号的结束时间与控制信号线的信号为有效电平信号的开始时间差值大于所述同一行像素电路的复位信号线的信号为有效电平信号的持续时间。
在一些可能的实现方式中，还包括：控制驱动电路；所述像素电路还包括：补偿复位晶体管和控制信号线，所述控制信号线与补偿复位晶体管的控制极电连接，补偿复位晶体管与写入晶体管的晶体管类型不同；所述控制驱动电路包括：N/2级控制移位寄存器，所述控制移位寄存器包括：输入端和输出端；
第j级控制移位寄存器的输出端分别与第2j-1行像素电路的控制信号线、 第2j行像素电路的控制信号线和第j+1级控制移位寄存器的输入端电连接，1≤j＜N/2。
在一些可能的实现方式中，所述像素电路还包括：阳极复位晶体管、补偿晶体管、节点复位晶体管和复位信号线；阳极复位晶体管、补偿晶体管和节点复位晶体管与写入晶体管的晶体管类型相同；
所述扫描信号线，还分别与阳极复位晶体管的控制极和补偿晶体管的控制极电连接；
所述扫描驱动电路与N行像素电路的复位信号线电连接；
同一行像素电路的复位信号线的信号为有效电平信号的结束时间早于扫描信号线的信号为有效电平信号的开始时间。
在一些可能的实现方式中，还包括：发光驱动电路，所述像素电路还包括：发光晶体管和发光信号线，发光信号线与发光晶体管的控制极电连接，发光晶体管与写入晶体管的晶体管类型相同；
发光驱动电路包括：N/2级发光移位寄存器，所述发光移位寄存器包括：输入端和输出端；
第j级发光移位寄存器的输出端分别与第2j-1行像素电路的发光信号线、第2j行像素电路的发光信号线和第j+1级发光移位寄存器的输入端电连接，1≤j＜N/2。
在一些可能的实现方式中，一个周期内第一时钟信号为低电平信号的持续时间与在一个周期内第二时钟信号为低电平信号的持续时间之差占所述周期的0.08％～3％。
在一些可能的实现方式中，一个周期内第一时钟信号为低电平信号的持续时间与在一个周期内第二时钟信号为低电平信号的持续时间之差可以约为0.05微秒至0.15微秒。
在一些可能的实现方式中，一个周期内第一时钟信号为低电平信号的持续时间占所述周期的30％～35％，和/或，一个周期内第二时钟信号为低电平信号的持续时间占所述周期的30％～35％。
在一些可能的实现方式中，在一个周期内第一时钟信号为低电平信号的 持续时间约为1.8微秒至1.9微秒，在一个周期内第一时钟信号为高电平信号的持续时间约为3.7微米至3.8微秒。
在一些可能的实现方式中，在一个周期内第二时钟信号为低电平信号的持续时间约为1.7微秒至1.8微秒，在一个周期内第二时钟信号为高电平信号的持续时间约为3.8微米至3.9微秒。
在一些可能的实现方式中，所述扫描初始信号线的信号为低电平信号的持续时间约为4.4微秒至4.6微秒。
第二方面，本公开还提供了一种显示装置，包括：上述显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开实施例提供的显示基板的结构示意图一；
图2为本公开实施例提供的显示基板的结构示意图二；
图3为扫描驱动电路中两条时钟信号线的时序图；
图4A为一个像素电路的等效电路示意图；
图4B为图4A提供的像素电路的工作时序图；
图5A为另一像素电路的等效电路示意图；
图5B为图5A提供的像素电路的工作时序图；
图6为一种示例性实施例提供的多个驱动电路的连接示意图；
图7A为一种示例性实施例提供的扫描移位寄存器的等效电路图；
图7B为图7A提供的扫描移位寄存器的时序图；
图8为扫描驱动电路的工作时序图；
图9A为一种示例性实施例提供的控制移位寄存器的等效电路图；
图9B为图9A提供的控制移位寄存器的时序图；
图10A为一种示例性实施例提供的发光移位寄存器的等效电路图；
图10B为图10A提供的发光移位寄存器的时序图。
详述
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
在本说明书中，所采用的“同层设置”是指两种(或两种以上)结构通过同一次图案化工艺得以图案化而形成的结构，它们的材料可以相同或不同。例如，形成同层设置的多种结构的前驱体的材料是相同的，最终形成的材料可以相同或不同。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
显示基板中所用的是低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)技术，LTPS技术拥有高分辨率、高反应速度、高亮度、高开口率等优势。尽管受到了市场欢迎，但LTPS技术也存在一些缺陷，如生产成本较高，所需功耗较大等，此时，低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)技术方案应运而生。相比于LTPS技术，LTPO技术的漏电流更小，像素点反应更快，显示基板多加了一层氧化物，降低了激发像素点所需的能耗，从而降低屏幕显示时的功耗。但是，相比采用LTPS技术的显示产品，采用LTPO技术的显示产品中包括：N型晶体管的驱动电路，由于N型晶体管的采用1驱2的设计，即一个移位寄存器驱动两行像素，使得奇偶行像素电路充电后的N型晶体管的控制信号保持有效电平信号的时间不同，进而导致奇偶行像素的亮度存在差异，且在显示基板高灰阶显示时，会产生细密的横纹，降低了显示产品的显示效果。
图1为本公开实施例提供的显示基板的结构示意图一，图2为本公开实施例提供的显示基板的结构示意图二，图3为扫描驱动电路中两条时钟信号线的时序图。如图1至3所示，本公开实施例提供的显示基板包括：像素电路PE和扫描驱动电路，像素电路包括：写入晶体管和扫描信号线GL，扫描信号线GL与写入晶体管的控制极电连接；扫描驱动电路包括：第一扫描时钟信号线GCLK1和第二扫描时钟信号线GCLK2。
如图3所示，第一扫描时钟信号线GCLK1的信号为第一时钟信号，第二扫描时钟信号线GCLK2的信号为第二时钟信号，第一时钟信号和第二时钟信号为周期性时钟信号。
在一种示例性实施例中，在一个周期内第一时钟信号为低电平信号的持续时间t11不同于一个周期内第二时钟信号为低电平信号的持续时间t21。
在一种示例性实施例中，显示基板可以为LTPO显示基板。
在一种示例性实施例中，一个周期可以是一帧，或者，一行或多行像素电路的扫描时间，或者，第一时钟信号的周期，或者，第二时钟信号的周期。
在一种示例性实施例中，显示基板可以包括：基底以及设置在基底上的电路结构层，其中，像素电路和扫描驱动电路设置在电路结构层。
在一种示例性实施例中，显示基板可以包括显示区域和非显示区域。其中，像素电路可以为显示区域，扫描驱动电路可以位于显示区域或者非显示区域，本公开对此不做任何限定。
在一种示例性实施例中，基底可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、金属萡片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
在一种示例性实施例中，显示基板还可以包括：位于电路结构层远离基底一侧的发光结构层，发光结构层包括：位于显示区域，且阵列排布的发光元件，发光元件包括：第一极(阳极)、有机发光层和第二极(阴极)，阳极位于有机发光层靠近基底的一侧，阴极位于有机发光层远离基底的一侧；发光元件与像素电路电连接。
在一种示例性实施例中，发光元件可以是有机电致发光二极管(OLED)或者量子点发光二极管(QLED)。其中，OLED可以包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
在一种示例性实施例中，有机发光层可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在一种示例性实施例中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共 通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
在一种示例性实施例中，如图1和图2所示，显示基板还可以包括位于非显示区域的时序控制器和源极驱动电路。
在一种示例性实施例中，时序控制器可以将适合于源极驱动电路的规格的灰度值和控制信号提供到源极驱动电路，可以将适合于扫描驱动电路的规格的时钟信号、扫描起始信号等提供到扫描驱动电路，可以将适合于控制驱动电路的规格的时钟信号、控制起始信号等提供到控制驱动电路，可以将适合于发光驱动电路的规格的时钟信号、发射停止信号等提供到发光驱动电路。
在一种示例性实施例中，源极驱动电路可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D 1、D 2、D 3、……和D N的数据电压。例如，源极驱动电路可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D 1至D N。
在一种示例性实施例中，扫描驱动电路可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线GL 1、GL 2、GL 3、……和GL M的扫描信号。例如，扫描驱动电路可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线GL 1至GL N。例如，扫描驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号。
本公开中，由于扫描驱动电路的驱动特性，当一个周期内第一时钟信号为低电平信号的持续时间不同于一个周期内第二时钟信号为低电平信号的持续时间时，扫描驱动电路向相邻行的像素电路的扫描信号线提供的信号不同。
本公开实施例提供的显示基板包括：像素电路和扫描驱动电路，像素电路包括：写入晶体管和扫描信号线，扫描信号线与写入晶体管的控制极电连接；扫描驱动电路包括：第一扫描时钟信号线和第二扫描时钟信号线；第一扫描时钟信号线的信号为第一时钟信号，第二扫描时钟信号线的信号为第二时钟信号，第一时钟信号和第二时钟信号为周期性时钟信号；在一个周期内第一时钟信号为低电平信号的持续时间不同于一个周期内第二时钟信号为低电平信号的持续时间。本公开通过在一个周期内第一时钟信号为低电平信号 的持续时间不同于一个周期内第二时钟信号为低电平信号的持续时间，使得向相邻行的像素电路的扫描信号线提供的信号不同，进而改变写入晶体管的导通时间，影响相邻行像素电路的数据信号的写入，可以有效地改善奇偶行像素的亮度差异和细密横纹现象，提升显示基板的显示效果。
在一种示例性实施例中，如图3所示，当第一时钟信号为低电平信号时，第二时钟信号为高电平信号，当第二时钟信号为低电平时，第一时钟信号为高电平信号。
在一种示例性实施例中，如图3所示，在一个周期内，第一时钟信号为高电平信号的持续时间t12大于第一时钟信号为低电平信号的持续时间t11的二倍。
在一种示例性实施例中，如图3所示，在一个周期内，第二时钟信号为高电平信号的持续时间t22大于第二时钟信号为低电平信号的持续时间t21的二倍。
在一种示例性实施例中，如图3所示，第一时钟信号的周期t1等于第二时钟信号的周期t2。
在一种示例性实施例中，第一时钟信号为高电平信号的持续时间t12大于第一时钟信号为低电平信号的持续时间t11的二倍，第二时钟信号为高电平信号的持续时间t22大于第二时钟信号为低电平信号的持续时间t21的二倍可以在使得扫描驱动电路的输出信号可以保证像素电路的时序的需求的前提下，保证了扫描驱动电路的输出信号的稳定性，提升了扫描驱动电路的可靠性。
在一种示例性实施例中，如图3所示，在第一时间段内，第二时钟信号的上升沿早于第一时钟信号的下降沿，第二时钟信号的下降沿晚于第一时钟信号的上升沿，第一时间段为第二时钟信号为高电平信号的时间段。
在一种示例性实施例中，如图3所示，在第一时间段内，第二时钟信号的上升沿与第一时钟信号的下降沿之间的时间间隔可以与第二时钟信号的下降沿与第一时钟信号的上升沿之间的时间间隔可以相等，或者可以不相等，本公开对此不作任何限定。
在一种示例性实施例中，如图3所示，在第二时间段内，第一时钟信号的上升沿早于第二时钟信号的下降沿，第一时钟信号的下降沿晚于第二时钟信号的上升沿，第二时间段为第一时钟信号为高电平信号的时间段。
在一种示例性实施例中，如图3所示，在第二时间段内，第一时钟信号的上升沿与第二时钟信号的下降沿之间的时间间隔可以与第一时钟信号的下降沿与第二时钟信号的上升沿之间的时间间隔可以相等，或者可以不相等，本公开对此不作任何限定。
在一种示例性实施例中，图4A为一个像素电路的等效电路示意图。如图4A所示，像素电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)、1个电容C和9个信号线(数据信号线D、控制信号线SL、扫描信号线GL、复位信号线RL、发光信号线EL、第一初始信号线Vinit1、第二初始信号线Vinit2、第一电源线VDD和第二电源线VSS)。
如图4A所示，电容C的第一极板与第一电源线VDD连接，电容C的第二极板与第一节点N1连接。第一晶体管T1的控制极与复位信号线RL连接，第一晶体管T1的第一极与第一初始信号线Vinit1连接，第一晶体管的第二极与第一节点N1连接；第二晶体管T2的控制极与控制信号线SL连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第二节点N2连接。第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的控制极与扫描信号线GL连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第三节点N3连接。第五晶体管T5的控制极与发光信号线EL连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第三节点N3连接；第六晶体管T6的控制极与发光信号线EL连接，第六晶体管T6的第一极与第二节点N2连接，第六晶体管T6的第二极与发光器件的第一极连接。第七晶体管T7的控制极与扫描信号线GL连接，第七晶体管T7的第一极与第二初始信号线Vinit2连接，第七晶体管T7的第二极与发光器件的第一极连接，发光器件的第二极与第二电源线VSS连接。
在一种示例性实施例中，第一晶体管T1可以称为节点复位晶体管，当 复位信号线RL输入有效电平信号时，第一晶体管T1将初始化电压传输到第一节点N1，以使第一节点N1的电荷量初始化。
在一种示例性实施例中，第二晶体管T2可以称为补偿晶体管，当控制信号线SL输入有效电平信号时，第二晶体管T2将第二节点N2的信号传输到第一节点N1，以对第一节点N1的信号进行补偿。
在一种示例性实施例中，第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流。
在一种示例性实施例中，第四晶体管T4可以称为写入晶体管，当扫描信号线GL输入有效电平信号时，第四晶体管T4使数据信号线D的数据电压输入到第三节点N3。
在一种示例性实施例中，第五晶体管T5和第六晶体管T6可以称为发光晶体管。当发光信号线EL输入有效电平信号时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。
在一种示例性实施例中，第一电源线VDD的信号为持续提供高电平信号，第二电源线VSS的信号为低电平信号。
在一种示例性实施例中，第一晶体管T1和第二晶体管T2为金属氧化物晶体管，且为N型晶体管，第三晶体管T3至第七晶体管T7为低温多晶硅晶体管，且为P型晶体管。
在一种示例性实施例中，第一晶体管T1和第二晶体管T2为氧化物晶体管可以减少漏电流，提升像素电路的性能，可以降低像素电路的功耗。
图4B为图4A提供的像素电路的工作时序图。下面通过图4B示例的像素电路的工作过程说明本公开示例性实施例。在一种示例性实施例中，像素电路的工作过程可以包括：
第一阶段A1，称为复位阶段，复位信号线RL、扫描信号线GL和发光信号线EL的信号均为高电平信号，控制信号线SL的信号为低电平信号。复位信号线RL的信号为高电平信号，第一晶体管T1导通，第一初始信号线 Vinit1的信号提供至第一节点N1，对电容C进行初始化，清除电容C中原有数据电压。扫描信号线GL和发光信号线EL的信号为高电平信号，控制信号线SL的信号为低电平信号，第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7断开，此阶段，发光元件L不发光。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段，扫描信号线GL和复位信号线RL的信号为低电平信号，发光信号线EL和控制信号线SL的信号为高电平信号，数据信号线D输出数据电压。此阶段由于第一节点N1为低电平信号，因此第三晶体管T3导通。扫描信号线GL的信号为低电平信号，第四晶体管T4和第七晶体管T7导通，控制信号线SL的信号为高电平信号，第二晶体管T2导通。第二晶体管T2和第四晶体管T4导通使得数据信号线D输出的数据电压经过第三节点N3、导通的第三晶体管T3、第二节点N2和导通的第二晶体管T2提供至第一节点N1，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，直至第一节点N1的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。第七晶体管T7导通使得第二初始信号线Vinit2的初始电压提供至发光元件L的第一极，对发光元件L的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件L不发光。复位信号线RL的信号为低电平信号，第一晶体管T1断开。发光信号线EL的信号为高电平信号，第五晶体管T5和第六晶体管T6断开。
第三阶段A3、称为发光阶段，扫描信号线GL的信号为高电平信号，控制信号线SL、发光信号线EL和复位信号线RL的信号均为低电平信号。发光信号线EL的信号为低电平信号，第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件L的第一极提供驱动电压，驱动发光元件L发光。
在像素电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由控制极和第一极之间的电压差决定。由于第一节点N1的电压为Vd-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth) 2＝K*[(Vdd-Vd+|Vth|)-Vth] 2＝K*[(Vdd-Vd] 2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的控制极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
在一种示例性实施例中，图5A为另一像素电路的等效电路示意图。如图5A所示，像素电路可以包括8个晶体管(第一晶体管T1到第八晶体管T8)、1个电容C和9个信号线(数据信号线D、控制信号线SL、扫描信号线GL、复位信号线RL、发光信号线EL、第一初始信号线Vinit1、第二初始信号线Vinit2、第一电源线VDD和第二电源线VSS)。
在一种示例性实施例中，电容C的第一极板与第一电源线VDD连接，电容C的第二极板与第一节点N1连接。第一晶体管T1的控制极与复位信号线RL连接，第一晶体管T1的第一极与第一初始信号线Vinit1连接，第一晶体管的第二极与第四节点N4连接。第二晶体管T2的控制极与扫描信号线GL连接，第二晶体管T2的第一极与第四节点N4连接，第二晶体管T2的第二极与第二节点N2连接。第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的控制极与扫描信号线GL连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第三节点N3连接。第五晶体管T5的控制极与发光信号线EL连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第三节点N3连接。第六晶体管T6的控制极与发光信号线EL连接，第六晶体管T6的第一极与第二节点N2连接，第六晶体管T6的第二极与发光元件L的第一极连接。第七晶体管T7的控制极与扫描信号线GL连接，第七晶体管T7的第一极与第二初始信号线Vinit2连接，第七晶体管T7的第二极与发光元件L的第一极连接，发光元件L的第二极与第二电源线VSS连接。第八晶体管T8的控制极与控制信号线SL连接，第八晶体管T8的第一极与第一节点N1连接，第八晶体管T8的第二极与第四节点N4连接。
在一种示例性实施例中，第七晶体管T7的控制极还可以与复位信号线RL连接，第七晶体管T7的第一极与第二初始信号线Vinit2连接，第七晶体 管T7的第二极与发光元件L的第一极连接，发光元件L的第二极与第二电源线VSS连接。
在一种示例性实施例中，第一晶体管T1可以称为节点复位晶体管，当复位信号线RL输入有效电平信号时，第一晶体管T1将初始化电压传输到第一节点N1，以使第一节点N1的电荷量初始化。
在一种示例性实施例中，第八晶体管T8可以称为补偿复位晶体管，当控制信号线SL输入有效电平信号时，第八晶体管T8将第四节点N4的信号传输至第一节点N1，不仅可以将第一节点的电荷量初始化，还可以对第三晶体管T3进行阈值补偿。
在一种示例性实施例中，第二晶体管T2可以称为补偿晶体管，当扫描信号线GL输入有效电平信号时，第二晶体管T2使第二节点N2的信号写入至第四节点N4。
在一种示例性实施例中，第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据控制极与第一极之间的电位差来确定在第一电源端VDD与第二电源端VSS之间流动的驱动电流。
在一种示例性实施例中，第四晶体管T4可以称为写入晶体管，当扫描信号线GL输入有效电平信号时，第四晶体管T4使数据信号线D的数据电压输入到像素电路。
在一种示例性实施例中，第五晶体管T5和第六晶体管T6可以称为发光晶体管。当发光信号线EL输入有效电平信号时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光元件发光。
在一种示例性实施例中，第一电源线VDD的信号为持续提供高电平信号，第二电源线VSS的信号为低电平信号。
在一种示例性实施例中，第八晶体管T8为金属氧化物晶体管，且为N型晶体管，第一晶体管T1至第七晶体管T7为低温多晶硅晶体管，且为P型晶体管。
在一种示例性实施例中，第八晶体管T8为氧化物晶体管可以减少漏电 流，提升像素电路的性能，可以降低像素电路的功耗。
图5B为图5A提供的像素电路的工作时序图。下面通过图5B示例的像素电路的工作过程说明本公开示例性实施例。像素电路的工作过程可以包括：
第一阶段A1，称为复位阶段，控制信号线SL、发光信号线EL和扫描信号线GL的信号均为高电平信号，复位信号线RL的信号为低电平信号。复位信号线RL的信号为低电平信号，第一晶体管T1导通，第一初始信号线Vinit1的信号提供至第四节点N4，第七晶体管T7导通，第二初始信号线Vinit2的初始电压提供至发光元件L的第一极，对发光元件L的第一极进行初始化(复位)，例如：清空其内部的预存电压，完成初始化，确保发光元件L不发光。控制信号线SL的信号为高电平信号，第八晶体管T8导通，第四节点N4的信号提供至第一节点N1，对电容C进行初始化，清除电容C中原有数据电压。扫描信号线GL和发光信号线EL的信号为高电平信号，第二晶体管T2、第四晶体管T4、第五晶体管T5和第六晶体管T6第七晶体管T7截止，此阶段，发光元件L不发光。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段，扫描信号线GL的信号为低电平信号，复位信号线RL、发光信号线EL和控制信号线SL的信号为高电平信号，数据信号线D输出数据电压。此阶段由于第一节点N1为低电平信号，因此第三晶体管T3导通。扫描信号线GL的信号为低电平信号，第二晶体管T2和第四晶体管T4导通，控制信号线SL的信号为高电平信号，第八晶体管T8导通。第二晶体管T2、第四晶体管T4和第八晶体管T8导通使得数据信号线D输出的数据电压经过第三节点N3、导通的第三晶体管T3、第二节点N2、导通的第二晶体管T2、第四节点N4和导通的第八晶体管T8提供至第一节点N1，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，直至第一节点N1的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。复位信号线RL的信号为低电平信号，第一晶体管T1和第七晶体管T7断开。发光信号线EL的信号为高电平信号，第五晶体管T5和第六晶体管T6断开。
第三阶段A3、称为发光阶段，控制信号线SL和发光信号线EL的信号均为低电平信号，扫描信号线GL和复位信号线RL的信号为高电平信号。 复位信号线RL的信号为低电平信号，第一晶体管T1和第七晶体管T7截止。控制信号线SL为低电平信号、扫描信号线GL和复位信号线RL的信号为高电平信号，第二晶体管T2、第四晶体管T4和第八晶体管T8截止。发光信号线EL的信号为低电平信号，第五晶体管T5和第六晶体管T6导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件L的第一极提供驱动电压，驱动发光元件L发光。
在像素电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由控制极和第一极之间的电压差决定。由于第一节点N1的电压为Vd-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth) 2＝K*[(Vdd-Vd+|Vth|)-Vth] 2＝K*[(Vdd-Vd] 2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的控制极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源端VDD输出的电源电压。
图6为一种示例性实施例提供的多个驱动电路的连接示意图。图6中的R(i)表示第i行像素电路。如图6所示，一种示例性实施例中，扫描驱动电路包括：N个级联的扫描移位寄存器GateG(1)至GateG(N)，N为像素电路的总行数。
在一种示例性实施例中，扫描移位寄存器包括：输入端、输出端、第一时钟信号端和第二时钟信号端。
在一种示例性实施例中，同一扫描移位寄存器中的第一时钟信号端的信号为低电平信号的持续时间与第二时钟信号端的信号为低电平信号的持续时间不同。
图7A为一种示例性实施例提供的扫描移位寄存器的等效电路图，图7B为图7A提供的扫描移位寄存器的时序图。如图7A所示，扫描移位寄存器包括：第一扫描晶体管GT1至第八扫描晶体管GT8、第一扫描电容GC1和第二扫描电容GC2。
在一种示例性实施例中，如图7A所示，第一扫描晶体管GT1的控制极 与第一时钟信号端CK电连接，第一扫描晶体管GT1的第一极与输入端GIN电连接，第一扫描晶体管GT1的第二极与第一节点G1电连接；第二扫描晶体管GT2的控制极与第一节点G1电连接，第二扫描晶体管GT2的第一极与第一时钟信号端CK电连接，第二扫描晶体管GT2的第二极与第二节点G2电连接；第三扫描晶体管GT3的控制极与第一时钟信号端GCK1电连接，第三扫描晶体管GT3的第一极与第二电源端VGL电连接，第三扫描晶体管GT3的第二极与第二节点G2电连接；第四扫描晶体管GT4的控制极与第二节点G2电连接，第四扫描晶体管GT4的第一极与第一电源端VGH电连接，第四扫描晶体管GT4的第二极与输出端GOUT电连接；第五扫描晶体管GT5的控制极与第三节点G3电连接，第五扫描晶体管GT5的第一极与第二时钟信号端GCK2电连接，第五扫描晶体管GT5的第二极与输出端GOUT电连接；第六扫描晶体管GT6的控制极与第二节点G2电连接，第六扫描晶体管GT6的第一极与第一电源端VGH电连接，第六扫描晶体管GT6的第二极与第七扫描晶体管GT7的第一极电连接；第七扫描晶体管GT7的控制极与第二时钟信号端GCK2电连接，第七扫描晶体管GT7的第二极与第一节点G1电连接；第八扫描晶体管GT8的控制极与第二电源端VGL电连接，第八扫描晶体管GT8的第一极与第一节点G1电连接，第八扫描晶体管GT8的第二极与第三节点G3电连接；第一扫描电容GC1的一端与第一电源端VGH电连接，第一扫描电容GC1的另一端与第二节点G2电连接；第二扫描电容GC2的第一极板GC21与第三节点G3电连接，第二扫描电容GC2的第二极板GC22与输出端GOUT电连接。
在一种示例性实施例中，第一扫描晶体管GT1至第八扫描晶体管GT8可以为P型晶体管或者可以为N型晶体管。
在一种示例性实施例中，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。
以第一扫描晶体管GT1至第八扫描晶体管GT8为P型晶体管为例，如图7B所示，一种示例性实施例提供的扫描移位寄存器的工作过程包括以下阶段：
在输入阶段B1，第一时钟信号端GCK1和输入端GIN的信号为低电平 信号，第二时钟信号端GCK2的信号为高电平信号。由于第一时钟信号端GCK1的信号为低电平信号，第一扫描晶体管GT1导通，输入端GIN的信号经由第一扫描晶体管GT1传输至第一节点G1。由于第八扫描晶体管GT8的信号接收第二电源端VGL的低电平信号，从而第八扫描晶体管GT8处于开启状态。第三节点G3的电平可以扫描第五扫描晶体管GT5导通，第二时钟信号端GCK2的信号经由第五扫描晶体管GT5传输至输出端GOUT，即在输入阶段C1，输出端GOUT为高电平信号的第二时钟信号端GCK2的信号。另外，由于第一时钟信号端GCK1的信号为低电平信号，第三扫描晶体管GT3导通，第二电源端VGL的低电平信号经由第三扫描晶体管GT3传输至第二节点G2。此时，第四扫描晶体管GT4和第六扫描晶体管GT6均导通。由于第二时钟信号端GCK2的信号为高电平信号，第七扫描晶体管GT7截止。
在输出阶段B2，第一时钟信号端GCK1的信号为高电平信号，第二时钟信号端GCK2的信号为低电平信号，输入端GIN的信号为高电平信号。第五扫描晶体管GT5导通，第二时钟信号端GCK2的信号经由第五扫描晶体管GT5作为输出端GOUT的信号。在输出阶段C2，第二扫描电容GC2的连接输出端OUT的一端的电平变为第二电源端VGL的信号，由于第二扫描电容GC2的自举作用，第八扫描晶体管GT8截止，第五扫描晶体管GT5可以更好地打开，输出端GOUT的信号为低电平信号。另外，第一时钟信号端GCK1的信号为高电平信号，从而第一扫描晶体管GT1和第三扫描晶体管GT3均截止。第二扫描晶体管GT2导通，第一时钟信号端GCK1的高电平信号经由第二扫描晶体管GT2传输至第二节点G2，由此，第四扫描晶体管GT4和第六扫描晶体管GT6均截止。由于第二时钟信号端GCK2的信号为低电平信号，第七扫描晶体管GT7导通。
在第三阶段B3中，第一时钟信号端GCK1的信号为低电平信号，第二时钟信号端GCK2和输入端GIN的信号为高电平信号。由于第一时钟信号端GCK1的信号为低电平信号，第一扫描晶体管GT1导通，输入端GIN的信号经由第一扫描晶体管GT1传输至第一节点G1，第二扫描晶体管GT2截止。由于第八扫描晶体管GT8处于开启状态，第五扫描晶体管GT5截止。由于第一时钟信号端GCK1的信号为低电平，第三扫描晶体管GT3导通，第四扫 描晶体管GT4和第六扫描晶体管GT6均导通，第一电源端VGH的高电平信号经由第四扫描晶体管GT4传输至输出端GOUT，即输出端GOUT的信号为高电平信号。
在第四阶段B4中，第一时钟信号端GCK1的信号为高电平信号，第二时钟信号端GCK2的信号为低电平信号，输入端GIN的信号为高电平信号。第五扫描晶体管GT5和第二扫描晶体管GT2均截止。第一时钟信号端GCK1的信号为高电平信号，从而第一扫描晶体管GT1和第三扫描晶体管GT3均截止，由于第一扫描电容GC1的保持作用下，第四扫描晶体管GT4和第六扫描晶体管GT6均导通，高电平信号经由第四扫描晶体管GT4传输至输出端GOUT，即输出端GOUT的信号为高电平信号。本阶段中，由于第二时钟信号端GCK2的信号为低电平信号，第七扫描晶体管GT7导通，从而高电平信号经由第六扫描晶体管GT6和第七扫描晶体管GT7被传输至第三节点G3和第一节点G1，以使第三节点G3和第一节点G1的信号保持为高电平信号。
在一种示例性实施例中，扫描驱动电路还包括：扫描初始信号线。
在一种示例性实施例中，如图6所示，第i级扫描移位寄存器的输出端，分别与第i+1级扫描移位寄存器的输入端和第i行像素电路的扫描信号线电连接，1≤i＜N。
在一种示例性实施例中，第s级扫描移位寄存器的第一时钟信号端与第二扫描时钟信号线电连接，第s级扫描移位寄存器的第二时钟信号端与第一扫描时钟信号线电连接，第s+1级扫描移位寄存器的第一时钟信号端与第一扫描时钟信号线电连接，第s+1级扫描移位寄存器的第二时钟信号端与第二扫描时钟信号线电连接，1≤s＜N，且s为奇数。
在一种示例性实施例中，在一个周期内第一时钟信号为低电平信号的持续时间可以大于一个周期内第二时钟信号为低电平信号的持续时间。
本公开中，在一个周期内第一时钟信号为低电平信号的持续时间大于一个周期内第二时钟信号为低电平信号的持续时间，可以使得扫描驱动电路向相邻两行像素电路中的其中一行像素电路的扫描信号线的信号为有效电平信号的持续时间大于向相邻两行像素电路中的另一行像素电路的扫描信号线的信号为有效电平信号的持续时间，例如可以是：扫描驱动电路向奇数行像素 电路的扫描信号线的信号为有效电平信号的持续时间大于向偶数行像素电路的扫描信号线的信号为有效电平信号的持续时间；或者，扫描驱动电路向偶数行像素电路的扫描信号线的信号为有效电平信号的持续时间大于向奇数行像素电路的扫描信号线的信号为有效电平信号的持续时间。
图8为扫描驱动电路的工作时序图。在一种示例性实施例中，如图8所示，扫描初始信号线GSTV的信号为单次脉冲信号，扫描初始信号线GSTV的信号为低电平信号时，第一时钟信号为高电平信号，第二时钟信号为低电平信号。
在一种示例性实施例中，如图8所示，扫描初始信号线GSTV的信号为低电平信号的持续时间t3大于第二时钟信号为高电平信号的持续时间t22，且小于第一时钟信号或第二时钟信号的周期。
在一种示例性实施例中，一个周期内(例如：一行像素电路的扫描时间或者，第一时钟信号的周期)，第一时钟信号为低电平信号的持续时间t11占该周期的30％～35％；和/或，一个周期内第二时钟信号为低电平信号的持续时间t21占该周期的30％～35％。如此，可以更好地保证像素电路的时序需求。
在一种示例性实施例中，如图8所示，在一个周期内第一时钟信号为低电平信号的持续时间t11可以约为1.8微秒至1.9微秒，在一个周期内第一时钟信号为高电平信号的持续时间t12可以约为3.7微米至3.8微秒。示例性地，在一个周期内第一时钟信号为低电平信号的持续时间t11可以约为1.8微秒，或者可以约为1.9微秒，在一个周期内第一时钟信号为高电平信号的持续时间t12可以约为3.7微米，或者可以约为3.8微秒。当在一个周期内第一时钟信号为低电平信号的持续时间t11为1.8微秒时，在一个周期内第一时钟信号为高电平信号的持续时间t12为3.8微秒。当在一个周期内第一时钟信号为低电平信号的持续时间t11为1.9微秒时，在一个周期内第一时钟信号为高电平信号的持续时间t12为3.7微秒。此时，第一时钟信号的周期为5.6微秒。这里的周期是以第一时钟信号的周期或者第二时钟信号的周期为例进行说明的。
在一种示例性实施例中，如图8所示，在一个周期内第二时钟信号为低 电平信号的持续时间t12可以约为1.7微秒至1.8微秒，在一个周期内第二时钟信号为高电平信号的持续时间t22可以约为3.8微米至3.9微秒。示例性地，在一个周期内第二时钟信号为低电平信号的持续时间t11可以约为1.7微秒，或者可以约为1.8微秒，在一个周期内第二时钟信号为高电平信号的持续时间t12可以约为3.8微米，或者可以约为3.9微秒。当在一个周期内第二时钟信号为低电平信号的持续时间t11为1.7微秒时，在一个周期内第二时钟信号为高电平信号的持续时间t12为3.9微秒。当在一个周期内第二时钟信号为低电平信号的持续时间t11为1.8微秒时，在一个周期内第二时钟信号为高电平信号的持续时间t12为3.8微秒。此时，第二时钟信号的周期为5.6微秒。这里的周期是以第一时钟信号的周期或者第二时钟信号的周期为例进行说明的。
在一种示例性实施例中，在一个周期内第一时钟信号为低电平信号的持续时间t11为1.8微秒，在一个周期内第一时钟信号为高电平信号的持续时间t12为3.8微秒，在一个周期内第二时钟信号为低电平信号的持续时间t11为1.7微秒，在一个周期内第二时钟信号为高电平信号的持续时间t12为3.9微秒，或者，在一个周期内第一时钟信号为低电平信号的持续时间t11为1.9微秒，在一个周期内第一时钟信号为高电平信号的持续时间t12为3.7微秒，在一个周期内第二时钟信号为低电平信号的持续时间t11为1.8微秒，在一个周期内第二时钟信号为高电平信号的持续时间t12为3.8微秒。。这里的周期是以第一时钟信号的周期或者第二时钟信号的周期为例进行说明的。
在一种示例性实施例中，如图8所示，一个周期内(例如：一行像素电路的扫描时间，或者第一时钟信号的周期，或者第二时钟信号的周期)第一时钟信号为低电平信号的持续时间t11与在一个周期内第二时钟信号为低电平信号的持续时间t21之差占该周期的0.08％～3％，如此设计可以保证相邻像素行扫描信号的输入，有效地改善奇偶行像素的亮度差异和细密横纹现象，提升显示基板的显示效果。第一时钟信号为低电平信号的持续时间t11与在一个周期内第二时钟信号为低电平信号的持续时间t21之差过大，会导致像素行之间扫描信号的输入间断甚至息屏；第一时钟信号为低电平信号的持续时间t11与在一个周期内第二时钟信号为低电平信号的持续时间t21之差过 小，相邻行(例如奇偶行)像素的亮度差异和细密横纹现象改善不够明显。
在一种示例性实施例中，如图8所示，一个周期内第一时钟信号为低电平信号的持续时间t11与在一个周期内第二时钟信号为低电平信号的持续时间t21之差可以约为0.05微秒至0.15微秒。示例性地，一个周期内第一时钟信号为低电平信号的持续时间t11与在一个周期内第二时钟信号为低电平信号的持续时间t21之差可以约为0.1微秒，本公开对此不作任何限定。这里的周期是以第一时钟信号的周期或者第二时钟信号的周期为例进行说明的。
如图1和图6所示，当像素电路还包括：补偿晶体管和控制信号线SL，控制信号线SL与补偿晶体管的控制极电连接，补偿晶体管与写入晶体管的晶体管类型不同，即像素电路为图4A提供的像素电路时，在一种示例性实施例中，显示基板还包括：控制驱动电路；控制驱动电路包括：N/2级控制移位寄存器GateS(1)至GateS(N/2)，控制移位寄存器包括：输入端和输出端。其中，第j级控制移位寄存器的输出端分别与第2j-1行像素电路的控制信号线、第2j行像素电路的控制信号线和第j+1级控制移位寄存器的输入端电连接，1≤j＜N/2。
当像素电路为图4A提供的像素电路时，扫描信号线GL还与阳极复位晶体管的控制极电连接，且如图1所示，控制驱动电路还可以与N行像素电路的复位信号线电连接，此时，同一行像素电路的复位信号线的信号为有效电平信号的结束时间早于控制信号线的信号为有效电平信号的开始时间。
在一种示例性实施例中，同一行像素电路的复位信号线的信号为有效电平信号的结束时间与控制信号线的信号为有效电平信号的开始时间差值大于同一行像素电路的复位信号线的信号为有效电平信号的持续时间。
如图2和图6所示，当像素电路还包括：补偿复位晶体管和控制信号线，控制信号线与补偿复位晶体管的控制极电连接，补偿复位晶体管与写入晶体管的晶体管类型不同，即像素电路为图5A提供的像素电路时，在一种示例性实施例中，显示基板还可以包括：控制驱动电路；控制驱动电路包括：N/2级控制移位寄存器GateS(1)至GateS(N/2)，控制移位寄存器包括：输入端和输出端。其中，第j级控制移位寄存器的输出端分别与第2j-1行像素电路的控制信号线、第2j行像素电路的控制信号线和第j+1级控制移位寄存器 的输入端电连接，1≤j＜N/2。
在一种示例性实施例中，当像素电路为图5A提供的像素电路时，扫描信号线GL还可以补偿晶体管的控制极和阳极复位晶体管的控制极电连接，且如图2所示，扫描驱动电路与N行像素电路的复位信号线RL 1至RL N电连接，此时，同一行像素电路的复位信号线的信号为有效电平信号的结束时间早于扫描信号线的信号为有效电平信号的开始时间。
在一种示例性实施例中，如图1和图2所示，控制驱动电路可以通过从时序控制器接收时钟信号、控制起始信号等来产生将提供到控制信号线SL 1、SL 2、SL 3、……和SL N的控制信号。例如，控制驱动电路可以将具有导通电平脉冲的控制信号顺序地提供到控制信号线SL 1至SL N。例如，控制驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的控制起始信号传输到下一级电路的方式产生控制信号。
参照显示基板为第一时钟信号为低电平信号的持续时间与第二时钟信号为低电平信号的持续时间相同，参照显示基板中扫描驱动电路向第s行像素电路的扫描信号线和第s+1行像素电路的扫描信号线提供的信号为有效电平信号的持续时间相同，即相邻行像素电路的写入晶体管的导通时间相同，数据信号写入时间相同，控制驱动电路中的一级移位寄存器向第s行像素电路的控制信号线和第s+1行像素电路的控制信号线提供的信号相同，第s行像素电路和第s+1行像素电路的写入数据信号后，即充电后，不同像素电路写入晶体管保持导通的时间不同，由于像素电路中寄生电容的影响，使得第s行像素电路所驱动的发光元件显示的亮度较小，第s+1行像素电路所驱动的发光元件的亮度较大，第s+1行为亮行，第s行为暗行，即偶数行为亮行，奇数行为暗行。
本公开提供的显示基板与参照显示基板相比，通过在一个周期内第一时钟信号为低电平信号的持续时间大于一个周期内第二时钟信号为低电平信号的持续时间，可以使得扫描驱动电路向奇数行像素电路的扫描信号线的信号为有效电平信号的持续时间大于向偶数行像素电路的扫描信号线的信号为有效电平信号的持续时间，即使得奇数行像素电路的写入数据信号的时间长于 偶数行像素电路的写入数据信号的时间。
在一种示例性实施例中，以一个周期内第一时钟信号为低电平信号的持续时间t11与在一个周期内第二时钟信号为低电平信号的持续时间t21之差为0.1微秒为例，为了实现在一个周期内第一时钟信号为低电平信号的持续时间大于一个周期内第二时钟信号为低电平信号的持续时间，可以在参照显示基板的基础上，保持参照显示基板中的第二时钟信号不变，可以将参照显示基板中的第一时钟信号为高电平信号的下降沿向前平移0.1微米，或者可以将第一时钟信号为高电平信号的上升沿向后平移0.1微秒，且将第一时钟信号为低电平信号的上升沿向后平移0.1微秒，或者可以将第一时钟信号为高电平信号的下降沿向后平移0.05微秒，将第一时钟信号为高电平信号的下降沿前平移0.05微秒，且将第一时钟信号为低电平信号的上升沿向后平移0.05微秒，本公开对此不作任何限定，只要满足以一个周期内第一时钟信号为低电平信号的持续时间t11大于在一个周期内第二时钟信号为低电平信号的持续时间t21即可。此时，由于奇数行像素电路的写入数据信号的时间长于偶数行像素电路的写入数据信号的时间，相对于偶数行像素电路中的第一节点的电位，奇数行像素电路中的第一节点的电位更低，使得奇数行像素电路中的驱动晶体管的导通时间更长，使得本公开中的奇数行像素电路所驱动发光元件的亮度大于参照显示基板中奇数行像素电路所驱动发光元件的亮度，进而提升了奇数行像素电路所驱动发光元件的亮度，使得暗行变亮，减小了奇偶行的亮度差异，改善了细密横纹现象。
在一种示例性实施例中，以一个周期内第一时钟信号为低电平信号的持续时间t11与在一个周期内第二时钟信号为低电平信号的持续时间t21之差为0.1微秒为例，为了实现在一个周期内第一时钟信号为低电平信号的持续时间大于一个周期内第二时钟信号为低电平信号的持续时间，可以在参照显示基板的基础上，保持参照显示基板中的第一时钟信号不变，可以将参照显示基板中的第一时钟信号为高电平信号的下降沿后平移0.1微米，或者可以将第一时钟信号为高电平信号的上升沿向前平移0.1微秒，且将第一时钟信号为低电平信号的上升沿向前平移0.1微秒，或者可以将第一时钟信号为高电平信号的下降沿向前平移0.05微秒，将第一时钟信号为高电平信号的下降 沿后平移0.05微秒，且将第一时钟信号为低电平信号的上升沿向前平移0.05微秒，本公开对此不作任何限定，只要满足以一个周期内第一时钟信号为低电平信号的持续时间t11大于在一个周期内第二时钟信号为低电平信号的持续时间t21即可。此时，由于奇数行像素电路的写入数据信号的时间长于偶数行像素电路的写入数据信号的时间，相对于奇数行像素电路中的第一节点的电位，偶数行像素电路中的第一节点的电位更高，使得偶数行像素电路中的驱动晶体管的导通时间更短，使得本公开中的偶数行像素电路所驱动发光元件的亮度小于参照显示基板中偶数行像素电路所驱动发光元件的亮度，降低了偶数行像素电路所驱动发光元件的亮度，使得亮行变暗，减小了奇偶行的亮度差异，改善了细密横纹现象。
在一种示例性实施例中，第一时钟信号和第二时钟信号可以保证写入数据信号的完整性。
如图1、图2和图6所示，在一种示例性实施例中，显示基板还可以包括：发光驱动电路，像素电路还包括：发光晶体管和发光信号线，发光信号线与发光晶体管的控制极电连接，发光晶体管与写入晶体管的晶体管类型相同。发光驱动电路包括：N/2级发光移位寄存器EM(1)至EM(N/2)，发光移位寄存器包括：输入端和输出端；第j级发光移位寄存器的输出端分别与第2j-1行像素电路的发光信号线、第2j行像素电路的发光信号线和第j+1级发光移位寄存器的输入端电连接，1≤j＜N/2。
在一种示例性实施例中，如图1和图2所示，发光驱动电路可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线EL 1、EL 2、EL 3、……和EL N的发射信号。例如，发光驱动电路可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线EL 1至EL N。例如，发光驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级电路的方式产生发光信号。
在一种示例性实施例中，控制移位寄存器包括：多个控制晶体管和多个控制电容，控制移位寄存器的电路结构可以为13T3C，本公开对此不作任何限定。
图9A为一种示例性实施例提供的控制移位寄存器的等效电路图，图9B为图9A提供的控制移位寄存器的时序图。如图9A所示，控制移位寄存器包括：第一控制晶体管ST1至第十三控制晶体管ST13以及第一控制电容SC1至第三控制电容SC3。
在一种示例性实施例中，第一控制晶体管ST1的控制极与第三时钟信号端SCK3电连接，第一控制晶体管ST1的第一极与输入端SIN电连接，第一控制晶体管ST1的第二极与第一节点S1电连接。第二控制晶体管ST2的控制极与第一节点S1电连接，第二控制晶体管ST2的第一极与第三时钟信号端SCK3电连接，第二控制晶体管ST2的第二极与第二节点S2电连接。第三控制晶体管ST3的控制极与第三时钟信号端SCK3电连接，第三控制晶体管ST3的第一极与第二电源端VGL电连接，第三控制晶体管ST3的第二极与第二节点S2电连接。第四控制晶体管ST4的控制极与第三节点S3电连接，第四控制晶体管ST4的第一极与第一时钟信号端SCK1电连接，第四控制晶体管ST4的第二极与第五节点S5电连接。第五控制晶体管ST5的控制极与第四节点S4电连接，第五控制晶体管ST5的第一极与第五节点S5电连接，第五控制晶体管ST5的第二极与第一电源端VGH电连接。第六控制晶体管ST6的控制极与第四节点S4电连接，第六控制晶体管ST6的第一极与第一时钟信号端SCK1电连接，第六控制晶体管ST6的第二极与第六节点S6电连接。第七控制晶体管ST7的控制极与第一时钟信号端SCK1电连接，第七控制晶体管ST7的第一极与第六节点S6电连接，第七控制晶体管ST7的第二极与第七节点S7电连接。第八控制晶体管ST8的控制极与第一节点S1电连接，第八控制晶体管ST8的第一极与第一电源端VGH电连接，第八控制晶体管ST8的第二极与第七节点S7电连接。第九控制晶体管ST9的控制极与第七节点S7电连接，第九控制晶体管ST9的第一极与第一电源端VGH电连接，第九控制晶体管ST9的第二极与输出端SOUT电连接。第十控制晶体管ST10的控制极与第三节点S3电连接，第十控制晶体管ST10的第一极与第二电源端VGL电连接，第十控制晶体管ST10的第二极与输出端SOUT电连接。第十一控制晶体管ST11的控制极与第二电源端VGL电连接，第十一控制晶体管ST11的第一极与第二节点S2电连接，第十一控制晶体管ST11的第二极与第四节点S4电连接。第十二控制晶体管ST12的控制极与第二电 源端VGL电连接，第十二控制晶体管ST12的第一极与第一节点S1电连接，第十二控制晶体管ST12的第二极与第三节点S3电连接。第十三控制晶体管ST13的控制极与第二时钟信号端SCK2电连接，第十三控制晶体管ST13的第一极与第一节点S1电连接，第十三控制晶体管ST13的第二极与第一电源端VGH电连接。第一控制电容SC1的第一极板SC11与第四节点S4电连接，第一控制电容SC1的第二极板SC12与第六节点S6电连接。第二控制电容SC2的第一极板SC21与第七节点S7电连接，第二控制电容SC2的第二极板SC22与第一电源端VGH电连接。第三控制电容SC3的第一极板SC31与第三节点S3电连接，第三控制电容SC3的第二极板SC32与第五节点S5电连接。
在一种示例性实施例中，第一控制晶体管ST1至第十三控制晶体管ST13可以为P型晶体管或者可以为N型晶体管。第十控制晶体管ST10为输出晶体管。
在一种示例性实施例中，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。由于第二电源端VGL持续提供低电平信号，第十一控制晶体管ST11和第十二控制晶体管ST12持续导通。
在一种示例性实施例中，第二时钟信号端SCK2在开机初始化阶段为低电平信号，防止最后一极控制移位寄存器的第九控制晶体管ST9和第十控制晶体管ST10因输出信号的延迟同时导通，或者在异常关机阶段为低电平信号，防止第九控制晶体管ST9和第十控制晶体管ST10同时导通。第二时钟信号端SCK2在正常显示阶段持续提供高电平信号，即在正常显示阶段，第十三控制晶体管ST13持续截止。
以第一控制晶体管ST1至第十三控制晶体管ST13为P型晶体管为例，如图9B所示，一种示例性实施例提供的控制移位寄存器的工作过程包括以下阶段：
在第一阶段C1，第一时钟信号端SCK1的信号为高电平信号，第三时钟信号端SCK3的信号为低电平信号。第三时钟信号端SCK3的信号为低电平信号，第一控制晶体管ST1、第三控制晶体管ST3和第十二控制晶体管ST12导通，导通的第一控制晶体管ST1将输入端SIN的高电平信号传输至第一节 点S1，从而使得第一节点S1的电平变为高电平信号，导通的第十二控制晶体管ST12将第一节点S1的高电平信号传输至第三节点S2，第二控制晶体管ST2、第四控制晶体管ST4、第八控制晶体管ST8以及第十控制晶体管ST10被截止。另外，导通的第三控制晶体管ST3将第二电源端VGL的低电平信号传输至第二节点S2，从而使得第二节点S2的电平变为低电平，导通的第十一控制晶体管ST11将第二节点S2的低电平信号传输至第四节点S4，从而使得第四节点S4的电平变为低电平，第五控制晶体管ST5和第六控制晶体管ST6被导通。第一时钟信号线SCK1的信号为高电平信号，第七控制晶体管ST7截止。另外，在第三控制电容SC3的作用下，第九控制晶体管ST9被截止。在第一阶段P1中，由于第九控制晶体管ST9以及第十控制晶体管ST10均被截止，输出端SOUT的信号保持之前的低电平。
在第二阶段C2，第一时钟信号端SCK1的信号为低电平信号，第三时钟信号端SCK3的信号为高电平信号。第一时钟信号端SCK1的信号为低电平信号，第七控制晶体管ST7导通。第三时钟信号端SCK3的信号为高电平信号，第一控制晶体管ST1和第三控制晶体管ST3被截止。在第三控制电容SC3的作用下，第一节点S1和第三节点S3可以继续保持上一阶段的高电平信号，在第一控制电容SC1作用下，所以第四节点S4可以继续保持上一阶段的低电平，所以第五控制晶体管ST5以及第六控制晶体管ST6被导通。第二控制晶体管ST2、第四控制晶体管ST4、第八控制晶体管ST8以及第十控制晶体管ST10被截止。另外，第一时钟信号端SCK1的低电平信号通过导通的第六控制晶体管ST6以及第七控制晶体管ST7被传输至第七节点S7，第九控制晶体管ST9被导通，导通的第九控制晶体管ST9将第一电源端VGH的高电平信号输出，所以输出端SOUT的信号为高电平信号。
在第三阶段C3，第三时钟信号端SCK3的信号为低电平信号，第一时钟信号端SCK1的信号为高电平信号。第一时钟信号端SCK1的信号为高电平信号，第七控制晶体管ST7被截止。第二控制晶体管ST2、第四控制晶体管ST2、第八控制晶体管ST8以及第十控制晶体管ST10被截止。第三时钟信号端SCK3的信号为低电平信号，第一控制晶体管ST1以及第三控制晶体管ST3被导通。在第三控制电容SC3的作用下，第九控制晶体管ST9保持导通状态， 导通的第九控制晶体管ST9将第一电源端VGH的高电平信号输出，所以输出端SOUT的信号仍然为高电平信号。
在第四阶段C4，第一时钟信号端SCK1的信号为低电平信号，第三时钟信号端SCK3的信号为高电平信号。第三时钟信号端SCK3的信号为高电平信号，第一控制晶体管ST1以及第三控制晶体管ST3被截止。第一时钟信号端SCK1的信号为低电平，第七控制晶体管ST7被导通。由于第三控制电容SC3的存储作用，所以第一节点S1和第三节点S3的电平保持上一阶段的高电平信号，从而使得控制晶体管ST2、第四控制晶体管ST4、第八控制晶体管ST8以及第十控制晶体管ST10被截止。由于第一控制电容SC1的存储作用，第四节点S4继续保持上一阶段的低电平，从而使得第五控制晶体管ST5以及第六控制晶体管ST6被导通。另外，第一时钟信号端SCK1的低电平信号通过导通的第六控制晶体管ST6以及第七控制晶体管ST7被传输至第七节点S7，导通的第九控制晶体管ST9将第一电源端VGH的高电平信号输出，所以输出端SOUT的信号仍然为高电平信号。
在第五阶段C5，第一时钟信号端SCK1的信号为高电平信号，第三时钟信号端SCK3的信号为低电平信号。第三时钟信号端SCK3的信号为低电平信号，第一控制晶体管ST1以及第三控制晶体管ST3被导通。第一时钟信号端SCK1的信号为高电平信号，第七控制晶体管ST7被截止。导通的第一控制晶体管ST1将输入端SIN的低电平信号传输至第一节点S1，从而使得第一节点S1的电平变为低电平，导通的第十二控制晶体管ST12将第一节点S1的低电平信号传输至第三节点S3，从而使得第三节点S3的电平变为低电平，第二控制晶体管ST2、第四控制晶体管ST4、第八控制晶体管ST8以及第十控制晶体管ST10被导通。导通的第二控制晶体管ST2将低电平的第三时钟信号端SCK3的信号传输至第二节点S2，从而可以进一步拉低第二节点S2的电平，所以第二节点S2和第四节点S4继续保持上一阶段的低电平，从而使得第五控制晶体管ST5以及第六控制晶体管ST6被导通。第一时钟信号端SCK1的信号为高电平信号，第七控制晶体管ST7被截止。另外，导通的第八控制晶体管ST8将第一电源端VGH的高电平信号传输至第七节点S7，第九控制晶体管ST9被截止。导通的第十控制晶体管ST10将第二电源端 VGL的低电平信号输出，所以输出端SOUT的信号变为低电平。
在一种示例性实施例中，控制驱动电路包括：控制初始信号线、第一控制时钟信号线、第二控制时钟信号线和第三控制时钟信号线。
在一种示例性实施例中，第一级控制移位寄存器的输入端与控制初始信号线电连接，第j级控制移位寄存器的输出端与第j+1级控制移位寄存器的输入端电连接。第t级控制移位寄存器的第一时钟信号端与第一控制时钟信号线电连接，第二时钟信号端与第二控制时钟信号线电连接，第三时钟信号端与第三控制时钟信号线电连接，第t+1级控制移位寄存器的第一时钟信号端与第三控制时钟信号线电连接，第二时钟信号端与第二控制时钟信号线电连接，第三时钟信号端与第一控制时钟信号线电连接，1≤t＜N/2，且t为奇数。
在一种示例性实施例中，在一个周期内，第一控制时钟信号线、第二控制时钟信号线和第三控制时钟信号线的时钟信号为低电平信号的持续时间可以相同，或者可以不同，本公开对此不做任何限定。
在一种示例性实施例中，发光移位寄存器可以包括：多个发光晶体管和多个发光电容。发光移位寄存器的电路结构可以为13T3C或者10T3C，本公开对此不作任何限定。
图10A为一种示例性实施例提供的发光移位寄存器的等效电路图，图10B为图10A提供的发光移位寄存器的时序图。如图10A所示，在一种示例性实施例中，发光移位寄存器可以包括：第一发光晶体管ET1至第十三发光晶体管ET13以及第一发光电容EC1至第三发光电容EC3。
在一种示例性实施例中，第一发光晶体管ET1的控制极与第三时钟信号端ECK3电连接，第一发光晶体管ET1的第一极与输入端EIN电连接，第一发光晶体管ET1的第二极与第一节点E1电连接。第二发光晶体管ET2的控制极与第一节点E1电连接，第二发光晶体管ET2的第一极与第三时钟信号端ECK3电连接，第二发光晶体管ET2的第二极与第二节点E2电连接。第三发光晶体管ET3的控制极与第三时钟信号端ECK3电连接，第三发光晶体管ET3的第一极与第二电源端VGL电连接，第三发光晶体管ET3的第二极与第二节点E2电连接。第四发光晶体管ET4的控制极与第三节点E3电连接， 第四发光晶体管ET4的第一极与第一时钟信号端ECK1电连接，第四发光晶体管ET4的第二极与第五节点E5电连接。第五发光晶体管ET5的控制极与第四节点E4电连接，第五发光晶体管ET5的第一极与第五节点E5电连接，第五发光晶体管ET5的第二极与第一电源端VGH电连接。第六发光晶体管ET6的控制极与第四节点E4电连接，第六发光晶体管ET6的第一极与第一时钟信号端ECK1电连接，第六发光晶体管ET6的第二极与第六节点E6电连接。第七发光晶体管ET7的控制极与第一时钟信号端ECK1电连接，第七发光晶体管ET7的第一极与第六节点E6电连接，第七发光晶体管ET7的第二极与第七节点E7电连接。第八发光晶体管ET8的控制极与第一节点E1电连接，第八发光晶体管ET8的第一极与第一电源端VGH电连接，第八发光晶体管ET8的第二极与第七节点E7电连接。第九发光晶体管ET9的控制极与第七节点E7电连接，第九发光晶体管ET9的第一极与第一电源端VGH电连接，第九发光晶体管ET9的第二极与输出端EOUT电连接。第十发光晶体管ET10的控制极与第三节点E3电连接，第十发光晶体管ET10的第一极与第二电源端VGL电连接，第十发光晶体管ET10的第二极与输出端EOUT电连接。第十一发光晶体管ET11的控制极与第二电源端VGL电连接，第十一发光晶体管ET11的第一极与第二节点E2电连接，第十一发光晶体管ET11的第二极与第四节点E4电连接。第十二发光晶体管ET12的控制极与第二电源端VGL电连接，第十二发光晶体管ET12的第一极与第一节点E1电连接，第十二发光晶体管ET12的第二极与第三节点E3电连接。第十三发光晶体管ET13的控制极与第二时钟信号端ECK2电连接，第十三发光晶体管ET13的第一极与第一节点E1电连接，第十三发光晶体管ET13的第二极与第一电源端VGH电连接。第一发光电容EC1的第一极板EC11与第四节点E4电连接，第一发光电容EC1的第二极板EC12与第六节点E6电连接。第二发光电容EC2的第一极板EC21与第七节点E7电连接，第二发光电容EC2的第二极板EC22与第一电源端VGH电连接。第三发光电容EC3的第一极板EC31与第三节点E3电连接，第三发光电容EC3的第二极板EC32与第五节点E5电连接。
在一种示例性实施例中，第一发光晶体管ET1至第十三发光晶体管ET13可以为P型晶体管或者可以为N型晶体管。
在一种示例性实施例中，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。由于第二电源端VGL持续提供低电平信号，第十一发光晶体管ET11和第十二发光晶体管ET12持续导通。
在一种示例性实施例中，第二时钟信号端ECK2在开机初始化阶段为低电平信号，防止最后一发光移位寄存器的第九发光晶体管ET9和第十发光晶体管ET10因输出信号的延迟同时导通，或者在异常关机阶段为低电平信号，防止第九发光晶体管ET9和第十发光晶体管ET10同时导通。第二时钟信号端ECK2在正常显示阶段持续提供高电平信号，即在正常显示阶段，第十三发光晶体管ET13持续截止。
以第一发光晶体管ET1至第十三发光晶体管ET13为P型晶体管为例，如图10B所示，一种示例性实施例提供的发光移位寄存器的工作过程包括以下阶段：
在第一阶段D1，第一时钟信号端ECK1的信号为高电平信号，第三时钟信号端ECK3的信号为低电平信号。第三时钟信号端ECK3的信号为低电平信号，第一发光晶体管ET1、第三发光晶体管ET3和第十二发光晶体管ET12导通，导通的第一发光晶体管ET1将输入端EIN的高电平信号传输至第一节点E1，从而使得第一节点E1的电平变为高电平信号，导通的第十二发光晶体管ET12将第一节点E1的高电平信号传输至第三节点E2，第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。另外，导通的第三发光晶体管ET3将第三电源端VGL的低电平信号传输至第二节点E2，从而使得第二节点E2的电平变为低电平，导通的第十一发光晶体管ET11将第二节点E2的低电平信号传输至第四节点E4，从而使得第四节点E4的电平变为低电平，第五发光晶体管ET5和第六发光晶体管ET6被导通。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7截止。另外，在第三发光电容EC3的作用下，第九发光晶体管ET9被截止。在第一阶段P1中，由于第九发光晶体管ET9以及第十发光晶体管ET10均被截止，输出端EOUT的信号保持之前的低电平。
在第二阶段D2，第一时钟信号端ECK1的信号为低电平信号，第三时钟信号端ECK3的信号为高电平信号。第一时钟信号端ECK1的信号为低电平 信号，第七发光晶体管ET7导通。第三时钟信号端ECK3的信号为高电平信号，第一发光晶体管ET1和第三发光晶体管ET3被截止。在第三发光电容EC3的作用下，第一节点E1和第三节点E3可以继续保持上一阶段的高电平信号，在第一发光电容EC1作用下，所以第四节点E4可以继续保持上一阶段的低电平，所以第五发光晶体管ET5以及第六发光晶体管ET6被导通。第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。另外，第一时钟信号端ECK1的低电平信号通过导通的第六发光晶体管ET6以及第七发光晶体管ET7被传输至第七节点E7，第九发光晶体管ET9被导通，导通的第九发光晶体管ET9将第一电源端VGH的高电平信号输出，所以输出端EOUT的信号为高电平信号。另外，
在第三阶段D3，第三时钟信号端ECK3的信号为低电平信号，第一时钟信号端ECK1的信号为高电平信号。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7被截止。第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。第三时钟信号端ECK3的信号为低电平信号，第一发光晶体管ET1以及第三发光晶体管ET3被导通。在第二发光电容EC3的作用下，第九发光晶体管ET9保持导通状态，导通的第九发光晶体管ET9将第一电源端VGH的高电平信号输出，所以输出端EOUT的信号仍然为高电平信号。
在第四阶段D4，第一时钟信号端ECK1的信号为低电平信号，第三时钟信号端ECK3的信号为高电平信号。第三时钟信号端ECK3的信号为高电平信号，第一发光晶体管ET1以及第三发光晶体管ET3被截止。第一时钟信号端ECK1的信号为低电平，第七发光晶体管ET7被导通。由于第三发光电容EC3的存储作用，所以第一节点E1和第三节点E3的电平保持上一阶段的高电平信号，从而使得第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。由于第一发光电容EC1的存储作用，第四节点E4继续保持上一阶段的低电平，从而使得第五发光晶体管ET5以及第六发光晶体管ET6被导通。另外，第一时钟信号端ECK1的低电平信号通过导通的第六发光晶体管ET6以及第七发光晶体管ET7被传输至第七节点E7，导通的第九发光晶体管ET9将第一电源端VGH的高电平信号 输出，所以输出端EOUT的信号仍然为高电平信号。
在第五阶段D5，第一时钟信号端ECK1的信号为高电平信号，第三时钟信号端ECK3的信号为低电平信号。第三时钟信号端ECK3的信号为低电平信号，第一发光晶体管ET1以及第三发光晶体管ET3被导通。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7被截止。导通的第一发光晶体管ET1将输入端EIN的低电平信号传输至第一节点E1，从而使得第一节点E1的电平变为低电平，导通的第十二发光晶体管ET12将第一节点E1的低电平信号传输至第三节点E3，从而使得第三节点E3的电平变为低电平，第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被导通。导通的第二发光晶体管ET2将低电平的第三时钟信号端ECK3的信号传输至第二节点E2，从而可以进一步拉低第二节点E2的电平，所以第二节点E2和第四节点E4继续保持上一阶段的低电平，从而使得第五发光晶体管ET5以及第六发光晶体管ET6被导通。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7被截止。另外，导通的第八发光晶体管ET8将第一电源端VGH的高电平信号传输至第七节点E7，第九发光晶体管ET9被截止。导通的第十发光晶体管ET10将第二电源端VGL的低电平信号输出，所以输出端EOUT的信号变为低电平。
在一种示例性实施例中，发光驱动电路包括：发光初始信号线、第一发光时钟信号线、第二发光时钟信号线和第三发光时钟信号线。
在一种示例性实施例中，第一级发光移位寄存器的输入端与发光初始信号线电连接，第j级发光移位寄存器的输出端与第j+1级发光移位寄存器的输入端电连接。第t级发光移位寄存器的第一时钟信号端与第一发光时钟信号线电连接，第二时钟信号端与第二发光时钟信号线电连接，第三时钟信号端与第三发光时钟信号线电连接，第t+1级发光移位寄存器的第一时钟信号端与第三发光时钟信号线电连接，第二时钟信号端与第二发光时钟信号线电连接，第三时钟信号端与第一发光时钟信号线电连接。
在一种示例性实施例中，在一个周期内，第一发光时钟信号线、第二发光时钟信号线和第三发光时钟信号线的时钟信号为低电平信号的持续时间可以相同，或者可以不同，本公开对此不做任何限定。
本公开实施例还提供一种显示装置，包括：显示基板。
在一种示例性实施例中，显示装置可以为显示器、电视、手机、平板电脑、导航仪、数码相框、可穿戴显示产品具有任何显示功能的产品或者部件。
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。
本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (22)

  1. 一种显示基板，包括：像素电路和扫描驱动电路，所述像素电路包括：写入晶体管和扫描信号线，扫描信号线与写入晶体管的控制极电连接；所述扫描驱动电路包括：第一扫描时钟信号线和第二扫描时钟信号线；
    所述第一扫描时钟信号线的信号为第一时钟信号，所述第二扫描时钟信号线的信号为第二时钟信号，所述第一时钟信号和所述第二时钟信号为周期性时钟信号；
    在一个周期内第一时钟信号为低电平信号的持续时间不同于一个周期内第二时钟信号为低电平信号的持续时间。
  2. 根据权利要求1所述的显示基板，其中，当第一时钟信号为低电平信号时，第二时钟信号为高电平信号，当第二时钟信号为低电平时，第一时钟信号为高电平信号。
  3. 根据权利要求1或2所述的显示基板，其中，在一个周期内，第一时钟信号为高电平信号的持续时间大于第一时钟信号为低电平信号的持续时间的二倍；
    在一个周期内，第二时钟信号为高电平信号的持续时间大于第二时钟信号为低电平信号的持续时间的二倍。
  4. 根据权利要求1所述的显示基板，其中，所述第一时钟信号的周期等于所述第二时钟信号的周期。
  5. 根据权利要求1所述的显示基板，其中，在第一时间段内，第二时钟信号的上升沿早于第一时钟信号的下降沿，第二时钟信号的下降沿晚于第一时钟信号的上升沿，所述第一时间段为第二时钟信号为高电平信号的时间段；
    在第二时间段内，第一时钟信号的上升沿早于第二时钟信号的下降沿，第一时钟信号的下降沿晚于第二时钟信号的上升沿，所述第二时间段为第一时钟信号为高电平信号的时间段。
  6. 根据权利要求1至4任一项所述的显示基板，其中，所述扫描驱动电路包括：N个级联的扫描移位寄存器，所述扫描移位寄存器包括：输入端、输出端、第一时钟信号端和第二时钟信号端，N为像素电路的总行数；
    第i级扫描移位寄存器的输出端，分别与第i+1级扫描移位寄存器的输入端和第i行像素电路的扫描信号线电连接，1≤i＜N；
    第s级扫描移位寄存器的第一时钟信号端与第二扫描时钟信号线电连接，第s级扫描移位寄存器的第二时钟信号端与第一扫描时钟信号线电连接，第s+1级扫描移位寄存器的第一时钟信号端与第一扫描时钟信号线电连接，第s+1级扫描移位寄存器的第二时钟信号端与第二扫描时钟信号线电连接，1≤s＜N，且s为奇数。
  7. 根据权利要求6所述的显示基板，其中，在一个周期内第一时钟信号为低电平信号的持续时间大于一个周期内第二时钟信号为低电平信号的持续时间。
  8. 根据权利要求6所述的显示基板，其中，所述扫描驱动电路还包括：扫描初始信号线，所述扫描初始信号线与第一级扫描移位寄存器的输入端电连接；
    所述扫描初始信号线的信号为单次脉冲信号，所述扫描初始信号线的信号为低电平信号时，第一时钟信号为高电平信号，第二时钟信号为低电平信号。
  9. 根据权利要求8所述的显示基板，其中，所述扫描初始信号线的信号为低电平信号的持续时间大于第二时钟信号为高电平信号的持续时间，且小于第一时钟信号或第二时钟信号的周期。
  10. 根据权利要求6所述的显示基板，还包括：控制驱动电路；所述像素电路还包括：补偿晶体管和控制信号线，控制信号线与补偿晶体管的控制极电连接，补偿晶体管与写入晶体管的晶体管类型不同；所述控制驱动电路包括：N/2级控制移位寄存器，所述控制移位寄存器包括：输入端和输出端；
    第j级控制移位寄存器的输出端分别与第2j-1行像素电路的控制信号线、第2j行像素电路的控制信号线和第j+1级控制移位寄存器的输入端电连接，1≤j＜N/2。
  11. 根据权利要求10所述的显示基板，其中，所述像素电路还包括：阳极复位晶体管、节点复位晶体管和复位信号线，阳极复位晶体管与写入晶体 管的晶体管类型相同，节点复位晶体管与补偿晶体管的晶体管类型相同；
    所述扫描信号线与阳极复位晶体管的控制极电连接，所述复位信号线与节点复位晶体管的控制极电连接；
    所述控制驱动电路与N行像素电路的复位信号线电连接；
    同一行像素电路的复位信号线的信号为有效电平信号的结束时间早于控制信号线的信号为有效电平信号的开始时间。
  12. 根据权利要求11所述显示基板，其中，同一行像素电路的复位信号线的信号为有效电平信号的结束时间与控制信号线的信号为有效电平信号的开始时间差值大于所述同一行像素电路的复位信号线的信号为有效电平信号的持续时间。
  13. 根据权利要求6所述的显示基板，还包括：控制驱动电路；所述像素电路还包括：补偿复位晶体管和控制信号线，所述控制信号线与补偿复位晶体管的控制极电连接，补偿复位晶体管与写入晶体管的晶体管类型不同；所述控制驱动电路包括：N/2级控制移位寄存器，所述控制移位寄存器包括：输入端和输出端；
    第j级控制移位寄存器的输出端分别与第2j-1行像素电路的控制信号线、第2j行像素电路的控制信号线和第j+1级控制移位寄存器的输入端电连接，1≤j＜N/2。
  14. 根据权利要求13所述的显示基板，其中，所述像素电路还包括：阳极复位晶体管、补偿晶体管、节点复位晶体管和复位信号线；阳极复位晶体管、补偿晶体管和节点复位晶体管与写入晶体管的晶体管类型相同；
    所述扫描信号线，还分别与阳极复位晶体管的控制极和补偿晶体管的控制极电连接；
    所述扫描驱动电路与N行像素电路的复位信号线电连接；
    同一行像素电路的复位信号线的信号为有效电平信号的结束时间早于扫描信号线的信号为有效电平信号的开始时间。
  15. 根据权利要求10至14任一项所述的显示基板，还包括：发光驱动电路，所述像素电路还包括：发光晶体管和发光信号线，发光信号线与发光 晶体管的控制极电连接，发光晶体管与写入晶体管的晶体管类型相同；
    发光驱动电路包括：N/2级发光移位寄存器，所述发光移位寄存器包括：输入端和输出端；
    第j级发光移位寄存器的输出端分别与第2j-1行像素电路的发光信号线、第2j行像素电路的发光信号线和第j+1级发光移位寄存器的输入端电连接，1≤j＜N/2。
  16. 根据权利要求7所述的显示基板，其中，一个周期内第一时钟信号为低电平信号的持续时间与在一个周期内第二时钟信号为低电平信号的持续时间之差占所述周期的0.08％～3％。
  17. 根据权利要求16所述的显示基板，其中，一个周期内第一时钟信号为低电平信号的持续时间与在一个周期内第二时钟信号为低电平信号的持续时间之差可以约为0.05微秒至0.15微秒。
  18. 根据权利要求16所述的显示基板，其中，一个周期内第一时钟信号为低电平信号的持续时间占所述周期的30％～35％，和/或，一个周期内第二时钟信号为低电平信号的持续时间占所述周期的30％～35％。
  19. 根据权利要求18所述的显示基板，其中，在一个周期内第一时钟信号为低电平信号的持续时间约为1.8微秒至1.9微秒，在一个周期内第一时钟信号为高电平信号的持续时间约为3.7微米至3.8微秒。
  20. 根据权利要求18所述的显示基板，其中，在一个周期内第二时钟信号为低电平信号的持续时间约为1.7微秒至1.8微秒，在一个周期内第二时钟信号为高电平信号的持续时间约为3.8微米至3.9微秒。
  21. 根据权利要求9所述的显示基板，其中，所述扫描初始信号线的信号为低电平信号的持续时间约为4.4微秒至4.6微秒。
  22. 一种显示装置，包括：如权利要求1至21任一项所述的显示基板。
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