CN111696486B - 一种像素驱动电路及其驱动方法、显示基板及显示装置 - Google Patents

Abstract

一种像素驱动电路及驱动方法、显示基板、显示装置，所述像素驱动电路包括：数据写入子电路、驱动子电路、存储子电路、电平保持子电路、补偿子电路、发光控制子电路和发光元件，其中：所述数据写入子电路在第一扫描信号线的控制下将所述数据信号线上的电压写入到所述存储子电路；所述驱动子电路与第一电源线连接，由第一电源线提供的电压对驱动子电路的阈值电压进行补偿。本实施例提供的方案，数据信号线的电压的写入与阈值电压的补偿分开，能实现充分写入，降低了Mura不良。

Description

一种像素驱动电路及其驱动方法、显示基板及显示装置

技术领域

本申请实施例涉及但不限于显示技术，尤指一种像素驱动电路及其驱动方法、显示基板及显示装置。

背景技术

目前有机发光二极管(Organic Light-Emitting Diode，OLED)显示产品已经广泛应用在手机产品上，但是传统的OLED电路设计方案无法应用于高频率的笔记本等大尺寸产品。随着OLED尺寸的增大，分辨率增加以及刷新率的提高，容易存在sandy mura和dirtymura等不良。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本申请实施例提供了一种像素驱动电路及其驱动方法、显示基板及显示装置，减少斑块不良。

一方面，本申请实施例提供了一种像素驱动电路，包括：数据写入子电路、驱动子电路、存储子电路、电平保持子电路、补偿子电路、发光控制子电路和发光元件，其中：

所述数据写入子电路，与数据信号线、第一扫描信号线和第二节点连接，设置成在所述第一扫描信号线的控制下将所述数据信号线上的电压写入到所述存储子电路；

所述驱动子电路，与第一电源线、第一节点和第三节点连接，设置为在所述第一节点的控制下，通过所述第三节点向所述发光控制子电路输出驱动电流；

所述存储子电路，与所述第一节点和所述第二节点连接，设置为存储电压；

所述电平保持子电路，与所述第一电源线和所述第二节点连接，设置为保持所述第二节点的电平；

所述补偿子电路，与第二扫描信号线、所述第一节点和所述第三节点连接，设置为在所述第二扫描信号线的控制下，对所述驱动子电路的阈值电压进行补偿；

所述发光控制子电路，与发光控制信号线、所述第三节点和所述发光元件的第一极连接；设置为在所述发光控制信号线的控制下，根据接收的驱动电流驱动所述发光元件发光；

所述发光元件的第二极与第二电源线连接。

在一示例性实施例中，所述数据写入子电路时间将所述数据信号线上的电压写入到所述存储子电路的写入时间小于所述补偿子电路对所述驱动子电路的阈值电压进行补偿的补偿时间。

在一示例性实施例中，所述像素驱动电路还包括第一初始化子电路，所述第一初始化子电路与所述第一节点、第一复位信号线和初始化信号线连接，设置为在所述第一复位信号线的控制下，对所述第一节点进行初始化。

在一示例性实施例中，所述第一初始化子电路包括第一晶体管，所述第一晶体管的控制极连接所述第一复位信号线，第一极连接所述初始化信号线，第二极连接所述第一节点。

在一示例性实施例中，所述像素驱动电路还包括第二初始化子电路，所述第二初始化子电路与所述第二节点、第二复位信号线和参考信号线连接，设置为在所述第二复位信号线的控制下，对所述第二节点进行初始化。

在一示例性实施例中，所述第二初始化子电路包括第五晶体管，所述第五晶体管的控制极连接所述第二复位信号线，第一极连接所述参考信号线，第二极连接所述第二节点。

在一示例性实施例中，所述像素驱动电路还包括第二初始化子电路，所述第二初始化子电路与所述第二节点、第一复位信号线、所述第二扫描信号线和参考信号线连接，设置为在所述第一复位信号线和所述第二扫描信号线的控制下，对所述第二节点进行初始化。

在一示例性实施例中，所述第二初始化子电路包括第八晶体管和第九晶体管，所述第八晶体管的控制极连接第一复位信号线，第一极连接参考信号线，第二极连接第二节点；所述第九晶体管的控制极连接第二扫描信号线，第一极连接参考信号线，第二极连接第二节点。

在一示例性实施例中，所述像素驱动电路还包括第三初始化子电路，所述第三初始化子电路与所述发光元件的第一极、初始化信号线和第三复位信号线连接；或者，所述第三初始化子电路与所述发光元件的第一极、初始化信号线和第二扫描信号线连接，设置为在所述第三复位信号线或者所述第二扫描信号线的控制下，对所述发光元件进行初始化。

在一示例性实施例中，所述第三初始化子电路包括第七晶体管，所述第七晶体管的控制极连接第三复位信号线或者第二扫描信号线，第一极连接初始化信号线，第二极连接所述发光元件的第一极。

在一示例性实施例中，所述第三初始化子电路对所述发光元件进行初始化的初始化时间大于写入时间和补偿时间之和，所述写入时间为所述数据写入子电路时间将所述数据信号线上的电压写入到所述存储子电路的时长，所述补偿时间为所述补偿子电路对所述驱动子电路的阈值电压进行补偿的时长。

在一示例性实施例中，所述驱动子电路包括第三晶体管，所述第三晶体管的控制极连接所述第一节点，第一极连接所述第一电源线，第二极连接所述第三节点。

在一示例性实施例中，所述数据写入子电路包括第四晶体管，所述第四晶体管的控制极连接所述第一扫描信号信号线，第一极连接所述数据信号线，第二极连接所述第二节点。

在一示例性实施例中，所述存储子电路包括第一电容，所述第一电容的第一端连接所述第一节点，第二端连接所述第二节点。

在一示例性实施例中，所述电平保持子电路包括第二电容，所述第二电容的第一端连接所述第一电源线，第二端连接所述第二节点。

在一示例性实施例中，所述补偿子电路包括第二晶体管，所述第二晶体管的控制极连接所述第二扫描信号线，第一极连接所述第三节点，第二极连接所述第一节点。

在一示例性实施例中，所述发光控制子电路包括第六晶体管，所述第六晶体管的控制极连接所述发光控制信号线，第一极连接第三节点，第二极连接所述发光元件的第一极。

在一示例性实施例中，所述像素驱动电路还包括第一初始化子电路、第二初始化子电路和第三初始化子电路；

所述第一初始化子电路包括第一晶体管，所述第一晶体管的控制极连接所述第一复位信号线，第一极连接所述初始化信号线，第二极连接所述第一节点；

所述第二初始化子电路包括第五晶体管，所述第五晶体管的控制极连接所述第二复位信号线，第一极连接所述参考信号线，第二极连接所述第二节点；

所述第三初始化子电路包括第七晶体管，所述第七晶体管的控制极连接第三复位信号线，第一极连接初始化信号线，第二极连接所述发光元件的第一极；

所述驱动子电路包括第三晶体管，所述第三晶体管的控制极连接所述第一节点，第一极连接所述第一电源线，第二极连接所述第三节点；

所述数据写入子电路包括第四晶体管，所述第四晶体管的控制极连接所述第一扫描信号线，第一极连接所述数据信号线，第二极连接所述第二节点；

所述存储子电路包括第一电容，所述第一电容的第一端连接所述第一节点，第二端连接所述第二节点；

所述电平保持子电路包括第二电容，所述第二电容的第一端连接所述第一电源线，第二端连接所述第二节点；

所述补偿子电路包括第二晶体管，所述第二晶体管的控制极连接所述第二扫描信号线，第一极连接所述第三节点，第二极连接所述第一节点；

所述发光控制子电路包括第六晶体管，所述第六晶体管的控制极连接所述发光控制信号线，第一极连接第三节点，第二极连接所述发光元件的第一极。

在一示例性实施例中，用于驱动第n行子像素的像素驱动电路的所述第三复位信号线设置为连接用于驱动第n+1行子像素的像素驱动电路的第二复位信号线。

在一示例性实施例中，所述像素驱动电路还包括第一初始化子电路、第二初始化子电路和第三初始化子电路；

所述第一初始化子电路包括第一晶体管，所述第一晶体管的控制极连接所述第一复位信号线，第一极连接所述初始化信号线，第二极连接所述第一节点；

所述第二初始化子电路包括第八晶体管和第九晶体管，所述第八晶体管的控制极连接第一复位信号线，第一极连接参考信号线，第二极连接第二节点；所述第九晶体管的控制极连接第二扫描信号线，第一极连接参考信号线，第二极连接第二节点；

所述第三初始化子电路包括第七晶体管，所述第七晶体管的控制极连接第二扫描信号线，第一极连接初始化信号线，第二极连接所述发光元件的第一极；

所述驱动子电路包括第三晶体管，所述第三晶体管的控制极连接所述第一节点，第一极连接所述第一电源线，第二极连接所述第三节点；

所述数据写入子电路包括第四晶体管，所述第四晶体管的控制极连接所述第一扫描信号线，第一极连接所述数据信号线，第二极连接所述第二节点；

所述存储子电路包括第一电容，所述第一电容的第一端连接所述第一节点，第二端连接所述第二节点；

所述电平保持子电路包括第二电容，所述第二电容的第一端连接所述第一电源线，第二端连接所述第二节点；

所述补偿子电路包括第二晶体管，所述第二晶体管的控制极连接所述第二扫描信号线，第一极连接所述第三节点，第二极连接所述第一节点；

所述发光控制子电路包括第六晶体管，所述第六晶体管的控制极连接所述发光控制信号线，第一极连接第三节点，第二极连接所述发光元件的第一极。

另一方面，本申请实施例提供一种像素驱动电路的驱动方法，应用在上述的像素驱动电路中，包括：

在补偿阶段，在所述第二扫描信号线的有效电平信号的控制下，将所述第一电源线提供的第一电压和所述驱动子电路的阈值电压写入所述存储子电路连接所述第一节点的一端；

在写入阶段，在第一扫描信号线的有效电平信号的控制下，将数据信号线的电压写入至所述存储子电路的连接所述第二节点的一端；

在发光阶段，在所述第一节点的信号控制下，导通所述驱动子电路，产生驱动电流至所述发光控制子电路，以及，在发光控制信号线的有效电平信号的控制下，接收所述驱动电流驱动所述发光元件发光。

在一示例性实施例中，所述第一扫描信号线的有效电平信号的持续时间小于所述第二扫描信号线的有效电平信号的持续时间。

在一示例性实施例中，所述方法还包括，

在第三复位信号线的有效电平信号控制下，将初始信号线的初始电压提供至所述发光元件的第一极，对所述发光元件的第一极进行初始化，且所述第三复位信号线的有效电平信号的持续时间大于所述第一扫描信号线的有效电平信号和第二扫描信号线的有效电平信号的持续时间之和。

再一方面，本申请实施例提供一种显示基板，所述显示基板包括显示区域和周边区域，所述显示区域包括多个子像素，所述子像素包括上述像素驱动电路，所述像素驱动电路的存储子电路包括第一电容，所述像素驱动电路的电平保持子电路包括第二电容，在垂直于所述显示基板的平面上，所述子像素包括依次设置在基底上的第一金属层、第二金属层和第三金属层；所述第一金属层包括第一扫描信号线、第二扫描信号线、第一复位信号线、第二复位信号线，第一极板、第二极板；所述第二金属层包括第三极板；所述第一极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成所述第一电容，所述第二极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成所述第二电容；所述第三金属层包括第一电源线和数据信号线。

在一示例性实施例中，所述像素驱动电路包括多个晶体管，所述第一金属层还包括所述晶体管的栅电极；所述第二金属层还包括参考信号线，所述第三金属层还包括所述晶体管的源电极和漏电极，以及，初始信号线。

在一示例性实施例中，所述周边区域设置有栅极驱动电路，所述栅极驱动电路包括多个级联的第一栅极驱动子电路、多个级联的第二栅极驱动子电路、多个级联的第三栅极驱动子电路和多个级联的第四栅极驱动子电路，所述第一栅极驱动子电路设置为输出第一复位信号至所述第一复位信号线；所述第二栅极驱动子电路设置为输出第一扫描信号至所述第一扫描信号线；所述第三栅极驱动子电路设置为输出第二复位信号至所述第二复位信号线，所述第四栅极驱动子电路设置为输出第二扫描信号至所述第二扫描信号线，所述第一扫描信号的有效电平信号的持续时间小于所述第二扫描信号的有效电平信号的持续时间。

在一示例性实施例中，所述第三栅极子电路或所述第四栅极子电路包括第二输入端、第一输出端、第二输出端，第一输出端与所述第二输出端输出的信号彼此反相，且第一输出端连接下一级的所述第三栅极子电路或第四栅极子电路的第二输入端。

在一示例性实施例中，所述第一栅极驱动子电路或第二栅极驱动子电路包括：第十一晶体管至第十八晶体管，第三电容和第四电容，其中：

所述第十一晶体管的控制极连接第一时钟信号端，第一极连接第一输入信号端，第二极连接第四节点；

所述第十二晶体管的控制极连接所述第四节点，第一极连接所述第一时钟信号端，第二极连接第五节点；

所述第十三晶体管的控制极连接所述第一时钟信号端，第一极连接第四电源端，第二极连接所述第五节点；

所述第十四晶体管的控制极连接第五节点，第一极连接第三电源端，第二极连接输出节点，所述输出节点为所述第一栅极驱动子电路或第二栅极驱动子电路的输出端；

所述第十五晶体管的控制极连接第六节点，第一极连接第二时钟信号端，第二极连接所述输出节点；

所述第十六晶体管的控制极连接所述第五节点，第一极连接所述第三电源端，第二极连接所述第十七晶体管的第二极；

所述第十七晶体管的控制极连接第二时钟信号端，第一极连接第四节点，第二极连接所述第十六晶体管的第二极；

所述第三电容的第一端连接所述第六节点，第二端连接所述输出节点；

所述第四电容的第一端连接所述第五节点，第二端连接所述第三电源端。

在一示例性实施例中，所述第三栅极驱动子电路或所述第四栅极驱动子电路包括：第二十一晶体管至第三十二晶体管，第五电容、第六电容和第七电容，其中：

所述第二十一晶体管的控制极连接第三时钟信号端，第一极连接第二输入信号端，第二极连接第八节点；

所述第二十二晶体管的控制极连接所述第八节点，第一极连接第三时钟信号端，第二极连接第七节点；

所述第二十三晶体管的控制极连接所述第三时钟信号端，第一极连接第四电源端，第二极连接第七节点；

所述第二十四晶体管的控制极连接所述第四时钟信号端，第一极连接所述第八节点，第二极连接第二十五晶体管的第二极；

所述第二十五晶体管的控制极连接所述第七节点，第一极连接第三电源端，第二极连接所述第二十四晶体管的第二极；

所述第二十六晶体管的控制极连接所述第七节点，第一极连接所述第四时钟信号端，第二极连接第九节点；

所述第二十七晶体管的控制极连接所述第四时钟信号端，第一极连接第九节点，第二极连接第十节点；

所述第二十八晶体管的控制极连接所述第八节点，第一极连接所述第三电源端，第二极连接第十节点；

所述第二十九晶体管的控制极连接所述第十节点，第一极连接所述第三电源端，第二极连接第一输出端，所述第一输出端连接下一级的第三栅极驱动子电路或所述第四栅极驱动子电路的第二输入信号端；

所述第三十晶体管的控制极连接所述第八节点，第一极连接所述第四电源端，第二极连接所述第一输出端；

所述第三十一晶体管的控制极连接所述第十节点，第一极连接所述第四电源端，第二极连接第二输出端，所述第二输出端连接所述第二复位信号线或第二扫描信号线；

所述第三十二晶体管的控制极连接第八节点，第一极连接所述第三电源端，第二极连接所述第二输出端；

所述第五电容的第一端连接所述第七节点，第二端连接所述第九节点；

所述第六电容的第一端连接所述第八节点，第二端连接所述第四时钟信号端；

所述第七电容的第一端连接所述第三电源端，第二端连接所述第十节点。

再一方面，本申请实施例提供一种显示装置，包括上述显示基板。

本申请实施例包括一种像素驱动电路，包括：数据写入子电路、驱动子电路、存储子电路、电平保持子电路、补偿子电路、发光控制子电路和发光元件，其中：所述数据写入子电路，与数据信号线、第一扫描信号线和第二节点连接，设置成在所述第一扫描信号线的控制下将所述数据信号线上的电压写入到所述存储子电路；所述驱动子电路，与第一电源线、第一节点和第三节点连接，设置为在所述第一节点的控制下，通过所述第三节点向所述发光控制子电路输出驱动电流；所述存储子电路，与所述第一节点和所述第二节点连接，设置为存储电压；所述电平保持子电路，与所述第一电源线和所述第二节点连接，设置为保持所述第二节点的电平；所述补偿子电路，与第二扫描信号线、所述第一节点和所述第三节点连接，设置为在所述第二扫描信号线的控制下，对所述驱动子电路的阈值电压进行补偿；所述发光控制子电路，与发光控制信号线、所述第三节点和所述发光元件的第一极连接；设置为在所述发光控制信号线的控制下，根据接收的驱动电流驱动所述发光元件发光；所述发光元件的第二极与第二电源线连接。本实施例提供的像素驱动电路，通过第一电源线VDD输入的信号补偿阈值电压Vth，将数据信号线Data的电压直接直接充到存储子电路，提高了充电速度，Data电压写入充分，减少mura不良，另外阈值补偿和Data电压写入分开，可以灵活控制阈值补偿时间，提高刷新率。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书以及附图中所特别指出的结构来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为一技术方案提供的像素驱动电路结构图；

图2为充电时间与屏幕亮度关系示意图；

图3为充电率不足以及不均匀引起的mura问题示意图；

图4对存储电容进行充电的不同充电方式示意图；

图5为本申请实施例提供的像素驱动电路结构图；

图6为一实施例提供的像素驱动电路结构图；

图7为另一实施例提供的像素驱动电路结构图；

图8为一实施例提供的驱动子电路示意图；

图9为一实施例提供的数据写入子电路示意图；

图10为一实施例提供的存储子电路示意图；

图11为一实施例提供的电平保持子电路示意图；

图12为一实施例提供的补偿子电路示意图；

图13为一实施例提供的发光控制子电路示意图；

图14为一实施例提供的第一初始化子电路示意图；

图15为一实施例提供的第二初始化子电路示意图；

图16为一实施例提供的第三初始化子电路示意图；

图17为另一实施例提供的第二初始化子电路示意图；

图18为另一实施例提供的第三初始化子电路示意图；

图19为一实施例提供的像素驱动电路示意图；

图20为另一实施例提供的像素驱动电路示意图；

图21为又一实施例提供的像素驱动电路示意图；

图22为图20提供的像素驱动电路的工作时序示意图；

图23为图20提供的像素驱动电路的第一阶段工作状态示意图；

图24为图20提供的像素驱动电路的第二阶段工作状态示意图；

图25为图20提供的像素驱动电路的第三阶段工作状态示意图；

图26为图20提供的像素驱动电路的第四阶段工作状态示意图；

图27为图21提供的像素驱动电路的工作时序示意图；

图28为图21提供的像素驱动电路的第一阶段工作状态示意图；

图29为图21提供的像素驱动电路的第二阶段工作状态示意图；

图30为图21提供的像素驱动电路的第三阶段工作状态示意图；

图31为图21提供的像素驱动电路的第四阶段工作状态示意图；

图32为本申请实施例提供的显示基板示意图；

图33为一实施例提供的第一栅极驱动子电路示意图；

图34为图33提供的第一栅极驱动子电路的工作时序图；

图35为一实施例提供的第三栅极驱动子电路示意图；

图36为图35提供的第三栅极驱动子电路的工作时序图；

图37为图35所示电路仿真图；

图38为本申请实施例提供的像素驱动电路的驱动方法流程图。

具体实施方式

下文中将结合附图对本发明的实施例进行详细说明。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，可以是第一极为漏电极、第二极为源电极，或者可以是第一极为源电极、第二极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，有效电平信号包括开启晶体管的电平信号，比如，开启P型晶体管的有效电平信号为低电平信号，开启N型晶体管的有效电平信号为高电平信号。

随着OLED尺寸的增大，分辨率增加以及刷新率的提高，像素电路中Cst存在着充电不足以及Vth补偿不足的风险，造成由于Vth不均一而导致的sandy mura和dirty mura等不良。

图1为一技术方案提供的像素驱动电路。如图1所示，该方案提供一种7T1C像素驱动电路，该像素驱动电路中，数据信号线Data的数据信号的电压驱动晶体管T03进行数据电压Vdata的写入及阈值电压Vth的补偿，晶体管T03的栅极的电压最终为Vdata+Vth。对于笔记本等较大尺寸的产品，Data电压写入的时间较短会造成Data电压写入不充分，产生斑块(mura)等不良现象。当频率由60赫兹(Hz)增加到120Hz时，栅极驱动信号的脉宽由6微秒(us)减小到现在的3us，同理当产品分辨率由QHD(Quarter High Definition，全高清分辨率的四分之一，960X540)提高到UHD(Ultra High Definition，超高清)，栅极驱动信号的脉宽会再次减小一半。然而大尺寸产品的存储电容Cst无法减小，因而充电不足的现象会愈发严重。

屏幕的亮度可以反映出像素Cst充电率的实际程度，如图2所示，充电时间在4us以后屏幕的亮度趋于稳定，表明在4us的时间内Cst的电压趋于稳定，充电率较高。然后当频率提高1倍或者分辨率提高1倍，充电时间会由目前的6us(QHD 60Hz NB产品)缩短到3us，这样造成充电率不足，一方面会引起像素(Pixel)之间的亮度差异，造成mura；另一方面会造成低灰阶漏光(低灰阶亮度较高)，画面对比度降低。图3为充电率不足以及不均匀引起的mura问题示意图。如图3所示，在60Hz充电率不均匀mura程度较高，而15Hz的充电时间是60Hz的4倍，mura程度极大降低。

本申请实施例中，采用data写入和Vth补偿分开进行的电路结构，用VDD电压写入存储电容一端，既补偿了VDD的IR drop(IR压降)又补偿了Vth电压，保证了Vdata电压的快速写入，在提高刷新率的同时降低了mura(斑块)的风险。在另一实施例中，用不同的GOA控制数据电压写入的时间和Vth补偿的时间，可以灵活控制Vth补偿时间。另外，本申请实施例中，只需要一条数据信号线，可以降低bonding bump(粘接凸点)的数量，极大降低了集成电路(IC)的驱动要求。

如图4所示，Data信号可以经过两种方式充到Cst上，一种是经过补偿晶体管(SW-TFT)直接到Cst上，该方式的充电速度较快，如图4中(a)图所示；另一种是经过驱动晶体管(drive TFT)和SW TFT，该过程会进行Vth的补偿，在后期栅极电压接近于Vdata+Vth时，电流较小，因而充电速度较慢，如图4中(b)图所示。图1所示的7T1C电路依靠Data端，driveTFT和SW TFT组成二极管电路，该方案充电速度慢。本申请示例性实施例中，将数据信号线提供的data电压直接充到存储电容上，且采用第一电源线VDD提供的电压驱动补偿Vth，从而保证快速充电。在另一实施例中，Vth补偿时间和data电压写入时间不同，在延长Vth补偿时间时，可以使用较小的Data写入时间，提高了产品的刷新率。

图5为本申请实施例提供的像素驱动电路的示意图。如图5所示，本申请实施例提供的像素驱动电路包括：数据写入子电路、驱动子电路、电平保持子电路、存储子电路、补偿子电路、发光控制子电路和发光元件。

所述数据写入子电路，与数据信号线Data、第一扫描信号线Gate1和第二节点N2连接，设置成在所述第一扫描信号线Gate1的控制下将所述数据信号线Data上的电压Vdata写入到所述存储子电路；

所述驱动子电路，与第一电源线VDD、第一节点N1和第三节点N3连接，设置为在所述第一节点N1的控制下，通过所述第三节点N3向所述发光控制子电路输出驱动电流；

所述存储子电路，与所述第一节点N1和所述第二节点N2连接，设置为存储电压；

所述电平保持子电路，与所述第一电源线VDD和所述第二节点N2连接，设置为保持所述第二节点N2的电平；

所述补偿子电路，与第二扫描信号线Gate2、所述第一节点N1和所述第三节点N3连接，设置为在所述第二扫描信号线Gate2的控制下，对所述驱动子电路的阈值电压Vth进行补偿；

所述发光控制子电路，与发光控制信号线EM、所述第三节点N3和所述发光元件的第一极连接；设置为在所述发光控制信号线EM的控制下，根据接收的驱动电流驱动所述发光元件发光；比如，在发光控制信号线EM的控制下，控制第三节点N3和发光元件的第一极之间导通或者断开。

所述发光元件的第二极与第二电源线VSS连接。

在一实施例中，所述发光元件可以为有机发光二极管OLED，第一极可以是阳极，第二极可以是阴极。

在一实施例中，所述第一电源线VDD提供的电压信号比如为高电平，第二电源线VSS提供的电压信号比如为低电平。

本实施例提供的像素驱动电路，通过第一电源线VDD输入的信号补偿阈值电压Vth，将数据信号线Data的电压直接直接充到存储子电路，提高了充电速度，Data电压写入充分，减少mura不良，另外阈值补偿和Data电压写入分开，可以灵活控制阈值补偿时间，提高刷新率。

在一示例性实施例中，所述数据写入子电路时间将所述数据信号线上的电压写入到所述存储子电路的写入时间小于所述补偿子电路对所述驱动子电路的阈值电压进行补偿的补偿时间。数据本实施例中，增加对阈值电压Vth进行补偿的补偿时间，Vth补偿时间充足，可以降低mura的严重程度，提高良率，data电压写入的时间不同于Vth补偿时间，可以在保证Vth补偿的时间时，减少Data电压写入的时间，从而提高产品的刷新率，因此，可以应用在高分辨率的产品中。

图6为另一实施例提供的像素驱动电路的结构图。如图6所示，本实施例提供的像素驱动电路还可以包括第一初始化子电路，所述第一初始化子电路与所述第一节点N1、第一复位信号线Reset1和初始化信号线INIT连接，设置为在所述第一复位信号线Reset1的控制下，对所述第一节点N1进行初始化。

在另一实施例中，如图6所示，所述像素驱动电路还可以包括第二初始化子电路，所述第二初始化子电路与所述第二节点N2、第二复位信号线Reset2和参考信号线REF连接，设置为在所述第二复位信号线Reset2的控制下，对所述第二节点N2进行初始化。

在另一实施例中，如图6所示，所述像素驱动电路还可以包括第三初始化子电路，所述第三初始化子电路与所述发光元件的第一极、初始化信号线INIT和第三复位信号线Reset2(n+1)连接；设置为在所述第三复位信号线Reset2(n+1)的控制下，对所述发光元件进行初始化。显示基板包括阵列分布的多个像素，同一行的子像素使用相同的栅极驱动信号(栅极驱动信号包括第一扫描信号线、第二扫描信号线、第一复位信号线、第二复位信号线、第三复位信号线等输出的信号)，对n行，第n行的第三复位信号线Reset2(n+1)比如为第n+1行的第二复位信号线Reset2。所述对发光元件初始化包括：导通所述第一极与所述初始化信号线INIT，将所述初始化信号线的初始化电压Vinit提供给所述第一极，可以消除发光控制子电路的漏电流，避免发光元件受到该漏电流的影响而在暗态下发光，提高了显示质量。在一示例性实施例中，所述初始化电压比如为零电压或负电压。

图7为又一实施例提供的像素驱动电路的结构图。如图7所示，所述像素驱动电路还可以包括第二初始化子电路，所述第二初始化子电路与所述第二节点N2、第一复位信号线Reset1、所述第二扫描信号线Gate2和参考信号线REF连接，设置为在所述第一复位信号线Reset1和所述第二扫描信号线Gate2的控制下，对所述第二节点N2进行初始化。

在另一实施例中，如图7所示，所述像素驱动电路还可以包括第三初始化子电路，所述第三初始化子电路与所述发光元件的第一极、初始化信号线INIT和第二扫描信号线Gate2连接，设置为在所述第二扫描信号线Gate2的控制下，对所述发光元件进行初始化。

在一示例性实施例中，所述第三初始化子电路对所述发光元件进行初始化的初始化时间大于写入时间和补偿时间之和，所述写入时间为所述数据写入子电路时间将所述数据信号线上的电压写入到所述存储子电路的时长，所述补偿时间为所述补偿子电路对所述驱动子电路的阈值电压进行补偿的时长。OLED像素驱动电路对于OLED器件属于脉冲型供电，非连续性供电。对发光元件的第一极施加初始化电压，可以消除第一极表面残余正电荷，提高发光元件的寿命。图1所示方案中，当频率提升或分辨率增大，T07开启的时间减短，对发光元件第一极表面残余正电荷消除不彻底，降低了发光元件的寿命，使得面板的寿命低于预期。本实施例中，初始化时间大于写入时间和补偿时间之和，增加了初始化时间，对发光元件第一极表面残余正电荷消除较为彻底，提高了发光元件的寿命，即提高了面板的寿命。

图8为一实施例提供的驱动子电路示意图。如图8所示，本实施例提供的所述驱动子电路可以包括第三晶体管T3，所述第三晶体管T3的控制极连接所述第一节点N1，第一极连接所述第一电源线VDD，第二极连接所述第三节点N3。

图9为一实施例提供的数据写入子电路示意图。如图9所示，所述数据写入子电路可以包括第四晶体管T4，所述第四晶体管T4的控制极连接所述第一扫描信号信号线Gate1，第一极连接所述数据信号线Data，第二极连接所述第二节点N2。

图10为一实施例提供的存储子电路示意图。如图10所示，所述存储子电路可以包括第一电容C1，所述第一电容C1的第一端连接所述第一节点N1，第二端连接所述第二节点N2。

图11为一实施例提供的电平保持子电路示意图。如图11所示，所述电平保持子电路可以包括第二电容C2，所述第二电容C2的第一端连接所述第一电源线VDD，第二端连接所述第二节点N2。

图12为一实施例提供的电平保持子电路示意图。如图12所示，所述补偿子电路可以包括第二晶体管T2，所述第二晶体管T2的控制极连接所述第二扫描信号线Gate2，第一极连接所述第三节点N3，第二极连接所述第一节点N1。

图13为一实施例提供的发光控制子电路示意图。如图13所示，所述发光控制子电路可以包括第六晶体管T6，所述第六晶体管T6的控制极连接所述发光控制信号线EM，第一极连接第三节点N3，第二极连接所述发光元件的第一极。

图14为一实施例提供的第一初始化子电路示意图。如图14所示，所述第一初始化子电路可以包括第一晶体管T1，所述第一晶体管T1的控制极连接所述第一复位信号线Reset1，第一极连接所述初始化信号线INIT，第二极连接所述第一节点N1。

图15为一实施例提供的第二初始化子电路示意图。如图15所示，所述第二初始化子电路可以包括第五晶体管T5，所述第五晶体管T5的控制极连接所述第二复位信号线Reset2，第一极连接所述参考信号线REF，第二极连接所述第二节点N2。

图16为一实施例提供的第三初始化子电路示意图。如图16所示，所述第三初始化子电路可以包括第七晶体管T7，所述第七晶体管T7的控制极连接第三复位信号线Reste2(n+1)，第一极连接初始化信号线INIT，第二极连接所述发光元件的第一极。

图17为一实施例提供的第二初始化子电路示意图。如图17所示，所述第二初始化子电路可以包括第八晶体管T8和第九晶体管T9，所述第八晶体管T8的控制极连接第一复位信号线Reset1，第一极连接参考信号线REF，第二极连接第二节点N2；所述第九晶体管T9的控制极连接第二扫描信号线Gate2，第一极连接参考信号线REF，第二极连接第二节点N2。

图18为一实施例提供的第三初始化子电路示意图。如图16所示，所述第三初始化子电路可以包括第七晶体管T7，所述第七晶体管T7的控制极连接第二扫描信号线，第一极连接初始化信号线INIT，第二极连接所述发光元件的第一极。

图8至图18示出了多个子电路的示例性结构，本领域技术人员容易理解的是，上述多个子电路的实现方式并不限于此，只要能够实现其功能即可。

图19为一实施例提供的像素驱动电路的一个等效电路图。如图19所示，所述像素驱动电路可以包括：驱动子电路、数据写入子电路、存储子电路、电平保持子电路、补偿子电路、发光控制子电路和发光元件，所述发光元件比如为有机发光二极管OLED，其中：

所述驱动子电路可以包括第三晶体管T3，所述第三晶体管T3的控制极连接所述第一节点N1，第一极连接所述第一电源线VDD，第二极连接所述第三节点N3；

所述数据写入子电路可以包括第四晶体管T4，所述第四晶体管T4的控制极连接所述第一扫描信号线Gate1，第一极连接所述数据信号线Data，第二极连接所述第二节点N2；

所述存储子电路可以包括第一电容C1，所述第一电容C1的第一端连接所述第一节点N1，第二端连接所述第二节点N2；

所述电平保持子电路可以包括第二电容C2，所述第二电容C2的第一端连接所述第一电源线VDD，第二端连接所述第二节点N2；第二电容C2起到稳定第一电容C1电位的作用，不参与补偿子电路，因而避免了工艺误差对电路稳定性的影响。

所述补偿子电路可以包括第二晶体管T2，所述第二晶体管T2的控制极连接所述第二扫描信号线Gate2，第一极连接所述第三节点N3，第二极连接所述第一节点N1；

所述发光控制子电路可以包括第六晶体管T6，所述第六晶体管T6的控制极连接所述发光控制信号线EM，第一极连接第三节点N3，第二极连接所述发光元件的第一极；第六晶体管T6导通时，导通第三节点N3和有机发光二极管OLED的第一极，从而可以控制OLED的发光时间段。

所述有机发光二极管OLED的第二极连接第二电源端VSS。

图20为一实施例提供的像素驱动电路的结构图。本实施例提供的像素驱动电路为7T2C结构。如图20所示，所述像素驱动电路可以包括驱动子电路、数据写入子电路、存储子电路、电平保持子电路、补偿子电路、发光控制子电路、第一初始化子电路、第二初始化子电路、第三初始化子电路和发光元件，所述发光元件比如为有机发光二极管OLED，其中：

所述驱动子电路可以包括第三晶体管T3，所述第三晶体管T3的控制极连接所述第一节点N1，第一极连接所述第一电源线VDD，第二极连接所述第三节点N3；

所述数据写入子电路可以包括第四晶体管T4，所述第四晶体管T4的控制极连接所述第一扫描信号线Gate1，第一极连接所述数据信号线Data，第二极连接所述第二节点N2；

所述存储子电路可以包括第一电容C1，所述第一电容C1的第一端连接所述第一节点N1，第二端连接所述第二节点N2；

所述电平保持子电路可以包括第二电容C2，所述第二电容C2的第一端连接所述第一电源线VDD，第二端连接所述第二节点N2；第二电容C2起到稳定第一电容C1电位的作用，不参与补偿子电路，因而避免了工艺误差对电路稳定性的影响。

所述补偿子电路可以包括第二晶体管T2，所述第二晶体管T2的控制极连接所述第二扫描信号线Gate2，第一极连接所述第三节点N3，第二极连接所述第一节点N1；

所述发光控制子电路可以包括第六晶体管T6，所述第六晶体管T6的控制极连接所述发光控制信号线EM，第一极连接第三节点N3，第二极连接所述发光元件的第一极；第六晶体管T6导通时，导通第三节点N3和有机发光二极管OLED的第一极，从而可以控制OLED的发光时间段。

所述第一初始化子电路可以包括第一晶体管T1，所述第一晶体管T1的控制极连接所述第一复位信号线Reset1，第一极连接所述初始化信号线INIT，第二极连接所述第一节点N1；第一晶体管T1导通时，将初始化信号线INIT的初始化电压Vinit提供给第一节点N1，对第一电容C1进行复位；

所述第二初始化子电路可以包括第五晶体管T5，所述第五晶体管T5的控制极连接所述第二复位信号线Reset2，第一极连接所述参考信号线REF，第二极连接所述第二节点N2；第五晶体管T5导通时，将参考信号线REF的参考电压Vref提供给第二节点N2，对第一电容C1进行复位；

所述第三初始化子电路可以包括第七晶体管T7，所述第七晶体管T7的控制极连接第三复位信号线Reset2(n+1)，第一极连接初始化信号线INIT，第二极连接所述发光元件的第一极。

所述有机发光二极管OLED的第二极连接第二电源端VSS。

图21为一实施例提供的像素驱动电路的结构图。如图21所示，所述像素驱动电路可以包括驱动子电路、数据写入子电路、存储子电路、电平保持子电路、补偿子电路、发光控制子电路、第一初始化子电路、第二初始化子电路、第三初始化子电路和发光元件，所述发光元件比如为有机发光二极管OLED，其中：

所述驱动子电路可以包括第三晶体管T3，所述第三晶体管T3的控制极连接所述第一节点N1，第一极连接所述第一电源线VDD，第二极连接所述第三节点N3；

所述数据写入子电路可以包括第四晶体管T4，所述第四晶体管T4的控制极连接所述第一扫描信号线Gate1，第一极连接所述数据信号线Data，第二极连接所述第二节点N2；

所述存储子电路可以包括第一电容C1，所述第一电容C1的第一端连接所述第一节点N1，第二端连接所述第二节点N2；

所述电平保持子电路可以包括第二电容C2，所述第二电容C2的第一端连接所述第一电源线VDD，第二端连接所述第二节点N2；

所述补偿子电路可以包括第二晶体管T2，所述第二晶体管T2的控制极连接所述第二扫描信号线Gate2，第一极连接所述第三节点N3，第二极连接所述第一节点N1；

所述发光控制子电路可以包括第六晶体管T6，所述第六晶体管T6的控制极连接所述发光控制信号线EM，第一极连接第三节点N3，第二极连接所述发光元件的第一极；

所述第一初始化子电路可以包括第一晶体管T1，所述第一晶体管T1的控制极连接所述第一复位信号线Reset1，第一极连接所述初始化信号线INIT，第二极连接所述第一节点N1；

所述第二初始化子电路可以包括第八晶体管T8和第九晶体管T9，所述第八晶体管T8的控制极连接第一复位信号线Reset1，第一极连接参考信号线REF，第二极连接第二节点N2；所述第九晶体管T9的控制极连接第二扫描信号线Gate2，第一极连接参考信号线REF，第二极连接第二节点N2；

所述第三初始化子电路可以包括第七晶体管T7，所述第七晶体管T7的控制极连接第二扫描信号线Gate2，第一极连接初始化信号线INIT，第二极连接所述发光元件的第一极；

所述有机发光二极管OLED的第二极连接第二电源端VSS。

本实施例提供的像素驱动电路，相比图20中的像素驱动电路，增加了一个TFT，减少了栅极驱动信号(栅极驱动信号线包括第一扫描信号线Gate1，第二扫描信号线Gate2，第一复位信号线Reset1，发光控制信号线EM提供的信号，不需要第二复位信号线Reset2)，可以缩减边框，实现窄边框，应用在窄边框产品中。

下面通过一示例说明像素驱动电路的工作过程。本实施例的像素驱动电路如图20所示。以第一晶体管T1至第七晶体管T7为P型晶体管为例进行说明。图22为本实施例提供的像素驱动电路的工作时序图；图23为像素驱动电路在复位阶段的工作状态图，图24为像素驱动电路在补偿阶段的工作状态图，图25为像素驱动电路在写入阶段的工作状态图，图26为像素驱动电路在发光阶段的工作状态图。

第一阶段t1，即复位阶段，第一复位信号线Reset1提供低电平信号，第一晶体管T1开启，第一节点N1的电压V_N1为初始化信号线INIT提供的初始化电压Vinit，第二复位信号线Reset2提供低电平信号，第五晶体管T5开启(即导通)，第二节点N2的电压为参考信号线REF提供的电压Vref，第一电容C1复位，清除第一电容C1中原有数据电压；第一扫描信号线Gate1提供高电平信号和第二扫描信号线Gate2提供高电平信号，第四晶体管T4和第二晶体管T2关断，发光控制信号线EM提供高电平信号，第六晶体管T6关断，第三晶体管T3的控制极电压为初始化信号线INIT提供的电压Vinit，第二节点N2的电压为参考信号线REF提供的电压Vref。数据信号线Data提供低电平信号。如图23所示。

第二阶段t2，即补偿阶段，第一复位信号线Reset1提供高电平信号，第一晶体管T1关断。第二复位信号线Reset2提供低电平信号，第五晶体管T5开启，第二节点N2的电压仍为Vref。第二扫描信号线Gate2提供低电平信号，第二晶体管T2开启。第一扫描信号信号线Gate1提供高电平信号，第四晶体管T4关断。发光控制信号线EM提供高电平信号，第六晶体管T6关断。第三复位信号Reset2(n+1)提供低电平信号，第七晶体管T7开启，将初始化信号线INIT的电压提供给发光元件的第一极，对发光元件的第一极进行初始化。数据信号线Data提供低电平信号。在第二阶段t2开始时，第一电源线VDD提供的电压V_VDD与第一节点N1(在第一阶段t1中，第一节点N1的电压为Vinit)的电压差大于第三晶体管T3的阈值电压V_th，此时第三晶体管T3导通，第一电源端VDD的电压经过第三晶体管T3和第二晶体管T2流入第一节点N1，由于第二晶体管T2打开时间比较长，最终第三晶体管T3的Vth可以得到充分的补偿，当第一节点N1的电压升高到V_VDD+Vth时，第三晶体管T3截止，此时第一节点N1的电压为V_VDD+Vth，第二节点N2的电压为Vref，第一节点N1和第二节点N2的电压差为V_VDD+Vth-Vref；如图24所示。

第三阶段t3，即写入阶段，第一复位信号线Reset1提供高电平信号，第一晶体管T1关断，第二扫描信号线Gate2提供高电平信号，第二晶体管T2关断，第二复位信号线Reset2提供高电平信号，第五晶体管T5关断，发光控制信号线EM提供高电平信号，第六晶体管T6关断，数据信号线Data提供高电平信号Vdata，第一扫描信号线Gate1提供低电平信号，第四晶体管T4开启，数据信号线Data提供的信号写入到第二节点N2，即第二节点N2的电压变为Vdata，第一电容C1会产生自举效应以维持第一电容C1两端电压差不变，则第一节点N1的电位由于电容自举的原理最终电压变为V_VDD+Vth+Vdata-Vref，维持第一节点N1和第二节点N2的电压差为V_VDD+Vth+Vdata-Vref-Vdata＝V_VDD+Vth-Vref。如图25所示。本实施例中，数据信号线Data的电压的写入是单电容充电方式，与第一电容C1和第二电容C2的电容值比例无关，因此，即使第一电容C1和第二电容C2的电容值比例出现偏差，也不影响数据信号线Data的电压的写入，因此，本实施例提供的方案，由工艺波动引起的mura风险小。另外，C1和C2无固定比例，降低了工艺要求。

第四阶段t4，即发光阶段，第一复位信号线Reset1提供高电平信号，第一晶体管T1关断，第二扫描信号线Gate2提供高电平信号，第二晶体管T2关断，第一扫描信号线Gate1提供高电平信号，第四晶体管T4关断，第二复位信号线Reset2提供高电平信号，第五晶体管T5关断，发光控制信号线EM提供低电平信号，第六晶体管T6开启，数据信号线Data提供低电平信号，第一电源端VDD和第一节点N1的电压差Vth+Vdata-Vref大于第三晶体管T3的阈值电压Vth，此时第三晶体管T3开启，发光元件(本实施例中为有机发光二极管OLED)在第三晶体管T3的驱动下发光。如图26所示。最终OLED的发光电流为：

其中，u，W，L为与第三晶体管T3的工艺参数和几何尺寸有关的固定常数，V_gs为第三晶体管T3的栅源电压差，V_th为第三晶体管T3的阈值电压。可以看到，上述电流I与VDD和Vth无关，只取决于数据信号线Data提供的电压Vdata和参考信号线REF提供的电压Vref，从而消除了第三晶体管T3的阈值电压对驱动电流的影响，进而确保了显示装置的显示亮度均匀，提高了整个显示装置的显示效果。

不同阶段下第一节点N1的电压V_N1和第二节点N2的电压V_N2如下表所示。第一阶段t1，复位阶段，第一节点N1电压为初始信号线INIT提供的电压Vinit，第二节点N2的电压为参考信号线REF提供的电压Vref；第二阶段t2，补偿阶段，第一节点N1电压为第一电源线提供的电压V_VDD与第三晶体管T3(驱动晶体管)的阈值电压Vth之和，即V_VDD+Vth，第二节点N2的电压保持为参考信号线REF提供的电压Vref；第三阶段t3，写入阶段，第二节点N2的电压为数据信号线Data提供的电压Vdata，第一节点N1电压由于自举效应变为V_VDD+Vth+Vdata-Vref；第四阶段t4，发光阶段，第二节点N2的电压为数据信号线Data提供的电压Vdata，第一节点N1电压为V_VDD+Vth+Vdata-Vref。

在一示例性实施例中，第一扫描信号线Gate1提供的有效电平信号控制数据信号线提供的数据电压的写入时间(即第四晶体管T4的开启时间)，脉宽较窄，第二扫描信号线Gate2提供的有效电平信号控制Vth补偿时间(即第二晶体管T2的开启时间)，脉宽较宽，即数据电压写入的时间小于Vth补偿时间，从而在满足Vth补偿时间时，可以减小数据信号线提供的数据电压的写入时间，提高刷新率；第三复位信号线Reset2(n+1)提供的有效电平信号控制的对发光元件的初始化时间(即第七晶体管T7的开启时间)可以大于数据电压的写入时间和Vth补偿时间之和，增加了初始化时间，提高了发光元件的寿命，相应的，提高了面板的寿命。

在一示例性实施例中，Vdata比如为0～5V，功耗小。

下面通过另一示例说明像素驱动电路的工作过程。本实施例的像素驱动电路如图21所示。以第一晶体管T1至第四晶体管T4，第六晶体管T6至第九晶体管T9为P型晶体管为例进行说明。图27为本实施例提供的像素驱动电路的工作时序图；图28为像素驱动电路在复位阶段的工作状态图，图29为像素驱动电路在补偿阶段的工作状态图，图30为像素驱动电路在写入阶段的工作状态图，图31为像素驱动电路在发光阶段的工作状态图。

第一阶段t1，即复位阶段，第一复位信号线Reset1提供低电平信号，第一晶体管T1开启，第一节点N1的电压V_N1为初始化信号线INIT提供的初始化电压Vinit，第一电容C1复位，第八晶体管T8开启，第二节点N2的电压为参考信号线REF提供的电压Vref，第二扫描信号线Gate2提供高电平信号，第二晶体管T2、第七晶体管T7和第九晶体管T9和关断；第一扫描信号线Gate1提供高电平信号，第四晶体管T4关断，发光控制信号线EM提供高电平信号，第六晶体管T6关断，第三晶体管T3的控制极电压为初始化信号线INIT提供的电压Vinit，第二节点N2的电压为参考信号线REF提供的电压Vref。数据信号线Data提供低电平信号。如图28所示。

第二阶段t2，即补偿阶段，第一复位信号线Reset1提供高电平信号，第一晶体管T1关断，第八晶体管T8关断。第二扫描信号线Gate2提供低电平信号，第九晶体管T9开启，第二晶体管T2开启，第七晶体管T7开启，将初始化信号线INIT的电压提供给发光元件的第一极，对发光元件的第一极进行初始化。第二节点N2的电压仍为Vref。第一扫描信号信号线Gate1提供高电平信号，第四晶体管T4关断。发光控制信号线EM提供高电平信号，第六晶体管T6关断。数据信号线Data提供低电平信号。在第二阶段t2开始时，第一电源线VDD提供的电压V_VDD与第一节点N1(在第一阶段t1中，第一节点N1的电压为Vinit)的电压差大于第三晶体管T3的阈值电压V_th，此时第三晶体管T3导通，第一电源端VDD的电压经过第三晶体管T3和第二晶体管T2流入第一节点N1，由于第二晶体管T2打开时间比较长，最终第三晶体管T3的Vth可以得到充分的补偿，当第一节点N1的电压升高到V_VDD+Vth时，第三晶体管T3截止，此时第一节点N1的电压为V_VDD+Vth，第二节点N2的电压为Vref，第一节点N1和第二节点N2的电压差为V_VDD+Vth-Vref；如图29所示。

第三阶段t3，即写入阶段，第一复位信号线Reset1提供高电平信号，第一晶体管T1关断，第八晶体管T8关断。第二扫描信号线Gate2提供高电平信号，第二晶体管T2关断，第七晶体T7管关断，第九晶体管T9关断；发光控制信号线EM提供高电平信号，第六晶体管T6关断。数据信号线Data提供高电平信号Vdata。第一扫描信号线Gate1提供低电平信号，第四晶体管T4开启，数据信号线Data提供的信号写入到第二节点N2，即第二节点N2的电压变为Vdata，第一电容C1会产生自举效应以维持第一电容C1两端电压差不变，则第一节点N1的电位由于电容自举的原理最终电压变为V_VDD+Vth+Vdata-Vref，维持第一节点N1和第二节点N2的电压差为V_VDD+Vth+Vdata-Vref-Vdata＝V_VDD+Vth-Vref。如图30所示。

第四阶段t4，即发光阶段，第一复位信号线Reset1提供高电平信号，第一晶体管T1关断，第八晶体管T8关断，第二扫描信号线Gate2提供高电平信号，第二晶体管T2关断，第七晶体T7管关断，第九晶体管T9关断。第一扫描信号线Gate1提供高电平信号，第四晶体管T4关断。发光控制信号线EM提供低电平信号，第六晶体管T6开启。数据信号线Data提供低电平信号。第一电源端VDD和第一节点N1的电压差Vth+Vdata-Vref大于第三晶体管T3的阈值电压Vth，此时第三晶体管T3开启，发光元件(本实施例中为有机发光二极管OLED)在第三晶体管T3的驱动下发光。如图31所示。

上述实施例中以晶体管为P型晶体管为例进行说明，但本申请实施例不限于此，在其他实施例中可以是N型晶体管。此时，开启晶体管的条件即为输入高电平信号。

图32为本申请实施例提供的显示基板的示意图。如图32所示，本申请实施例提供一种显示基板，在平行于所述显示基板的平面上，显示基板可以包括显示区域和周边区域。所述显示区域包括多个子像素，所述子像素设置有上述像素驱动电路，所述子像素可以包括水平设置的第一扫描信号线Gate1、第二扫描信号线Gate2、第一复位信号线Reset1、第二复位信号线Reset2、参考信号线REF、发光控制信号线EM，以及，垂直设置的第一电源线VDD、初始信号线VINIT和数据信号线Data，以及，第二电源线VSS(图32中未示出)。在一示例性实施例中，沿垂直方向，发光控制信号线EM、第一扫描信号线Gate1、第二扫描信号线Gate2、第一复位信号线Reset1、第二复位信号线Reset2、参考信号线REF可以依次设置。每个子像素的像素驱动电路包括第一晶体管T1至第七晶体管T7、以及，电容。所述电容包括第一极板、第二极板和第三极板，第一极板和第三极板构成第一电容C1，第二极板和第三极板构成第二电容C2。所述第一晶体管T1至第七晶体管T7中每个晶体管包括有源层、栅电极、源电极和漏电极。像素驱动电路的连接关系参考前述实施例，此处不再赘述。

在垂直于所述显示基板的方向上，所述子像素可以包括在基底上依次设置的半导体层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层、第三金属层和平坦层。所述第一金属层包括第一扫描信号线Gate1、第二扫描信号线Gate2、第一复位信号线Reset1、第二复位信号线Reset2，以及，包括第一极板、第二极板。所述第二金属层包括参考信号线REF，以及，第三极板。所述第三金属层包括初始信号线INIT、第一电源线VDD和数据信号线Data，第三金属层电阻较低。所述半导体层包括所述第一晶体管T1至所述第七晶体管T7的有源层。所述第一金属层还可以包括第一晶体管T1至第七晶体管T7的栅电极，即晶体管的栅电极、第一扫描信号线Gate1、第二扫描信号线Gate2、第一复位信号线Reset1、第二复位信号线Reset2同层设置，且通过同一次构图工艺形成。所述第三金属层还包括第一晶体管T1至第七晶体管T7的源电极和漏电极。即，晶体管的源电极、漏电极、初始信号线INIT、第一电源线VDD和数据信号线Data同层设置，且通过同一次构图工艺形成。第一极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成第一电容C1，第二极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成第二电容C2。本实施例中，第一电容C1和第二电容C2共用第三极板，可以节省布局空间。在其他实施例中，第一电容C1和第二电容C2可以不共用第三极板，即使用独立的极板。

在一示例性实施例中，在平行于所述显示基板的平面上，所述第一极板、第二极板可以位于所述第一扫描信号线和第二扫描信号线之间，且第一极板可以位于靠近所述第二扫描信号线一侧，第二极板可以位于靠近所述第一扫描信号线一侧。

本申请实施例提供一种显示基板，包括上述像素驱动电路，还包括栅极驱动电路，所述栅极驱动电路可以包括级联的多个第一栅极驱动子电路，级联的多个第二栅极驱动子电路，级联的多个第三栅极驱动子电路，以及，级联的多个第四栅极驱动子电路，其中，第一栅极驱动子电路的输出端连接到第一复位信号线Reset1，第二栅极驱动子电路的输出端连接到第一扫描信号线Gate1，第三栅极驱动子电路的输出端连接到第二复位信号线Reset2，第四栅极驱动子电路的输出端连接到第二扫描信号线Gate2。第一栅极驱动子电路或第二栅极驱动子电路包括第一输入端和输出节点，第一栅极驱动子电路的输出节点级联下一级的第一栅极驱动子电路的第一输入端，第二栅极驱动子电路的输出节点级联下一级的第二栅极驱动子电路的第一输入端，第三栅极驱动子电路或第四栅极驱动子电路包括第二输入端和第一输出端、第二输出端，第三栅极驱动子电路的第一输出端级联下一级的第三栅极驱动子电路的第二输入端。第四栅极驱动子电路的第一输出端级联下一级的第四栅极驱动子电路的第二输入端。第三栅极驱动子电路的第一输出端、第二输出端的输出信号彼此反相，第四栅极驱动子电路的第一输出端、第二输出端的输出信号彼此反相。

图33为本申请实施例提供的第一栅极驱动子电路或第二栅极驱动子电路的示意图。所述第一栅极驱动子电路或第二栅极驱动子电路可以包括：第十一晶体管T11至第十八晶体管T18，第三电容C3和第四电容C4，其中：

所述第十一晶体管T11的控制极连接第一时钟信号端Reset1-CK，第一极连接第一输入信号端Reset1-STV，第二极连接第四节点N4；

所述第十二晶体管T12的控制极连接第四节点N4，第一极连接第一时钟信号端Reset1-CK，第二极连接第五节点N5；

所述第十三晶体管T13的控制极连接第一时钟信号端Reset1-CK，第一极连接第四电源端VGL，第二极连接第五节点N5；

所述第十四晶体管T14的控制极连接第五节点N5，第一极连接第三电源端VGH，第二极连接输出节点Reset1-OUT；

所述第十五晶体管T15的控制极连接第六节点N6，第一极连接第二时钟信号端Reset1-CB，第二极连接输出节点Reset1-OUT；

所述第十六晶体管T16的控制极连接第五节点N5，第一极连接第三电源端VGH，第二极连接第十七晶体管T17的第二极；

所述第十七晶体管T17的控制极连接第二时钟信号端Reset1-CB，第一极连接第四节点N4，第二极连接所述第十六晶体管T16的第二极；

所述第三电容C3的第一端连接第六节点N6，第二端连接输出节点Reset1-OUT；

所述第四电容C4的第一端连接第五节点N5，第二端连接第三电源端VGH。

第一时钟信号端Reset1-CK输入第一时钟信号，第二时钟信号端Reset1-CB输入第二时钟信号，且第一时钟信号和第二时钟信号的周期相同。

在一示例性实施例中，第三电源端VGH比如为高电平，第四电源端VGL比如为低电平。

图33所示的第一栅极驱动子电路或第二栅极驱动子电路仅为示例，在其他实施例中，可以使用其他结构的栅极驱动子电路。

图34为一实施例提供的第一栅极驱动子电路的工作时序图。Reset1_OUT1、Reset1_OUT2、Reset1_OUT3分别为第一栅极驱动子电路输出的不同行的第一扫描信号Reset1。第二栅极驱动子电路的工作时序与第一栅极驱动子电路类似，不再赘述。

第一阶段t1，所述第一时钟信号端Reset1-CK输入高电平信号，第十一晶体管T11、第十二晶体管T12、第十三晶体管T13关闭，所述第二时钟信号端Reset1-CB输入低电平信号，第十六晶体管T16打开，第十七晶体管T17打开，第十八晶体管T18打开，第十四晶体管T14打开，第十五晶体管T15关闭，Reset1-OUT输出与第三电源端VGH一致，为高电平；

第二阶段t2，所述第一时钟信号端Reset1-CK输入低电平信号，所述第二时钟信号端Reset1-CB输入高电平信号，所述第一输入信号端Reset1-STV输入低电平信号，第十一晶体管T11至第十六晶体管T16打开，第十八晶体管T18打开，第十七晶体管T17关闭，Reset1-OUT输出高电平信号；

第三阶段t3，所述第一时钟信号端Reset1-CK输入高电平信号，所述第二时钟信号端Reset1-CB输入低电平信号，所述第一输入信号端Reset1-STV输入高电平信号，第十二晶体管T12、第十五晶体管T15、第十七晶体管T17、第十八晶体管T18打开，第十一晶体管T11、第十三晶体管T13、第十六晶体管T16关闭，Reset1-OUT输出低电平信号；

第四阶段t4，所述第一时钟信号端Reset1-CK输入低电平信号，所述第二时钟信号端Reset1-CB输入高电平信号，所述第一输入信号端Reset1-STV输入高电平信号，第十一晶体管T11、第十三晶体管T13、第十四晶体管T14、第十六晶体管T16、第十八晶体管T18打开，第十二晶体管T12、第十五晶体管T15、第十七晶体管T17关闭；Reset1-OUT输出高电平信号；

第五阶段t5，所述第一时钟信号端Reset1-CK输入高电平信号，所述第二时钟信号端Reset1-CB输入低电平信号，所述第一输入信号端Reset1-STV输入高电平信号，第十四晶体管T14打开，第十六晶体管T16打开，第十七晶体管T17打开，第十八晶体管T18打开，第十一晶体管T11、第十二晶体管T12、第十三晶体管T13关闭，第十五晶体管T15关闭，Reset1-OUT输出高电平信号。

图35为本申请实施例提供的第三栅极驱动子电路和第四栅极驱动子电路示意图。所述第三栅极驱动子电路或第四栅极驱动子电路可以包括：第二十一晶体管T21至第三十二晶体管T32，第五电容C5、第六电容C6和第七电容C7，其中：

所述第二十一晶体管T21的控制极连接第三时钟信号端Reset2-CK，第一极连接第二输入信号端Reset2-STV，第二极连接第八节点N8；

所述第二十二晶体管T22的控制极连接所述第八节点N8，第一极连接第三时钟信号端Reset2-CK，第二极连接第七节点N7；

所述第二十三晶体管T23的控制极连接所述第三时钟信号端Reset2-CK，第一极连接第四电源端VGL，第二极连接第七节点N7；

所述第二十四晶体管T24的控制极连接所述第四时钟信号端Reset2-CB，第一极连接第八节点N8，第二极连接第二十五晶体管T25的第二极；

所述第二十五晶体管T25的控制极连接所述第七节点N7，第一极连接第三电源端VGH，第二极连接第二十四晶体管T24的第二极；

所述第二十六晶体管T26的控制极连接所述第七节点N7，第一极连接第四时钟信号端Reset2-CB，第二极连接第九节点N9；

所述第二十七晶体管T27的控制极连接第四时钟信号端Reset2-CB，第一极连接第九节点N9，第二极连接第十节点N10；

所述第二十八晶体管T28的控制极连接第八节点N8，第一极连接第三电源端VGH，第二极连接第十节点N10；

所述第二十九晶体管T29的控制极连接第十节点N10，第一极连接第三电源端VGH，第二极连接第一输出端OUT-next；

所述第三十晶体管T30的控制极连接第八节点N8，第一极连接第四电源端VGL，第二极连接第一输出端OUT-next；

所述第三十一晶体管T31的控制极连接第十节点N10，第一极连接第四电源端VGL，第二极连接第二输出端OUT-gate；

所述第三十二晶体管T32的控制极连接第八节点N8，第一极连接第三电源端VGH，第二极连接第二输出端OUT-gate；

所述第五电容C5的第一端连接第七节点N7，第二端连接第九节点N9；

所述第六电容C6的第一端连接所述第八节点N8，第二端连接第四时钟信号端Reset2-CB；

所述第七电容C7的第一端连接第三电源端VGH，第二端连接第十节点N10。

本实施例中，T31和T32构成反相子电路，第二输出端OUT-gate输出的信号与第一输出端OUT-next的信号彼此反相。

本实施例中，第一输出端OUT-next连接到下一行的第三栅极驱动子电路或第四栅极驱动子电路的第二输入信号端Reset2-STV，即级联的下一个第三栅极驱动子电路或第四栅极驱动子电路的第二输入信号端Reset2-STV；第二输出端OUT-gate连接到第二复位信号线Reset2或第二扫描信号线Gate2。

本实施例中，第三时钟信号端Reset2-CK接入第三时钟信号，第四时钟信号端Reset2-CB接入第四时钟信号，且第三时钟信号和第四时钟信号的周期可以相同，且可以与第一时钟信号、第二时钟信号的周期相同。因此，第三栅极驱动子电路(或者第四栅极驱动子电路)和第一栅极驱动子电路(或者第二栅极驱动子电路)可以保持相同的节奏，第一复位信号线Reset1的第一复位信号和第二复位信号线Reset2的第二复位信号的相对位置保持不变。

图36为一实施例提供的第三栅极驱动子电路的工作时序图。Reset2_OUT1、Reset2_OUT2、Reset2_OUT3分别为第三栅极驱动子电路的第二输出端OUT-gate端输出的不同行的第二扫描信号Reset2。第四栅极驱动子电路的工作时序与第三栅极驱动子电路类似，不再赘述。

第一阶段t1，所述第三时钟信号端Reset2-CK输入高电平信号，所述第四时钟信号端Reset2-CB输入低电平信号，所述第二输入信号端Reset2-STV输入低电平信号，第二十二晶体管T22、第二十八晶体管T28、第三十晶体管T30、第三十二晶体管T32打开，其余晶体管关闭，第二输出端OUT-gate输出高电平信号；

第二阶段t2，所述第三时钟信号端Reset2-CK输入低电平信号，所述第四时钟信号端Reset1-CB输入高电平信号，所述第二输入信号端Reset2-STV输入高电平信号，第二十一晶体管T21、第二十三晶体管T23、第二十五晶体管T25、第二十六晶体管T26打开，其余晶体管关闭，第二输出端OUT-gate输出高电平信号；

第三阶段t3，所述第三时钟信号端Reset2-CK输入高电平信号，所述第四时钟信号端Reset1-CB输入低电平信号，所述第二输入信号端Reset2-STV输入高电平信号，第二十四晶体管T24、第二十五晶体管T25、第二十六晶体管T26、第二十七晶体管T27、第二十九晶体管T29、第三十一晶体管T31打开，其余晶体管关闭，第二输出端OUT-gate输出低电平信号；

第四阶段t4，所述第三时钟信号端Reset2-CK输入低电平信号，所述第四时钟信号端Reset1-CB输入高电平信号，所述第二输入信号端Reset2-STV输入高电平信号，第二十一晶体管T21、第二十三晶体管T23、第二十五晶体管T25、第二十七晶体管T27、第二十九晶体管T29、第三十一晶体管T31打开，其余晶体管关闭，第二输出端OUT-gate输出低电平信号；

第五阶段t5，所述第三时钟信号端Reset2-CK输入高电平信号，所述第四时钟信号端Reset1-CB输入低电平信号，所述第二输入信号端Reset2-STV输入低电平信号，第二十四晶体管T24、第二十五晶体管T25、第二十六晶体管T26、第二十七晶体管T27、第二十九晶体管T29、第三十一晶体管T31打开，其余晶体管关闭，第二输出端OUT-gate输出低电平信号；

第六阶段t6，所述第三时钟信号端Reset2-CK输入低电平信号，所述第四时钟信号端Reset1-CB输入高电平信号，所述第二输入信号端Reset2-STV输入低电平信号，第二十一晶体管T21、第二十二晶体管T22、第二十三晶体管T23、第二十五晶体管T25、第二十六晶体管T26、第二十八晶体管T28、第三十晶体管T30、第三十二晶体管T32打开，其余晶体管关闭，第二输出端OUT-gate输出高电平信号；

第七阶段t7，所述第三时钟信号端Reset2-CK输入高电平信号，所述第四时钟信号端Reset1-CB输入低电平信号，所述第二输入信号端Reset2-STV输入低电平信号，第二十二晶体管T22、第二十四晶体管T24、第二十七晶体管T27、第二十八晶体管T28、第三十晶体管T30、第三十二晶体管T32打开，其余晶体管关闭，第二输出端OUT-gate输出高电平信号；

第八阶段t8，所述第三时钟信号端Reset2-CK输入低电平信号，所述第四时钟信号端Reset1-CB输入高电平信号，所述第二输入信号端Reset2-STV输入低电平信号，第二十一晶体管T21、第二十二晶体管T22、第二十三晶体管T23、第二十五晶体管T25、第二十六晶体管T26、第二十八晶体管T28、第三十晶体管T30、第三十二晶体管T32打开，其余晶体管关闭，第二输出端OUT-gate输出高电平信号。

图37为Reset2 GOA信号的仿真图形示意图。如图37所示，用高电平的STV信号可以得到低电平的OUT-gate信号。

本实施例提供的像素驱动电路需要4-5个不同GOA来驱动，与大尺寸产品(比如笔记本)所需GOA数量差不多，因此在外围边框排布上变动不大。

图38为本申请实施例提供的像素驱动电路的驱动方法流程图。如图38所示，本申请实施例提供一种像素驱动电路的驱动方法，应用在上述任一像素驱动电路中，包括：

步骤101，在补偿阶段，在所述第二扫描信号线的有效电平信号的控制下，将所述第一电源线提供的第一电压和所述驱动子电路的阈值电压写入所述存储子电路连接所述第一节点的一端；

步骤102，在写入阶段，在第一扫描信号线的有效电平信号的控制下，将数据信号线的电压写入至所述存储子电路的连接所述第二节点的一端；

步骤103，在发光阶段，在所述第一节点的信号控制下，导通所述驱动子电路，产生驱动电流至所述发光控制子电路，以及，在发光控制信号线的有效电平信号的控制下，接收所述驱动电流驱动所述发光元件发光。

在一示例性实施例中，所述第一扫描信号线的有效电平信号的持续时间小于所述第二扫描信号线的有效电平信号的持续时间。

在一示例性实施例中，所述方法还包括，

在第三复位信号线的有效电平信号控制下，将初始信号线的初始电压提供至所述发光元件的第一极，对所述发光元件的第一极进行初始化，且所述第三复位信号线的有效电平信号的持续时间大于所述第一扫描信号线的有效电平信号和第二扫描信号线的有效电平信号的持续时间之和。

本申请实施例提供的像素驱动电路的驱动方法，通过第一电源线VDD输入的信号补偿阈值电压Vth，将数据信号线Data的电压直接直接充到存储子电路，提高了充电速度，Data电压写入充分，减少mura不良。

本申请实施例提供一种显示基板的制备方法，所述显示基板包括显示区域和周边区域，所述显示区域包括多个子像素，所述子像素包括上述像素驱动电路，所述像素驱动电路的存储子电路包括第一电容，所述像素驱动电路的电平保持子电路包括第二电容，所述制备方法包括：

在基底上形成第一金属层；所述第一金属层包括第一扫描信号线、第二扫描信号线、第一复位信号线、第二复位信号线，第一极板、第二极板；

在所述第一金属层远离所述基底一侧形成第二金属层；所述第二金属层包括参第三极板；所述第一极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成所述第一电容，所述第二极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成所述第二电容；

在所述第二金属层远离所述基底一侧形成第三金属层，所述第三金属层包括第一电源线和数据信号线。

在一示例性实施例中，所述像素驱动电路包括多个晶体管，所述第一金属层还包括所述晶体管的栅电极；所述第二金属层还包括参考信号线，所述第三金属层还包括所述晶体管的源电极和漏电极，以及，初始信号线。

本申请实施例提供一种显示装置，包括上述显示基板。所述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

有以下几点需要说明：

(1)本申请实施例附图只涉及到与本申请实施例涉及到的结构，其他结构可参考通常设计。

(2)为了清晰起见，在用于描述本申请实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

(3)在不冲突的情况下，本申请实施例及实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (18)

1.一种像素驱动电路，包括：数据写入子电路、驱动子电路、存储子电路、电平保持子电路、补偿子电路、发光控制子电路和发光元件，其中：

所述数据写入子电路，与数据信号线、第一扫描信号线和第二节点连接，设置成在所述第一扫描信号线的控制下将所述数据信号线上的电压写入到所述存储子电路；

所述驱动子电路，与第一电源线、第一节点和第三节点连接，设置为在所述第一节点的控制下，通过所述第三节点向所述发光控制子电路输出驱动电流；

所述存储子电路，与所述第一节点和所述第二节点连接，设置为存储电压；

所述电平保持子电路，与所述第一电源线和所述第二节点连接，设置为保持所述第二节点的电平；

所述补偿子电路，与第二扫描信号线、所述第一节点和所述第三节点连接，设置为在所述第二扫描信号线的控制下，对所述驱动子电路的阈值电压进行补偿；

所述发光控制子电路，与发光控制信号线、所述第三节点和所述发光元件的第一极连接；设置为在所述发光控制信号线的控制下，根据接收的驱动电流驱动所述发光元件发光；

所述发光元件的第二极与第二电源线连接；

其中，所述数据写入子电路将所述数据信号线上的电压写入到所述存储子电路的写入时间小于所述补偿子电路对所述驱动子电路的阈值电压进行补偿的补偿时间；所述写入时间以及所述补偿时间分别由不同的GOA控制；

所述像素驱动电路还包括第二初始化子电路，所述第二初始化子电路包括第五晶体管，所述第五晶体管的控制极连接第二复位信号线，第一极连接参考信号线，第二极连接所述第二节点，设置为在所述第二复位信号线的控制下，对所述第二节点进行初始化；

所述像素驱动电路还包括第三初始化子电路，所述第三初始化子电路与所述发光元件的第一极、初始化信号线和第三复位信号线连接；设置为在所述第三复位信号线的控制下，对所述发光元件进行初始化；

所述第三初始化子电路对所述发光元件进行初始化的初始化时间大于写入时间和补偿时间之和，所述写入时间为所述数据写入子电路将所述数据信号线上的电压写入到所述存储子电路的时长，所述补偿时间为所述补偿子电路对所述驱动子电路的阈值电压进行补偿的时长；

所述第一扫描信号线、第二扫描信号线、第一复位信号线、第二复位信号线、参考信号线、发光控制信号线水平设置，所述第一电源线、初始信号线和数据信号线垂直设置，用于驱动第n行子像素的像素驱动电路的所述第三复位信号线设置为连接用于驱动第n+1行子像素的像素驱动电路的第二复位信号线；电容包括第一极板、第二极板和第三极板，第一极板和第三极板构成第一电容，第二极板和第三极板构成第二电容，所述第一电容和所述第二电容共用所述第三极板；所述第一极板、第二极板位于所述第一扫描信号线和第二扫描信号线之间，且所述第一极板位于靠近所述第二扫描信号线一侧，所述第二极板位于靠近所述第一扫描信号线一侧；

所述数据信号线的电压写入方式为单电容充电方式，与所述第一电容和第二电容的电容值比例无关，所述第一电容和第二电容的电容值比例偏差不影响数据信号线的电压的写入。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括第一初始化子电路，所述第一初始化子电路与所述第一节点、第一复位信号线和初始化信号线连接，设置为在所述第一复位信号线的控制下，对所述第一节点进行初始化。

3.根据权利要求2所述的像素驱动电路，其特征在于，所述第一初始化子电路包括第一晶体管，所述第一晶体管的控制极连接所述第一复位信号线，第一极连接所述初始化信号线，第二极连接所述第一节点。

4.根据权利要求1所述的像素驱动电路，其特征在于，所述驱动子电路包括第三晶体管，所述第三晶体管的控制极连接所述第一节点，第一极连接所述第一电源线，第二极连接所述第三节点。

5.根据权利要求1所述的像素驱动电路，其特征在于，所述数据写入子电路包括第四晶体管，所述第四晶体管的控制极连接所述第一扫描信号线，第一极连接所述数据信号线，第二极连接所述第二节点。

6.根据权利要求1所述的像素驱动电路，其特征在于，所述存储子电路包括第一电容，所述第一电容的第一端连接所述第一节点，第二端连接所述第二节点。

7.根据权利要求1所述的像素驱动电路，其特征在于，所述电平保持子电路包括第二电容，所述第二电容的第一端连接所述第一电源线，第二端连接所述第二节点。

8.根据权利要求1所述的像素驱动电路，其特征在于，所述补偿子电路包括第二晶体管，所述第二晶体管的控制极连接所述第二扫描信号线，第一极连接所述第三节点，第二极连接所述第一节点。

9.根据权利要求1所述的像素驱动电路，其特征在于，所述发光控制子电路包括第六晶体管，所述第六晶体管的控制极连接所述发光控制信号线，第一极连接第三节点，第二极连接所述发光元件的第一极。

10.根据权利要求1所述的像素驱动电路，其特征在于，

所述第三初始化子电路包括第七晶体管，所述第七晶体管的控制极连接第三复位信号线，第一极连接初始化信号线，第二极连接所述发光元件的第一极。

11.一种像素驱动电路的驱动方法，其特征在于，应用在权利要求1至10中任一所述的像素驱动电路中，包括：

在补偿阶段，在所述第二扫描信号线的有效电平信号的控制下，将所述第一电源线提供的第一电压和所述驱动子电路的阈值电压写入所述存储子电路连接所述第一节点的一端；

在写入阶段，在第一扫描信号线的有效电平信号的控制下，将数据信号线的电压写入至所述存储子电路的连接所述第二节点的一端；

在发光阶段，在所述第一节点的信号控制下，导通所述驱动子电路，产生驱动电流至所述发光控制子电路，以及，在发光控制信号线的有效电平信号的控制下，接收所述驱动电流驱动所述发光元件发光；

在第三复位信号线的有效电平信号控制下，将初始信号线的初始电压提供至所述发光元件的第一极，对所述发光元件的第一极进行初始化，且所述第三复位信号线的有效电平信号的持续时间大于所述第一扫描信号线的有效电平信号和第二扫描信号线的有效电平信号的持续时间之和；

其中，所述第一扫描信号线的有效电平信号的持续时间小于所述第二扫描信号线的有效电平信号的持续时间。

12.一种显示基板，其特征在于，所述显示基板包括显示区域和周边区域，所述显示区域包括多个子像素，所述子像素包括如权利要求1至10中任一所述的像素驱动电路，所述像素驱动电路的存储子电路包括第一电容，所述像素驱动电路的电平保持子电路包括第二电容，在垂直于所述显示基板的平面上，所述子像素包括依次设置在基底上的第一金属层、第二金属层和第三金属层；所述第一金属层包括第一扫描信号线、第二扫描信号线、第一复位信号线、第二复位信号线，第一极板、第二极板；所述第二金属层包括第三极板；所述第一极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成所述第一电容，所述第二极板在基底上的正投影与第三极板在基底上的正投影至少存在交叠区域，形成所述第二电容；所述第三金属层包括第一电源线和数据信号线。

13.根据权利要求12所述的显示基板，其特征在于，所述像素驱动电路包括多个晶体管，所述第一金属层还包括所述晶体管的栅电极；所述第二金属层还包括参考信号线，所述第三金属层还包括所述晶体管的源电极和漏电极，以及，初始信号线。

14.根据权利要求12或13所述的显示基板，其特征在于，所述周边区域设置有栅极驱动电路，所述栅极驱动电路包括多个级联的第一栅极驱动子电路、多个级联的第二栅极驱动子电路、多个级联的第三栅极驱动子电路和多个级联的第四栅极驱动子电路，所述第一栅极驱动子电路设置为输出第一复位信号至所述第一复位信号线；所述第二栅极驱动子电路设置为输出第一扫描信号至所述第一扫描信号线；所述第三栅极驱动子电路设置为输出第二复位信号至所述第二复位信号线，所述第四栅极驱动子电路设置为输出第二扫描信号至所述第二扫描信号线，所述第一扫描信号的有效电平信号的持续时间小于所述第二扫描信号的有效电平信号的持续时间。

15.根据权利要求14所述的显示基板，其特征在于，所述第三栅极驱动子电路或所述第四栅极驱动子电路包括第二输入端、第一输出端、第二输出端，第一输出端与所述第二输出端输出的信号彼此反相，且第一输出端连接下一级的所述第三栅极驱动子电路或第四栅极驱动子电路的第二输入端。

16.根据权利要求14所述的显示基板，其特征在于，所述第一栅极驱动子电路或第二栅极驱动子电路包括：第十一晶体管至第十八晶体管，第三电容和第四电容，其中：

所述第十一晶体管的控制极连接第一时钟信号端，第一极连接第一输入信号端，第二极连接第四节点；

第十二晶体管的控制极连接所述第四节点，第一极连接所述第一时钟信号端，第二极连接第五节点；

第十三晶体管的控制极连接所述第一时钟信号端，第一极连接第四电源端，第二极连接所述第五节点；

第十四晶体管的控制极连接第五节点，第一极连接第三电源端，第二极连接输出节点，所述输出节点为所述第一栅极驱动子电路或第二栅极驱动子电路的输出端；

第十五晶体管的控制极连接第六节点，第一极连接第二时钟信号端，第二极连接所述输出节点；

第十六晶体管的控制极连接所述第五节点，第一极连接所述第三电源端，第二极连接第十七晶体管的第二极；

所述第十七晶体管的控制极连接第二时钟信号端，第一极连接第四节点，第二极连接所述第十六晶体管的第二极；

所述第三电容的第一端连接所述第六节点，第二端连接所述输出节点；

所述第四电容的第一端连接所述第五节点，第二端连接所述第三电源端。

17.根据权利要求14所述的显示基板，其特征在于，所述第三栅极驱动子电路或所述第四栅极驱动子电路包括：第二十一晶体管至第三十二晶体管，第五电容、第六电容和第七电容，其中：

所述第二十一晶体管的控制极连接第三时钟信号端，第一极连接第二输入信号端，第二极连接第八节点；

第二十二晶体管的控制极连接所述第八节点，第一极连接第三时钟信号端，第二极连接第七节点；

第二十三晶体管的控制极连接所述第三时钟信号端，第一极连接第四电源端，第二极连接第七节点；

第二十四晶体管的控制极连接第四时钟信号端，第一极连接所述第八节点，第二极连接第二十五晶体管的第二极；

第二十五晶体管的控制极连接所述第七节点，第一极连接第三电源端，第二极连接所述第二十四晶体管的第二极；

第二十六晶体管的控制极连接所述第七节点，第一极连接所述第四时钟信号端，第二极连接第九节点；

第二十七晶体管的控制极连接所述第四时钟信号端，第一极连接第九节点，第二极连接第十节点；

第二十八晶体管的控制极连接所述第八节点，第一极连接所述第三电源端，第二极连接第十节点；

第二十九晶体管的控制极连接所述第十节点，第一极连接所述第三电源端，第二极连接第一输出端，所述第一输出端连接下一级的第三栅极驱动子电路或所述第四栅极驱动子电路的第二输入信号端；

第三十晶体管的控制极连接所述第八节点，第一极连接所述第四电源端，第二极连接所述第一输出端；

第三十一晶体管的控制极连接所述第十节点，第一极连接所述第四电源端，第二极连接第二输出端，所述第二输出端连接所述第二复位信号线或第二扫描信号线；

所述第三十二晶体管的控制极连接第八节点，第一极连接所述第三电源端，第二极连接所述第二输出端；

所述第五电容的第一端连接所述第七节点，第二端连接所述第九节点；

所述第六电容的第一端连接所述第八节点，第二端连接所述第四时钟信号端；

所述第七电容的第一端连接所述第三电源端，第二端连接所述第十节点。

18.一种显示装置，其特征在于，包括如权利要求12至17中任一所述的显示基板。

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