KR20200061448A - 주사 구동부 - Google Patents

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Abstract

본 발명의 주사 구동부는, 스테이지 회로들을 포함하고, 상기 스테이지 회로들 각각은: 게이트 전극이 제1 클록 라인과 연결되고, 일전극이 제1 노드와 연결되고, 타전극이 입력 캐리 라인과 연결되는 제1 트랜지스터; 및 일전극이 상기 제1 노드에 연결되고, 타전극이 제2 노드와 연결된 커패시터를 포함하고, 상기 제2 노드는 출력 캐리 라인과 연결되고, 상기 제2 노드는 제1 전원 전압 라인 및 제2 전원 전압 라인 중 하나에 연결된다.

Description

주사 구동부{SCAN DRIVER}
본 발명은 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 각각의 화소에 대응하는 데이터 전압을 기입하고, 각각의 화소를 발광시킨다. 각각의 화소는 기입된 데이터 전압에 대응하는 휘도로 발광한다. 표시 영상은 이러한 화소들의 발광 조합으로 표현될 수 있다.
주사 구동부는 복수의 스테이지 회로들을 포함하고, 각각의 스테이지 회로는 데이터 전압을 어느 화소에 기입할 것인지를 결정하는 주사 신호를 생성한다. 각각의 주사 신호는 복수의 화소들에 전달되어야 하므로, 다른 신호에 비해 RC 딜레이가 비교적 크다. 따라서, 스테이지 회로의 구동 능력이 부족한 경우, 주사 신호들 간의 중첩이 발생할 수 있고, 따라서 잘못된 데이터 전압이 화소들에 기입될 수도 있다.
해결하고자 하는 기술적 과제는, 스테이지 회로들이 CMOS 회로로 구성되어 구동 능력이 우수한 주사 구동부를 제공하는 데 있다.
본 발명의 한 실시예에 따른 주사 구동부는, 스테이지 회로들을 포함하고, 상기 스테이지 회로들 각각은: 일전극이 제1 노드와 연결되고, 타전극이 입력 캐리 라인과 연결되고, 게이트 전극이 제1 클록 라인과 연결되는 제1 트랜지스터; 및 일전극이 상기 제1 노드에 연결되고, 타전극이 제2 노드와 연결된 커패시터를 포함하고, 상기 제2 노드는 출력 캐리 라인과 연결되고, 상기 제2 노드는 제1 전원 전압 라인 및 제2 전원 전압 라인 중 하나에 연결될 수 있다.
상기 주사 구동부는, 일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 전원 전압 라인에 연결되고, 게이트 전극이 제2 클록 라인에 연결되는 제2 트랜지스터를 더 포함할 수 있다.
상기 주사 구동부는, 일전극이 상기 제1 전원 전압 라인에 연결되고, 타전극이 상기 제2 노드에 연결되고, 게이트 전극이 제3 노드와 연결되는 제3 트랜지스터를 더 포함할 수 있다.
상기 주사 구동부는, 일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 전원 전압 라인에 연결되고, 게이트 전극이 제3 노드와 연결되는 제4 트랜지스터를 더 포함할 수 있다.
상기 주사 구동부는, 일전극이 상기 제1 전원 전압 라인에 연결되고, 타전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제5 트랜지스터를 더 포함할 수 있다.
상기 주사 구동부는, 일전극이 상기 제3 노드에 연결되고, 타전극이 상기 제2 클록 라인에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제6 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터, 상기 제3 트랜지스터, 및 상기 제5 트랜지스터는 P형 트랜지스터들이고, 상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제6 트랜지스터는 N형 트랜지스터들일 수 있다.
상기 주사 구동부는, 입력단이 상기 제2 노드에 연결되고, 출력단이 주사 라인과 연결된 제1 인버터를 더 포함할 수 있다.
상기 주사 구동부는, 입력단이 상기 주사 라인과 연결되고, 출력단이 반전 주사 라인과 연결된 제2 인버터를 더 포함할 수 있다.
상기 제1 클록 라인에 인가되는 제1 클록 신호의 펄스들과 상기 제2 클록 라인에 인가되는 제2 클록 신호의 펄스들은 시간적으로 서로 중첩되지 않을 수 있다.
본 발명에 따른 주사 구동부는 스테이지 회로들이 CMOS 회로로 구성되어 구동 능력이 우수하다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 스테이지 회로를 설명하기 위한 도면이다.
도 4는 도 3의 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 6은 도 5의 화소의 구동 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 스테이지 회로를 설명하기 위한 도면이다.
도 10은 도 9의 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 12는 도 11의 화소의 구동 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 표시 장치(9)는 타이밍 제어부(10), 화소부(20), 데이터 구동부(30), 주사 구동부(40), 및 발광제어 구동부(50)를 포함한다.
타이밍 제어부(10)는 프로세서(예를 들어, application processor)로부터 공급되는 제어 신호 및 영상 신호를 표시 장치(9)의 사양(specification)에 맞게 변환하고, 데이터 구동부(30), 주사 구동부(40), 및 발광제어 구동부(50)로 필요한 제어 신호 및 영상 신호를 공급한다.
화소부(20)는 화소들(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)을 포함할 수 있다. 각 화소는 대응하는 데이터 라인과 주사 라인에 연결될 수 있다. 각 화소는 주사 라인으로부터 수신한 주사 신호에 대응하여 데이터 라인으로부터 데이터 전압을 입력받을 수 있다. 각 화소는 발광제어 라인으로부터 수신한 발광제어 신호에 대응하여 데이터 전압에 대응하는 휘도로 발광할 수 있다. 각 화소는 제1 구동 전압 라인(EVLDD), 제2 구동 전압 라인(ELVSS), 및 초기화 전압 라인(VINT)과 연결되어, 필요한 전압을 공급받을 수 있다.
데이터 구동부(30)는 타이밍 제어부(10)로부터 제어 신호 및 영상 신호를 수신하여 데이터 라인들(D1, D2, ..., Dm)로 공급할 데이터 전압을 생성한다. 화소행 단위로 생성된 데이터 전압은 동시에 데이터 라인들(D1, D2, ..., Dm)로 인가될 수 있다.
주사 구동부(40)는 타이밍 제어부(10)로부터 제어 신호를 수신하여 주사 라인들(S0, S1, S2, ..., Sn)로 공급할 주사 신호를 생성한다. 한 실시예에 따른 주사 구동부(40)에 대해서는 도 2 이하를 참조하여 더 상세히 후술한다.
발광제어 구동부(50)는 화소들(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)의 발광 기간을 결정하는 발광제어 신호를 발광제어 라인들(E1, E2, ..., En)을 통해 공급할 수 있다. 예를 들어, 각 화소는 발광제어 트랜지스터를 포함하고, 발광제어 트랜지스터의 온오프에 따라 유기 발광 다이오드로 전류의 흐름 여부가 결정됨으로써 발광제어 될 수 있다. 실시예에 따라 발광제어 구동부(50)는 각 화소행을 순차적으로 발광시키는 순차 발광형으로 구성될 수 있고, 다른 실시예에 따르면 발광제어 구동부(50)는 모든 화소행을 동시에 발광시키는 동시 발광형으로 구성될 수도 있다.
도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 2를 참조하면, 한 실시예에 따른 주사 구동부(40)는 스테이지 회로들(ST0, ST1, ST2, ST3, ...)을 포함한다.
각각의 스테이지 회로는 제1 클록 라인(CLK1), 제2 클록 라인(CLK2), 제1 전원 전압 라인(VGH), 제2 전원 전압 라인(VGL), 대응하는 캐리 라인들(CR0, CR1, CR2, CR3, ...), 및 대응하는 주사 라인들(S0, S1, S2, S3, ...)에 연결된다. 다만, 첫 번째 스테이지 회로(ST0)는 입력 캐리 라인이 존재하지 않으므로 시작 신호 라인(FLM)에 연결된다.
제1 전원 전압 라인(VGH)에는 고전압이 인가되며, 제2 전원 전압 라인(VGL)에는 제1 전원 전압 라인(VGH)에 비해 상대적으로 저전압이 인가된다. 제1 클록 라인(CLK1)에는 제1 주기로 펄스들이 발생하는 제1 클록 신호가 인가될 수 있다. 제2 클록 라인(CLK2)에는 제2 주기로 펄스들이 발생하는 제2 클록 신호가 인가될 수 있다. 펄스들은 로우 레벨을 갖는 하강 펄스들일 수 있다. 제1 주기 및 제2 주기는 동일할 수 있다. 이때, 제1 클록 신호의 펄스들과 제2 클록 신호의 펄스들은 시간적으로 서로 중첩되지 않을 수 있다.
첫 번째 스테이지 회로(ST0)에 연결된 시작 신호 라인(FLM)을 통해서 스타트 펄스가 인가되면, 스테이지 회로(ST0)는 내부 동작에 의해 생성된 캐리 신호를 캐리 라인(CR0)으로 출력하고, 주사 신호를 주사 라인(S0)으로 출력한다.
다음 스테이지 회로(ST1)에 연결된 캐리 라인(CR0)을 통해서 캐리 신호가 인가되면, 스테이지 회로(ST1)는 내부 동작에 의해 생성된 캐리 신호를 캐리 라인(CR1)으로 출력하고, 주사 신호를 주사 라인(S1)으로 출력한다.
이와 같은 동작이 다음 스테이지 회로들(ST2, ST3, ...)에 의해 반복적으로 수행된다.
스테이지 회로들(ST0, ST1, ST2, ST3, ...)은 실질적으로 동일한 내부 구조를 가지므로, 이하에서는 임의의 i번째 스테이지 회로를 가정하여 설명한다.
도 3은 본 발명의 한 실시예에 따른 스테이지 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 스테이지 회로(STi)는 트랜지스터들(T1, T2, T3, T4, T5, T6), 커패시터(C1), 및 인버터(INV1)를 실시예에 따라 선택적으로 포함할 수 있다.
제1 트랜지스터(T1)는 일전극이 제1 노드(N1)와 연결되고, 타전극이 입력 캐리 라인(CR(i-1))과 연결되고, 게이트 전극이 제1 클록 라인(CLK1)과 연결될 수 있다.
커패시터(C1)는 일전극이 제1 노드(N1)에 연결되고, 타전극이 제2 노드(N2)와 연결될 수 있다.
제2 노드(N2)는 출력 캐리 라인(CRi)과 연결될 수 있다. 제2 노드(N2)는 제1 전원 전압 라인(VGH) 및 제2 전원 전압 라인(VGL) 중 하나에 연결될 수 있다.
제2 트랜지스터(T2)는 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 전원 전압 라인(VGL)에 연결되고, 게이트 전극이 제2 클록 라인(CLK2)에 연결될 수 있다.
제3 트랜지스터(T3)는 일전극이 제1 전원 전압 라인(VGH)에 연결되고, 타전극이 제2 노드(N2)에 연결되고, 게이트 전극이 제3 노드(N3)와 연결될 수 있다.
제4 트랜지스터(T4)는 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 전원 전압 라인(VGL)에 연결되고, 게이트 전극이 제3 노드(N3)과 연결될 수 있다.
제5 트랜지스터(T5)는 일전극이 제1 전원 전압 라인(VGH)에 연결되고, 타전극이 제3 노드(N3)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제6 트랜지스터(T6)는 일전극이 제3 노드(N3)에 연결되고, 타전극이 제2 클록 라인(CLK2)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제1 인버터(INV1)는 입력단이 제2 노드(N2)에 연결되고, 출력단이 주사 라인(Si)과 연결될 수 있다.
제1 트랜지스터(T1), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 P형 트랜지스터들이고, 제2 트랜지스터(T2), 제4 트랜지스터(T4), 및 제6 트랜지스터(T6)는 N형 트랜지스터들일 수 있다.
P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 의미할 수 있다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 의미할 수 있다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
본 실시예에 의하면, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 CMOS 형태로 구성되고, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 CMOS 형태로 구성되고, 제1 인버터(INV1)가 CMOS 형태로 구성될 수 있다. 각각의 CMOS 형태에서, P형 트랜지스터들(T3, T5, ...)이 풀-업 기능(pull-up function), N형 트랜지스터들(T4, T6, ...)이 풀-다운 기능(pull-down function)을 담당하여 수행하게 되므로, 기존의 P형 트랜지스터들로만 구성되거나 N형 트랜지스터들로만 구성된 스테이지 회로에 비해 상대적으로 전류 구동 능력이 우수하게 된다. 또한, 버퍼 트랜지스터의 채널 폭을 줄일 수 있으므로, 회로 면적과 소비 전력이 감소할 수 있는 장점이 있다.
도 4는 도 3의 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 제1 클록 신호 라인(CLK1)에 인가되는 제1 클록 신호, 제2 클록 신호 라인(CLK2)에 인가되는 제2 클록 신호, 입력 캐리 라인(CR(i-1))에 인가되는 입력 캐리 신호, 출력 캐리 라인(CRi)에 인가되는 출력 캐리 신호, 주사 라인(Si)에 인가되는 주사 신호가 도시된다. 주사 라인(S(i+1))에 인가되는 다음 주사 신호는 타이밍 비교를 위하여 도시하였다.
기간(P1)에서, 제1 클록 신호는 로우 레벨(low level)이고, 제2 클록 신호는 하이 레벨(high level)이다. 즉, 제1 클록 신호에 하강 펄스가 발생한다. 이때, 입력 캐리 신호는 하이 레벨이다.
따라서, 제1 클록 신호에 의해 제1 트랜지스터(T1)가 턴-온되고, 제1 노드(N1)는 입력 캐리 신호에 따라 하이 레벨로 충전된다. 또한, 제2 클록 신호에 의해 제2 트랜지스터(T2)가 턴-온되고, 제2 노드(N2)는 제2 전원 전압 라인(VGL)과 연결되므로, 제2 노드(N2)는 로우 레벨로 충전된다.
따라서, 기간(P1)에서 주사 신호는 하이 레벨을 유지하고, 출력 캐리 신호는 로우 레벨을 유지한다.
기간(P2)에서, 제1 클록 신호가 하이 레벨로 변경되고, 이에 따라 제1 트랜지스터(T1)는 턴-오프된다. 이때, 제1 노드(N1)의 전압은, 커패시터(C1)에 저장된 전압 및 제2 전원 전압 라인(VGL)에 의해 지지되어, 하이 레벨로 유지된다.
기간(P3)에서, 제1 클록 신호는 하이 레벨이고, 제2 클록 신호는 로우 레벨이다. 즉, 제2 클록 신호에 하강 펄스가 발생한다.
현재 제6 트랜지스터(T6)는 하이 레벨의 제1 노드(N1)의 전압에 의해 턴-온된 상태이다. 따라서, 로우 레벨의 제2 클록 신호는 제3 노드(N3)에 인가되며, 이에 따라, 제3 트랜지스터(T3)가 턴-온된다. 턴-온된 제3 트랜지스터(T3)를 통해서 제1 전원 전압 라인(VGH)이 제2 노드(N2)와 연결되고, 제2 노드(N2)는 하이 레벨로 충전된다.
따라서, 기간(P3)에서 주사 신호는 로우 레벨로 변경되고, 출력 캐리 신호는 하이 레벨로 변경된다. 즉, 주사 신호에 하강 펄스가 발생하고, 출력 캐리 신호에 상승 펄스가 발생한다.
기간(P4)에서, 제2 클록 신호가 하이 레벨로 변경되고, 이에 따라 제2 트랜지스터(T2)가 턴-온되며, 제2 노드(N2)는 제2 전원 전압 라인(VGL)과 연결된다. 따라서, 제2 노드(N2)는 로우 레벨로 충전되며, 커패시터(C1)로 인한 커플링으로 인해서 제1 노드(N1)의 전압 또한 로우 레벨로 변경된다.
따라서, 기간(P4)에서 주사 신호는 하이 레벨로 변경되고, 출력 캐리 신호는 로우 레벨로 변경된다.
기간(P5)에서, 제1 클록 신호는 로우 레벨이고, 제2 클록 신호는 하이 레벨이다. 즉, 제1 클록 신호에 하강 펄스가 발생한다.
하지만 이때, 기간(P1)과 달리, 입력 캐리 신호는 로우 레벨이다. 따라서, 제1 노드(N1)는 로우 레벨로 충전된다.
기간(P6)에서, 제1 클록 신호는 하이 레벨이고, 제2 클록 신호는 로우 레벨이다. 즉, 제2 클록 신호에 하강 펄스가 발생한다.
하지만 이때, 기간(P3)와 달리, 제6 트랜지스터(T6)는 로우 레벨의 제1 노드(N1)의 전압에 의해 턴-오프된 상태이다. 따라서, 로우 레벨의 제2 클록 신호는 제3 노드(N3)에 인가될 수 없으며, 제3 트랜지스터(T3)는 턴-오프 상태를 유지한다. 따라서, 제1 전원 전압 라인(VGH)과 연결되지 않은 제2 노드(N2)는 로우 레벨을 유지한다.
따라서, 기간(P6)에서 주사 신호는 하이 레벨을 유지하고, 출력 캐리 신호는 로우 레벨을 유지한다.
도 5는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 5를 참조하면, 화소(PXij)는 트랜지스터들(M1, M2, M3, M4, M5, M6, M7), 스토리지 커패시터(Cst1), 및 유기 발광 다이오드(OLED1)를 포함한다. 트랜지스터들(M1~M7)은 P형 트랜지스터들일 수 있다.
스토리지 커패시터(Cst1)는 일전극이 제1 구동 전압 라인(ELVDD)에 연결되고, 타전극이 트랜지스터(M1)의 게이트 전극에 연결될 수 있다.
트랜지스터(M1)는 일전극이 트랜지스터(M5)의 타전극에 연결되고, 타전극이 트랜지스터(M6)의 일전극에 연결되고, 게이트 전극이 스토리지 커패시터(Cst1)의 타전극에 연결될 수 있다. 트랜지스터(M1)를 구동 트랜지스터로 명명할 수 있다. 트랜지스터(M1)는 게이트 전극과 소스 전극의 전위차에 따라 제1 구동 전압 라인(ELVDD)과 제2 구동 전압 라인(ELVSS) 사이에 흐르는 구동 전류량을 결정한다.
트랜지스터(M2)는 일전극이 데이터 라인(Dj)에 연결되고, 타전극이 트랜지스터(M1)의 일전극에 연결되고, 게이트 전극이 주사 라인(Si)에 연결될 수 있다. 트랜지스터(M2)를 스캔 트랜지스터로 명명할 수 있다. 트랜지스터(M2)는 주사 라인(Si)에 턴-온 레벨의 주사 신호가 인가되면 데이터 라인(Dj)의 데이터 전압을 화소(PXij)로 인입시킨다.
트랜지스터(M3)는 일전극이 트랜지스터(M1)의 타전극에 연결되고, 타전극이 트랜지스터(M1)의 게이트 전극에 연결되고, 게이트 전극이 주사 라인(Si)에 연결된다. 트랜지스터(M3)는 주사 라인(Si)에 턴-온 레벨의 주사 신호가 인가되면 트랜지스터(M1)를 다이오드 형태로 연결시킨다.
트랜지스터(M4)는 일전극이 트랜지스터(M1)의 게이트 전극에 연결되고, 타전극이 초기화 전압 라인(VINT)에 연결되고, 게이트 전극이 주사 라인(S(i-1))에 연결된다. 다른 실시예에서, 트랜지스터(M4)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 트랜지스터(M4)는 주사 라인(S(i-1))에 턴-온 레벨의 주사 신호가 인가되면 트랜지스터(M1)의 게이트 전극에 초기화 전압(VINT)을 전달하여, 트랜지스터(M1)의 게이트 전극의 전하량을 초기화시킨다.
트랜지스터(M5)는 일전극이 제1 구동 전압 라인(ELVDD)에 연결되고, 타전극이 트랜지스터(M1)의 일전극에 연결되고, 게이트 전극이 발광제어 라인(Ei)에 연결된다. 트랜지스터(M6)는 일전극이 트랜지스터(M1)의 타전극에 연결되고, 타전극이 유기 발광 다이오드(OELD1)의 애노드에 연결되고, 게이트 전극이 발광제어 라인(Ei)에 연결된다. 트랜지스터(M5, M6)는 발광제어 트랜지스터로 명명될 수 있다. 트랜지스터(M5, M6)는 턴-온 레벨의 발광제어 신호가 인가되면 제1 구동 전압 라인(ELVDD)과 제2 구동 전압 라인(ELVSS) 사이의 구동 전류 경로를 형성하여 유기 발광 다이오드(OELD1)를 발광시킨다.
트랜지스터(M7)는 일전극이 유기 발광 다이오드(OLED1)의 애노드에 연결되고, 타전극이 초기화 전압 라인(VINT)에 연결되고, 게이트 전극이 주사 라인(Si)에 연결된다. 다른 실시예에서, 트랜지스터(M7)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 트랜지스터(M7)는 주사 라인(Si)에 턴-온 레벨의 주사 신호가 인가되면 유기 발광 다이오드(OLED1)의 애노드에 초기화 전압을 전달하여, 유기 발광 다이오드(OELD1)에 축적된 전하량을 초기화시킨다.
유기 발광 다이오드(OLED1)는 애노드가 트랜지스터(M6)의 타전극에 연결되고, 캐소드가 제2 구동 전압 라인(ELVSS)에 연결된다.
도 6은 도 5의 화소의 구동 방법을 설명하기 위한 도면이다.
기간(PP1)에, 데이터 라인(Dj)에는 이전 화소행에 대한 데이터 전압(DATA(i-1)j)이 인가되고, 주사 라인(S(i-1))에는 턴-온 레벨(로우 레벨)의 주사 신호가 인가된다.
주사 라인(Si)에는 턴-오프 레벨(하이 레벨)의 주사 신호가 인가되므로, 트랜지스터(M2)는 턴오프 상태이고, 이전 화소행에 대한 데이터 전압(DATA(i-1)j)이 화소(PXij)로 인입되는 것이 방지된다.
이때, 트랜지스터(M4)는 턴-온 상태가 되므로, 트랜지스터(M1)의 게이트 전극에 초기화 전압이 인가되어 전하량이 초기화된다. 발광제어 라인(Ei)에는 턴-오프 레벨의 발광제어 신호가 인가되므로, 트랜지스터(M5, M6)는 턴-오프 상태이고, 초기화 전압(VINT) 인가 과정에 따른 불필요한 유기 발광 다이오드(OLED1)의 발광이 방지된다.
기간(PP2)에서, 데이터 라인(Dj)에는 현재 화소행에 대한 데이터 전압(DATAij)이 인가되고, 주사 라인(Si)에는 턴-온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터(M2, M1, M3)가 도통 상태가 되며, 데이터 라인(Dj)과 트랜지스터(M1)의 게이트 전극이 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)이 스토리지 커패시터(Cst1)의 타전극에 인가되고, 스토리지 커패시터(Cst1)는 제1 구동 전압 라인(ELVDD)의 전압과 데이터 전압(DATAij)의 차이에 해당하는 전하량을 축적한다.
이때, 트랜지스터(M7)는 턴-온 상태이므로, 유기 발광 다이오드(OLED1)의 애노드에는 초기화 전압(VINT)이 인가되고, 유기 발광 다이오드(OELD1)는 초기화 전압과 제2 구동 전압 라인(ELVSS)의 전압 차이에 해당하는 전하량으로 프리차지(precharge) 또는 초기화된다.
기간(PP2) 이후에 발광제어 라인(Ei)에 턴-온 레벨의 발광제어 신호가 인가됨에 따라, 트랜지스터(M5, M6)가 도통되며, 스토리지 커패시터(Cst1)에 축적된 전하량에 따라 트랜지스터(M1)를 통과하는 구동 전류량이 조절되어 유기 발광 다이오드(OLED1)로 구동 전류가 흐른다. 유기 발광 다이오드(OLED1)는 발광제어 라인(Ei)에 턴오프 레벨의 발광제어 신호가 인가되기 전까지 발광한다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(9')는 타이밍 제어부(10), 화소부(20'), 데이터 구동부(30), 주사 구동부(40'), 및 발광제어 구동부(50)를 포함한다.
표시 장치(9')는 도 1의 표시 장치(9)와 비교했을 때, 화소부(20')와 주사 구동부(40')의 구성을 제외하고 실질적으로 동일하므로, 중복되는 설명은 생략한다.
임의의 화소행에 대해서 화소부(20')와 주사 구동부(40')는 주사 라인들(S1, S2, ..., Sn) 및 반전 주사 라인들(SB0, SB1, ..., SBn)을 통해서 연결된다. 이에 따라 변경된 화소부(20')의 화소 구조와 주사 구동부(40')의 스테이지 회로 구조는 도 8 이하를 참조하여 설명한다.
도 8은 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 8을 참조하면, 주사 구동부(40')는 스테이지 회로들(ST0', ST1', ST2', ST3', ...)을 포함한다.
주사 구동부(40')는 반전 주사 라인들(SB0, SB1, SB2, SB3, ...)과 더 연결된 것을 제외하고, 도 2의 주사 구동부(40)와 동일하므로 중복된 설명은 생략한다.
주사 구동부(40')의 각 스테이지는 주사 라인에 더하여 반전 주사 라인을 출력 라인으로 구비한다. 실시예에 따라, 첫 번째 스테이지 회로(ST0')의 주사 라인은 화소부(20')로 연장되지 않고 반전 주사 신호 생성을 위해서만 사용될 수도 있다. 화소가 필요로 하는 신호에 따라 각 출력 라인의 활용은 달리 구성될 수 있다.
도 9는 본 발명의 다른 실시예에 다른 스테이지 회로를 설명하기 위한 도면이다.
도 9를 참조하면, 스테이지 회로(STi')는 트랜지스터들(T1~T6), 커패시터(C1), 제1 인버터(INV1), 및 제2 인버터(INV2)를 포함할 수 있다.
제2 인버터(INV2)는 입력단이 주사 라인(Si)과 연결되고, 출력단이 반전 주사 라인(SBi)과 연결될 수 있다.
스테이지 회로(STi')의 다른 구성들은 도 3의 스테이지 회로(STi)의 구성과 실질적으로 동일하므로, 중복된 설명을 생략한다.
도 10은 도 9의 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 제1 클록 신호 라인(CLK1)에 인가되는 제1 클록 신호, 제2 클록 신호 라인(CLK2)에 인가되는 제2 클록 신호, 입력 캐리 라인(CR(i-1))에 인가되는 입력 캐리 신호, 출력 캐리 라인(CRi)에 인가되는 출력 캐리 신호, 주사 라인(Si)에 인가되는 주사 신호, 및 반전 주사 라인(SBi)에 인가되는 반전 주사 신호가 도시된다. 주사 라인(S(i+1))에 인가되는 다음 주사 신호 및 반전 주사 라인(SB(i+1))에 인가되는 다음 반전 주사 신호는 타이밍 비교를 위하여 도시하였다.
도 10의 구동 방법은 도 4의 구동 방법과 실질적으로 동일하므로, 중복된 설명을 생략한다.
도 11은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이고, 도 12는 도 11의 화소의 구동 방법을 설명하기 위한 도면이다.
도 11을 참조하면 화소(PXij')는 트랜지스터들(M1, M2, M3, M4', M5, M6, M7'), 스토리지 커패시터(Cst1), 및 유기 발광 다이오드(OLED1)를 포함한다.
화소(PXij')는 도 5의 화소(PXij)와 비교했을 때, 트랜지스터들(M4', M7')을 제외하고는 실질적으로 동일한 구성을 가지므로 중복된 설명은 생략한다.
트랜지스터(M4')는 N형 트랜지스터로 구성될 수 있다. 트랜지스터(M4')의 게이트 전극은 반전 주사 라인(SB(i-1))과 연결될 수 있다.
트랜지스터(M7')는 N형 트랜지스터로 구성될 수 있다. 트랜지스터(M7')의 게이트 전극은 반전 주사 라인(SBi)과 연결될 수 있다.
예를 들어, 트랜지스터들(M4', M7')의 채널은 산화물 반도체로 구성될 수 있으며, 따라서 초기화 전압 라인(VINT)으로 흐르는 누설 전류가 최소화될 수 있다.
도 12를 참조하면, 트랜지스터들(M1, M2, M3, M4', M5, M6, M7')의 턴-온 시기 및 턴-오프 시기는 제1 실시예의 트랜지스터들(M1, M2, M3, M4, M5, M6, M7)과 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9: 표시 장치
10: 타이밍 제어부
20: 화소부
30: 데이터 구동부
40: 주사 구동부
50: 발광제어 구동부

Claims (10)

  1. 스테이지 회로들을 포함하고,
    상기 스테이지 회로들 각각은:
    일전극이 제1 노드와 연결되고, 타전극이 입력 캐리 라인과 연결되고, 게이트 전극이 제1 클록 라인과 연결되는 제1 트랜지스터; 및
    일전극이 상기 제1 노드에 연결되고, 타전극이 제2 노드와 연결된 커패시터를 포함하고,
    상기 제2 노드는 출력 캐리 라인과 연결되고,
    상기 제2 노드는 제1 전원 전압 라인 및 제2 전원 전압 라인 중 하나에 연결되는,
    주사 구동부.
  2. 제1 항에 있어서,
    일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 전원 전압 라인에 연결되고, 게이트 전극이 제2 클록 라인에 연결되는 제2 트랜지스터를 더 포함하는,
    주사 구동부.
  3. 제2 항에 있어서,
    일전극이 상기 제1 전원 전압 라인에 연결되고, 타전극이 상기 제2 노드에 연결되고, 게이트 전극이 제3 노드와 연결되는 제3 트랜지스터를 더 포함하는,
    주사 구동부.
  4. 제3 항에 있어서,
    일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 전원 전압 라인에 연결되고, 게이트 전극이 제3 노드와 연결되는 제4 트랜지스터를 더 포함하는,
    주사 구동부.
  5. 제4 항에 있어서,
    일전극이 상기 제1 전원 전압 라인에 연결되고, 타전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제5 트랜지스터를 더 포함하는,
    주사 구동부.
  6. 제5 항에 있어서,
    일전극이 상기 제3 노드에 연결되고, 타전극이 상기 제2 클록 라인에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제6 트랜지스터를 더 포함하는,
    주사 구동부.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터, 상기 제3 트랜지스터, 및 상기 제5 트랜지스터는 P형 트랜지스터들이고,
    상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제6 트랜지스터는 N형 트랜지스터들인,
    주사 구동부.
  8. 제7 항에 있어서,
    입력단이 상기 제2 노드에 연결되고, 출력단이 주사 라인과 연결된 제1 인버터를 더 포함하는,
    주사 구동부.
  9. 제8 항에 있어서,
    입력단이 상기 주사 라인과 연결되고, 출력단이 반전 주사 라인과 연결된 제2 인버터를 더 포함하는,
    주사 구동부.
  10. 제2 항에 있어서,
    상기 제1 클록 라인에 인가되는 제1 클록 신호의 펄스들과 상기 제2 클록 라인에 인가되는 제2 클록 신호의 펄스들은 시간적으로 서로 중첩되지 않는,
    주사 구동부.
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