JP2006251632A - 画素回路及び表示装置 - Google Patents

Abstract

【課題】ドライブトランジスタの閾電圧に加え、移動度の影響を補正可能な画素回路を提供する。
【解決手段】画素回路２は補正用トランジスタＴｒ５を備えており、サンプリング期間に先行して設定された補正期間に動作し、容量部Ｃｓ２に通電して容量部Ｃｓ２が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。容量部Ｃｓ２は検出した電位差に応じた電位を保持し、保持した電位はドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を相殺する。更に出力電流Ｉｄｓが流れる経路に抵抗素子Ｒを配し、その電圧降下分を容量部Ｃｓ２に保持された入力電位にフィードバックし、以って出力電流Ｉｄｓのキャリア移動度μに対する依存性を自己補正する。
【選択図】図２

Description

本発明は、画素毎に配した発光素子を電流駆動する画素回路に関する。又この画素回路がマトリクス状（行列状）に配列された表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。

画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２

従来の画素回路は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電位を保持する。ドライブトランジスタは、容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。

ドライブトランジスタは、容量部に保持された入力電位をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電位によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。

ここでドライブトランジスタの動作特性は以下の式で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）^２
このトランジスタ特性式において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート印加電圧を表わしており、画素回路では上述した入力電位である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの入力信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。

しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート印加電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。

閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路は、ある程度画面のユニフォーミティを改善する事が可能である。しかしながら、ポリシリコン薄膜トランジスタの特性は、閾電圧ばかりでなく移動度μも素子毎にばらつきがある。前述のトランジスタ特性式から明らかなように、ドレイン電流Ｉｄｓは移動度μに比例している。したがって移動度μがばらつくと、ゲート電圧Ｖｇｓが一定であってもドレイン電流Ｉｄｓにばらつきが出てしまう。この結果発光輝度が画素毎に変化する為、画面のユニフォーミティを損なうという課題がある。なお、本願発明に直接の関連性はないが、画面のユニフォーミティを改善する為の技術として、以下の特許文献６ないし１１が挙げられる。
特開２００２−１３２２１８ 特開２００３−１８６４３８ 特開２０００−２７６０７５ 特開２００４−１２６５５９ 特開２００４−００４９１１ 特開２００４−０５４２３４

上述した従来の技術の課題に鑑み、本発明は閾電圧に加え移動度の影響も補正し、以ってドライブトランジスタが供給するドレイン電流（出力電流）のばらつきを補償可能な画素回路及び表示装置を提供する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち本発明は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、更に該出力電流が流れる経路に抵抗素子を配し、その電圧降下分を該容量部に保持された該入力電位にフィードバックし、以って該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする。

好ましくは前記抵抗素子は、１００ｋΩ以上の抵抗値を有する。又前記サンプリングトランジスタやドライブトランジスタは、ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタからなり、前記抵抗素子は、該ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタに使われる高抵抗配線材料を用いて形成する。一態様では前記ドライブトランジスタはＮチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと該発光素子のアノードとの間に挿入されてる。他の態様では前記ドライブトランジスタはＰチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと電源配線との間に挿入されてる。

又本発明は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、該走査線に制御パルスを供給して順次行ごとに画素を走査し、各画素は、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置において、各画素は、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、更に該出力電流が流れる経路に抵抗素子を配し、その電圧降下分を該容量部に保持された該入力電位にフィードバックし、以って該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする。

好ましくは前記抵抗素子は、１００ｋΩ以上の抵抗値を有する。又前記サンプリングトランジスタやドライブトランジスタは、ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタからなり、前記抵抗素子は、該ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタに使われる高抵抗配線材料を用いて形成する。一態様では前記ドライブトランジスタはＮチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと該発光素子のアノードとの間に挿入されてる。他の態様では前記ドライブトランジスタはＰチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと電源配線との間に挿入されてる。

本発明によれば、画素回路は出力電流の閾電圧に対する依存性に加え、キャリア移動度に対する依存性も同時に補正している。まず閾電圧の補正であるが、所定の検出期間で、ドライブトランジスタに検出用の過徒電流を流し、これがカットオフした時点でドライブトランジスタのソースとゲート間に現れる電位差を検出し、これを容量部に保持しておく。この検出した電位差は丁度ドライブトランジスタの閾電圧Ｖｔｈに相当しており、これを容量部に予め保持する事で、入力電圧から閾電圧Ｖｔｈの影響を取り除く様にしている。

次にキャリア移動度の補正であるが、出力電流が流れる経路に抵抗素子を配し、その電圧降下分を前述した容量部に保持された入力電位にフィードバックし、以って出力電流のキャリア移動度に対する依存性を自動的に補正している。前述のトランジスタ特性式に示すように、出力電流（ドレイン電流）Ｉｄｓは移動度μに比例し、さらにゲート電圧Ｖｇｓの２乗に比例している。したがってゲート電圧Ｖｇｓが一定の場合、移動度μが高いほどドレイン電流Ｉｄｓは大きくなる。このドレイン電流が流れる経路に配された抵抗素子は、ドレイン電流Ｉｄｓが大きいほど電圧降下が大きくなる。この電圧降下を入力電位にフィードバックしてゲート電圧Ｖｇｓから差し引くようにする。結果的にドレイン電流Ｉｄｓが流れるほどゲート電圧Ｖｇｓが低くなり、移動度μの影響を打ち消すように作用する。この結果、移動度μの高低によらずドレイン電流Ｉｄｓは各画素で略自動的に揃うようになり、画面のユニフォーミティを改善できる。

以下図面を参照して本発明の実施の形態を詳細に説明する。図１を参照して本発明にかかるアクティブマトリクス表示装置の第１実施形態を説明する。図示するように、アクティブマトリクス表示装置は主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、本発明はこれに限られるものではない。各画素Ｒ，Ｇ，Ｂはそれぞれ画素回路２で構成されている。信号線ＳＬは水平セレクタ３によって駆動される。水平セレクタ３は信号部を構成し、信号線ＳＬに映像信号を供給する。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳ及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ドライブスキャナ５はＲＧＢ三原色画素を別々のタイミングで制御する為、画素１行当たり３本の走査線ＤＳが配されている。一方走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７はスキャナ部を構成しており、１水平期間ごと画素の行を順次走査する。各画素回路２は走査線ＷＳによって選択されたとき信号線ＳＬから映像信号をサンプリングする。さらに走査線ＤＳによって選択された時サンプリングされた映像信号に応じて画素回路２内に含まれている発光素子を駆動する。加えて画素回路２は走査線ＡＺによって走査された時、予め決められた補正動作を行う。

上述した画素アレイ１は通常ガラスなどの絶縁基板上に形成されており、フラットパネルとなっている。各画素回路２はアモルファスシリコン薄膜トランジスタ（ＴＦＴ）または低温ポリシリコンＴＦＴで形成されている。アモルファスシリコンＴＦＴの場合、スキャナ部はパネルとは別のＴＡＢなどで構成され、フレキシブルケーブルにてフラットパネルに接続される。低温ポリシリコンＴＦＴの場合、スキャナ部も同じポリシリコンＴＦＴで形成できるので、フラットパネル上に画素アレイ部とスキャナ部を一体的に形成することも可能である。

図２は、図１に示した画素アレイ１に含まれる画素回路２の基本的な構成を示す回路図である。図示するように、画素回路２は５個の薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６と、２個の容量素子Ｃｓ１，Ｃｓ２と、１個の抵抗素子Ｒと、１個の発光素子ＥＬとで構成されている。ドライブトランジスタＴｒ２はＰチャネル型のポリシリコンＴＦＴである。残りのサンプリングトランジスタＴｒ１，スイッチングトランジスタＴｒ４，検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ６は全てＮチャネル型のポリシリコンＴＦＴである。２個の要領素子Ｃｓ１とＣｓ２は両者合わせて画素回路２の容量部を構成している。発光素子ＥＬは例えばアノード及びカソードを備えた２端子型の有機ＥＬ素子からなる、但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光するすべてのデバイスを含む。また抵抗素子Ｒは本実施形態の場合ポリシリコンＴＦＴに使われる高抵抗配線材料を用いて形成されている。

画素回路２の具体的な構成であるが、中心となるドライブトランジスタＴｒ２のソースＳが抵抗素子Ｒを介して電源Ｖｃｃに接続し、ドレインＤがスイッチングトランジスタＴｒ４を介して発光素子ＥＬのアノードＡに接続している。このトランジスタＴｒ４のゲートは走査線ＤＳに接続している。発光素子ＥＬのカソードＫは接地電位ＧＮＤに接続している。ドライブトランジスタＴｒ２のゲートＧとドレインＤとの間に閾電圧検出用のトランジスタＴｒ５が接続している。この検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。ドライブトランジスタＴｒ２のゲートＧは保持容量Ｃｓ２を介してサンプリングトランジスタＴｒ１に接続している。サンプリングトランジスタＴｒ１はこの保持容量Ｃｓ２と信号線ＳＬとの間に介在している。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。保持容量Ｃｓ２とサンプリングトランジスタＴｒ１の接続ノードには、電位固定用のスイッチングトランジスタＴｒ６が接続している。このスイッチングトランジスタＴｒ６のゲートは走査線ＡＺに接続している。またこの接続ノードと電源電位Ｖｃｃとの間に別の保持容量Ｃｓ１が接続している。なお、図では、ドライブトランジスタＴｒ２のゲートＧとソースＳとの間に現れるゲート電圧をＶｇｓとしている。またドライブトランジスタＴｒ２のソースＳとドレインＤとの間を流れるドレイン電流をＩｄｓで表してある。加えてドライブトランジスタＴｒ２のゲート電位をＶｇで表してある。ゲートＧと電源電位Ｖｃｃの電位差はＶｇ−Ｖｃｃとなる。

図３は、図２に示した実施形態の動作説明に供するタイミングチャートである。図示のタイミングチャートは、タイミングＴ１で１フィールド（１ｆ）がスタートし、タイミングＴ８で１フィールドが終わるように表してある。時間軸に沿って、走査線ＷＳ，ＡＺ，ＤＳにそれぞれ印加される制御パルスＷＳ，ＡＺ，ＤＳの波形を表してある。また同じ時間軸に沿って、ドライブトランジスタＴｒ２のゲートＧ及び発光素子ＥＬのアノードＡの電位変化を表してある。まずタイミングＴ１で制御パルスＡＺが立ち上がり、検出トランジスタＴｒ５及び電位固定用のスイッチングトランジスタＴｒ６がオンする。これによりドライブトランジスタＴｒ２のゲート電位が急激に低下すると共に、発光素子ＥＬのアノード電位Ａが急激に上昇する。即ち検出トランジスタＴｒ５をオンしてドレイン電流Ｉｄｓを保持容量Ｃｓ２に通電し、これが保持していた電位を一旦リセットしている。

タイミングＴ２になると、制御パルスＤＳが立ち下がり、スイッチングトランジスタＴｒ４がオフして非発光期間に入る。この時ゲート電位が上昇し、丁度Ｖｃｃとの差がＶｔｈとなった所でドレイン電流Ｉｄｓがカットオフする。したがってアノード電位は接地電位ＧＮＤまで低下する。この様にして検出されたドライブトランジスタＴｒ２の閾電圧Ｖｔｈは保持容量Ｃｓ２に保持される。

この後タイミングＴ３で制御パルスＡＺが立ち下がった後、タイミングＴ４で制御パルスＷＳが立ち上がる。これによりサンプリングトランジスタＴｒ１がオンし、信号線ＳＬから供給された映像信号に応じた信号電位Ｖｉｎが保持容量Ｃｓ１にサンプリングされる。これにより、保持容量Ｃｓ２に保持された入力電位はＶｔｈ＋Ｖｉｎとなり、これがドライブトランジスタＴｒ２のゲート電位Ｖｇとして与えられる。タイミングＴ４から１水平期間（１Ｈ）経過後のタイミングＴ５で、制御パルスＷＳがローレベルに戻る

この後タイミングＴ７に至ると制御パルスＤＳが立ち上がりスイッチングトランジスタＴｒ４がオンする。この結果入力電位Ｖｔｈ＋Ｖｉｎに応じたドレイン電流Ｉｄｓが発光素子ＥＬに流れ、タイミングＴ８までの間発光期間となる。なお、タイミングＴ２からタイミングＴ３までの期間Ｔ２−Ｔ３はＶｔｈ補正期間と呼ばれる。またタイミングＴ４からタイミングＴ５までの期間Ｔ４−Ｔ５はサンプリング期間と呼ばれる。このサンプリング期間Ｔ４−Ｔ５は１水平期間１Ｈに相当する。加えてタイミングＴ７からタイミングＴ８までの期間Ｔ７−Ｔ８は発光期間と呼ばれる。

ここで、発光期間Ｔ７−Ｔ８における抵抗素子Ｒによる自己補正作用について説明する。発光期間Ｔ７−Ｔ８ではスイッチングトランジスタＴｒ４がオンしており、ドレイン電流Ｉｄｓが発光素子ＥＬに流れている。この時ドライブトランジスタＴｒ２のゲート電位Ｖｇは保持容量Ｃｓ２によって保持固定されており一定である。したがってゲート電位Ｖｇと電源電位Ｖｃｃとの差Ｖｇ−Ｖｃｃも一定である。ここでドライブトランジスタＴｒ２の移動度μがばらついている場合について考える。移動度μが高い場合は、前述のトランジスタ特性式から明らかなようにドレイン電流Ｉｄｓは大きくなる。ここでドライブトランジスタＴｒ２のゲート電圧Ｖｇｓについて考える。仮に抵抗素子Ｒが介在しておらずドライブトランジスタＴｒ２のソースＳと電源電位Ｖｃｃが直接接続している場合、Ｖｇｓ＝Ｖｇ−Ｖｃｃで与えられる。しかし本発明のように抵抗素子Ｒが電源電位ＶｃｃとドライブトランジスタＴｒ２のソースとの間に介在していると、ドレイン電流Ｉｄｓが流れる事によって抵抗素子Ｒに生じる電圧降下分Ｉｄｓ・Ｒだけ引いた値になる。よってＶｇｓ＝Ｖｇ−（Ｖｃｃ−Ｉｄｓ・Ｒ）で与えられる。この式から明らかなように、ドレイン電流Ｉｄｓが大きくなるほどゲート電圧Ｖｇｓは小さくなる。ドライブトランジスタＴｒ２は飽和領域で動作しており、そのドレイン電流Ｉｄｓは前述したトランジスタ特性式によって決められる。このトランジスタ特性式によるとＩｄｓはＶｇｓの２乗に比例するので、結局移動度が高くなるとＶｇｓが小さくなり、ドレイン電流Ｉｄｓを引き下げる作用がある。この様に移動度μの違いによるドレイン電圧Ｖｇｓの差によって、ドレイン電流Ｉｄｓの値は自動的に補正される。移動度μが高い場合はＶｇｓが小さくなるので、ドレイン電流Ｉｄｓも２乗に比例して小さくなり、自己補正がかかる。

図４は、抵抗素子Ｒの挿入抵抗値と出力電流のばらつきとの関係を示すグラフである。縦軸に出力電流のばらつきを％で表し、横軸に挿入抵抗素子Ｒの抵抗値を取ってある。グラフから明らかなように、一般的な傾向として、抵抗値が高くなるほど電圧降下が大きくなり、自己補正が強くかかるので出力電流のばらつきは小さくなる。基本的には、挿入抵抗値が１００ＫΩのオーダー以上であると、出力電流のばらつきが１５％以下となり実用的な効果が得られる。ドライブトランジスタＴｒ２のＶｇｓの値にもよるが移動度μが１０％程度ばらつくとして、この場合Ｖｇｓの変動は０．１Ｖ以上あることが望ましい。例えば出力電流Ｉｄｓが２μＡである場合、電流値のばらつき幅は０．２μＡとなり、これが０．１Ｖのゲート電圧Ｖｇｓの差異を生むには、抵抗値５００ｋΩが必要である。よって、１００ｋΩオーダー以上が望ましい。一方で、電圧降下Ｉｄｓ・Ｒの値がＶｇｓと同等のオーダーとなってしまうと、入力電圧を大きくする必要があり、同時に飽和領域での動作を保つ為に消費電力が上がってしまう。その為、挿入抵抗素子Ｒの抵抗値は数十ＭΩ以下が望ましい。このような範囲の抵抗値を得るには、レイアウトの面積を考えると、ＴＦＴを構成するｎ＋抵抗領域やｐ＋抵抗領域あるいはＬＤＤ抵抗領域が望ましい。即ち、挿入抵抗素子ＲはＴＦＴに使われる高抵抗配線材料を用いて形成することが実用的である。

図５は、ドライブトランジスタのドレイン電流Ｉｄｓとソース／ドレイン間電圧Ｖｄｓとの関係を示すグラフである。（Ａ）は挿入抵抗素子による自己補正がない場合であり、（Ｂ）は本発明にしたがって自己補正がかかっている場合である。実線のカーブは移動度μが比較的低いドライブトランジスタのＩｄｓ／Ｖｄｓカーブであり、鎖線は移動度が比較的高い場合のＩｄｓ／Ｖｄｓ特性を示してある。また点線は発光素子ＥＬの電流／電圧特性を示しており、トランジスタ特性カーブとの交差部が動作点を表す。

（Ａ）の場合、Ｖｇｓはゲート電位Ｖｇと電源電位Ｖｃｃとの差であり、移動度μの高低に関わらず固定されている。したがって、実線カーブと鎖線カーブはそのまま移動度μの相違を表している。移動度μが異なっても、発光素子ＥＬの特性は変わらないので、各々の動作点は（Ａ）に示すような値になる。この動作点の違いは移動度μの差異に起因している。移動度μが高い場合、動作点のＶｄｓは若干小さくなるが、どちらにしても飽和領域にて動作しているので、移動度μの差がそのままドレイン電流Ｉｄｓの差となり、ユニフォーミティの悪化をもたらす。

一方（Ｂ）に示すように、電源電位ＶｃｃとドライブトランジスタのソースＳとの間に抵抗素子Ｒを挿入する事で自己補正をかけると、移動度μが高いほど自己補正が強くかかり、ドレイン電流Ｉｄｓが低下する。移動度μが高い場合の特性を示す鎖線カーブが移動度μの低い場合の特性を示す実線カーブに近づいていき、両者の動作点の差異が少なくなる。この結果、移動度μの差異に関わらずドレイン電流Ｉｄｓは略等しくなり、高ユニフォーミティの画質が得られる。

以上の説明から明らかなように、本発明の画素回路２は、基本的に制御パルスＷＳ，ＤＳ，ＡＺを供給する行状の走査線ＷＳ，ＤＳ，ＡＺと、映像信号を供給する列状の信号線ＳＬとが交差する部分に配され、少なくともサンプリングトランジスタＴｒ１と容量部（Ｃｓ１，Ｃｓ２）とドライブトランジスタＴｒ２と発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間Ｔ４−Ｔ５に走査線ＷＳから供給される制御パルスＷＳに応じ導通して信号線ＳＬから供給された映像信号をサンプリングする。容量部（Ｃｓ１，Ｃｓ２）は、サンプリングされた映像信号に応じた入力電位Ｖｉｎを保持する。ドライブトランジスタＴｒ２は、容量部（Ｃｓ１，Ｃｓ２）に保持された入力電位Ｖｉｎに応じて所定の発光期間Ｔ７−Ｔ８に出力電流Ｉｄｓを供給する。この出力電流ＩｄｓはドライブトランジスタＴｒ２のチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒ２から供給された出力電流Ｉｄｓにより映像信号に応じた輝度で発光する。特徴事項として、画素回路２はスイッチングトランジスタＴｒ５，Ｔｒ６からなる補正手段を備えており、出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性を補正する。具体的には、この補正手段（Ｔｒ５，Ｔｒ６）はドライブトランジスタＴｒ２及び容量部（Ｃｓ１，Ｃｓ２）に接続しており、サンプリング期間Ｔ４−Ｔ５に先行して設定された補正期間Ｔ１−Ｔ３に動作し、容量部（Ｃｓ１，Ｃｓ２）に通電して容量部（Ｃｓ１，Ｃｓ２）が保持していた電位をリセットした後通電を遮断し、ドライブトランジスタＴｒ２のソースＳとゲートＧとの間に現れる電位差を検出する。容量部Ｃｓ２は、この検出された電位差に応じた電位を保持する。この保持された電位はドライブトランジスタＴｒ２の閾電圧Ｖｔｈに相当しており、入力電位Ｖｉｎにこの検出された電位Ｖｔｈを足し込む事で、ドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を相殺する事ができる。更なる特徴事項として、出力電流Ｉｄｓが流れる経路に抵抗素子Ｒを配し、その電圧降下分Ｉｄｓ・Ｒを容量部（Ｃｓ１，Ｃｓ２）に保持された入力電位Ｖｉｎにフィードバックし、以って出力電流Ｉｄｓのキャリア移動度μに対する依存性を自己補正している。本実施形態はドライブトランジスタＴｒ２がＰチャネル型であり、この場合抵抗素子ＲはドライブトランジスタＴｒ２のソースＳと電源配線Ｖｃｃとの間に挿入する。

図６は、本発明にかかる画素回路及び表示装置の第２実施形態を示す回路図である。理解を容易にする為、図２に示した第１実施形態と対応する部分には対応する参照符号を用いてある。図示するように、本画素回路２は５個のトランジスタＴｒ１ないしＴｒ５と、２個の容量素子Ｃｓ１，Ｃｓ２と１個の発光素子ＥＬと、１個の抵抗素子Ｒとで構成されている。先の第１実施形態と異なり、５個のトランジスタＴｒ１ないしＴｒ５は全てＰチャネル型である。

ドライブトランジスタＴｒ２のソースＳはスイッチングトランジスタＴｒ４を介して電源電位Ｖｃｃに接続されている。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳを介してドライブスキャナ５に接続されている。抵抗素子Ｒは電源電位ＶｃｃとスイッチングトランジスタＴｒ４との間に挿入されている。ドライブトランジスタＴｒ２のドレインＤは発光素子ＥＬのアノードに接続されている。発光素子ＥＬのカソードは接地されている。ドライブトランジスタＴｒ２のゲートＧはスイッチングトランジスタＴｒ３を介して所定のオフセット電位Ｖｏｆｓに接続している。スイッチングトランジスタＴｒ３のゲートは走査線ＡＺを介して補正用スキャナ７に接続している。ドライブトランジスタＴｒ２のゲートＧと入力側のノードＸとの間に保持容量Ｃｓ２が配されている。またドライブトランジスタＴｒ２のソースＳと入力ノードＸとの間にＶｔｈ検出用のトランジスタＴｒ５が接続している。この検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。入力ノードＸと電源電位Ｖｃｃとの間に他の容量素子Ｃｓ１が接続している。最後に、サンプリングトランジスタＴｒ１が信号線ＳＬと入力ノードＸとの間に接続している。このサンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続している。なお信号線ＳＬは水平セレクタ３に接続している。

図７は、図６に示した第２実施形態の動作説明に供するタイミングチャートであり、制御パルスＤＳ，ＡＺ，ＷＳの経時的な変化を表している。補正準備期間Ｔ１−Ｔ２で制御パルスＤＳ及びＡＺがローレベルにあり、制御パルスＷＳがハイレベルである。この結果、トランジスタＴｒ３，Ｔｒ４，Ｔｒ５がオンする一方、Ｔｒ１はオフしている。この結果、ドライブトランジスタＴｒ２のドレイン電流が容量部（Ｃｓ１，Ｃｓ２）に流れ、これらが保持していた電位をリセットする。続いてＶｔｈ補正期間Ｔ２−Ｔ３で制御パルスＤＳがハイレベルとなり、スイッチングトランジスタＴｒ４がオフに切り替わる。これによりドレイン電流の通電が遮断され、ドライブトランジスタＴｒ２がカットオフした時にソースとゲート間に現れる電位差Ｖｔｈを検出する。この検出された電位差Ｖｔｈは容量部（Ｃｓ１，Ｃｓ２）に保持される。保持した電位ＶｔｈはドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を相殺する為に用いられる。さらにサンプリング期間Ｔ４−Ｔ５になると、制御パルスＷＳがローレベルとなり、サンプリングトランジスタＴｒ１がオンして、信号線ＳＬから供給された映像信号をサンプリングし、容量部（Ｃｓ１，Ｃｓ２）に保持する。このあと発光期間Ｔ６〜になると、制御パルスＤＳがローレベルとなり、スイッチングトランジスタＴｒ４がオンして出力電流Ｉｄｓが発光素子ＥＬに流れ込み、発光が開始する。

本発明の特徴要素である挿入抵抗素子Ｒはこの出力電流Ｉｄｓが流れる経路に挿入されている。発光期間Ｔ６〜において、挿入抵抗素子Ｒに生じた電圧降下分が容量部（Ｃｓ１，Ｃｓ２）に保持された入力電位にフィードバックされ、以って出力電流Ｉｄｓのキャリア移動度μに対する依存性を自己補正している。

図８は、本発明にかかる画素回路及び表示装置の第３実施形態を示す回路図である。基本的には図６に示した第２実施形態と類似しており、対応する部分には対応する参照番号を付して理解を容易にしている。図６に示した第２実施形態と異なる点は、抵抗素子Ｒの挿入位置である。第２実施形態では抵抗素子Ｒが電源電位ＶｃｃとスイッチングトランジスタＴｒ４の間に介在している。これに対し本実施形態では、抵抗素子ＲがスイッチングトランジスタＴｒ４とドライブトランジスタＴｒ２のソースＳとの間に挿入されている。ドライブトランジスタＴｒ２がＰチャネル型の場合、自己補正用の抵抗素子ＲはドライブトランジスタＴｒ２のソースＳと電源配線Ｖｃｃとの間に挿入すれば良い。

図９は本発明にかかる表示装置の第４実施形態を示すブロック図である。図示するように、アクティブマトリクス型の表示装置は、主要部となる画素アレイ１と周辺の回路群とで構成されている。画素アレイ１は画素回路２を含んでいる。周辺の回路群は水平セレクタ３、ライトスキャナ４、第一ドライブスキャナ５、第二ドライブスキャナ６、補正用スキャナ７などを含んでいる。

画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素回路２とで構成されている。本例の場合、カラー表示を行うため、画素回路２はＲＧＢ三原色に分かれて設けてある。信号線ＳＬは水平セレクタ３によって駆動される。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳ１，ＤＳ２，ＡＺも配線されている。走査線ＤＳ１は第一ドライブスキャナ５によって走査される。走査線ＤＳ２は第二ドライブスキャナ６によって走査される。なお、走査線ＤＳ２はＲＧＢに分かれて３本配されている。これに対し走査線ＤＳ１はＲＧＢ共通で１本配されている。残りの走査線ＡＺは補正用スキャナ７によって走査される。

図１０は、図９に示した画素回路２の基本的な構成を示す回路図である。本画素回路２は、サンプリングトランジスタＴｒ１、ドライブトランジスタＴｒ２、スイッチングトランジスタＴｒ３、スイッチングトランジスタＴｒ４、検出トランジスタＴｒ５、スイッチングトランジスタＴｒ６、一対の容量素子Ｃｓ１，Ｃｓ２、発光素子ＥＬ及び抵抗素子Ｒとで構成されている。先の実施形態と異なり、本実施形態では各トランジスタＴｒ１ないしＴｒ６が全てＮチャネル型のアモルファスシリコン薄膜トランジスタ（ＴＦＴ）で構成されている。また発光素子ＥＬは、例えば有機ＥＬ素子を用いる事ができる。加えて抵抗素子Ｒはアモルファスシリコン薄膜トランジスタに使われる高抵抗配線材料を用いて形成する事ができる。

引き続き図１０を参照して、画素回路２の構成を具体的に説明する。ドライブトランジスタＴｒ２は入力ノードとなるゲートＧ、出力ノードとなるソースＳ及び電源ノードとなるドレインＤとを備えている。出力ノード（Ｓ）には抵抗素子Ｒを介して発光素子ＥＬのアノードが接続している。発光素子ＥＬのカソードは接地（ＧＮＤ）されている。本例では、発光素子ＥＬはアノード及びカソードを備えた二端子形である。ドライブトランジスタＴｒ２の電源側ノード（Ｄ）は、スイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続されている。このスイッチングトランジスタＴｒ４のゲートは、走査線ＤＳ２に接続されている。

ドライブトランジスタＴｒ２の入力ノード（Ｇ）には保持容量Ｃｓ２の一端が接続されている。この保持容量Ｃｓ２の他端は出力ノード（Ｓ）に接続するとともに、スイッチングトランジスタＴｒ３を介して接地されている。スイッチングトランジスタＴｒ３のゲートは走査線ＤＳ１に接続されている。さらに入力ノード（Ｇ）には結合容量Ｃｓ１を介してサンプリングトランジスタＴｒ１が接続している。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。またサンプリングトランジスタＴｒ１のソースは信号線ＳＬに接続している。加えて結合容量Ｃｓ１とサンプリングトランジスタＴｒ１の接続ノードは、スイッチングトランジスタＴｒ６を介して接地されている。スイッチングトランジスタＴｒ６のゲートは走査線ＡＺに接続している。最後に、ドライブトランジスタＴｒ２のゲートＧとドレインＤとの間に検出トランジスタＴｒ５が接続されている。検出トランジスタＴｒ５のゲートは走査線ＡＺに接続している。

図１１のタイミングチャートを参照して、図１０に示した画素回路の動作を詳細に説明する。図示のタイミングチャートは、タイミングＴ１で１フィールド（１ｆ）がスタートし、タイミングＴ８で１フィールドが終わるように表してある。時間軸に沿って、走査線ＷＳ，ＡＺ，ＤＳ１及びＤＳ２にそれぞれ印加される制御パルスＷＳ、ＡＺ、ＤＳ１及びＤＳ２の波形を表してある。また同じ時間軸に沿って、ドライブトランジスタＴｒ２の入力ノード（Ｇ）及び出力ノード（Ｓ）の電位変化を表してある。

当該フィールドがスタートするタイミングＴ１の前のタイミングＴ０で、走査線ＷＳ，ＡＺ，ＤＳ１がローレベルにある一方、走査線ＤＳ２がハイレベルにある。したがってスイッチングトランジスタＴｒ４のみがオン状態で、残りのトランジスタＴｒ１，Ｔｒ３，Ｔｒ５及びＴｒ６はオフ状態となっている。この状態でドライブトランジスタＴｒ２のドレインＤはオン状態のスイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続される。ドライブトランジスタＴｒ２はゲートＧとソースＳとの間に印加されるゲート電圧Ｖｇｓに応じて出力電流（ドレイン電流）Ｉｄｓを発光素子ＥＬに供給する。これにより発光素子ＥＬは所定の輝度で発光している。

タイミングＴ１となって当該フィールドがスタートすると、制御パルスＡＺが立ち上がる。これにより検出トランジスタＴｒ５とスイッチングトランジスタＴｒ６がオンする。Ｔｒ６がオンすることで結合容量Ｃｓ１の一端が接地電位ＧＮＤに固定され、ドライブトランジスタＴｒ２の閾電圧（Ｖｔｈ）の検出準備状態に入る。検出トランジスタＴｒ５もオンするため、ドライブトランジスタＴｒ２のゲートＧとドレインＤが直結する。このときスイッチングトランジスタＴｒ４はまだオン状態に保たれているため、ドライブトランジスタＴｒ２のゲート電位は急激に上昇する。これと連動してドライブトランジスタＴｒ２のソース電位も急激に上昇する。

続いてタイミングＴ２になると、制御パルスＤＳ２がローレベルとなりスイッチングトランジスタＴｒ４がオフする。これにより、ドライブトランジスタＴｒ２は電源Ｖｃｃから切り離され非発光状態になる。同時に制御パルスＤＳ１が立ち上がるので、スイッチングトランジスタＴｒ３がオンし、ドライブトランジスタＴｒ２のソースＳ及び保持容量Ｃｓ２の一端が接地される。スイッチングトランジスタＴｒ４がオフすることで、ドライブトランジスタＴｒ２のゲート電位Ｇは低下していく。丁度ゲート電位Ｇとソース電位Ｓとの差Ｖｇｓが閾電圧Ｖｔｈとなったところで、ドレイン電流Ｉｄｓは流れなくなる。この結果、ゲートＧとソースＳとの間に接続された保持容量Ｃｓ２にドライブトランジスタＴｒ２の閾電圧Ｖｔｈが保持される。

この後タイミングＴ３で制御パルスＡＺが立ち下がり、検出トランジスタＴｒ５がオフとなってＶｔｈ検出動作が終了する。

続いてタイミングＴ４になると、選択パルスＷＳが立ち上がり、サンプリングトランジスタＴｒ１がオンする。これにより信号線ＳＬから供給された映像信号が結合容量Ｃｓ１を介して保持容量Ｃｓ２にカップリングされる。この結果、保持容量Ｃｓ２には先に書き込まれたＶｔｈに足し込むかたちで映像信号に対応した信号電圧Ｖｉｎが書き込まれる。この結果、保持容量Ｃｓ２はドライブトランジスタＴｒ２の入力ノード（Ｇ）に対して、入力電位Ｖｉｎ＋Ｖｔｈを供給することになる。入力電位には常に閾電圧Ｖｔｈが足し込まれているので、例え画素ごとにドライブトランジスタの閾電圧がばらついていても、常にキャンセルすることができる。

この後映像信号のサンプリングに割り当てられた１水平期間（１Ｈ）が経過するタイミングＴ５で選択パルスＷＳが立ち下がり、サンプリングトランジスタＴｒ１がオフする。

続いてタイミングＴ６に至ると、制御パルスＤＳ１が立ち下がり、スイッチングトランジスタＴｒ３がオフする。これにより、ドライブトランジスタＴｒ２のソースＳ及び保持容量Ｃｓ２の一端が接地レベルから切り離され、発光動作の準備状態となる。

この後タイミングＴ７になると制御パルスＤＳ２が立ち上がり、スイッチングトランジスタＴｒ４がオンする。この結果ドライブトランジスタＴｒ２のドレインＤが電源電位Ｖｃｃに接続し、入力電位Ｖｉｎ＋Ｖｔｈに応じたドレイン電流Ｉｄｓが流れ、発光素子ＥＬは信号電位Ｖｉｎに応じた輝度で発光する。タイミングＴ７では既にドライブトランジスタＴｒ２のソースＳが接地電位ＧＮＤから切り離されているので、発光素子ＥＬに出力電流Ｉｄｓが流れると電圧降下によりアノード電位（したがってドライブトランジスタＴｒ２のソース電位）が上昇する。このときブートストラップ動作でゲート電位もそのまま上昇するので、保持容量Ｃｓ２に保持された入力電位（ゲート電位Ｖｇｓ）は一定に維持される。この結果ドライブトランジスタＴｒ２は定電源として動作する。

最後にタイミングＴ８に至ると当該フィールドが完了するとともに次のフィールドに入る。

前述したように、ドライブトランジスタＴｒ２のソースＳと発光素子ＥＬのアノードとの間に抵抗素子Ｒが挿入されている。ここで発光期間Ｔ７−Ｔ８における挿入抵抗素子Ｒの自己補正機能を説明する。ドライブトランジスタＴｒ２がＮチャネル型の場合、発光素子ＥＬの特性劣化を補正する為、上述したようにブートストラップ機能が画素回路２に組み込まれている。この様なブートストラップ回路においては、ドライブトランジスタＴｒ２のゲートＧと発光素子ＥＬのアノードとの間に保持容量Ｃｓ２が接続されている。よってスイッチングトランジスタＴｒ４がオンして発光期間に入り、ブートストラップ動作が行われても、保持容量Ｃｓ２に保持された電圧値は変化しない。ここでは、Ｃｓ２に保持された電圧値をＶｇ−ａｎｏｄｅとする。この場合ドライブトランジスタＴｒ２のゲート電圧Ｖｇｓは挿入抵抗素子Ｒの電圧降下分を含んで決まり、Ｖｇｓ＝Ｖｇ−ａｎｏｄｅ−Ｉｄｓ・Ｒで表される。この式から明らかなように、ドレイン電流Ｉｄｓが大きいほど電圧降下分Ｉｄｓ・Ｒが大きくなり、その分Ｖｇｓが小さくなる。換言すると移動度μが高くドレイン電流Ｉｄｓが大きくなるほど、Ｖｇｓは逆に下がる。前述したトランジスタ特性式から明らかなように、ドレイン電流はＶｇｓの２乗に比例している。したがって移動度の差に起因するＶｇｓの変化によって、ドレイン電流Ｉｄｓは自動的に補正される。移動度μが高い場合はＶｇｓが小さくなるので、ドレイン電流Ｉｄｓも２乗に比例して小さくなり、自己補正がかかる。この様にドライブトランジスタＴｒ２がＮチャネル型の場合、抵抗素子ＲはドライブトランジスタＴｒ２のソースＳと発光素子ＥＬのアノードとの間に挿入する事で、ドライブトランジスタＴｒ２の移動度μのばらつきを吸収する自己補正をかける事が可能である。

図１２は、本発明にかかる画素回路及び表示装置の第５実施形態を示す回路図である。基本的には、図１０に示した第４実施形態と同様であり、対応する部分には対応する参照番号を付してある。異なる点は、スイッチングトランジスタＴｒ３のゲートを走査線ＷＳに接続し、これによってドライブスキャナを１個省略した事である。図１０に示した先の実施形態ではスイッチングトランジスタＴｒ３を駆動するため第１ドライブスキャナ５を用いていたが、本実施形態ではスイッチングトランジスタＴｒ３のゲートを走査線ＷＳに接続する事で、ドライブスキャナの数を１個減らしている。

図１３は、図１２に示した第５実施形態にかかる画素回路の動作説明に供するタイミングチャートである。補正準備期間Ｔ１−Ｔ２で制御パルスＤＳ及びＡＺがハイレベルにある一方、制御パルスＷＳはローレベルである。この結果トランジスタＴｒ１，Ｔｒ３がオフする一方、トランジスタＴｒ４，Ｔｒ５，Ｔｒ６がオンする。これにより容量部（Ｃｓ１，Ｃｓ２）に保持されていた電位が一旦リセットされる。次にＶｔｈ補正期間Ｔ２−Ｔ３で制御パルスＤＳがローレベルに切り替わり、スイッチングトランジスタＴｒ４がオフする。この結果ドライブトランジスタＴｒ２の閾電圧Ｖｔｈが検出され、容量部（Ｃｓ１，Ｃｓ２）に保持される。続いてサンプリング期間Ｔ４−Ｔ５になると制御パルスＷＳがハイレベルに切り替わり今までオフしていたサンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ３がオンする。これにより信号線ＳＬから供給された映像信号がサンプリングされ、容量部（Ｃｓ１，Ｃｓ２）に保持される。最後に発光期間Ｔ６〜に入ると、制御パルスＤＳがハイレベルとなりスイッチングトランジスタＴｒ４がオンになる。この時点で他のトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６は全てオフしている。ドレイン電流Ｉｄｓが発光素子ＥＬに流れ映像信号に応じた輝度で発光する。この時トランジスタＴｒ３はオフしているのでブートストラップ動作が行われる。発光期間Ｔ６〜において挿入抵抗素子ＲはドライブトランジスタＴｒ２の移動度のばらつきを吸収するように作用する。

図１４は本発明にかかる画素回路の第６実施形態を示す回路図である。基本的には図１２に示した第５実施形態と同様であり、対応する部分には対応する参照番号を付して理解を容易にしている。異なる点は、スイッチングトランジスタＴｒ３のゲートが走査線ＷＳではなく走査線ＡＺに接続されている事である。この場合の動作タイミングは図１３に示したタイミングチャートと同じになる。

図１５は、本発明にかかる表示装置及び画素回路の第７実施形態を示す模式的な回路図である。基本的には、図１４に示した先の実施形態と同様であり、全てのトランジスタがＮチャネル型となっている。異なる点は、画素回路を構成するトランジスタの素子数が１個減って５個になっている事である。また容量素子も２個から１個に減っており、容量部が１個の容量素子Ｃｓで構成されている。この関係で、画素回路２の接続関係が若干先の実施形態と異なっている。加えて先の実施形態では１個の補正用スキャナ７を用いていたが、これに代えて本実施形態では第一補正用スキャナ７１と第二補正用スキャナ７２を用いている。

引き続き画素回路２の具体的な構成を説明する。ドライブトランジスタＴｒ２は、そのドレインＤがスイッチングトランジスタＴｒ４を介して電源電位Ｖｃｃに接続している。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳを介してドライブスキャナ５に接続している。ドライブトランジスタＴｒ２のソースＳは挿入抵抗素子Ｒを介して発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードは接地されている。ドライブトランジスタＴｒ２のゲートＧは保持容量Ｃｓ及びスイッチングトランジスタＴｒ３を介して所定の基準電位Ｖｓｓ２に接続している。トランジスタＴｒ３のゲートは走査線ＡＺ２を介して第二補正用スキャナ７２に接続している。またドライブトランジスタＴｒ２のゲートＧと別の基準電位Ｖｓｓ１との間にスイッチングトランジスタＴｒ６が接続している。このスイッチングトランジスタＴｒ６のゲートは走査線ＡＺ１を介して第一補正用スキャナ７１に接続している。最後にサンプリングトランジスタＴｒ１は信号線ＳＬとドライブトランジスタＴｒ２のゲートＧとの間に接続している。このサンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続している。

図１６は、図１５に示した第７実施形態の動作説明に供するタイミングチャートである。タイミングＴ１で制御パルスＤＳがハイレベルからローレベルに切り替わり、スイッチングトランジスタＴｒ４がオフする。発光素子ＥＬに対する通電路が遮断されるので、画素回路２は非発光期間に入る。この時点で他の制御パルスＡＺ１，ＡＺ２，ＷＳは全てローレベルである。したがってタイミングＴ１では全てのトランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６がオフになっている。

続いて補正準備期間Ｔ２−Ｔ３に入ると、制御パルスＡＺ１，ＡＺ２がローレベルからハイレベルに切り替わる。この結果スイッチングトランジスタＴｒ３及びＴｒ６がオンになり、保持容量Ｃｓに保持された電位がＶｓｓ１，Ｖｓｓ２でリセットされる。この後Ｖｔｈ補正期間Ｔ４−Ｔ５になると、制御パルスＤＳがハイレベルになり、スイッチングトランジスタＴｒ４がオンする。この時点でＴｒ６は引き続きオン状態にある一方、トランジスタＴｒ３はオフ状態に戻っている。これによりドレイン電流Ｉｄｓが保持容量Ｃｓに流れ込み、カットオフになった時点でのゲートＧ／ソースＳ間の電位が保持容量Ｃｓに保持される。保持された電位はドライブトランジスタＴｒ２のカットオフ電圧即ち閾電圧Ｖｔｈに相当する。この後サンプリング期間Ｔ７−Ｔ８に進むと制御パルスＷＳがハイレベルになり、サンプリングトランジスタＴｒ１がオンする。この時点でトランジスタＴｒ６はオフしている。サンプリングトランジスタＴｒ１がオンする事で信号線ＳＬから映像信号がサンプリングされ保持容量Ｃｓに保持される。最後に発光期間Ｔ９〜に進むと、制御パルスＤＳが再びハイレベルとなり、スイッチングトランジスタＴｒ４がオンする。この結果電源電位Ｖｃｃと接地電位との間に電流路が形成され、ドライブトランジスタＴｒ２から出力電流が発光素子ＥＬに流れ、発光が開始する。この時、電流路に介在する抵抗素子Ｒの電圧降下分が保持容量Ｃｓに保持されたゲート電圧Ｖｇｓに対して負方向に作用し、ドライブトランジスタＴｒ２の移動度μのばらつきを自己補正する。

本発明にかかる表示装置の第１実施形態を示すブロック図である。 図１に示した第１実施形態に含まれる画素回路の構成を示す回路図である。 図１及び図２に示した第１実施形態の動作説明に供するタイミングチャートである。 出力電流のばらつきと挿入抵抗素子の抵抗値との関係を示すグラフである。 ドライブトランジスタのドレイン電流Ｉｄｓとドレイン電圧Ｖｄｓとの関係を示すグラフである。 本発明にかかる表示装置及び画素回路の第２実施形態を示す回路図である。 図６に示した第２実施形態の動作説明に供するタイミングチャートである。 本発明にかかる表示装置及び画素回路の第３実施形態を示す回路図である。 本発明にかかる表示装置の第４実施形態を示すブロック図である。 図９に示した第４実施形態に含まれる画素回路の構成を示す回路図である。 図９及び図１０に示した第４実施形態の動作説明に供するタイミングチャートである。 本発明にかかる表示装置及び画素回路の第５実施形態を示す回路図である。 図１２に示した第５実施形態の動作説明に供するタイミングチャートである。 本発明にかかる表示装置及び画素回路の第６実施形態を示す回路図である。 本発明にかかる表示装置及び画素回路の第７実施形態を示す回路図である。 図１５に示した第７実施形態の動作説明に供するタイミングチャートである。

符号の説明

１・・・画素アレイ、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・ドライブトランジスタ、Ｃｓ・・・容量素子、ＥＬ・・・発光素子、Ｒ・・・抵抗素子

Claims (10)

1. 制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、
   前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、
   前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、
   前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、
   前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、
   該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、 前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、
   前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、
   更に該出力電流が流れる経路に抵抗素子を配し、その電圧降下分を該容量部に保持された該入力電位にフィードバックし、以って該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする画素回路。
2. 前記抵抗素子は、１００ｋΩ以上の抵抗値を有することを特徴とする請求項１記載の画素回路。
3. 前記サンプリングトランジスタやドライブトランジスタは、ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタからなり、前記抵抗素子は、該ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタに使われる高抵抗配線材料を用いて形成することを特徴とする請求項１記載の画素回路。
4. 前記ドライブトランジスタはＮチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと該発光素子のアノードとの間に挿入されてることを特徴とする請求項１記載の画素回路。
5. 前記ドライブトランジスタはＰチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと電源配線との間に挿入されてることを特徴とする請求項１記載の画素回路。
6. 画素アレイ部とスキャナ部と信号部とを含み、
   前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、
   前記信号部は、該信号線に映像信号を供給し、
   前記スキャナ部は、該走査線に制御パルスを供給して順次行ごとに画素を走査し、
   各画素は、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、
   前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、
   前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、
   前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、
   前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置において、
   各画素は、該出力電流の閾電圧に対する依存性を補正するための補正手段を備えており、
   前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該容量部に通電して該容量部が保持していた電位をリセットした後該通電を遮断し該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、
   前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を相殺し、
   更に該出力電流が流れる経路に抵抗素子を配し、その電圧降下分を該容量部に保持された該入力電位にフィードバックし、以って該出力電流のキャリア移動度に対する依存性を自己補正することを特徴とする表示装置。
7. 前記抵抗素子は、１００ｋΩ以上の抵抗値を有することを特徴とする請求項６記載の表示装置。
8. 前記サンプリングトランジスタやドライブトランジスタは、ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタからなり、前記抵抗素子は、該ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタに使われる高抵抗配線材料を用いて形成することを特徴とする請求項６記載の表示装置。
9. 前記ドライブトランジスタはＮチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと該発光素子のアノードとの間に挿入されてることを特徴とする請求項６記載の表示装置。
10. 前記ドライブトランジスタはＰチャネル型であり、前記抵抗素子は該ドライブトランジスタのソースと電源配線との間に挿入されてることを特徴とする請求項６記載の表示装置。
    

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