JP2004246204A - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents
画素回路、表示装置、および画素回路の駆動方法 Download PDFInfo
- Publication number
- JP2004246204A JP2004246204A JP2003037256A JP2003037256A JP2004246204A JP 2004246204 A JP2004246204 A JP 2004246204A JP 2003037256 A JP2003037256 A JP 2003037256A JP 2003037256 A JP2003037256 A JP 2003037256A JP 2004246204 A JP2004246204 A JP 2004246204A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- control line
- line
- node
- pixel circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 32
- 239000003990 capacitor Substances 0.000 claims abstract description 69
- 230000008878 coupling Effects 0.000 claims abstract description 21
- 238000010168 coupling process Methods 0.000 claims abstract description 21
- 238000005859 coupling reaction Methods 0.000 claims abstract description 21
- 230000005669 field effect Effects 0.000 claims description 76
- 239000011159 matrix material Substances 0.000 claims description 75
- 230000000644 propagated effect Effects 0.000 claims description 12
- 239000010409 thin film Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 28
- 239000000758 substrate Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101000911772 Homo sapiens Hsc70-interacting protein Proteins 0.000 description 1
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
【課題】画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、高品位な画像を表示することが可能な画素回路および表示装置を提供する。
【解決手段】駆動用ＴＦＴ３１のソースと電源電位ＶＤＤ間に接続され駆動線ＤＲＶＬ３１により導通制御されるＴＦＴ３２と、ＴＦＴ３１のソースとノードＮＤ３１間に接続されオートゼロ線ＡＺＬ３１により導通制御されるＴＦＴ３３と、ＴＦＴ３１のゲートと所定電位Ｖｐｃ間に接続されオートゼロ線ＡＺＬ３１により導通制御されるＴＦＴ３５と、データ線ＤＴＬ３１とノードＮＤ３１間に接続され走査線ＳＣＮＬ３３１により導通制御されるＴＦＴ３４と、ノードＮＤ３１とＴＦＴ３１のゲート間に接続された結合キャパシタＣ３１とを有し、ＯＬＥＤ３６がＴＦＴ３１のドレインと基準電位ＧＮＤとの間に接続されている。
【選択図】 図５
【解決手段】駆動用ＴＦＴ３１のソースと電源電位ＶＤＤ間に接続され駆動線ＤＲＶＬ３１により導通制御されるＴＦＴ３２と、ＴＦＴ３１のソースとノードＮＤ３１間に接続されオートゼロ線ＡＺＬ３１により導通制御されるＴＦＴ３３と、ＴＦＴ３１のゲートと所定電位Ｖｐｃ間に接続されオートゼロ線ＡＺＬ３１により導通制御されるＴＦＴ３５と、データ線ＤＴＬ３１とノードＮＤ３１間に接続され走査線ＳＣＮＬ３３１により導通制御されるＴＦＴ３４と、ノードＮＤ３１とＴＦＴ３１のゲート間に接続された結合キャパシタＣ３１とを有し、ＯＬＥＤ３６がＴＦＴ３１のドレインと基準電位ＧＮＤとの間に接続されている。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、並びにこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御される、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素内部の発光素子に流れる電流を、画素内部に設けた能動素子（一般にはＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１は、アクティブマトリクス型有機ＥＬディスプレイにおける画素回路の構成例を示す回路図である（たとえば特許文献１、２参照）。
図１の画素回路１０は、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子ＯＬＥＤ１３を有する。また、図１において、ＤＴＬはデータ線を、ＳＣＮＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１ではＴＦＴ１１のソースが電源電位ＶＤＤに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１の画素回路１０の動作は以下の通りである。
【０００５】
ステップＳＴ１：
走査線ＳＣＮＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００６】
ステップＳＴ２：
走査線を非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００７】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＳＣＮＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１の画素回路１０では、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【０００８】
このような画素を図２のように、ｎ×ｍのマトリクス状に多数配列し、走査線ＳＣＮＬ１〜ＳＣＮＬｍを順次選択しながらデータ線ＤＴＬ１〜ＤＴＬｎから書き込みを繰り返すことにより、アクティブマトリクス型画像表示装置を構成することができる。なお、図２において、各データ線ＤＴＬ１〜ＤＴＬｎはデータ線駆動回路（ＤＴＬＤＲＶ）１５により駆動され、各走査線ＳＣＮＬ１〜ＳＣＮＬｍは走査線駆動回路（ＳＣＮＬＤＲＶ）１６により駆動される。
【０００９】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１０】
ところで、アクティブマトリクス型有機ＥＬディスプレイにおいては、能動素子として一般にガラス基板上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜電界効果トランジスタ）が利用される。
ところが、ＴＦＴは特性のばらつきが大きいことが良く知られている。特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかし、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。
この結果、同一基板上に形成したＴＦＴでも、そのＶｔｈ（しきい値）が画素によって数百ｍＶ、場合によっては１Ｖ以上ばらつくこともまれではない。
この場合、たとえば異なる画素に対して同じ電位Ｖｄａｔａを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（ＯＬＥＤ）１３に流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。
【００１１】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１２】
図３の画素回路２０は、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ素子ＯＬＥＤ２５を有する。また、図１において、ＤＴＬはデータ線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路２０の動作について、図４に示すタイミングチャートを参照しながら以下に説明する。
【００１３】
ステップＳＴ１１：
図４（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬを低レベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（ＯＬＥＤ）２５と接続されるため、ＴＦＴ２１に電流が流れる。
【００１４】
ステップＳＴ１２：
図４（Ａ）に示すように、駆動線ＤＲＶＬを高レベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図４（Ｃ）に示すように、低レベルでＴＦＴ２４が導通状態とされ、データ線ＤＴＬには、図４（Ｄ）に示すように、基準電位Ｖｒｅｆ が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図４（Ｅ）にしめすようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がＶＤＤ−｜Ｖｔｈ｜ まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。
【００１５】
ステップＳＴ１３：
図４（Ｂ），（Ｄ）に示すように、オートゼロ線ＡＺＬを高レベルとしてＴＦＴ２３を非導通状態とし、データ線ＤＴＬの電位をＶｒｅｆ からΔＶｄａｔａ だけ低い電位とする。このデータ線電位の変化は、図４（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔＶｇだけ低下させる。
【００１６】
ステップＳＴ１４：
図４（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬを高レベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬを低レベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（ＯＬＥＤ）２５に電流が流れ、ＯＬＥＤが発光を開始する。
【００１７】
上記ステップＳＴ１３で、寄生容量が無視できるとすれば、ΔＶｇおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。
【００１８】
【数１】
ΔＶｇ＝ΔＶｄａｔａ×Ｃ１／（Ｃ１＋Ｃ２） …（１）
【００１９】
【数２】
Ｖｇ＝ＶＤＤ−｜Ｖｔｈ｜−ΔＶｄａｔａ×Ｃ１／（Ｃ１＋Ｃ２）…（２）
【００２０】
ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。
【００２１】
一方、上記ステップＳＴ１４で発光素子（ＯＬＥＤ）２５に流れる電流をＩｏｌｅｄとすると、これはＯＬＥＤと直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（２）式を用いて次の関係を得る。
【００２２】
【数３】
【００２３】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
【００２４】
（３）式によれば、ＩｏｌｅｄはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶｄａｔａによって制御される。言い換えれば、図３の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
【００２５】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００２６】
【発明が解決しようとする課題】
上述のように、図１のような画素回路１０を用いた場合、トランジスタのしきい値Ｖｔｈのばらつきのため、画素間の輝度の均一性が損なわれ、高品位の表示装置を構成することは困難である。
【００２７】
一方、図３の画素回路を用いれば、輝度の均一性が比較的高い表示装置を実現することが可能であるが、これには次のような問題がある。
【００２８】
第１の問題は、外部から駆動するデータ振幅ΔＶｄａｔａに対し、駆動トランジスタのゲート振幅ΔＶｇは（１）式に従って減少する。逆に言えば、同じΔＶｇを得るために大きなΔＶｄａｔａを与える必要があり、これは消費電力やノイズの点から望ましくない。
【００２９】
第２の問題は、図３の画素回路２０に関する上記動作説明は理想的なものであって、実際には、発光素子（ＯＬＥＤ）２５を駆動するＴＦＴ２１のＶｔｈのばらつきの影響が無くなるわけではない。
これは、オートゼロ線ＡＺＬとＴＦＴ２１のゲートノードがＴＦＴ２３のゲート容量によって結合されており、オートゼロ線ＡＺＬが高レベルへ遷移してＴＦＴ２３が非導通状態となる過程において、ＴＦＴ２３のチャネル電荷がＴＦＴ２１のゲートノードに流入するためである。この理由を次に説明する。
【００３０】
すなわち、オートゼロ動作終了後、ＴＦＴ２１のゲート電位は理想的にはＶＤＤ−｜Ｖｔｈ｜ であるべきであるが、上記電荷の流入によって実際にはそれよりやや高い電位となり、なおかつこの電荷の流入量はＶｔｈの値によって変動する。なぜなら、オートゼロ動作終了直前におけるＴＦＴ２１のゲート電位はほぼＶＤＤ−｜Ｖｔｈ｜である。したがって、この電位は｜Ｖｔｈ｜ がたとえば小さい程高い。
一方、オートゼロ動作終了時、オートゼロ線ＡＺＬの電位が上昇してＴＦＴ２３が非導通に転ずる際、そのソース電位、すなわちＴＦＴ２１のゲート電位が高い程、ＴＦＴ２３が非導通になるタイミングが遅れるため、より多くの電荷がＴＦＴ２１のゲートに流入することになる。結果としてオートゼロ動作終了後のＴＦＴ２１のゲート電位が｜Ｖｔｈ｜ の影響を受けるため、前述の（２）式や（３）式が厳密には成立せず、画素毎にばらつくＶｔｈの影響を受けることになる。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、少なくとも第１の制御線と、ノードと、第１および第２の基準電位と、所定のプリチャージ電位と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの第１端子に接続された第１のスイッチと、上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３３】
本発明の第２の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給されるデータ線と、少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている。
【００３４】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給されるデータ線と、少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている。
【００３５】
好適には、上記ノードに保持容量が接続されている
【００３６】
好適には、上記所定のプリチャージ電位は上記データ線を通して供給される。
【００３７】
また、好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される。
【００３８】
また、好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される。
【００３９】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２の制御線および上記第３の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４０】
また、好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２の制御線、上記第３の制御線、および上記第４の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチが非導通状態に保持された後、上記第４の制御線により上記第３のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４１】
また、第２の観点において、好適には、上記プリチャージ電位は、上記第１の基準電位から上記電界効果トランジスタのしきい値の絶対値を減じた値より小さい値に設定されている。
【００４２】
また、第３の観点において、好適には、上記プリチャージ電位は、上記電気光学素子のしきい値と上記電界効果トランジスタのしきい値とを足し合わせた値より大きい値に設定されている。
【００４３】
本発明の第４の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、を有し、上記各画素回路は、ノードと、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの第１端子に接続された第１のスイッチと、上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００４４】
本発明の第５の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、を有し、上記各画素回路は、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続され、上記第１の制御線により導通制御される第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている。
【００４５】
本発明の第６の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、を有し、上記各画素回路は、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている。
【００４６】
好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される。
【００４７】
好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される。
【００４８】
本発明の第７の観点は、流れる電流によって輝度が変化する電気光学素子と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、ノードと、上記駆動トランジスタの第１端子に接続された第１のスイッチと、上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップとを有する。
【００４９】
本発明の第８の観点は、流れる電流によって輝度が変化する電気光学素子と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと所定の電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている画素回路の駆動方法であって、上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップとを有する。
【００５０】
本発明の第９の観点は、流れる電流によって輝度が変化する電気光学素子と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと所定の電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている画素回路の駆動方法であって、上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップとを有する。
【００５１】
好適には、上記第２のステップにおいて、上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する際、上記第２のスイッチを非導通状態に保持した後、上記第３のスイッチを非導通状態に保持する。
【００５２】
本発明によれば、たとえば第２の制御線、第３の制御線により、あるいは第２の制御線、第３の制御線、第４の制御線により第１のスイッチ、第２のスイッチ、および第３のスイッチを導通状態とする。
このとき、駆動トランジスタの制御端子、たとえばゲートは第３のスイッチによってプリチャージ電位Ｖｐｃとなり、結合キャパシタの入力側電位（ノード電位）は、第１および第２のスイッチが導通状態にあるため、第１の基準電位（電源電位ＶＤＤ）またはその付近まで上昇する。
そして、第２の制御線により第１のスイッチを非導通状態とする。これにより駆動トランジスタに流れる電流が遮断されるため、駆動トランジスタの第２端子（たとえばドレイン）の電位は下降するが、その電位がＶｐｃ＋｜Ｖｔｈ｜ まで下降した時点で駆動トランジスタは非導通状態となって電位が安定する。
このとき、キャパシタの入力側電位（ノード電位）は、第２のスイッチが導通状態にあるため、やはり Ｖｐｃ＋｜Ｖｔｈ｜である。ここで ｜Ｖｔｈ｜は、駆動トランジスタのしきい値の絶対値である。
次に、第３の制御線により第２および第３のスイッチを非導通状態とする。あるいは、第３の制御線により第２のスイッチを非導通状態にした後、第４の制御線により第３のスイッチを非導通状態とする。キャパシタＣ３１の入力側ノードの電位は、Ｖｐｃ＋｜Ｖｔｈ｜ であり、駆動トランジスタのゲート電位はＶｐｃである。すなわち、キャパシタＣ３１の端子間の電位差は ｜Ｖｔｈ｜となる。
次いで、第１の制御線により第４のスイッチを導通状態とし、データ線から輝度データに応じた電位Ｖｄａｔａをキャパシタの入力側ノードに与える。
キャパシタ端子間の電位差は ｜Ｖｔｈ｜のまま保持されるので、駆動トランジスタのゲート電位は、Ｖｄａｔａ − ｜Ｖｔｈ｜となる。
次に、第１の制御線により第４のスイッチを非導通状態とし、第２の制御線により第１のスイッチを導通状態とすると、駆動トランジスタおよび電気光学素子に電流が流れ、発光を開始する。
このように、本発明に係る画素回路は、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができるため、高品位な画像を表示する表示装置を実現することができる。特に従来の技術と比較した場合、制御線から駆動トランジスタへのノイズの影響が少ない構成であるため、より高精度なしきい値ばらつきの補正が可能である。
【００５３】
【発明の実施の形態】
以下、本発明の実施形態を、図面に関連付けて詳細に説明する。
【００５４】
第１実施形態
図５は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第１の実施形態を示す回路図である。
【００５５】
本第１の実施形態に係る画素回路３０は、図５に示すように、ｐチャネルＴＦＴ３１〜ＴＦＴ３５、キャパシタＣ３１，Ｃ３２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子３６、およびノードＮＤ３１を有する。
また、図５において、ＤＴＬ３１はデータ線を、ＳＣＮＬ３１は走査線を、ＡＺＬ３１はオートゼロ線を、ＤＲＶＬ３１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ３１が本発明に係る電界効果トランジスタを構成、ＴＦＴ３２が第１のスイッチを構成し、ＴＦＴ３３が第２のスイッチを構成し、ＴＦＴ３５が第３のスイッチを構成し、ＴＦＴ３４が第４のスイッチを構成、キャパシタＣ３１が本発明に係るキャパシタを構成している。
また、走査線ＳＣＮＬ３１が本発明に係る第１の制御線に対応し、駆動線ＤＲＶＬ３１が第２の制御線に対応し、オートゼロ線ＡＺＬ３１が第３の制御線に対応する。
また、電源電圧ＶＤＤの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５６】
画素回路３０において、ＴＦＴ３１のドレインと第２の基準電位（本実施形態では基準電位ＧＮＤ）との間に光学素子（ＯＬＥＤ）３６が接続されている。具体的には、発光素子３６のアノードがＴＦＴ３１のドレインに接続され、カソード側が接地電位ＧＮＤに接続されている。
ＴＦＴ３１のソースと電源電圧ＶＤＤの供給ラインに第１のスイッチとしてのＴＦＴ３２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３２のゲートが駆動線ＤＲＶＬ３１に接続されている。
また、ＴＦＴ３１のソースとノードＮＤ３１に第２のスイッチとしてのＴＦＴ３３のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３３のゲートがオートゼロ線ＡＺＬ３１に接続されている。
ＴＦＴ３１のゲートと所定の電位（プリチャージ電位）Ｖｐｃに第３のスイッチとしてのＴＦＴ３５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３５のゲートがオートゼロ線ＡＺＬ３１に接続されている。
データ線ＤＴＬ３１とノードＮＤ３１に第４のスイッチとしてのＴＦＴ３４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３４のゲートが走査線ＳＣＮＬ３１に接続されている。
キャパシタＣ３１の第１電極がノードＮＤ３１に接続され、第２電極がＴＦＴ３１のゲートに接続されている。
キャパシタＣ３２の第１電極がノードＮＤ３１に接続され、第２電極が電源電圧ＶＤＤの供給ラインに接続されている。
【００５７】
この画素回路３０の動作について、図６に示すタイミングチャートを参照しながら以下に説明する。
【００５８】
ステップＳＴ３１：
まず、図６（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ３１、オートゼロ線ＡＺＬ３１を低レベルとし、ＴＦＴ３２、ＴＦＴ３３、ＴＦＴ３５を導通状態とする。
このとき、ＴＦＴ３１のゲートは、ＴＦＴ３５によって図６（Ｆ）に示すようにプリチャージ電位Ｖｐｃとなり、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３２、ＴＦＴ３３が導通状態にあるため図６（Ｅ）に示すように電源電位ＶＤＤまたはその付近まで上昇する。
【００５９】
ステップＳＴ３２：
図６（Ａ）に示すように、駆動線ＤＲＶＬ３１を高レベルとし、ＴＦＴ３２を非導通状態とする。ＴＦＴ３１に流れる電流が遮断されるため、ＴＦＴ３１のドレイン電位は下降するが、その電位がＶｐｃ＋｜Ｖｔｈ｜ まで下降した時点でＴＦＴ３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３３が導通状態にあるため、図６（Ｅ）に示すように、やはり Ｖｐｃ＋｜Ｖｔｈ｜である。ここで ｜Ｖｔｈ｜は、ＴＦＴ３１のしきい値の絶対値である。
【００６０】
ステップＳＴ３３：
図６（Ｂ）に示すように、オートゼロ線ＡＺＬ３１を高レベルとしてＴＦＴ３３およびＴＦＴ３５を非導通状態とする。キャパシタＣ３１の入力側ノードの電位ＶＣ３１ は、図６（Ｅ）に示すように、Ｖｐｃ＋｜Ｖｔｈ｜ であり、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図６（Ｆ）に示すように、Ｖｐｃである。すなわち、キャパシタＣ３１の端子間の電位差は ｜Ｖｔｈ｜となる。
【００６１】
ステップＳＴ３４：
図６（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ３１を低レベルとしてＴＦＴ３４を導通状態とし、データ線ＤＴＬ３１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ３１の入力側ノードＮＤ３１に与える。
キャパシタＣ３１端子間の電位差は ｜Ｖｔｈ｜のまま保持されるので、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図６（Ｆ）に示すように、Ｖｄａｔａ − ｜Ｖｔｈ｜となる。
【００６２】
ステップＳＴ３５：
図６（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ３１を高レベルとしてＴＦＴ３４を非導通とし、駆動線ＤＲＶＬ３１を低レベルとしてＴＦＴ３２を導通状態とすると、ＴＦＴ３１および発光素子（ＯＬＥＤ）３６に電流が流れ、ＯＬＥＤが発光を開始する。
【００６３】
なお、上記のステップＳＴ３１およびＳＴ３２の動作においては、Ｖｐｃ＋｜Ｖｔｈ｜＜ ＶＤＤ となるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。
【００６４】
上記動作を行った後に発光素子（ＯＬＥＤ）３６に流れる電流Ｉｏｌｅｄを計算すると、ＴＦＴ３１が飽和領域で動作していれば、次のようになる。
【００６５】
【数４】
【００６６】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（４）式によれば、電流ＩｏｌｅｄはＴＦＴ３１のしきい値Ｖｔｈに依存せず（Ｖｔｈによらず）、外部から与えられるＶｄａｔａによって制御される。
言い換えれば、図５の画素回路３０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
【００６７】
また、ＴＦＴ３１がリニア領域で動作している場合においても、発光素子（ＯＬＥＤ）３６に流れる電流Ｉｏｌｅｄは次のようになり、やはりＶｔｈに依存しない。
【００６８】
【数５】
【００６９】
ここで、ＶｄはＴＦＴ３１のドレイン電位を示している。
【００７０】
以上のように、本第１の実施形態によれば、しきい値Ｖｔｈのばらつきの影響をキャンセルできるという点において、図１の従来例より優れる。
図３の従来例に対しては、次の点において、より優れている。
第１に、図３の従来例においては、外部から駆動するデータ振幅ΔＶｄａｔａに対し、駆動トランジスタのゲート振幅ΔＶｇは（１）式に従って減少するという問題があったが、本発明においてデータ振幅はゲート振幅とほぼ等しく、したがってより小さなデータ線振幅で画素回路を駆動することができる。
これによって、より低消費電力、低ノイズの駆動が可能となる。
第２に、図３の従来例で問題となるオートゼロ線とＴＦＴのゲートとの容量結合については、図５の画素回路３０において、ＴＦＴ３３はＴＦＴ３１のゲートとは直接接続されていないため、その影響が少ない。
一方、ＴＦＴ３５はＴＦＴ３１のゲートと接続されているが、ＴＦＴ３５のソースは一定電位Ｖｐｃに接続されているため、オートゼロ動作終了時においてそのゲート電位が変化しても、ＴＦＴ３１のゲート電位はほぼＶｐｃの電位に保たれる。
このように、図５の画素回路３０においては、オートゼロ線ＡＺＬ３１とＴＦＴ３１のゲートとの結合の影響が小さく、その結果図３の画素回路より正確にＶｔｈばらつきの補正が行われる。
すなわち、本実施形態にによれば、トランジスタのしきい値のばらつきによらず、正確に画素回路の発光素子に所望の値の電流を供給し、その結果として輝度均一性の高い、高品位な画像を表示することが可能な有機ＥＬ用画素回路を実現できる。その結果、従来の類似回路より高精度なしきい値補正が可能となる。
【００７１】
なお、図５の画素回路３０では、すべてＰＭＯＳを用いているが、これは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ３２〜ＴＦＴ３５は単なるスイッチであるから、これらのすべて乃至一部をｎチャネルＭＯＳ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。
【００７２】
第２実施形態
図７は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第２の実施形態を示す回路図である。また、図８は、図７の画素回路の動作を説明するためのタイミングチャートである。
【００７３】
本第２の実施形態が上述した第１の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ３５のソースが一定電位ではなく、データ線ＤＴＬ３１に接続されていることにある。
【００７４】
その他の構成は、上述した図５の回路と同様であり、その動作の詳細な説明はここでは省略する。
【００７５】
本第２の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ３１からプリチャージ電位Ｖｐｃが与えられるため、図５の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【００７６】
第３実施形態
図９は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第３の実施形態を示す回路図である。また、図１０は、図９の画素回路の動作を説明するためのタイミングチャートである。
【００７７】
本第３の実施形態が上述した第１の実施形態と異なる点は、第２のスイッチとしてのＴＦＴ３２のゲートと第３のスイッチとしてのＴＦＴ３５のゲートを共通のオートゼロ線ＡＺＬ３１に接続する代わりに、第２のスイッチとしてのＴＦＴ３２のゲートを第３の制御線としてのオートゼロ線ＡＺＬ３１に接続し、第３のスイッチとしてのＴＦＴ３５のゲートを第４の制御線としてのオートゼロ線ＡＺＬ３２に接続し、かつ、ステップＳＴ３３のオート動作を終了させる処理において、ＴＦＴ３３とＴＦＴ３５を非導通状態に保持する際、ＴＦＴ３３を非導通状態に保持した後、ＴＦＴ３５を非導通状態に保持するように制御している点にある。
【００７８】
この画素回路３０Ｂの動作について、図１０に示すタイミングチャートを参照しながら以下に説明する。
【００７９】
ステップＳＴ３１Ｂ：
まず、図１０（Ａ），（Ｂ），（Ｃ）に示すように、駆動線ＤＲＶＬ３１、オートゼロ線ＡＺＬ３１，ＡＺＬ３２を低レベルとし、ＴＦＴ３２、ＴＦＴ３３、ＴＦＴ３５を導通状態とする。
このとき、ＴＦＴ３１のゲートは、ＴＦＴ３５によって図１０（Ｇ）に示すようにプリチャージ電位Ｖｐｃとなり、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３２、ＴＦＴ３３が導通状態にあるため図６（Ｆ）に示すように電源電位ＶＤＤまたはその付近まで上昇する。
【００８０】
ステップＳＴ３２Ｂ：
図１０（Ａ）に示すように、駆動線ＤＲＶＬ３１を高レベルとし、ＴＦＴ３２を非導通状態とする。ＴＦＴ３１に流れる電流が遮断されるため、ＴＦＴ３１のドレイン電位は下降するが、その電位がＶｐｃ＋｜Ｖｔｈ｜ まで下降した時点でＴＦＴ３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３３が導通状態にあるため、図１０（Ｆ）に示すように、やはり Ｖｐｃ＋｜Ｖｔｈ｜である。ここで ｜Ｖｔｈ｜は、ＴＦＴ３１のしきい値の絶対値である。
【００８１】
ステップＳＴ３３Ｂ：
図１０（Ｃ），（Ｃ）に示すように、オートゼロ線ＡＺＬ３１を高レベルとしてＴＦＴ３３を非導通状態とした後、オートゼロ線ＡＺＬ３２を高レベルとしてＴＦＴ３５を非導通状態とする。キャパシタＣ３１の入力側ノードの電位ＶＣ３１は、図１０（Ｆ）に示すように、Ｖｐｃ＋｜Ｖｔｈ｜ であり、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図１０（Ｇ）に示すように、Ｖｐｃである。すなわち、キャパシタＣ３１の端子間の電位差は ｜Ｖｔｈ｜となる。
【００８２】
ステップＳＴ３４Ｂ：
図１０（Ｄ），（Ｅ）に示すように、走査線ＳＣＮＬ３１を低レベルとしてＴＦＴ３４を導通状態とし、データ線ＤＴＬ３１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ３１の入力側ノードＮＤ３１に与える。
キャパシタＣ３１端子間の電位差は ｜Ｖｔｈ｜のまま保持されるので、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図１０（Ｇ）に示すように、Ｖｄａｔａ − ｜Ｖｔｈ｜となる。
【００８３】
ステップＳＴ３５Ｂ：
図１０（Ａ），（Ｄ）に示すように、走査線ＳＣＮＬ３１を高レベルとしてＴＦＴ３４を非導通とし、駆動線ＤＲＶＬ３１を低レベルとしてＴＦＴ３２を導通状態とすると、ＴＦＴ３１および発光素子（ＯＬＥＤ）３６に電流が流れ、ＯＬＥＤが発光を開始する。
【００８４】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得られ、また、確実なオートゼロ動作を行うことができる。
【００８５】
第４実施形態
図１１は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第４の実施形態を示す回路図である。
【００８６】
本第４の実施形態が上述した第３の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ３５のソースが一定電位ではなく、データ線ＤＴＬ３１に接続されていることにある。
【００８７】
その他の構成は、上述した図９の回路と同様であり、その動作の詳細な説明はここでは省略する。
【００８８】
本第４の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ３１からプリチャージ電位Ｖｐｃが与えられるため、図９の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【００８９】
第５実施形態
図１２は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第５の実施形態を示す回路図である。
【００９０】
本第５の実施形態に係る画素回路４０は、図１２に示すように、ｎチャネルＴＦＴ４１〜ＴＦＴ４５、キャパシタＣ４１，Ｃ４２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子４６、およびノードＮＤ４１を有する。
また、図１２において、ＤＴＬ４１はデータ線を、ＳＣＮＬ４１は第１の制御線としての走査線を、ＡＺＬ４１は第３の制御線としてのオートゼロ線を、ＤＲＶＬ４１は第２の制御線としての駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ４１が本発明に係る電界効果トランジスタを構成、ＴＦＴ４２が第１のスイッチを構成し、ＴＦＴ４３が第２のスイッチを構成し、ＴＦＴ４５が第３のスイッチを構成し、ＴＦＴ４４が第４のスイッチを構成、キャパシタＣ４１が本発明に係るキャパシタを構成している。
また、電源電圧ＶＤＤの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００９１】
画素回路４０において、ＴＦＴ４１のドレインが第１の基準電位（本実施形態では電源電位ＶＤＤ）に接続されている。
ＴＦＴ４１のソースと発光素子４６（発光素子のアノード）に第１のスイッチとしてのＴＦＴ４２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４２のゲートが駆動線ＤＲＶＬ４１に接続されている。また、発光素子４６のカソード側が接地電位ＧＮＤに接続されている。
また、ＴＦＴ４１のソースとノードＮＤ４１に第２のスイッチとしてのＴＦＴ４３のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４３のゲートがオートゼロ線ＡＺＬ４１に接続されている。
ＴＦＴ４１のゲートと所定の電位（プリチャージ電位）Ｖｐｃに第３のスイッチとしてのＴＦＴ４５がソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４５のゲートがオートゼロ線ＡＺＬ４１に接続されている。
データ線ＤＴＬ４１とノードＮＤ４１に第４のスイッチとしてのＴＦＴ４４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４４のゲートが走査線ＳＣＮＬ４１に接続されている。
キャパシタＣ４１の第１電極がノードＮＤ４１に接続され、第２電極がＴＦＴ４１のゲートに接続されている。
キャパシタＣ４２の第１電極がノードＮＤ４１に接続され、第２電極が電源電圧ＶＤＤの供給ラインに接続されている。
【００９２】
図１２の画素回路４０と図５の画素回路３０との最も大きな違いは、発光素子（ＯＬＥＤ）４６に流れる電流を制御するトランジスタＴＦＴ４１がＮＭＯＳであり、そのソースとＯＬＥＤとが接続されている点である。
この画素回路４０の動作について、図１３に示すタイミングチャートを参照しながら以下に説明する。
【００９３】
ステップＳＴ４１：
図１３（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１を高レベルとし、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４５を導通状態とする。このとき、ＴＦＴ４１のゲート電位Ｖｇ４１ はＴＦＴ４５によって、図１３（Ｆ）に示すように、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ４１が導通状態となり、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れる。
【００９４】
ステップＳＴ４２：
図１３（Ａ）に示すように、駆動線ＤＲＶＬ４１を低レベルとし、ＴＦＴ４２を非導通状態とする。ＴＦＴ４１に流れる電流が遮断されるため、ＴＦＴ４１のソース電位は上昇するが、その電位が（Ｖｐｃ−Ｖｔｈ ）まで上昇した時点でＴＦＴ４１は非導通状態となって電位が安定する。
このとき、キャパシタＣ４１の入力側電位ＶＣ４１ は、ＴＦＴ４３が導通状態にあるため、図１３（Ｅ）に示すように、やはり（ Ｖｐｃ−Ｖｔｈ）である。ここでＶｔｈは、ＴＦＴ４１のしきい値である。
【００９５】
ステップＳＴ４３：
図１３（Ｂ）に示すように、オートゼロ線ＡＺＬ４１を低レベルとしてＴＦＴ４３およびＴＦＴ４５を非導通状態とする。キャパシタＣ４１の入力側ノードＮＤ４１の電位ＶＣ４１ は、図１３（Ｅ）に示すように、（Ｖｐｃ − Ｖｔｈ ）であり、ＴＦＴ４１のゲート電位Ｖｇ４１ は、図１３（Ｆ）に示すようにＶｐｃである。すなわち、キャパシタＣ４１の端子間の電位差はＶｔｈとなる。
【００９６】
ステップＳＴ４４：
図１３（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ４５１を高レベルとしてＴＦＴ４４を導通状態とし、データ線ＤＴＬ４１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ４１の入力側ノードＮＤ４１に与える。キャパシタＣ４１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ４１のゲート電位Ｖｇ４１は、図１３（Ｆ）に示すように、（Ｖｄａｔａ ＋ Ｖｔｈ ）となる。
【００９７】
ステップＳＴ４５：
図１３（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ４１を低レベルとしてＴＦＴ４４を非導通状態とし、駆動線ＤＲＶＬ４１を高レベルとしてＴＦＴ４２を導通状態とすると、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れ、ＯＬＥＤが発光を開始する。
【００９８】
なお、上記ステップＳＴ４１およびＳＴ４２の動作においては、Ｖｔｈ ＿ｅｌをＯＬＥＤのしきい値としたとき、Ｖｐｃ−Ｖｔｈ＞Ｖｔｈ ＿ｅｌとなるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。
【００９９】
上記動作を行った後に発光素子（ＯＬＥＤ）４６に流れる電流Ｉｏｌｅｄを計算すると、ＴＦＴ３１が飽和領域で動作していれば、次のようになる。
【０１００】
【数６】
【０１０１】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（６）式によれば、発光素子（ＯＬＥＤ）４６に流れる電流ＩｏｌｅｄはＴＦＴ４１のしきい値Ｖｔｈによらず、外部から与えられるＶｄａｔａによって制御される。
言い換えれば、図１２の画素回路４０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ４１がリニア領域で動作する場合においても同様である。
【０１０２】
なお、図１２ではすべてＮＭＯＳを用いているが、これは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ４２〜ＴＦＴ４５は単なるスイッチであるから、これらのすべて乃至一部をＰＭＯＳ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。
【０１０３】
第６実施形態
図１４は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第４の実施形態を示す回路図である。
【０１０４】
本第６の実施形態が上述した第５の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ４５のソースが一定電位ではなく、データ線ＤＴＬ４１に接続されていることにある。
【０１０５】
その他の構成は、上述した図１２の回路と同様であり、その動作の詳細な説明はここでは省略する。
【０１０６】
本第６の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ４１からプリチャージ電位Ｖｐｃが与えられるため、図１２の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【０１０７】
第７実施形態
図１５は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第７の実施形態を示す回路図である。また、図１６は、図１５の画素回路の動作を説明するためのタイミングチャートである。
【０１０８】
本第７の実施形態が上述した第５の実施形態と異なる点は、第２のスイッチとしてのＴＦＴ４２のゲートと第３のスイッチとしてのＴＦＴ４５のゲートを共通のオートゼロ線ＡＺＬ４１に接続する代わりに、第２のスイッチとしてのＴＦＴ４２のゲートを第３の制御線としてのオートゼロ線ＡＺＬ４１に接続し、第３のスイッチとしてのＴＦＴ４５のゲートを第４の制御線としてのオートゼロ線ＡＺＬ４２に接続し、かつ、ステップＳＴ４３のオート動作を終了させる処理において、ＴＦＴ４３とＴＦＴ４５を非導通状態に保持する際、ＴＦＴ４３を非導通状態に保持した後、ＴＦＴ４５を非導通状態に保持するように制御している点にある。
【０１０９】
この画素回路４０Ｂの動作について、図１６に示すタイミングチャートを参照しながら以下に説明する。
【０１１０】
ステップＳＴ４１Ｂ：
図１６（Ａ），（Ｂ），（Ｃ）に示すように、駆動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１を高レベルとし、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４５を導通状態とする。このとき、ＴＦＴ４１のゲート電位Ｖｇ４１ はＴＦＴ４５によって、図１６（Ｇ）に示すように、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ４１が導通状態となり、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れる。
【０１１１】
ステップＳＴ４２Ｂ：
図１６（Ａ）に示すように、駆動線ＤＲＶＬ４１を低レベルとし、ＴＦＴ４２を非導通状態とする。ＴＦＴ４１に流れる電流が遮断されるため、ＴＦＴ４１のソース電位は上昇するが、その電位が（Ｖｐｃ−Ｖｔｈ ）まで上昇した時点でＴＦＴ４１は非導通状態となって電位が安定する。
このとき、キャパシタＣ４１の入力側電位ＶＣ４１ は、ＴＦＴ４３が導通状態にあるため、図１６（Ｆ）に示すように、やはり（ Ｖｐｃ−Ｖｔｈ）である。ここでＶｔｈは、ＴＦＴ４１のしきい値である。
【０１１２】
ステップＳＴ４３Ｂ：
図１６（Ｂ），（Ｃ）に示すように、オートゼロ線ＡＺＬ４１を低レベルとしてＴＦＴ４３を非導通状態とした後、オートゼロ線ＡＺＬ４２を低レベルとしてＴＦＴ４５を非導通状態とする。キャパシタＣ４１の入力側ノードＮＤ４１の電位ＶＣ４１ は、図１６（Ｆ）に示すように、（Ｖｐｃ − Ｖｔｈ ）であり、ＴＦＴ４１のゲート電位Ｖｇ４１ は、図１６（Ｇ）に示すようにＶｐｃである。すなわち、キャパシタＣ４１の端子間の電位差はＶｔｈとなる。
【０１１３】
ステップＳＴ４４Ｂ：
図１６（Ｄ），（Ｅ）に示すように、走査線ＳＣＮＬ４５１を高レベルとしてＴＦＴ４４を導通状態とし、データ線ＤＴＬ４１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ４１の入力側ノードＮＤ４１に与える。キャパシタＣ４１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ４１のゲート電位Ｖｇ４１は、図１６（Ｇ）に示すように、（Ｖｄａｔａ ＋ Ｖｔｈ ）となる。
【０１１４】
ステップＳＴ４５Ｂ：
図１６（Ａ），（Ｄ）に示すように、走査線ＳＣＮＬ４１を低レベルとしてＴＦＴ４４を非導通状態とし、駆動線ＤＲＶＬ４１を高レベルとしてＴＦＴ４２を導通状態とすると、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れ、ＯＬＥＤが発光を開始する。
【０１１５】
本第７の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得られ、また、確実なオートゼロ動作を行うことができる。
【０１１６】
第８実施形態
図１７は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第８の実施形態を示す回路図である。
【０１１７】
本第８の実施形態が上述した第７の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ４５のソースが一定電位ではなく、データ線ＤＴＬ４１に接続されていることにある。
【０１１８】
その他の構成は、上述した図１５の回路と同様であり、その動作の詳細な説明はここでは省略する。
【０１１９】
本第４の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ４１からプリチャージ電位Ｖｐｃが与えられるため、図１５の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【０１２０】
第９実施形態
本第９の実施形態では、図５の画素回路３０および図１２の画素回路４０を適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１２１】
図１８は、本第９の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１２２】
本第９の実施形態におけるアクティブマトリクス型画像表示装置１００は、図１８に示すように、画素回路３０（または４０）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０（４０）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１２３】
なお、図１８の構成においては、各画素回路３０（４０）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、プリチャージ電位Ｖｐｃに接続されている。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図５の走査線３１（図１２の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図５のオートゼロ線ＡＺＬ３１（図１２のオートゼロ線ＡＺＬ４１）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図５の駆動線ＤＲＶＬ３１（図１２の駆動線ＤＬＶＬ４１）に相当する。
【０１２４】
ゲート駆動回路１０２の、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図６または図１３に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１２５】
本第９の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１２６】
第１０実施形態
本第１０の実施形態では、図７の画素回路３０Ａおよび図１４の画素回路４０Ａを適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１２７】
図１９は、本第１０の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１２８】
本第１０の実施形態におけるアクティブマトリクス型画像表示装置１００Ａは、図１９に示すように、画素回路３０Ａ（または４０Ａ）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０Ａ（４０Ａ）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１Ａにより駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１２９】
なお、図１９の構成においては、各画素回路３０Ａ（４０Ａ）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、対応する列に配線されたデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎに接続されている。
したがって、本第１０の実施形態に係るデータ駆動回路１０１Ａは、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位に設定する。すなわち、オートゼロ動作時には所望のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎからプリチャージ電位Ｖｐｃを与える。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図７の走査線３１（図１４の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図７のオートゼロ線ＡＺＬ３１（図１４のオートゼロ線ＡＺＬ４１）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図７の駆動線ＤＲＶＬ３１（図１４の駆動線ＤＬＶＬ４１）に相当する。
【０１３０】
ゲート駆動回路１０２の、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図８に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１３１】
本第１０の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１３２】
第１１実施形態
本第１１の実施形態では、図９の画素回路３０Ｂおよび図１５の画素回路４０Ｂを適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１３３】
図２０は、本第１１の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１３４】
本第１１の実施形態におけるアクティブマトリクス型画像表示装置１００Ｂは、図２０に示すように、画素回路３０Ｂ（または４０Ｂ）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０Ｂ（４０Ｂ）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２Ｂにより駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，オートゼロ線ＡＺＬ１０２−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，オートゼロ線ＡＺＬ１０２−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１３５】
なお、図２０の構成においては、各画素回路３０Ｂ（４０Ｂ）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、プリチャージ電位Ｖｐｃに接続されている。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図９の走査線３１（図１５の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図９のオートゼロ線ＡＺＬ３１（図１５のオートゼロ線ＡＺＬ４１）に相当し、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍは、図９のオートゼロ線ＡＺＬ３２（図１５のオートゼロ線ＡＺＬ４２）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図９の駆動線ＤＲＶＬ３１（図１５の駆動線ＤＬＶＬ４１）に相当する。
【０１３６】
ゲート駆動回路１０２Ｂの、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図１０または図１６に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１３７】
本第１１の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１３８】
第１２実施形態
本第１２の実施形態では、図１１の画素回路３０Ｃおよび図１７の画素回路４０Ｃを適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１３９】
図２１は、本第１２の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１４０】
本第１２の実施形態におけるアクティブマトリクス型画像表示装置１００Ｃは、図２１に示すように、画素回路３０Ｃ（または４０Ｃ）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０Ｃ（４０Ｃ）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１Ａにより駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２Ｃにより駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，オートゼロ線ＡＺＬ１０２−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ，オートゼロ線ＡＺＬ１０１−ｍ，オートゼロ線ＡＺＬ１０２−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１４１】
なお、図２１の構成においては、各画素回路３０Ｃ（４０Ｃ）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、対応する列に配線されたデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎに接続されている。
したがって、本第１２の実施形態に係るデータ駆動回路１０１Ａは、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位に設定する。すなわち、オートゼロ動作時には所望のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎからプリチャージ電位Ｖｐｃを与える。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図１１の走査線３１（図１７の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図１１のオートゼロ線ＡＺＬ３１（図１７のオートゼロ線ＡＺＬ４１）に相当し、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍは、図１１のオートゼロ線ＡＺＬ３２（図１７のオートゼロ線ＡＺＬ４２）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図１１の駆動線ＤＲＶＬ３１（図１７４の駆動線ＤＬＶＬ４１）に相当する。
【０１４２】
ゲート駆動回路１０２Ｃの、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、上述した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１４３】
本第１２の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１４４】
【発明の効果】
以上説明したように、本発明によれば、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができる。
このため、高品位な画像を表示する表示装置を提供することができる。
【図面の簡単な説明】
【図１】従来の画素回路の第１の構成例を示す回路図である。
【図２】従来の画像表示装置の構成例を示す図である。
【図３】従来の画素回路の第２の構成例を示す回路図である。
【図４】図３の画素回路の駆動方法を説明するためのタイミングチャートである。
【図５】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第１の実施形態を示す回路図である。
【図６】図５の画素回路の動作を説明するためのタイミングチャートである。
【図７】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第２の実施形態を示す回路図である。
【図８】図７の画素回路の動作を説明するためのタイミングチャートである。
【図９】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第３の実施形態を示す回路図である。
【図１０】図９の画素回路の動作を説明するためのタイミングチャートである。
【図１１】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第４の実施形態を示す回路図である。
【図１２】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第５の実施形態を示す回路図である。
【図１３】図１２の画素回路の動作を説明するためのタイミングチャートである。
【図１４】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第６の実施形態を示す回路図である。
【図１５】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第７の実施形態を示す回路図である。
【図１６】図１５の画素回路の動作を説明するためのタイミングチャートである。
【図１７】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第８の実施形態を示す回路図である。
【図１８】第９の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【図１９】第１０の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【図２０】第１１の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【図２１】第１２の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【符号の説明】
３０，３０Ａ〜３０Ｃ，４０，４０Ａ〜４０Ｃ…画素回路、３１〜３５，４１〜４５…ＴＦＴ、Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２…キャパシタ、ＮＤ３１，ＮＤ４１…ノード、ＳＣＮＬ３１，ＳＣＮＬ４１…走査線（第１の制御線）、ＡＺＬ３１，ＡＺＬ４１…オートゼロ線（第３の制御線）、ＡＺＬ４２…オートゼロ線（第４の制御線）、ＤＲＶＬ３１，ＤＲＶＬ４１…駆動線（第２の制御線）、１００，１００Ａ〜１００Ｃ…アクティブマトリクス型画像表示装置、１０１，１０１Ａ…データ線駆動回路、１０２，１０２Ｂ，１０２Ｃ…ゲート駆動回路、ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ…走査線、ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ…オートゼロ線、ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍ…オートゼロ線、ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍ…駆動線、ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎ…データ線。
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、並びにこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御される、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素内部の発光素子に流れる電流を、画素内部に設けた能動素子（一般にはＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１は、アクティブマトリクス型有機ＥＬディスプレイにおける画素回路の構成例を示す回路図である（たとえば特許文献１、２参照）。
図１の画素回路１０は、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子ＯＬＥＤ１３を有する。また、図１において、ＤＴＬはデータ線を、ＳＣＮＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１ではＴＦＴ１１のソースが電源電位ＶＤＤに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１の画素回路１０の動作は以下の通りである。
【０００５】
ステップＳＴ１：
走査線ＳＣＮＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００６】
ステップＳＴ２：
走査線を非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００７】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＳＣＮＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１の画素回路１０では、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【０００８】
このような画素を図２のように、ｎ×ｍのマトリクス状に多数配列し、走査線ＳＣＮＬ１〜ＳＣＮＬｍを順次選択しながらデータ線ＤＴＬ１〜ＤＴＬｎから書き込みを繰り返すことにより、アクティブマトリクス型画像表示装置を構成することができる。なお、図２において、各データ線ＤＴＬ１〜ＤＴＬｎはデータ線駆動回路（ＤＴＬＤＲＶ）１５により駆動され、各走査線ＳＣＮＬ１〜ＳＣＮＬｍは走査線駆動回路（ＳＣＮＬＤＲＶ）１６により駆動される。
【０００９】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１０】
ところで、アクティブマトリクス型有機ＥＬディスプレイにおいては、能動素子として一般にガラス基板上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜電界効果トランジスタ）が利用される。
ところが、ＴＦＴは特性のばらつきが大きいことが良く知られている。特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかし、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。
この結果、同一基板上に形成したＴＦＴでも、そのＶｔｈ（しきい値）が画素によって数百ｍＶ、場合によっては１Ｖ以上ばらつくこともまれではない。
この場合、たとえば異なる画素に対して同じ電位Ｖｄａｔａを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（ＯＬＥＤ）１３に流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。
【００１１】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１２】
図３の画素回路２０は、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ素子ＯＬＥＤ２５を有する。また、図１において、ＤＴＬはデータ線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路２０の動作について、図４に示すタイミングチャートを参照しながら以下に説明する。
【００１３】
ステップＳＴ１１：
図４（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬを低レベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（ＯＬＥＤ）２５と接続されるため、ＴＦＴ２１に電流が流れる。
【００１４】
ステップＳＴ１２：
図４（Ａ）に示すように、駆動線ＤＲＶＬを高レベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図４（Ｃ）に示すように、低レベルでＴＦＴ２４が導通状態とされ、データ線ＤＴＬには、図４（Ｄ）に示すように、基準電位Ｖｒｅｆ が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図４（Ｅ）にしめすようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がＶＤＤ−｜Ｖｔｈ｜ まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。
【００１５】
ステップＳＴ１３：
図４（Ｂ），（Ｄ）に示すように、オートゼロ線ＡＺＬを高レベルとしてＴＦＴ２３を非導通状態とし、データ線ＤＴＬの電位をＶｒｅｆ からΔＶｄａｔａ だけ低い電位とする。このデータ線電位の変化は、図４（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔＶｇだけ低下させる。
【００１６】
ステップＳＴ１４：
図４（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬを高レベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬを低レベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（ＯＬＥＤ）２５に電流が流れ、ＯＬＥＤが発光を開始する。
【００１７】
上記ステップＳＴ１３で、寄生容量が無視できるとすれば、ΔＶｇおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。
【００１８】
【数１】
ΔＶｇ＝ΔＶｄａｔａ×Ｃ１／（Ｃ１＋Ｃ２） …（１）
【００１９】
【数２】
Ｖｇ＝ＶＤＤ−｜Ｖｔｈ｜−ΔＶｄａｔａ×Ｃ１／（Ｃ１＋Ｃ２）…（２）
【００２０】
ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。
【００２１】
一方、上記ステップＳＴ１４で発光素子（ＯＬＥＤ）２５に流れる電流をＩｏｌｅｄとすると、これはＯＬＥＤと直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（２）式を用いて次の関係を得る。
【００２２】
【数３】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
【００２４】
（３）式によれば、ＩｏｌｅｄはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶｄａｔａによって制御される。言い換えれば、図３の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
【００２５】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００２６】
【発明が解決しようとする課題】
上述のように、図１のような画素回路１０を用いた場合、トランジスタのしきい値Ｖｔｈのばらつきのため、画素間の輝度の均一性が損なわれ、高品位の表示装置を構成することは困難である。
【００２７】
一方、図３の画素回路を用いれば、輝度の均一性が比較的高い表示装置を実現することが可能であるが、これには次のような問題がある。
【００２８】
第１の問題は、外部から駆動するデータ振幅ΔＶｄａｔａに対し、駆動トランジスタのゲート振幅ΔＶｇは（１）式に従って減少する。逆に言えば、同じΔＶｇを得るために大きなΔＶｄａｔａを与える必要があり、これは消費電力やノイズの点から望ましくない。
【００２９】
第２の問題は、図３の画素回路２０に関する上記動作説明は理想的なものであって、実際には、発光素子（ＯＬＥＤ）２５を駆動するＴＦＴ２１のＶｔｈのばらつきの影響が無くなるわけではない。
これは、オートゼロ線ＡＺＬとＴＦＴ２１のゲートノードがＴＦＴ２３のゲート容量によって結合されており、オートゼロ線ＡＺＬが高レベルへ遷移してＴＦＴ２３が非導通状態となる過程において、ＴＦＴ２３のチャネル電荷がＴＦＴ２１のゲートノードに流入するためである。この理由を次に説明する。
【００３０】
すなわち、オートゼロ動作終了後、ＴＦＴ２１のゲート電位は理想的にはＶＤＤ−｜Ｖｔｈ｜ であるべきであるが、上記電荷の流入によって実際にはそれよりやや高い電位となり、なおかつこの電荷の流入量はＶｔｈの値によって変動する。なぜなら、オートゼロ動作終了直前におけるＴＦＴ２１のゲート電位はほぼＶＤＤ−｜Ｖｔｈ｜である。したがって、この電位は｜Ｖｔｈ｜ がたとえば小さい程高い。
一方、オートゼロ動作終了時、オートゼロ線ＡＺＬの電位が上昇してＴＦＴ２３が非導通に転ずる際、そのソース電位、すなわちＴＦＴ２１のゲート電位が高い程、ＴＦＴ２３が非導通になるタイミングが遅れるため、より多くの電荷がＴＦＴ２１のゲートに流入することになる。結果としてオートゼロ動作終了後のＴＦＴ２１のゲート電位が｜Ｖｔｈ｜ の影響を受けるため、前述の（２）式や（３）式が厳密には成立せず、画素毎にばらつくＶｔｈの影響を受けることになる。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、少なくとも第１の制御線と、ノードと、第１および第２の基準電位と、所定のプリチャージ電位と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの第１端子に接続された第１のスイッチと、上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３３】
本発明の第２の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給されるデータ線と、少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている。
【００３４】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給されるデータ線と、少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている。
【００３５】
好適には、上記ノードに保持容量が接続されている
【００３６】
好適には、上記所定のプリチャージ電位は上記データ線を通して供給される。
【００３７】
また、好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される。
【００３８】
また、好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される。
【００３９】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２の制御線および上記第３の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４０】
また、好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２の制御線、上記第３の制御線、および上記第４の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチが非導通状態に保持された後、上記第４の制御線により上記第３のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４１】
また、第２の観点において、好適には、上記プリチャージ電位は、上記第１の基準電位から上記電界効果トランジスタのしきい値の絶対値を減じた値より小さい値に設定されている。
【００４２】
また、第３の観点において、好適には、上記プリチャージ電位は、上記電気光学素子のしきい値と上記電界効果トランジスタのしきい値とを足し合わせた値より大きい値に設定されている。
【００４３】
本発明の第４の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、を有し、上記各画素回路は、ノードと、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの第１端子に接続された第１のスイッチと、上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００４４】
本発明の第５の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、を有し、上記各画素回路は、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続され、上記第１の制御線により導通制御される第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている。
【００４５】
本発明の第６の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、を有し、上記各画素回路は、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている。
【００４６】
好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される。
【００４７】
好適には、上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される。
【００４８】
本発明の第７の観点は、流れる電流によって輝度が変化する電気光学素子と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、ノードと、上記駆動トランジスタの第１端子に接続された第１のスイッチと、上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップとを有する。
【００４９】
本発明の第８の観点は、流れる電流によって輝度が変化する電気光学素子と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと所定の電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている画素回路の駆動方法であって、上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップとを有する。
【００５０】
本発明の第９の観点は、流れる電流によって輝度が変化する電気光学素子と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと所定の電位との間に接続された第３のスイッチと、上記データ線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている画素回路の駆動方法であって、上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップとを有する。
【００５１】
好適には、上記第２のステップにおいて、上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する際、上記第２のスイッチを非導通状態に保持した後、上記第３のスイッチを非導通状態に保持する。
【００５２】
本発明によれば、たとえば第２の制御線、第３の制御線により、あるいは第２の制御線、第３の制御線、第４の制御線により第１のスイッチ、第２のスイッチ、および第３のスイッチを導通状態とする。
このとき、駆動トランジスタの制御端子、たとえばゲートは第３のスイッチによってプリチャージ電位Ｖｐｃとなり、結合キャパシタの入力側電位（ノード電位）は、第１および第２のスイッチが導通状態にあるため、第１の基準電位（電源電位ＶＤＤ）またはその付近まで上昇する。
そして、第２の制御線により第１のスイッチを非導通状態とする。これにより駆動トランジスタに流れる電流が遮断されるため、駆動トランジスタの第２端子（たとえばドレイン）の電位は下降するが、その電位がＶｐｃ＋｜Ｖｔｈ｜ まで下降した時点で駆動トランジスタは非導通状態となって電位が安定する。
このとき、キャパシタの入力側電位（ノード電位）は、第２のスイッチが導通状態にあるため、やはり Ｖｐｃ＋｜Ｖｔｈ｜である。ここで ｜Ｖｔｈ｜は、駆動トランジスタのしきい値の絶対値である。
次に、第３の制御線により第２および第３のスイッチを非導通状態とする。あるいは、第３の制御線により第２のスイッチを非導通状態にした後、第４の制御線により第３のスイッチを非導通状態とする。キャパシタＣ３１の入力側ノードの電位は、Ｖｐｃ＋｜Ｖｔｈ｜ であり、駆動トランジスタのゲート電位はＶｐｃである。すなわち、キャパシタＣ３１の端子間の電位差は ｜Ｖｔｈ｜となる。
次いで、第１の制御線により第４のスイッチを導通状態とし、データ線から輝度データに応じた電位Ｖｄａｔａをキャパシタの入力側ノードに与える。
キャパシタ端子間の電位差は ｜Ｖｔｈ｜のまま保持されるので、駆動トランジスタのゲート電位は、Ｖｄａｔａ − ｜Ｖｔｈ｜となる。
次に、第１の制御線により第４のスイッチを非導通状態とし、第２の制御線により第１のスイッチを導通状態とすると、駆動トランジスタおよび電気光学素子に電流が流れ、発光を開始する。
このように、本発明に係る画素回路は、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができるため、高品位な画像を表示する表示装置を実現することができる。特に従来の技術と比較した場合、制御線から駆動トランジスタへのノイズの影響が少ない構成であるため、より高精度なしきい値ばらつきの補正が可能である。
【００５３】
【発明の実施の形態】
以下、本発明の実施形態を、図面に関連付けて詳細に説明する。
【００５４】
第１実施形態
図５は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第１の実施形態を示す回路図である。
【００５５】
本第１の実施形態に係る画素回路３０は、図５に示すように、ｐチャネルＴＦＴ３１〜ＴＦＴ３５、キャパシタＣ３１，Ｃ３２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子３６、およびノードＮＤ３１を有する。
また、図５において、ＤＴＬ３１はデータ線を、ＳＣＮＬ３１は走査線を、ＡＺＬ３１はオートゼロ線を、ＤＲＶＬ３１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ３１が本発明に係る電界効果トランジスタを構成、ＴＦＴ３２が第１のスイッチを構成し、ＴＦＴ３３が第２のスイッチを構成し、ＴＦＴ３５が第３のスイッチを構成し、ＴＦＴ３４が第４のスイッチを構成、キャパシタＣ３１が本発明に係るキャパシタを構成している。
また、走査線ＳＣＮＬ３１が本発明に係る第１の制御線に対応し、駆動線ＤＲＶＬ３１が第２の制御線に対応し、オートゼロ線ＡＺＬ３１が第３の制御線に対応する。
また、電源電圧ＶＤＤの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５６】
画素回路３０において、ＴＦＴ３１のドレインと第２の基準電位（本実施形態では基準電位ＧＮＤ）との間に光学素子（ＯＬＥＤ）３６が接続されている。具体的には、発光素子３６のアノードがＴＦＴ３１のドレインに接続され、カソード側が接地電位ＧＮＤに接続されている。
ＴＦＴ３１のソースと電源電圧ＶＤＤの供給ラインに第１のスイッチとしてのＴＦＴ３２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３２のゲートが駆動線ＤＲＶＬ３１に接続されている。
また、ＴＦＴ３１のソースとノードＮＤ３１に第２のスイッチとしてのＴＦＴ３３のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３３のゲートがオートゼロ線ＡＺＬ３１に接続されている。
ＴＦＴ３１のゲートと所定の電位（プリチャージ電位）Ｖｐｃに第３のスイッチとしてのＴＦＴ３５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３５のゲートがオートゼロ線ＡＺＬ３１に接続されている。
データ線ＤＴＬ３１とノードＮＤ３１に第４のスイッチとしてのＴＦＴ３４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３４のゲートが走査線ＳＣＮＬ３１に接続されている。
キャパシタＣ３１の第１電極がノードＮＤ３１に接続され、第２電極がＴＦＴ３１のゲートに接続されている。
キャパシタＣ３２の第１電極がノードＮＤ３１に接続され、第２電極が電源電圧ＶＤＤの供給ラインに接続されている。
【００５７】
この画素回路３０の動作について、図６に示すタイミングチャートを参照しながら以下に説明する。
【００５８】
ステップＳＴ３１：
まず、図６（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ３１、オートゼロ線ＡＺＬ３１を低レベルとし、ＴＦＴ３２、ＴＦＴ３３、ＴＦＴ３５を導通状態とする。
このとき、ＴＦＴ３１のゲートは、ＴＦＴ３５によって図６（Ｆ）に示すようにプリチャージ電位Ｖｐｃとなり、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３２、ＴＦＴ３３が導通状態にあるため図６（Ｅ）に示すように電源電位ＶＤＤまたはその付近まで上昇する。
【００５９】
ステップＳＴ３２：
図６（Ａ）に示すように、駆動線ＤＲＶＬ３１を高レベルとし、ＴＦＴ３２を非導通状態とする。ＴＦＴ３１に流れる電流が遮断されるため、ＴＦＴ３１のドレイン電位は下降するが、その電位がＶｐｃ＋｜Ｖｔｈ｜ まで下降した時点でＴＦＴ３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３３が導通状態にあるため、図６（Ｅ）に示すように、やはり Ｖｐｃ＋｜Ｖｔｈ｜である。ここで ｜Ｖｔｈ｜は、ＴＦＴ３１のしきい値の絶対値である。
【００６０】
ステップＳＴ３３：
図６（Ｂ）に示すように、オートゼロ線ＡＺＬ３１を高レベルとしてＴＦＴ３３およびＴＦＴ３５を非導通状態とする。キャパシタＣ３１の入力側ノードの電位ＶＣ３１ は、図６（Ｅ）に示すように、Ｖｐｃ＋｜Ｖｔｈ｜ であり、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図６（Ｆ）に示すように、Ｖｐｃである。すなわち、キャパシタＣ３１の端子間の電位差は ｜Ｖｔｈ｜となる。
【００６１】
ステップＳＴ３４：
図６（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ３１を低レベルとしてＴＦＴ３４を導通状態とし、データ線ＤＴＬ３１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ３１の入力側ノードＮＤ３１に与える。
キャパシタＣ３１端子間の電位差は ｜Ｖｔｈ｜のまま保持されるので、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図６（Ｆ）に示すように、Ｖｄａｔａ − ｜Ｖｔｈ｜となる。
【００６２】
ステップＳＴ３５：
図６（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ３１を高レベルとしてＴＦＴ３４を非導通とし、駆動線ＤＲＶＬ３１を低レベルとしてＴＦＴ３２を導通状態とすると、ＴＦＴ３１および発光素子（ＯＬＥＤ）３６に電流が流れ、ＯＬＥＤが発光を開始する。
【００６３】
なお、上記のステップＳＴ３１およびＳＴ３２の動作においては、Ｖｐｃ＋｜Ｖｔｈ｜＜ ＶＤＤ となるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。
【００６４】
上記動作を行った後に発光素子（ＯＬＥＤ）３６に流れる電流Ｉｏｌｅｄを計算すると、ＴＦＴ３１が飽和領域で動作していれば、次のようになる。
【００６５】
【数４】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（４）式によれば、電流ＩｏｌｅｄはＴＦＴ３１のしきい値Ｖｔｈに依存せず（Ｖｔｈによらず）、外部から与えられるＶｄａｔａによって制御される。
言い換えれば、図５の画素回路３０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
【００６７】
また、ＴＦＴ３１がリニア領域で動作している場合においても、発光素子（ＯＬＥＤ）３６に流れる電流Ｉｏｌｅｄは次のようになり、やはりＶｔｈに依存しない。
【００６８】
【数５】
ここで、ＶｄはＴＦＴ３１のドレイン電位を示している。
【００７０】
以上のように、本第１の実施形態によれば、しきい値Ｖｔｈのばらつきの影響をキャンセルできるという点において、図１の従来例より優れる。
図３の従来例に対しては、次の点において、より優れている。
第１に、図３の従来例においては、外部から駆動するデータ振幅ΔＶｄａｔａに対し、駆動トランジスタのゲート振幅ΔＶｇは（１）式に従って減少するという問題があったが、本発明においてデータ振幅はゲート振幅とほぼ等しく、したがってより小さなデータ線振幅で画素回路を駆動することができる。
これによって、より低消費電力、低ノイズの駆動が可能となる。
第２に、図３の従来例で問題となるオートゼロ線とＴＦＴのゲートとの容量結合については、図５の画素回路３０において、ＴＦＴ３３はＴＦＴ３１のゲートとは直接接続されていないため、その影響が少ない。
一方、ＴＦＴ３５はＴＦＴ３１のゲートと接続されているが、ＴＦＴ３５のソースは一定電位Ｖｐｃに接続されているため、オートゼロ動作終了時においてそのゲート電位が変化しても、ＴＦＴ３１のゲート電位はほぼＶｐｃの電位に保たれる。
このように、図５の画素回路３０においては、オートゼロ線ＡＺＬ３１とＴＦＴ３１のゲートとの結合の影響が小さく、その結果図３の画素回路より正確にＶｔｈばらつきの補正が行われる。
すなわち、本実施形態にによれば、トランジスタのしきい値のばらつきによらず、正確に画素回路の発光素子に所望の値の電流を供給し、その結果として輝度均一性の高い、高品位な画像を表示することが可能な有機ＥＬ用画素回路を実現できる。その結果、従来の類似回路より高精度なしきい値補正が可能となる。
【００７１】
なお、図５の画素回路３０では、すべてＰＭＯＳを用いているが、これは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ３２〜ＴＦＴ３５は単なるスイッチであるから、これらのすべて乃至一部をｎチャネルＭＯＳ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。
【００７２】
第２実施形態
図７は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第２の実施形態を示す回路図である。また、図８は、図７の画素回路の動作を説明するためのタイミングチャートである。
【００７３】
本第２の実施形態が上述した第１の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ３５のソースが一定電位ではなく、データ線ＤＴＬ３１に接続されていることにある。
【００７４】
その他の構成は、上述した図５の回路と同様であり、その動作の詳細な説明はここでは省略する。
【００７５】
本第２の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ３１からプリチャージ電位Ｖｐｃが与えられるため、図５の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【００７６】
第３実施形態
図９は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第３の実施形態を示す回路図である。また、図１０は、図９の画素回路の動作を説明するためのタイミングチャートである。
【００７７】
本第３の実施形態が上述した第１の実施形態と異なる点は、第２のスイッチとしてのＴＦＴ３２のゲートと第３のスイッチとしてのＴＦＴ３５のゲートを共通のオートゼロ線ＡＺＬ３１に接続する代わりに、第２のスイッチとしてのＴＦＴ３２のゲートを第３の制御線としてのオートゼロ線ＡＺＬ３１に接続し、第３のスイッチとしてのＴＦＴ３５のゲートを第４の制御線としてのオートゼロ線ＡＺＬ３２に接続し、かつ、ステップＳＴ３３のオート動作を終了させる処理において、ＴＦＴ３３とＴＦＴ３５を非導通状態に保持する際、ＴＦＴ３３を非導通状態に保持した後、ＴＦＴ３５を非導通状態に保持するように制御している点にある。
【００７８】
この画素回路３０Ｂの動作について、図１０に示すタイミングチャートを参照しながら以下に説明する。
【００７９】
ステップＳＴ３１Ｂ：
まず、図１０（Ａ），（Ｂ），（Ｃ）に示すように、駆動線ＤＲＶＬ３１、オートゼロ線ＡＺＬ３１，ＡＺＬ３２を低レベルとし、ＴＦＴ３２、ＴＦＴ３３、ＴＦＴ３５を導通状態とする。
このとき、ＴＦＴ３１のゲートは、ＴＦＴ３５によって図１０（Ｇ）に示すようにプリチャージ電位Ｖｐｃとなり、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３２、ＴＦＴ３３が導通状態にあるため図６（Ｆ）に示すように電源電位ＶＤＤまたはその付近まで上昇する。
【００８０】
ステップＳＴ３２Ｂ：
図１０（Ａ）に示すように、駆動線ＤＲＶＬ３１を高レベルとし、ＴＦＴ３２を非導通状態とする。ＴＦＴ３１に流れる電流が遮断されるため、ＴＦＴ３１のドレイン電位は下降するが、その電位がＶｐｃ＋｜Ｖｔｈ｜ まで下降した時点でＴＦＴ３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ３１の入力側電位ＶＣ３１ は、ＴＦＴ３３が導通状態にあるため、図１０（Ｆ）に示すように、やはり Ｖｐｃ＋｜Ｖｔｈ｜である。ここで ｜Ｖｔｈ｜は、ＴＦＴ３１のしきい値の絶対値である。
【００８１】
ステップＳＴ３３Ｂ：
図１０（Ｃ），（Ｃ）に示すように、オートゼロ線ＡＺＬ３１を高レベルとしてＴＦＴ３３を非導通状態とした後、オートゼロ線ＡＺＬ３２を高レベルとしてＴＦＴ３５を非導通状態とする。キャパシタＣ３１の入力側ノードの電位ＶＣ３１は、図１０（Ｆ）に示すように、Ｖｐｃ＋｜Ｖｔｈ｜ であり、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図１０（Ｇ）に示すように、Ｖｐｃである。すなわち、キャパシタＣ３１の端子間の電位差は ｜Ｖｔｈ｜となる。
【００８２】
ステップＳＴ３４Ｂ：
図１０（Ｄ），（Ｅ）に示すように、走査線ＳＣＮＬ３１を低レベルとしてＴＦＴ３４を導通状態とし、データ線ＤＴＬ３１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ３１の入力側ノードＮＤ３１に与える。
キャパシタＣ３１端子間の電位差は ｜Ｖｔｈ｜のまま保持されるので、ＴＦＴ３１のゲート電位Ｖｇ３１ は、図１０（Ｇ）に示すように、Ｖｄａｔａ − ｜Ｖｔｈ｜となる。
【００８３】
ステップＳＴ３５Ｂ：
図１０（Ａ），（Ｄ）に示すように、走査線ＳＣＮＬ３１を高レベルとしてＴＦＴ３４を非導通とし、駆動線ＤＲＶＬ３１を低レベルとしてＴＦＴ３２を導通状態とすると、ＴＦＴ３１および発光素子（ＯＬＥＤ）３６に電流が流れ、ＯＬＥＤが発光を開始する。
【００８４】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得られ、また、確実なオートゼロ動作を行うことができる。
【００８５】
第４実施形態
図１１は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第４の実施形態を示す回路図である。
【００８６】
本第４の実施形態が上述した第３の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ３５のソースが一定電位ではなく、データ線ＤＴＬ３１に接続されていることにある。
【００８７】
その他の構成は、上述した図９の回路と同様であり、その動作の詳細な説明はここでは省略する。
【００８８】
本第４の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ３１からプリチャージ電位Ｖｐｃが与えられるため、図９の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【００８９】
第５実施形態
図１２は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第５の実施形態を示す回路図である。
【００９０】
本第５の実施形態に係る画素回路４０は、図１２に示すように、ｎチャネルＴＦＴ４１〜ＴＦＴ４５、キャパシタＣ４１，Ｃ４２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子４６、およびノードＮＤ４１を有する。
また、図１２において、ＤＴＬ４１はデータ線を、ＳＣＮＬ４１は第１の制御線としての走査線を、ＡＺＬ４１は第３の制御線としてのオートゼロ線を、ＤＲＶＬ４１は第２の制御線としての駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ４１が本発明に係る電界効果トランジスタを構成、ＴＦＴ４２が第１のスイッチを構成し、ＴＦＴ４３が第２のスイッチを構成し、ＴＦＴ４５が第３のスイッチを構成し、ＴＦＴ４４が第４のスイッチを構成、キャパシタＣ４１が本発明に係るキャパシタを構成している。
また、電源電圧ＶＤＤの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００９１】
画素回路４０において、ＴＦＴ４１のドレインが第１の基準電位（本実施形態では電源電位ＶＤＤ）に接続されている。
ＴＦＴ４１のソースと発光素子４６（発光素子のアノード）に第１のスイッチとしてのＴＦＴ４２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４２のゲートが駆動線ＤＲＶＬ４１に接続されている。また、発光素子４６のカソード側が接地電位ＧＮＤに接続されている。
また、ＴＦＴ４１のソースとノードＮＤ４１に第２のスイッチとしてのＴＦＴ４３のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４３のゲートがオートゼロ線ＡＺＬ４１に接続されている。
ＴＦＴ４１のゲートと所定の電位（プリチャージ電位）Ｖｐｃに第３のスイッチとしてのＴＦＴ４５がソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４５のゲートがオートゼロ線ＡＺＬ４１に接続されている。
データ線ＤＴＬ４１とノードＮＤ４１に第４のスイッチとしてのＴＦＴ４４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４４のゲートが走査線ＳＣＮＬ４１に接続されている。
キャパシタＣ４１の第１電極がノードＮＤ４１に接続され、第２電極がＴＦＴ４１のゲートに接続されている。
キャパシタＣ４２の第１電極がノードＮＤ４１に接続され、第２電極が電源電圧ＶＤＤの供給ラインに接続されている。
【００９２】
図１２の画素回路４０と図５の画素回路３０との最も大きな違いは、発光素子（ＯＬＥＤ）４６に流れる電流を制御するトランジスタＴＦＴ４１がＮＭＯＳであり、そのソースとＯＬＥＤとが接続されている点である。
この画素回路４０の動作について、図１３に示すタイミングチャートを参照しながら以下に説明する。
【００９３】
ステップＳＴ４１：
図１３（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１を高レベルとし、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４５を導通状態とする。このとき、ＴＦＴ４１のゲート電位Ｖｇ４１ はＴＦＴ４５によって、図１３（Ｆ）に示すように、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ４１が導通状態となり、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れる。
【００９４】
ステップＳＴ４２：
図１３（Ａ）に示すように、駆動線ＤＲＶＬ４１を低レベルとし、ＴＦＴ４２を非導通状態とする。ＴＦＴ４１に流れる電流が遮断されるため、ＴＦＴ４１のソース電位は上昇するが、その電位が（Ｖｐｃ−Ｖｔｈ ）まで上昇した時点でＴＦＴ４１は非導通状態となって電位が安定する。
このとき、キャパシタＣ４１の入力側電位ＶＣ４１ は、ＴＦＴ４３が導通状態にあるため、図１３（Ｅ）に示すように、やはり（ Ｖｐｃ−Ｖｔｈ）である。ここでＶｔｈは、ＴＦＴ４１のしきい値である。
【００９５】
ステップＳＴ４３：
図１３（Ｂ）に示すように、オートゼロ線ＡＺＬ４１を低レベルとしてＴＦＴ４３およびＴＦＴ４５を非導通状態とする。キャパシタＣ４１の入力側ノードＮＤ４１の電位ＶＣ４１ は、図１３（Ｅ）に示すように、（Ｖｐｃ − Ｖｔｈ ）であり、ＴＦＴ４１のゲート電位Ｖｇ４１ は、図１３（Ｆ）に示すようにＶｐｃである。すなわち、キャパシタＣ４１の端子間の電位差はＶｔｈとなる。
【００９６】
ステップＳＴ４４：
図１３（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ４５１を高レベルとしてＴＦＴ４４を導通状態とし、データ線ＤＴＬ４１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ４１の入力側ノードＮＤ４１に与える。キャパシタＣ４１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ４１のゲート電位Ｖｇ４１は、図１３（Ｆ）に示すように、（Ｖｄａｔａ ＋ Ｖｔｈ ）となる。
【００９７】
ステップＳＴ４５：
図１３（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ４１を低レベルとしてＴＦＴ４４を非導通状態とし、駆動線ＤＲＶＬ４１を高レベルとしてＴＦＴ４２を導通状態とすると、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れ、ＯＬＥＤが発光を開始する。
【００９８】
なお、上記ステップＳＴ４１およびＳＴ４２の動作においては、Ｖｔｈ ＿ｅｌをＯＬＥＤのしきい値としたとき、Ｖｐｃ−Ｖｔｈ＞Ｖｔｈ ＿ｅｌとなるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。
【００９９】
上記動作を行った後に発光素子（ＯＬＥＤ）４６に流れる電流Ｉｏｌｅｄを計算すると、ＴＦＴ３１が飽和領域で動作していれば、次のようになる。
【０１００】
【数６】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（６）式によれば、発光素子（ＯＬＥＤ）４６に流れる電流ＩｏｌｅｄはＴＦＴ４１のしきい値Ｖｔｈによらず、外部から与えられるＶｄａｔａによって制御される。
言い換えれば、図１２の画素回路４０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ４１がリニア領域で動作する場合においても同様である。
【０１０２】
なお、図１２ではすべてＮＭＯＳを用いているが、これは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ４２〜ＴＦＴ４５は単なるスイッチであるから、これらのすべて乃至一部をＰＭＯＳ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。
【０１０３】
第６実施形態
図１４は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第４の実施形態を示す回路図である。
【０１０４】
本第６の実施形態が上述した第５の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ４５のソースが一定電位ではなく、データ線ＤＴＬ４１に接続されていることにある。
【０１０５】
その他の構成は、上述した図１２の回路と同様であり、その動作の詳細な説明はここでは省略する。
【０１０６】
本第６の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ４１からプリチャージ電位Ｖｐｃが与えられるため、図１２の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【０１０７】
第７実施形態
図１５は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第７の実施形態を示す回路図である。また、図１６は、図１５の画素回路の動作を説明するためのタイミングチャートである。
【０１０８】
本第７の実施形態が上述した第５の実施形態と異なる点は、第２のスイッチとしてのＴＦＴ４２のゲートと第３のスイッチとしてのＴＦＴ４５のゲートを共通のオートゼロ線ＡＺＬ４１に接続する代わりに、第２のスイッチとしてのＴＦＴ４２のゲートを第３の制御線としてのオートゼロ線ＡＺＬ４１に接続し、第３のスイッチとしてのＴＦＴ４５のゲートを第４の制御線としてのオートゼロ線ＡＺＬ４２に接続し、かつ、ステップＳＴ４３のオート動作を終了させる処理において、ＴＦＴ４３とＴＦＴ４５を非導通状態に保持する際、ＴＦＴ４３を非導通状態に保持した後、ＴＦＴ４５を非導通状態に保持するように制御している点にある。
【０１０９】
この画素回路４０Ｂの動作について、図１６に示すタイミングチャートを参照しながら以下に説明する。
【０１１０】
ステップＳＴ４１Ｂ：
図１６（Ａ），（Ｂ），（Ｃ）に示すように、駆動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１を高レベルとし、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４５を導通状態とする。このとき、ＴＦＴ４１のゲート電位Ｖｇ４１ はＴＦＴ４５によって、図１６（Ｇ）に示すように、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ４１が導通状態となり、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れる。
【０１１１】
ステップＳＴ４２Ｂ：
図１６（Ａ）に示すように、駆動線ＤＲＶＬ４１を低レベルとし、ＴＦＴ４２を非導通状態とする。ＴＦＴ４１に流れる電流が遮断されるため、ＴＦＴ４１のソース電位は上昇するが、その電位が（Ｖｐｃ−Ｖｔｈ ）まで上昇した時点でＴＦＴ４１は非導通状態となって電位が安定する。
このとき、キャパシタＣ４１の入力側電位ＶＣ４１ は、ＴＦＴ４３が導通状態にあるため、図１６（Ｆ）に示すように、やはり（ Ｖｐｃ−Ｖｔｈ）である。ここでＶｔｈは、ＴＦＴ４１のしきい値である。
【０１１２】
ステップＳＴ４３Ｂ：
図１６（Ｂ），（Ｃ）に示すように、オートゼロ線ＡＺＬ４１を低レベルとしてＴＦＴ４３を非導通状態とした後、オートゼロ線ＡＺＬ４２を低レベルとしてＴＦＴ４５を非導通状態とする。キャパシタＣ４１の入力側ノードＮＤ４１の電位ＶＣ４１ は、図１６（Ｆ）に示すように、（Ｖｐｃ − Ｖｔｈ ）であり、ＴＦＴ４１のゲート電位Ｖｇ４１ は、図１６（Ｇ）に示すようにＶｐｃである。すなわち、キャパシタＣ４１の端子間の電位差はＶｔｈとなる。
【０１１３】
ステップＳＴ４４Ｂ：
図１６（Ｄ），（Ｅ）に示すように、走査線ＳＣＮＬ４５１を高レベルとしてＴＦＴ４４を導通状態とし、データ線ＤＴＬ４１から輝度データに応じた電位ＶｄａｔａをキャパシタＣ４１の入力側ノードＮＤ４１に与える。キャパシタＣ４１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ４１のゲート電位Ｖｇ４１は、図１６（Ｇ）に示すように、（Ｖｄａｔａ ＋ Ｖｔｈ ）となる。
【０１１４】
ステップＳＴ４５Ｂ：
図１６（Ａ），（Ｄ）に示すように、走査線ＳＣＮＬ４１を低レベルとしてＴＦＴ４４を非導通状態とし、駆動線ＤＲＶＬ４１を高レベルとしてＴＦＴ４２を導通状態とすると、ＴＦＴ４１および発光素子（ＯＬＥＤ）４６に電流が流れ、ＯＬＥＤが発光を開始する。
【０１１５】
本第７の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得られ、また、確実なオートゼロ動作を行うことができる。
【０１１６】
第８実施形態
図１７は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第８の実施形態を示す回路図である。
【０１１７】
本第８の実施形態が上述した第７の実施形態と異なる点は、第３のスイッチとしてのＴＦＴ４５のソースが一定電位ではなく、データ線ＤＴＬ４１に接続されていることにある。
【０１１８】
その他の構成は、上述した図１５の回路と同様であり、その動作の詳細な説明はここでは省略する。
【０１１９】
本第４の実施形態においては、オートゼロ動作時にはデータ線ＤＴＬ４１からプリチャージ電位Ｖｐｃが与えられるため、図１５の回路のように専用の一定電位Ｖｐｃ配線を用意する必要が無いという利点がある。
ただし、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位にする必要がある。
【０１２０】
第９実施形態
本第９の実施形態では、図５の画素回路３０および図１２の画素回路４０を適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１２１】
図１８は、本第９の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１２２】
本第９の実施形態におけるアクティブマトリクス型画像表示装置１００は、図１８に示すように、画素回路３０（または４０）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０（４０）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１２３】
なお、図１８の構成においては、各画素回路３０（４０）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、プリチャージ電位Ｖｐｃに接続されている。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図５の走査線３１（図１２の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図５のオートゼロ線ＡＺＬ３１（図１２のオートゼロ線ＡＺＬ４１）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図５の駆動線ＤＲＶＬ３１（図１２の駆動線ＤＬＶＬ４１）に相当する。
【０１２４】
ゲート駆動回路１０２の、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図６または図１３に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１２５】
本第９の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１２６】
第１０実施形態
本第１０の実施形態では、図７の画素回路３０Ａおよび図１４の画素回路４０Ａを適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１２７】
図１９は、本第１０の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１２８】
本第１０の実施形態におけるアクティブマトリクス型画像表示装置１００Ａは、図１９に示すように、画素回路３０Ａ（または４０Ａ）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０Ａ（４０Ａ）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１Ａにより駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１２９】
なお、図１９の構成においては、各画素回路３０Ａ（４０Ａ）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、対応する列に配線されたデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎに接続されている。
したがって、本第１０の実施形態に係るデータ駆動回路１０１Ａは、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位に設定する。すなわち、オートゼロ動作時には所望のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎからプリチャージ電位Ｖｐｃを与える。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図７の走査線３１（図１４の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図７のオートゼロ線ＡＺＬ３１（図１４のオートゼロ線ＡＺＬ４１）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図７の駆動線ＤＲＶＬ３１（図１４の駆動線ＤＬＶＬ４１）に相当する。
【０１３０】
ゲート駆動回路１０２の、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図８に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１３１】
本第１０の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１３２】
第１１実施形態
本第１１の実施形態では、図９の画素回路３０Ｂおよび図１５の画素回路４０Ｂを適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１３３】
図２０は、本第１１の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１３４】
本第１１の実施形態におけるアクティブマトリクス型画像表示装置１００Ｂは、図２０に示すように、画素回路３０Ｂ（または４０Ｂ）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０Ｂ（４０Ｂ）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２Ｂにより駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，オートゼロ線ＡＺＬ１０２−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，オートゼロ線ＡＺＬ１０２−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１３５】
なお、図２０の構成においては、各画素回路３０Ｂ（４０Ｂ）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、プリチャージ電位Ｖｐｃに接続されている。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図９の走査線３１（図１５の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図９のオートゼロ線ＡＺＬ３１（図１５のオートゼロ線ＡＺＬ４１）に相当し、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍは、図９のオートゼロ線ＡＺＬ３２（図１５のオートゼロ線ＡＺＬ４２）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図９の駆動線ＤＲＶＬ３１（図１５の駆動線ＤＬＶＬ４１）に相当する。
【０１３６】
ゲート駆動回路１０２Ｂの、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図１０または図１６に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１３７】
本第１１の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１３８】
第１２実施形態
本第１２の実施形態では、図１１の画素回路３０Ｃおよび図１７の画素回路４０Ｃを適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
【０１３９】
図２１は、本第１２の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【０１４０】
本第１２の実施形態におけるアクティブマトリクス型画像表示装置１００Ｃは、図２１に示すように、画素回路３０Ｃ（または４０Ｃ）がｎ×ｍのマトリクス状に配列されている。
この画素回路３０Ｃ（４０Ｃ）のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１Ａにより駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２Ｃにより駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，オートゼロ線ＡＺＬ１０２−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ，オートゼロ線ＡＺＬ１０１−ｍ，オートゼロ線ＡＺＬ１０２−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
【０１４１】
なお、図２１の構成においては、各画素回路３０Ｃ（４０Ｃ）の第３のスイッチとしてのＴＦＴ３５（またはＴＦＴ４５）のソースは、対応する列に配線されたデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎに接続されている。
したがって、本第１２の実施形態に係るデータ駆動回路１０１Ａは、データ書き込みに先立って、データ線を必ず一旦Ｖｐｃ電位に設定する。すなわち、オートゼロ動作時には所望のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎからプリチャージ電位Ｖｐｃを与える。
また、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図１１の走査線３１（図１７の走査線４１）に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図１１のオートゼロ線ＡＺＬ３１（図１７のオートゼロ線ＡＺＬ４１）に相当し、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍは、図１１のオートゼロ線ＡＺＬ３２（図１７のオートゼロ線ＡＺＬ４２）に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図１１の駆動線ＤＲＶＬ３１（図１７４の駆動線ＤＬＶＬ４１）に相当する。
【０１４２】
ゲート駆動回路１０２Ｃの、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、オートゼロ線ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、上述した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
【０１４３】
本第１２の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
【０１４４】
【発明の効果】
以上説明したように、本発明によれば、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができる。
このため、高品位な画像を表示する表示装置を提供することができる。
【図面の簡単な説明】
【図１】従来の画素回路の第１の構成例を示す回路図である。
【図２】従来の画像表示装置の構成例を示す図である。
【図３】従来の画素回路の第２の構成例を示す回路図である。
【図４】図３の画素回路の駆動方法を説明するためのタイミングチャートである。
【図５】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第１の実施形態を示す回路図である。
【図６】図５の画素回路の動作を説明するためのタイミングチャートである。
【図７】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第２の実施形態を示す回路図である。
【図８】図７の画素回路の動作を説明するためのタイミングチャートである。
【図９】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第３の実施形態を示す回路図である。
【図１０】図９の画素回路の動作を説明するためのタイミングチャートである。
【図１１】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第４の実施形態を示す回路図である。
【図１２】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第５の実施形態を示す回路図である。
【図１３】図１２の画素回路の動作を説明するためのタイミングチャートである。
【図１４】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第６の実施形態を示す回路図である。
【図１５】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第７の実施形態を示す回路図である。
【図１６】図１５の画素回路の動作を説明するためのタイミングチャートである。
【図１７】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の第８の実施形態を示す回路図である。
【図１８】第９の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【図１９】第１０の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【図２０】第１１の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【図２１】第１２の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【符号の説明】
３０，３０Ａ〜３０Ｃ，４０，４０Ａ〜４０Ｃ…画素回路、３１〜３５，４１〜４５…ＴＦＴ、Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２…キャパシタ、ＮＤ３１，ＮＤ４１…ノード、ＳＣＮＬ３１，ＳＣＮＬ４１…走査線（第１の制御線）、ＡＺＬ３１，ＡＺＬ４１…オートゼロ線（第３の制御線）、ＡＺＬ４２…オートゼロ線（第４の制御線）、ＤＲＶＬ３１，ＤＲＶＬ４１…駆動線（第２の制御線）、１００，１００Ａ〜１００Ｃ…アクティブマトリクス型画像表示装置、１０１，１０１Ａ…データ線駆動回路、１０２，１０２Ｂ，１０２Ｃ…ゲート駆動回路、ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ…走査線、ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ…オートゼロ線、ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍ…オートゼロ線、ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍ…駆動線、ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎ…データ線。
Claims (40)
- 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、
少なくとも第１の制御線と、
ノードと、
第１および第２の基準電位と、
所定のプリチャージ電位と、
第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記駆動トランジスタの第１端子に接続された第１のスイッチと、
上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、
上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、
上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている
画素回路。 - 上記ノードに保持容量が接続されている
請求項１記載の画素回路。 - 上記所定のプリチャージ電位は上記データ線を通して供給される
請求項１記載の画素回路。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される
請求項１記載の画素回路。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される
請求項１記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２の制御線および上記第３の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、
第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、
第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項４記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２の制御線、上記第３の制御線、および上記第４の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、
第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチが非導通状態に保持された後、上記第４の制御線により上記第３のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、
第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項５記載の画素回路。 - 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給されるデータ線と、
少なくとも第１の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと第１の基準電位との間に接続された第１のスイッチと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている
画素回路。 - 上記ノードに保持容量が接続されている
請求項８記載の画素回路。 - 上記所定のプリチャージ電位は上記データ線を通して供給される
請求項８記載の画素回路。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される
請求項８記載の画素回路。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される
請求項８記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２の制御線および上記第３の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、
第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、
第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項１１記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２の制御線、上記第３の制御線、および上記第４の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、
第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチが非導通状態に保持された後、上記第４の制御線により上記第３のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、
第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項１２記載の画素回路。 - 上記プリチャージ電位は、上記第１の基準電位から上記電界効果トランジスタのしきい値の絶対値を減じた値より小さい値に設定されている
請求項１３記載の画素回路。 - 上記プリチャージ電位は、上記第１の基準電位から上記電界効果トランジスタのしきい値の絶対値を減じた値より小さい値に設定されている
請求項１４記載の画素回路。 - 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給されるデータ線と、
少なくとも第１の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている
画素回路。 - 上記ノードに保持容量が接続されている
請求項１７記載の画素回路。 - 上記所定のプリチャージ電位は上記データ線を通して供給される
請求項１７記載の画素回路。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される
請求項１７記載の画素回路。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される
請求項１７記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２の制御線および上記第３の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、
第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、
第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項２０記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２の制御線、上記第３の制御線、および上記第４の制御線により上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチが所定時間導通させられ、
第２ステージとして、第２の制御線により上記第１のスイッチが非導通状態に保持され、所定時間経過後に上記第３の制御線により上記第２のスイッチが非導通状態に保持された後、上記第４の制御線により上記第３のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第４のスイッチが導通させられ、上記データ線を伝播されるデータが上記ノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、
第４ステージとして、上記第２の制御線により上記第１のスイッチが導通させられて、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項２１記載の画素回路。 - 上記プリチャージ電位は、上記電気光学素子のしきい値と上記電界効果トランジスタのしきい値とを足し合わせた値より大きい値に設定されている
請求項２２記載の画素回路。 - 上記プリチャージ電位は、上記電気光学素子のしきい値と上記電界効果トランジスタのしきい値とを足し合わせた値より大きい値に設定されている
請求項２３記載の画素回路。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、を有し、
上記各画素回路は、
ノードと、
第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記駆動トランジスタの第１端子に接続された第１のスイッチと、
上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、
上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、
上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている
表示装置。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される
請求項２６記載の表示装置。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される
請求項２６記載の表示装置。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、を有し、
上記各画素回路は、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと第１の基準電位との間に接続され、上記第１の制御線により導通制御される第１のスイッチと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている
表示装置。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される
請求項２９記載の表示装置。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される
請求項２９記載の表示装置。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、を有し、
上記各画素回路は、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続され、上記第１の制御線により導通制御される第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている
表示装置。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチおよび上記第３のスイッチが第３の制御線により導通制御される
請求項３２記載の表示装置。 - 上記第１のスイッチが第２の制御線により導通制御され、上記第２のスイッチが第３の制御線により導通制御され、上記第３のスイッチが第４の制御線により導通制御される
請求項３２記載の表示装置。 - 流れる電流によって輝度が変化する電気光学素子と、
第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
ノードと、
上記駆動トランジスタの第１端子に接続された第１のスイッチと、
上記駆動トランジスタの第１端子と上記ノードとの間に接続された第２のスイッチと、
上記駆動トランジスタの制御端子と上記所定のプリチャージ電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続された第４のスイッチと、
上記ノードと上記駆動トランジスタの制御端子との間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、
上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、
上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、
上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップと
を有する画素回路の駆動方法。 - 上記第２のステップにおいて、上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する際、上記第２のスイッチを非導通状態に保持した後、上記第３のスイッチを非導通状態に保持する
請求項３５記載の画素回路の駆動方法。 - 流れる電流によって輝度が変化する電気光学素子と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと第１の基準電位との間に接続された第１のスイッチと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、
上記電界効果トランジスタのゲートと所定の電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続された第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記電界効果トランジスタのドレインと第２の基準電位との間に接続されている画素回路の駆動方法であって、
上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、
上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、
上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、
上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップと
を有する画素回路の駆動方法。 - 上記第２のステップにおいて、上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する際、上記第２のスイッチを非導通状態に保持した後、上記第３のスイッチを非導通状態に保持する
請求項３７記載の画素回路の駆動方法。 - 流れる電流によって輝度が変化する電気光学素子と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続された第１のスイッチと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチと、
上記電界効果トランジスタのゲートと所定の電位との間に接続された第３のスイッチと、
上記データ線と上記ノードとの間に接続された第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続されている画素回路の駆動方法であって、
上記上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを所定時間導通させる第１ステップと、
上記第１のスイッチを非導通状態に保持し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する第２ステップと、
上記第４のスイッチを導通させ、上記データ線を伝播されるデータを上記ノードに書き込んだ後、上記第４のスイッチを非導通状態に保持する第３ステップと、
上記第１のスイッチを導通させて、上記電気光学素子に上記データ信号に応じた電流を供給する第４ステップと
を有する画素回路の駆動方法。 - 上記第２のステップにおいて、上記第２のスイッチおよび上記第３のスイッチを非導通状態に保持する際、上記第２のスイッチを非導通状態に保持した後、上記第３のスイッチを非導通状態に保持する
請求項３９記載の画素回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037256A JP3901105B2 (ja) | 2003-02-14 | 2003-02-14 | 画素回路、表示装置、および画素回路の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037256A JP3901105B2 (ja) | 2003-02-14 | 2003-02-14 | 画素回路、表示装置、および画素回路の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004246204A true JP2004246204A (ja) | 2004-09-02 |
| JP3901105B2 JP3901105B2 (ja) | 2007-04-04 |
Family
ID=33022131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003037256A Expired - Fee Related JP3901105B2 (ja) | 2003-02-14 | 2003-02-14 | 画素回路、表示装置、および画素回路の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3901105B2 (ja) |
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006084682A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 画素回路および表示装置 |
| JP2006084899A (ja) * | 2004-09-17 | 2006-03-30 | Sony Corp | 画素回路及び表示装置とこれらの駆動方法 |
| JP2006146219A (ja) * | 2004-11-15 | 2006-06-08 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
| JP2006251631A (ja) * | 2005-03-14 | 2006-09-21 | Sony Corp | 画素回路及び表示装置 |
| JP2006251632A (ja) * | 2005-03-14 | 2006-09-21 | Sony Corp | 画素回路及び表示装置 |
| WO2006103797A1 (ja) * | 2005-03-29 | 2006-10-05 | Sharp Kabushiki Kaisha | 表示装置およびその駆動方法 |
| JP2006301647A (ja) * | 2005-04-21 | 2006-11-02 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
| JP2006301159A (ja) * | 2005-04-19 | 2006-11-02 | Seiko Epson Corp | 電子回路、その駆動方法、電気光学装置および電子機器 |
| JP2006317600A (ja) * | 2005-05-11 | 2006-11-24 | Sony Corp | 画素回路 |
| JP2006317696A (ja) * | 2005-05-12 | 2006-11-24 | Sony Corp | 画素回路および表示装置、並びに画素回路の制御方法 |
| JP2007121889A (ja) * | 2005-10-31 | 2007-05-17 | Sony Corp | 画素回路、表示装置、および画素回路の駆動方法 |
| JP2007140318A (ja) * | 2005-11-22 | 2007-06-07 | Sony Corp | 画素回路 |
| JP2007179030A (ja) * | 2005-11-30 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| CN100346387C (zh) * | 2004-09-08 | 2007-10-31 | 友达光电股份有限公司 | 有机发光显示器及其显示单元 |
| JP2008039893A (ja) * | 2006-08-02 | 2008-02-21 | Seiko Epson Corp | アクティブマトリクス型発光装置、電子機器およびアクティブマトリクス型発光装置の画素駆動方法 |
| JP2008523425A (ja) * | 2004-12-07 | 2008-07-03 | イグニス・イノベイション・インコーポレーテッド | アクティブマトリクス型発光デバイスのピクセルをプログラミング及び駆動する方法並びにシステム |
| JP2008216983A (ja) * | 2007-03-02 | 2008-09-18 | Samsung Sdi Co Ltd | 有機電界発光表示装置 |
| WO2008152817A1 (ja) * | 2007-06-15 | 2008-12-18 | Panasonic Corporation | 画像表示装置 |
| JP2009086253A (ja) * | 2007-09-28 | 2009-04-23 | Kyocera Corp | 画像表示装置および画像表示装置の駆動方法 |
| JP2009134110A (ja) * | 2007-11-30 | 2009-06-18 | Kyocera Corp | 画像表示装置 |
| KR100939849B1 (ko) * | 2007-11-12 | 2010-01-29 | 네오뷰코오롱 주식회사 | 유기전계발광장치의 화소 회로 |
| US7688292B2 (en) | 2005-03-16 | 2010-03-30 | Samsung Electronics Co., Ltd. | Organic light emitting diode display device and driving method thereof |
| JP2010085675A (ja) * | 2008-09-30 | 2010-04-15 | Kyocera Corp | 画像表示装置及び画像表示装置の駆動方法 |
| US7724245B2 (en) | 2005-04-15 | 2010-05-25 | Seiko Epson Corporation | Electronic circuit, method of driving the same, electro-optical device, and electronic apparatus |
| US7812796B2 (en) | 2006-06-27 | 2010-10-12 | Lg. Display Co., Ltd. | Pixel circuit of organic light emitting display |
| US7825877B2 (en) | 2005-10-18 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US7868854B2 (en) | 2006-09-13 | 2011-01-11 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| US7928935B2 (en) | 2006-09-13 | 2011-04-19 | Seiko Epson Corporation | Electric circuit, driving method thereof, electro-optical device, and electronic apparatus |
| JP2011081408A (ja) * | 2010-12-03 | 2011-04-21 | Sony Corp | 画素回路及び表示装置とこれらの駆動方法 |
| JP4719821B2 (ja) * | 2008-10-07 | 2011-07-06 | パナソニック株式会社 | 画像表示装置およびその制御方法 |
| US8054250B2 (en) | 2006-08-08 | 2011-11-08 | Samsung Mobile Display Co., Ltd | Pixel, organic light emitting display, and driving method thereof |
| US8305305B2 (en) | 2007-07-19 | 2012-11-06 | Panasonic Corporation | Image display device |
| US8378930B2 (en) | 2004-05-28 | 2013-02-19 | Sony Corporation | Pixel circuit and display device having symmetric pixel circuits and shared voltage lines |
| KR101257930B1 (ko) | 2006-09-29 | 2013-04-24 | 엘지디스플레이 주식회사 | 유기 발광다이오드 표시장치와 그 구동방법 |
| JP2013137509A (ja) * | 2011-10-18 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8542164B2 (en) | 2005-11-30 | 2013-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US20130328753A1 (en) * | 2011-08-09 | 2013-12-12 | Panasonic Corporation | Display apparatus |
| US11676539B2 (en) | 2021-07-21 | 2023-06-13 | Wuhan Tianma Micro-Electronics Co., Ltd. | Pixel circuit configured to control light-emitting element |
-
2003
- 2003-02-14 JP JP2003037256A patent/JP3901105B2/ja not_active Expired - Fee Related
Cited By (72)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8643572B2 (en) | 2004-05-28 | 2014-02-04 | Sony Corporation | Pixel circuit and display device having an electrooptic element controlled in luminance by a signal line |
| US9711086B2 (en) | 2004-05-28 | 2017-07-18 | Sony Corporation | Display device having shared column lines |
| US9460669B2 (en) | 2004-05-28 | 2016-10-04 | Sony Corporation | Display device having shared column lines |
| US8988327B2 (en) | 2004-05-28 | 2015-03-24 | Sony Corporation | Display device having shared column lines |
| US8378930B2 (en) | 2004-05-28 | 2013-02-19 | Sony Corporation | Pixel circuit and display device having symmetric pixel circuits and shared voltage lines |
| US8519915B2 (en) | 2004-05-28 | 2013-08-27 | Sony Corporation | Pixel circuit and display device having an electrooptic element |
| US9202424B2 (en) | 2004-05-28 | 2015-12-01 | Sony Corporation | Display device having shared column lines |
| US8937581B2 (en) | 2004-05-28 | 2015-01-20 | Sony Corporation | Display device having shared column lines |
| US9934726B2 (en) | 2004-05-28 | 2018-04-03 | Sony Corporation | Display device having shared column lines |
| US10170042B2 (en) | 2004-05-28 | 2019-01-01 | Sony Corporation | Display device having shared column lines |
| CN100346387C (zh) * | 2004-09-08 | 2007-10-31 | 友达光电股份有限公司 | 有机发光显示器及其显示单元 |
| JP2006084682A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 画素回路および表示装置 |
| JP2006084899A (ja) * | 2004-09-17 | 2006-03-30 | Sony Corp | 画素回路及び表示装置とこれらの駆動方法 |
| US8619006B2 (en) | 2004-11-15 | 2013-12-31 | Samsung Display Co., Ltd. | Display device and driving method thereof |
| JP2006146219A (ja) * | 2004-11-15 | 2006-06-08 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
| JP2008523425A (ja) * | 2004-12-07 | 2008-07-03 | イグニス・イノベイション・インコーポレーテッド | アクティブマトリクス型発光デバイスのピクセルをプログラミング及び駆動する方法並びにシステム |
| JP4706288B2 (ja) * | 2005-03-14 | 2011-06-22 | ソニー株式会社 | 画素回路及び表示装置 |
| JP2006251632A (ja) * | 2005-03-14 | 2006-09-21 | Sony Corp | 画素回路及び表示装置 |
| JP2006251631A (ja) * | 2005-03-14 | 2006-09-21 | Sony Corp | 画素回路及び表示装置 |
| US7688292B2 (en) | 2005-03-16 | 2010-03-30 | Samsung Electronics Co., Ltd. | Organic light emitting diode display device and driving method thereof |
| WO2006103797A1 (ja) * | 2005-03-29 | 2006-10-05 | Sharp Kabushiki Kaisha | 表示装置およびその駆動方法 |
| US7724245B2 (en) | 2005-04-15 | 2010-05-25 | Seiko Epson Corporation | Electronic circuit, method of driving the same, electro-optical device, and electronic apparatus |
| US8913044B2 (en) | 2005-04-15 | 2014-12-16 | Intellectual Keystone Technology Llc | Electronic circuit, method of driving the same, electro-optical device, and electronic apparatus |
| JP2006301159A (ja) * | 2005-04-19 | 2006-11-02 | Seiko Epson Corp | 電子回路、その駆動方法、電気光学装置および電子機器 |
| KR101160830B1 (ko) * | 2005-04-21 | 2012-06-29 | 삼성전자주식회사 | 표시 장치 및 그 구동 방법 |
| JP2006301647A (ja) * | 2005-04-21 | 2006-11-02 | Samsung Electronics Co Ltd | 表示装置及びその駆動方法 |
| JP2006317600A (ja) * | 2005-05-11 | 2006-11-24 | Sony Corp | 画素回路 |
| JP2006317696A (ja) * | 2005-05-12 | 2006-11-24 | Sony Corp | 画素回路および表示装置、並びに画素回路の制御方法 |
| US7825877B2 (en) | 2005-10-18 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2007121889A (ja) * | 2005-10-31 | 2007-05-17 | Sony Corp | 画素回路、表示装置、および画素回路の駆動方法 |
| JP2007140318A (ja) * | 2005-11-22 | 2007-06-07 | Sony Corp | 画素回路 |
| US8542164B2 (en) | 2005-11-30 | 2013-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2007179030A (ja) * | 2005-11-30 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2014139696A (ja) * | 2005-11-30 | 2014-07-31 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US7812796B2 (en) | 2006-06-27 | 2010-10-12 | Lg. Display Co., Ltd. | Pixel circuit of organic light emitting display |
| JP2008039893A (ja) * | 2006-08-02 | 2008-02-21 | Seiko Epson Corp | アクティブマトリクス型発光装置、電子機器およびアクティブマトリクス型発光装置の画素駆動方法 |
| US8054250B2 (en) | 2006-08-08 | 2011-11-08 | Samsung Mobile Display Co., Ltd | Pixel, organic light emitting display, and driving method thereof |
| CN101145315B (zh) * | 2006-09-13 | 2012-06-13 | 精工爱普生株式会社 | 电光学装置和电子设备 |
| US7868854B2 (en) | 2006-09-13 | 2011-01-11 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| CN101145316B (zh) * | 2006-09-13 | 2012-07-18 | 精工爱普生株式会社 | 电光学装置以及备有其的电子设备 |
| US7928935B2 (en) | 2006-09-13 | 2011-04-19 | Seiko Epson Corporation | Electric circuit, driving method thereof, electro-optical device, and electronic apparatus |
| KR101257930B1 (ko) | 2006-09-29 | 2013-04-24 | 엘지디스플레이 주식회사 | 유기 발광다이오드 표시장치와 그 구동방법 |
| US8120556B2 (en) | 2007-03-02 | 2012-02-21 | Samsung Mobile Display Co., Ltd. | Organic light emitting display having longer life span |
| JP2008216983A (ja) * | 2007-03-02 | 2008-09-18 | Samsung Sdi Co Ltd | 有機電界発光表示装置 |
| KR101461689B1 (ko) | 2007-06-15 | 2014-11-13 | 파나소닉 주식회사 | 화상 표시 장치 |
| WO2008152817A1 (ja) * | 2007-06-15 | 2008-12-18 | Panasonic Corporation | 画像表示装置 |
| US8432338B2 (en) | 2007-06-15 | 2013-04-30 | Panasonic Corporation | Image display device having a plurality of pixel circuits using current-driven type light-emitting elements |
| CN102637409B (zh) * | 2007-06-15 | 2014-09-17 | 松下电器产业株式会社 | 图像显示装置 |
| CN102637409A (zh) * | 2007-06-15 | 2012-08-15 | 松下电器产业株式会社 | 图像显示装置 |
| CN101548310B (zh) * | 2007-06-15 | 2012-07-04 | 松下电器产业株式会社 | 图像显示装置 |
| JP5640314B2 (ja) * | 2007-06-15 | 2014-12-17 | パナソニック株式会社 | 画像表示装置 |
| KR101377798B1 (ko) | 2007-07-19 | 2014-03-24 | 파나소닉 주식회사 | 화상 표시 장치 |
| JP5163646B2 (ja) * | 2007-07-19 | 2013-03-13 | パナソニック株式会社 | 画像表示装置 |
| JP2012230423A (ja) * | 2007-07-19 | 2012-11-22 | Panasonic Corp | 画像表示装置 |
| US8305305B2 (en) | 2007-07-19 | 2012-11-06 | Panasonic Corporation | Image display device |
| JP2009086253A (ja) * | 2007-09-28 | 2009-04-23 | Kyocera Corp | 画像表示装置および画像表示装置の駆動方法 |
| KR100939849B1 (ko) * | 2007-11-12 | 2010-01-29 | 네오뷰코오롱 주식회사 | 유기전계발광장치의 화소 회로 |
| JP2009134110A (ja) * | 2007-11-30 | 2009-06-18 | Kyocera Corp | 画像表示装置 |
| JP2010085675A (ja) * | 2008-09-30 | 2010-04-15 | Kyocera Corp | 画像表示装置及び画像表示装置の駆動方法 |
| US8749454B2 (en) | 2008-10-07 | 2014-06-10 | Panasonic Corporation | Image display device and method of controlling the same |
| US8248331B2 (en) | 2008-10-07 | 2012-08-21 | Panasonic Corporation | Image display device and method of controlling the same |
| US8018404B2 (en) | 2008-10-07 | 2011-09-13 | Panasonic Corporation | Image display device and method of controlling the same |
| JP2011164641A (ja) * | 2008-10-07 | 2011-08-25 | Panasonic Corp | 画像表示装置およびその制御方法 |
| JP4719821B2 (ja) * | 2008-10-07 | 2011-07-06 | パナソニック株式会社 | 画像表示装置およびその制御方法 |
| JP2011081408A (ja) * | 2010-12-03 | 2011-04-21 | Sony Corp | 画素回路及び表示装置とこれらの駆動方法 |
| US9286830B2 (en) * | 2011-08-09 | 2016-03-15 | Joled Inc | Display apparatus |
| US20130328753A1 (en) * | 2011-08-09 | 2013-12-12 | Panasonic Corporation | Display apparatus |
| US10056413B2 (en) | 2011-10-18 | 2018-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013137509A (ja) * | 2011-10-18 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10615189B2 (en) | 2011-10-18 | 2020-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11587957B2 (en) | 2011-10-18 | 2023-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11676539B2 (en) | 2021-07-21 | 2023-06-13 | Wuhan Tianma Micro-Electronics Co., Ltd. | Pixel circuit configured to control light-emitting element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3901105B2 (ja) | 2007-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3901105B2 (ja) | 画素回路、表示装置、および画素回路の駆動方法 | |
| JP4049018B2 (ja) | 画素回路、表示装置、および画素回路の駆動方法 | |
| JP4062179B2 (ja) | 画素回路、表示装置、および画素回路の駆動方法 | |
| JP4360121B2 (ja) | 画素回路、表示装置、および画素回路の駆動方法 | |
| KR100649513B1 (ko) | 유기 ｅｌ 패널용 화소 회로 및 그 구동 방법 | |
| KR101065950B1 (ko) | 화소 회로, 표시 장치, 및 화소 회로의 구동 방법 | |
| JP5163646B2 (ja) | 画像表示装置 | |
| US20140320384A1 (en) | Image display | |
| JP2007108381A (ja) | 表示装置および表示装置の駆動方法 | |
| JP2007108378A (ja) | 表示装置の駆動方法および表示装置 | |
| KR20060046387A (ko) | 화소회로, 액티브 매트릭스 장치 및 표시장치 | |
| KR20070111638A (ko) | 유기전계발광표시장치의 화소 회로 | |
| JP4590831B2 (ja) | 表示装置、および画素回路の駆動方法 | |
| JP2007108380A (ja) | 表示装置および表示装置の駆動方法 | |
| JP4281019B2 (ja) | ディスプレイ装置 | |
| JP4182919B2 (ja) | 画素回路および表示装置 | |
| JP2007322878A (ja) | 電流制御型駆動回路および表示装置 | |
| JP5121124B2 (ja) | 有機ｅｌ画素回路 | |
| JP5034208B2 (ja) | 表示装置および表示装置の駆動方法 | |
| WO2020194647A1 (ja) | 表示装置およびその駆動方法 | |
| JP2006276253A (ja) | 有機ｅｌ画素回路 | |
| JP2007121889A (ja) | 画素回路、表示装置、および画素回路の駆動方法 | |
| JP4665424B2 (ja) | 表示装置及びその駆動方法 | |
| JP2005181920A (ja) | 画素回路、表示装置およびその駆動方法 | |
| JP4581337B2 (ja) | 画素回路、表示装置、および画素回路の駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050310 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061225 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |