JP2006317696A - 画素回路および表示装置、並びに画素回路の制御方法 - Google Patents

Abstract

【課題】輝度均一性を維持したまま、低消費電力化が可能となり、また、高コントラストを実現し、より高画質な表示画像を実現できる画素回路、および表示装置を提供する。
【解決手段】画素回路１０１は、有機ＥＬ発光素子１１３を駆動するための制御期間として、Ｃ１１１の両端に、駆動トランジスタとしてのＴＦＴ１１１のしきい値電圧に依存する電圧を蓄電する補正期間と、走査線ＳＣＮＬ１０１により第１のスイッチとしてのＴＦＴ１１２をオンして、データ信号を信号線ＳＧＬ１０１から画素回路１０１へと書き込む書込期間と、書きこまれたデータ信号を画素回路に保持して光学素子１１３を駆動する駆動期間とをもって駆動制御可能で、補正期間と書込期間と駆動期間を有するフレームと、補正期間が存在せず書込期間と駆動期間を有するフレームが存在するように駆動制御される。
【選択図】図７

Description

本発明は、有機ＥＬ（Electroluminescence ）ディスプレイ、ＬＣＤ（液晶表示装置）などのアクティブマトリクス表示装置を含む、信号線によって輝度が制御される電気光学素子を有する画素回路、並びにこの画素回路がマトリクス状に配列された表示装置、並びに画素回路の制御方法に関するものである。

アクティブマトリクス型表示装置において、画素の表示素子として、液晶セルや有機ＥＬ素子等の電気光学素子が用いられる。
そのうち、有機ＥＬ素子は有機材料からなる層、すなわち有機層を電極で挟み込んだ構造を有している。
この有機ＥＬ素子では、当該素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、その結果電子・正孔が再結合し、発光が生じる。この有機ＥＬ素子は以下のような特長を持っている。

（１）１０Ｖ以下の低電圧駆動で、数１００〜数１００００ｃｄ／ｍ² の輝度が得られることから低消費電力化が可能である。
（２）自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
（３）シンプルな構造を持つ全固体型素子であり、素子の高信頼性化、薄型化が可能である。

これらの特長を持つ有機ＥＬ素子を画素の表示素子として用いた有機ＥＬ表示装置（以下、有機ＥＬディスプレイと記す）は、次世代のフラットパネルディスプレイとして有望視されている。

ところで、有機ＥＬディスプレイの駆動方式として、単純マトリクス方式とアクティブマトリクス方式とが挙げられる。これらの方式のうち、アクティブマトリクス方式には、以下のような特長がある。

（１）各画素における有機ＥＬ素子の発光を１フレーム期間に亘って保持できるアクティブマトリクス方式は、有機ＥＬディスプレイの高精細化・高輝度化に適している。
（２）基板（パネル）上に、薄膜トランジスタを用いた周辺回路を作製することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。

このアクティブマトリクス型有機ＥＬディスプレイでは、アクティブ素子であるトランジスタには、ポリシリコンを活性層としたポリシリコン薄膜トランジスタ(Thin Film Transistor ；ＴＦＴ) を用いるのが一般的である。
その理由は、ポリシリコンＴＦＴは駆動能力が高く、画素サイズを小さく設計できることによって高精細化に有利だからである。

ところで、ポリシリコンＴＦＴは上述したような特長を持つ反面、特性のばらつきが大きいことも広く知られている。
したがって、ポリシリコンＴＦＴを用いる場合、その特性ばらつきを抑えること、また回路的にＴＦＴの特性ばらつきを補償することは、ポリシリコンＴＦＴを用いたアクティブマトリクス型有機ＥＬディスプレイにおける大きな課題である。これは、次のような理由による。

すなわち、画素の表示素子として液晶セルを用いた液晶ディスプレイでは、各画素の輝度データを電圧値によって制御する構成が採られるのに対して、有機ＥＬディスプレイでは、各画素の輝度データを電流値によって制御する構成が採られるからである。

ここで、アクティブマトリクス型有機ＥＬディスプレイの概要について説明する。
図１は、一般的なアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示す図であり、図２は、アクティブマトリクス型有機ＥＬディスプレイの画素回路の構成例を示す回路図である（たとえば、特許文献１、２参照）。

アクティブマトリクス型有機ＥＬディスプレイ１は、ｍ×ｎ個の画素回路１０がマトリクス状に配列され、これら画素回路１０のマトリクス配列に対してデータドライバ（ＤＤＲＶ）２によって駆動されるｎ列分の信号線ＳＧＬ１〜ＳＧＬｎが画素列毎に、スキャンドライバ（ＳＤＲＶ）３によって駆動されるｍ行分の走査線ＳＣＮＬ１〜ＳＣＮＬｍが画素行毎にそれぞれ配線されている。

また、画素回路１０は、図２に示すように、ｐチャネルＴＦＴ１１、ｎチャネルＴＦＴ１２、およびキャパシタＣ１１、および有機ＥＬ素子（ＯＬＥＤ）からなる発光素子１３を有する。
各画素回路１０のＴＦＴ１１は、ソースが電源電位線ＶＣＣＬに、ゲートがＴＦＴ１２のドレインにそれぞれ接続されている。有機ＥＬ発光素子１３は、アノードがＴＦＴ１１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路１０のＴＦＴ１２は、ソースが対応する列の信号線ＳＧＬ１〜ＳＧＬｎに、ゲートが対応する行の走査線ＳＣＮＬ１〜ＳＣＮＬｍにそれぞれ接続されている。
キャパシタＣ１１は、一端が電源電位線ＶＣＣＬに、他端がＴＦＴ１２のドレインにそれぞれ接続されている。

なお、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはＯＬＥＤに必ずしも整流性を要求するものではない。

このような構成を有する画素回路１０において、輝度データの書き込みを行う画素では、当該画素を含む画素行がスキャンドライバ３によって走査線ＳＣＮＬを介して選択されることで、その行の画素のＴＦＴ１２がオンする。
このとき、輝度データはデータドライバ２から信号線ＳＧＬを介して電圧で供給され、ＴＦＴ１２を通してデータ電圧を保持するキャパシタＣ１１に書き込まれる。
キャパシタＣ１１に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、ＴＦＴ１１のゲートに印加される。
これにより、ＴＦＴ１１は、保持データに従って有機ＥＬ発光素子１３を電流で駆動する。このとき、有機ＥＬ発光素子１３の階調表現は、キャパシタＣ１１によって保持されるＴＦＴ１１のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。

一般に、有機ＥＬ素子の輝度Ｌｏｌｅｄは、当該素子に流れる電流Ｉｏｌｅｄに比例する。したがって、有機ＥＬ発光素子１３の輝度Ｌｏｌｅｄと電流Ｉｏｌｅｄとの間には次式（１）が成り立つ。

（数１）
Ｌoled∝Ｉoled＝ｋ（Ｖdata−Ｖｔｈ）² …（１）

式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ１１のキャリアの移動度、ＣｏｘはＴＦＴ１１の単位面積当たりのゲート容量、ＷはＴＦＴ１１のゲート幅、ＬはＴＦＴ１１のゲート長である。
したがって、ＴＦＴ１１の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、有機ＥＬ発光素子１３の輝度ばらつきに影響を与えることがわかる。

この場合、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（OLED）１３に流れる電流Ｉｏｌｅｄは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。

この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。

図３の画素回路２０は、ｐチャネルＴＦＴ２１、ｎチャネルＴＦＴ２２〜２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子２５を有する。また、図３において、ＳＧＬは信号線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路２０の動作について、図４に示すタイミングチャートを参照しながら以下に説明する。

図４（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬをハイレベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（OLED）２５と接続されるため、ＴＦＴ２１に電流が流れる。

次に、図４（Ａ）に示すように、駆動線ＤＲＶＬをローレベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図４（Ｃ）に示すように、ハイレベルでＴＦＴ２４が導通状態とされ、信号線ＳＧＬには、図４（Ｄ）に示すように、基準電位Ｖref が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図４（Ｅ）に示すようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がVDD-|Vth| まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。

図４（Ｂ），（Ｄ）に示すように、オートゼロ線ＡＺＬをローレベルとしてＴＦＴ２３を非導通状態とし、信号線ＳＧＬの電位をＶref からΔVdata だけ低い電位とする。この信号線電位の変化は、図４（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔVgだけ低下させる。

図４（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬをローレベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬをハイレベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（OLED）２５に電流が流れ、発光素子２５が発光を開始する。

寄生容量が無視できるとすれば、ΔVgおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。

（数２）
ΔVg＝ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２） …（２）

（数３）
Ｖｇ＝Ｖ_CC−｜Ｖｔｈ｜−ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）…（３）

ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。

一方、発光時に発光素子（OLED）２５に流れる電流をＩoledとすると、これは発光素子２５と直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（３）式を用いて次の関係を得る。

（数４）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖｇ−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２））²
…（４）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。

（４）式によれば、ＩoledはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶdataによって制御される。言い換えれば、図３の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報 ＵＳＰ６，２２９，５０６ 特表２００２−５１４３２０号公報のＦＩＧ．３

上述したように、有機ELディスプレイの画素ごとの輝度ばらつきを低減する方法として、有機EL素子を駆動する電流を決定する駆動トランジスタの特性ばらつきを補正する画素回路が提案されている。

これらは、図５に示すように、１フレーム内に、駆動トランジスタの特性ばらつきを補正する補正期間と、データ信号を信号線から画素回路へと書き込む書込期間と、書きこまれたデータ信号を画素回路に保持して電気光学素子を駆動する駆動期間とを、もつのが一般的である。

このように、提案されている画素回路においては、１フレームごとに必ず補正期間を設けて輝度の均一性を保持しているものの、補正期間も電荷の充放電を行うことから、電力消費量が黙視することができない状況となっている。
また、補正回路方式によっては、補正期間に有機EL素子の発光を伴うものが存在するが、これらの回路では補正期間がコントラスト低下の原因となっていた。

本発明は、輝度均一性を維持したまま、低消費電力化が可能となり、また、高コントラストを実現し、より高画質な表示画像を実現できる画素回路および表示装置、並びに画素回路の制御方法を提供することにある。

上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じたデータ信号が供給される信号線と、少なくとも第１の制御線と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの制御端子と電気的に結合可能なノードと、上記信号線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチと、を有し、１フレームの期間に、画素の駆動トランジスタの特性ばらつきを補正するための補正期間と、上記第１の制御線により上記第１のスイッチを駆動して、データ信号を信号線から上記ノードへと書き込む書込期間と、書きこまれたデータ信号を保持して、電気光学素子を駆動する駆動期間と、を設定して駆動制御可能で、補正期間と書込期間と駆動期間を有する期間と、補正期間が存在せず書込期間と駆動期間を有する期間が存在するように駆動制御される。

好適には、上記ノードと上記駆動トランジスタの制御端子との間に結合容量が接続され、上記補正期間には、上記結合容量の両端に、上記駆動トランジスタのしきい値電圧に依存する電圧を蓄電する。

本発明の第２の観点の表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、駆動部と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、少なくとも輝度情報に応じたデータ信号が供給される信号線と、少なくとも第１の制御線と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの制御端子と電気的に結合可能なノードと、上記信号線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチと、を含み、上記駆動部は、１フレームの期間に、画素の駆動トランジスタの特性ばらつきを補正するための補正期間と、上記第１の制御線により上記第１のスイッチを駆動して、データ信号を信号線から上記ノードへと書き込む書込期間と、書きこまれたデータ信号を保持して、電気光学素子を駆動する駆動期間と、を設定して駆動制御可能で、補正期間と書込期間と駆動期間を有する期間と、補正期間が存在せず書込期間と駆動期間を有する期間が存在するように駆動制御する。

本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、少なくとも輝度情報に応じたデータ信号が供給される信号線と、少なくとも第１の制御線と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの制御端子と電気的に結合可能なノードと、上記信号線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチと、を有する画素回路の駆動方法であって、１フレームの期間に、画素の駆動トランジスタの特性ばらつきを補正するための補正期間と、上記第１の制御線により上記第１のスイッチを駆動して、データ信号を信号線から上記ノードへと書き込む書込期間と、書きこまれたデータ信号を保持して、電気光学素子を駆動する駆動期間と、を有し、補正期間と書込期間と駆動期間を有する期間と、補正期間が存在せず書込期間と駆動期間を有する期間が存在するように駆動制御する。

好適には、上記補正期間は複数フレームごとに１回存在する。

好適には、上記補正期間は複数フィールドごとに１回存在する。

好適には、上記補正期間の有無は複数の行単位で制御する。

好適には、上記補正期間の有無は奇数走査線および偶数走査線単位で制御する。

好適には、上記補正期間の有無は複数の列単位で制御する。

好適には、上記補正期間の有無は奇数信号線および偶数信号線単位で制御する。

好適には、上記補正期間は隣接する画素単位で補正期間の有無を制御する。

本発明によれば、たとえば１フレームに、画素の駆動トランジスタの特性ばらつきを補正するための補正期間と、第１の制御線により第１のスイッチを駆動して、データ信号を信号線から上記ノードへと書き込む書込期間と、書きこまれたデータ信号を保持して、電気光学素子を駆動する駆動期間と、を有し、書込期間と駆動期間が１フレームに１回行われるのに対して、補正期間が２フレーム以上に対して１回行われる、すなわち、補正期間と書込期間と駆動期間を有するフレームと、補正期間が存在せず書込期間と駆動期間を有するフレームが存在する。

本発明によれば、輝度均一性を維持したまま、低消費電力化が可能となる。また、高コントラストを実現し、より高画質な有機ELディスプレイ等の表示装置を実現できる。

以下、本発明の実施形態を図面に関連付けて説明する。

＜第１実施形態＞
図６は、本第１の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。
図７は、図６の有機ELディスプレイにおける画素回路の基本的な構成を示す回路図である。

本有機ＥＬディスプレイ１００は、図６に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、データドライバ（ＤＤＲＶ）１０３、スキャンドライバ（ＳＤＲＶ）１０４を有している。
そして、画素回路１０１のマトリクス配列に対してデータドライバ（ＤＤＲＶ）１０３によって駆動されるｎ列分の信号線ＳＧＬ１０１−１〜ＳＧＬ１０１−ｎが画素列毎に、スキャンドライバ（ＳＤＲＶ）１０４によって選択的に駆動されるｍ行分の第１の制御線としての走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、および第２の制御線としてのオフセットキャンセル用補正制御線ＣＴＬ１０１−１〜ＣＴＬ１０１−ｍが画素行毎にそれぞれ配線されている。

次に、各画素回路１０１の具体的な構成について説明する。

画素回路１０１は、図７に示すように、駆動トランジスタとしての１個のｐチャネルＴＦＴ１１１、第１のスイッチとしてのｎチャネルＴＦＴ１１２（書き込みトランジスタ）、有機ＥＬ発光素子１１３、結合容量としてのキャパシタＣ１１１、オフセットキャンセル補正回路１１４、およびノードＮＤ１１１，ＮＤ１１２を有している。

図７の画素回路１０１において、ＴＦＴ１１１のソースが第１の基準電位である電源電圧ＶＤＤの供給ラインに接続され、ドレインが発光素子１１３のアノードに接続され、発光素子１１３のカソードが第２の基準電位ＶＳＳ（たとえば接地電位）に接続されている。
ＴＦＴ１１１のゲート（制御端子）がノードＮＤ１１２に接続され、信号線ＳＧＬ１０１とノードＮＤ１１１とにＴＦＴ１１２のソース、ドレインがそれぞれ接続されている。
ノードＮＤ１１１とノードＮＤ１１２との間に結合容量としてのキャパシタＣ１１１が接続されている。具体的には、キャパシタＣ１１１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。

補正回路１１４は、スキャンドライバ１０４により駆動される制御線ＣＴＬ１０１により補正機能の作動がオン、オフ制御される。
補正回路１１４は、補正機能がオンに制御された期間において、キャパシタＣ１１１の両端（第１電極端子と第２電極端子）に、駆動トランジスタとしてのＴＦＴ１１１のしきい値電圧に依存する電圧を蓄電して、オフセットをキャンセルするように補正処理を行う。

このような構成を有する本実施形態の画素回路１０１は、電気光学素子である有機ＥＬ発光素子１１３を駆動するための制御期間として、Ｃ１１１の両端に、駆動トランジスタとしてのＴＦＴ１１１のしきい値電圧に依存する電圧を蓄電する補正期間と、第１の制御線としての走査線ＳＣＮＬ１０１により第１のスイッチとしてのＴＦＴ１１２をオンして、データ信号を信号線ＳＧＬ１０１から画素回路１０１（のノードＮＤ１１１）へと書き込む書込期間と、書きこまれたデータ信号を画素回路に保持して、電気光学素子を駆動する駆動期間と、をもって駆動制御可能である。

そして、本実施形態の画素回路１０１は、第１の駆動制御方法により、書込期間と駆動期間が１フレームに１回行われるのに対して、補正期間が２フレーム以上に対して１回行われる、すなわち、補正期間と書込期間と駆動期間を有するフレームと、補正期間が存在せず書込期間と駆動期間を有するフレームが存在するように、データドライバ１０３とスキャンドライバ１０４とにより駆動制御される。

図８（Ａ）〜（Ｃ）は、第１の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００の画素アレイ部１０２全体の第１の駆動制御方法を説明するための図である。
図９は、第１の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００の画素アレイ部１０２全体の第１の駆動制御方法を示すタイミングチャートである。

本第１の実施形態に係る第１の駆動制御方法においては、図８および図９に示すように、画素アレイ部１０２の全て（パネルの全て）の画素回路１０１が、補正期間と書込み期間と駆動期間とがあるフレームと、補正期間がなく書込み期間と駆動期間とがあるフレームを繰り返す。

具体的には、図８（Ａ）に示すように、第Ｌフレームの期間においては、画素アレイ部１０２の全ての画素回路１０１が制御線ＣＴＬ１０１−１〜ＣＴＬ１０１−ｍにより所定の補正期間だけ補正回路１１４の補正機能がオンとなるように制御される。これにより、画素アレイ部１０２の全ての画素回路１０１においてオフセットキャンセル補正が行われる。
次に、図８（Ｂ）に示すように、第（Ｌ＋１）フレームの期間においては、画素アレイ部１０２の全ての画素回路１０１が制御線ＣＴＬ１０１−１〜ＣＴＬ１０１−ｍにより所定の補正期間であっても補正回路１１４の補正機能がオフとなるように制御される。これにより、画素アレイ部１０２の全ての画素回路１０１においてオフセットキャンセル補正が行われない。
次に、図８（Ｃ）に示すように、第（Ｌ＋２）フレームの期間においては、画素アレイ部１０２の全ての画素回路１０１が制御線ＣＴＬ１０１−１〜ＣＴＬ１０１−ｍにより所定の補正期間だけ補正回路１１４の補正機能がオンとなるように制御される。これにより、画素アレイ部１０２の全ての画素回路１０１においてオフセットキャンセル補正が行われる。
以降、フレームごとに補正機能のオン、オフ制御が交互に行われる。

以上のように、本第１の実施形態においては、１つの画素に注目した場合、上記の補正期間を数フレーム（本実施形態においては２フレーム）に１回しかおこなわない、すなわち、補正期間があるフレームと、補正期間がないフレームが存在するように、画素を駆動している。これによって、以下の効果が得られる。
補正期間も電荷の充放電をともなうため電力を消費するが、補正期間を数フレームに１回とすることで、消費電力の低減が可能である。
また、補正回路方式によっては、補正期間に有機EL発光素子１１３の発光を伴うものが存在し、これらの回路では補正期間がコントラスト低下の原因となっていたが、本実施形態によれば、補正期間を数フレームに１回とすることで、コントラストの向上が可能である。

なお、本実施形態においては、補正期間を数フレームに１回にするように構成したが、補正期間を数フィールドに１回にするように構成することも可能であり、この場合もコントラストの向上が可能である。

＜第２の実施形態＞
図１０は、本第２の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。
図１１（Ａ）〜（Ｃ）は、第２の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００Ａの画素アレイ部１０２全体の第２の駆動制御方法を説明するための図である。
図１２は、第２の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００Ａの画素アレイ部１０２全体の第２の駆動制御方法を示すタイミングチャートである。

本第２の実施形態における画素回路１０１の構成は第１の実施形態と同様である。
本第２の実施形態が上述した第１の実施形態と異なる点は、スキャンドライバ１０４Ａが、オフセットキャンセル補正を、フレームごとに画素アレイ部１０２の全画素単位で補正期間の有無を制御するのではなく、各フレームごとに、駆動する制御線ＣＴＬ１０１−１〜ＣＴＬ１０１−ｍを切り替えるようにしたことにある。

具体的には、スキャンドライバ１０４Ａは、図１１および図１２に示すように、第Ｌフレームの期間において、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、奇数制御線ＣＴＬ１０１−１，１０１−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、そのフレームにおいて、偶数走査線ＳＣＮＬ１０１−２，１０１−４・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、偶数制御線ＣＴＬ１０１−２，１０１−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。
次の第（Ｌ＋１）フレームの期間において、スキャンドライバ１０４Ａは、奇数走査線ＳＣＮＬ１０１−１，１０１−３・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、奇数制御線ＣＴＬ１０１−１，１０１−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、そのフレームにおいて、偶数走査線ＳＣＮＬ１０１−２，１０１−４・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、偶数制御線ＣＴＬ１０１−２，１０１−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。
次に、第（Ｌ＋２）フレームの期間において、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、奇数制御線ＣＴＬ１０１−１，１０１−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、そのフレームにおいて、偶数走査線ＳＣＮＬ１０１−２，１０１−４・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、偶数制御線ＣＴＬ１０１−２，１０１−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。

本第２の実施形態によれば、上述した第１の実施形態の効果に加えて以下の効果を得ることができる。
第１の実施形態においては、パネル全体が補正期間を２フレームに１回しか持たないため、パネル全体が２フレーム毎の周期を持つため、フリッカの原因となる可能性がある。これに対して、本第２の実施形態によれば、走査線ごと（マトリクス配置の各行ごと）に補正期間のあり／なしを分割することで、上記のフリッカを防ぐことができる利点がある。

＜第３の実施形態＞
図１３は、本第３の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。
図１４（Ａ）〜（Ｃ）は、第３の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００Ｂの画素アレイ部１０２全体の第３の駆動制御方法を説明するための図である。
図１５は、第３の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００Ｂの画素アレイ部１０２全体の第３の駆動制御方法を示すタイミングチャートである。

本第３の実施形態における画素回路１０１の構成は第１および第２の実施形態と同様である。
本第３の実施形態が上述した第２の実施形態と異なる点は、走査線ごと、すなわちマトリクス配置の各行ごとに２本の補正回路１１４を制御するための第１の補正制御線ＣＴＬ１０１−１〜１０１−ｍと第２の補正制御線ＣＴＬ１０２−１〜１０２−ｍを配置し、スキャンドライバ１０４Ｂにより、第１の補正制御線ＣＴＬ１０１−１〜１０１−ｍをマトリクス配置の各奇数列の画素回路１０１の補正回路１１４を制御し、第２の補正制御線ＣＴＬ１０２−１〜１０２−ｍをマトリクス配置の各偶数列の画素回路１０１の補正回路１１４を制御するようにしたことにある。

すなわち、本第３の実施形態においては、第２の実施形態のように、奇数走査線および偶数走査線単位で補正期間の有無を制御する方法にさらに追加して、図中の横方向に隣接する画素間でも、補正期間のあり／なしが異なるように駆動する。

具体的には、スキャンドライバ１０４Ｂは、図１４および図１５に示すように、第Ｌフレームの期間において、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・および第１の補正制御線ＣＴＬ１０１−１，１０１−３、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、第１の補正制御線ＣＴＬ１０１−１，１０１−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、そのＬフレームにおいて、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・および第２の補正制御線ＣＴＬ１０２−１，１０２−３、・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、第２の補正制御線ＣＴＬ１０２−１，１０２−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。
同様に、第Ｌフレーム期間において、偶数走査線ＳＣＮＬ１０１−２，１０１−４、・・および第１の補正制御線ＣＴＬ１０１−２，１０１−４、・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、第１の補正制御線ＣＴＬ１０１−２，１０１−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、そのＬフレームにおいて、偶数走査線ＳＣＮＬ１０１−２，１０１−４、・・および第２の補正制御線ＣＴＬ１０２−２，１０２−４、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、第２の補正制御線ＣＴＬ１０２−２，１０２−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。

次の第（Ｌ＋１）フレームにおいて、スキャンドライバ１０４Ｂは、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・および第１の補正制御線ＣＴＬ１０１−１，１０１−３、・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、第１の補正制御線ＣＴＬ１０１−１，１０１−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、その（Ｌ＋１）フレームにおいて、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・および第２の補正制御線ＣＴＬ１０２−１，１０２−３、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、第２の補正制御線ＣＴＬ１０２−１，１０２−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。
同様に、第（Ｌ＋１）フレーム期間において、偶数走査線ＳＣＮＬ１０１−２，１０１−４、・・および第１の補正制御線ＣＴＬ１０１−２，１０１−４、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、第１の補正制御線ＣＴＬ１０１−２，１０１−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、その（Ｌ＋１）フレームにおいて、偶数走査線ＳＣＮＬ１０１−２，１０１−４、・・および第２の補正制御線ＣＴＬ１０２−２，１０２−４、・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、第２の補正制御線ＣＴＬ１０２−２，１０２−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。

次の第（Ｌ＋２）フレームにおいて、スキャンドライバ１０４Ｂは、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・および第１の補正制御線ＣＴＬ１０１−１，１０１−３、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、第１の補正制御線ＣＴＬ１０１−１，１０１−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、その（Ｌ＋２）フレームにおいて、奇数走査線ＳＣＮＬ１０１−１，１０１−３、・・および第２の補正制御線ＣＴＬ１０２−１，１０２−３、・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、第２の補正制御線ＣＴＬ１０２−１，１０２−３・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。
同様に、第（Ｌ＋２）フレーム期間において、偶数走査線ＳＣＮＬ１０１−２，１０１−４、・・および第１の補正制御線ＣＴＬ１０１−２，１０１−４、・・に接続される画素回路１０１が、補正期間をもたず書込期間と駆動期間とをもつように、第１の補正制御線ＣＴＬ１０１−２，１０１−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動し、その（Ｌ＋２）フレームにおいて、偶数走査線ＳＣＮＬ１０１−２，１０１−４、・・および第２の補正制御線ＣＴＬ１０２−２，１０２−４、・・に接続される画素回路１０１が、補正期間と書込期間と駆動期間とをもつように、第２の補正制御線ＣＴＬ１０２−２，１０２−４・・、走査線ＳＣＮＬ１０１−１〜１０１−ｍを駆動する。

本第３の実施形態によれば、上述した第１および第２の実施形態の効果に加えて以下の効果を得ることができる。
すなわち、第３の実施形態によれば、第２の実施形態よりもさらにフリッカを低減することが可能である。

＜第４の実施形態＞
図１６は、本第４の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。
図１７（Ａ）〜（Ｄ）は、第４の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００Ｃの画素アレイ部１０２全体の第４の駆動制御方法を説明するための図である。
図１８は、第４の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイ１００Ｃの画素アレイ部１０２全体の第４の駆動制御方法を示すタイミングチャートである。

本第４の実施形態における画素回路１０１の構成は第１、第２、および第３の実施形態と同様である。
本第４の実施形態が上述した第２の実施形態と異なる点は、奇数走査線と偶数走査線ごと、すなわちマトリクス配置の奇数行と偶数行で各フレームごとに交互に補正のあり／なしを制御する代わりに、３あるいはそれ以上の複数の行単位で順番に補正をするように構成している点にある。

本第４の実施形態においては、図１７および図１８に示すように、３フレームに１回だけ補正期間があるような駆動方法でも良い。また、４フレーム以上ごとに１回だけ補正期間があるような駆動方法でも良い。

基本的な動作は、第２の実施形態の場合と同様であることから、ここではその詳細は省略する。

なお、以上説明した第１〜第４の駆動制御方法は、フリッカの影響、回路規模などをかんがみて、適切に選択すればよい。

以上の各実施形態における画素回路としては、図７に示すような基本的な回路を例に説明したが、図３の回路も含めて以下に示すような具体的な画素回路を適用可能であり、これらの画素回路を有する有機ＥＬディスプレイに上述した第１〜第４の駆動制御方法等を適用可能である。
ただし、第１、第２、第４の駆動制御方法は、図１９に示すような有機ＥＬディスプレイ１００Ｄに適用可能であり、第３の駆動制御方法は、図２０に示すような有機ＥＬディスプレイ１００Ｅに適用可能である。

図１９の構成と図６、図１０、図１６の構成と異なる点は、制御線ＣＴＬ１０１−１〜ＣＴＬ１０１−ｍの代わりにオートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍを配置し、かつ駆動線ＤＲＶＬ１０１−１〜ＤＲＶＬ１０１−ｍを配置したことにある。
また、図２０の構成と図１３の構成と異なる点は、第１の補正制御線ＣＴＬ１０１−１〜ＣＴＬ１０１−ｍ、第２の補正制御線ＣＴＬ１０２−１〜ＣＴＬ１０２−ｍの代わりにオートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍを配置し、かつ駆動線ＤＲＶＬ１０１−１〜１０１−ｍを配置したことにある。
具体的な制御動作は第１〜第４の実施形態で説明したと同様に行われる。
以下に、図１９および図２０の有機ＥＬディスプレイ１００Ｄ，１００Ｅに適用可能な駆動トランジスタの特性ばらつきを補正するための構成を有する複数の画素回路例を説明する。

図２１は、図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第１の例を示す回路図である。
図２２（Ａ）〜（Ｄ）は図２１の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。図２２（Ｃ）において実線が補正ありのときのタイミングを示し、破線が補正なしのときのタイミングを示している。

図２１の画素回路１２０は、駆動トランジスタとしてのｐチャネルＴＦＴ１２１、第１のスイッチとしてのｎチャネルＴＦＴ１２２、第２のスイッチとしてのｎチャネルＴＦＴ１２３、第３のスイッチとしてのｎチャネルＴＦＴ１２４、第４のスイッチとしてのｎチャネルＴＦＴ１２５、キャパシタＣ１２１、発光素子である有機ＥＬ発光素子１２６、およびノードＮＤ１２１，ＮＤ１２２，ＮＤ１２３を有する。
また、図２１において、ＳＧＬ１０１は信号線を、ＳＣＮＬ１０１は走査線を、ＡＺＬ１０１はオートゼロ線を、ＤＲＶＬ１０１は駆動線をそれぞれ示している。

ＴＦＴ１２１のソースが第１の基準電位である電源電圧ＶＤＤの供給ラインに接続され、ドレインがノードＮＤ１２３に接続され、ゲートがノードＮＤ１２２に接続されている。そして、ノードＮＤ１２２とノードＮＤ１２３とに、ＴＦＴ１２４のソース、ドレインが接続されている。
ノードＮＤ１２３と発光素子１２６のアノードにＴＦＴ１２３のソース、ドレインが接続され、発光素子１２６のカソードが第２の基準電位ＶＳＳ（たとえば接地電位）に接続されている。
信号線ＳＧＬ１０１とノードＮＤ１２１とにＴＦＴ１２２のソース、ドレインが接続されている。ノードＮＤ１２１とノードＮＤ１２２との間にキャパシタＣ１２１が接続されている。固定電位、たとえばプリチャージ電位ｖｏｆｓとノードＮＤ１２１とにＴＦＴ１２５のソース、ドレインが接続されている。
そして、ＴＦＴ１２２のゲートが走査線ＳＣＮＬ１０１に接続され、ＴＦＴ１２３のゲートが駆動線ＤＲＶＬ１０１に接続され、ＴＦＴ１２４のゲートがオートゼロ線ＡＺＬ１０１に接続されている。

この画素回路１２０の動作について、図２２に示すタイミングチャートを参照しながら以下に説明する。

まず、補正処理を含む駆動制御を行う場合には、駆動線ＤＲＶＬ１０１、オートゼロ線ＡＺＬ１０１をハイレベルとし、ＴＦＴ１２３、ＴＦＴ１２４、およびＴＦＴ１２５を導通状態とする。このときＴＦＴ１２１はダイオード接続された状態で発光素子（OLED）１２６と接続されるため、ＴＦＴ１２１に定電流Ｉｒｅｆが流れる。
また、ＴＦＴ１２５を通して結合キャパシタＣ１２１の一端のノードＮＤ１２１にプリチャージ電位線ＶＰＣＬ供給されている固定の基準電圧ｖｏｆｓが供給される。
そして、結合キャパシタＣ１２１の両端には、駆動トランジスタとしてのＴＦＴ１２１に電流Irefが流れたときのゲート−ソース間電位と同じ電圧が生じる。この電位Vrefは、駆動トランジスタとしてのＴＦＴ１２１のゲート側をプラス方向として、以下の式で表される。

（数５）
Ｉｒｅｆ＝β（Ｖｒｅｆ−Ｖｔｈ）² （５）

ここで、βは駆動トランジスタの比例係数（∝駆動トランジスタの移動度）、Ｖｔｈは駆動トランジスタのしきい値電圧である。すなわち、駆動トランジスタであるＴＦＴ１２１のゲート−ソース間電位Ｖｒｅｆは、次のようになる。本実施形態では、Ｉｒｅｆ＝０である。

（数６）
Ｖｒｅｆ＝Ｖｔｈ＋（Ｉｒｅｆ／β）^1/2 （６）

次に、駆動線ＤＲＶＬ１０１をローレベルとし、ＴＦＴ１２３を非導通とする。このとき走査線ＳＣＮＬ１０１は、ハイレベルでＴＦＴ１２２が導通状態とされ、信号線ＳＧＬ１０１には、基準電位Ｖref が与えられる。ＴＦＴ１２１に流れる電流が遮断されるため、ＴＦＴ１２１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−|Vth| まで上昇した時点でＴＦＴ１２１は非導通状態となって電位が安定する。すなわち、オートゼロ動作が行われる。

オートゼロ線ＡＺＬ１０１をローレベルとしてＴＦＴ１２４を非導通状態とし、信号線ＳＧＬ１０１を通して結合キャパシタＣ１２１の他端側（ノードＮＤ１２２側）に、データ電圧Vdataが書き込まれる。よって、このときの駆動トランジスタのゲート−ソース電位は、Ｖｇｓは次のように表される。

（数７）
Ｖｇｓ＝Ｖdata＋Ｖｒｅｆ−Ｖsource
＝Ｖdata＋Ｖｔｈ＋（Ｉｒｅｆ／β）^1/2 −Ｖsource （７）

したがって、駆動トランジスタに流れる電流Ｉｄｓは、次のようになる。

（数８）
Ｉｄｓ＝β（Ｖdata＋（Ｉｒｅｆ／β）^1/2 −Ｖsource）² （８）

すなわち、駆動トランジスタに流れる電流Ｉｄｓは、しきい値電圧Ｖｔｈに依存しない、すなわち、しきい値電圧補正が行われる。

なお、発光素子１２６が発光を開始させるために、データ電圧を取り込んだ後、走査線ＳＣＮＬ１０１をローレベルとしてＴＦＴ１２２を非導通状態とし、駆動線ＤＲＶＬ１０１をハイレベルとしてＴＦＴ１２３を導通状態とする動作が行われる。

また、補正処理を含まない駆動制御を行う場合には、図２２（Ｃ），（Ｄ）に示すように、駆動線ＤＲＶＬ１０１をハイレベル、オートゼロ線ＡＺＬ１０１をローレベルとし、ＴＦＴ１２３を導通状態、ＴＦＴ１２４、およびＴＦＴ１２５を非導通状態とする。このときＴＦＴ１２１はダイオード接続された状態で発光素子（OLED）１２６と接続されるため、ＴＦＴ１２１に定電流Ｉｒｅｆが流れる。
そして、このとき、ノードＮＤ１２１のプリチャージは行われず、オフセットキャンセル補正（オートゼロ動作）は行われず、通常の書込期間と駆動期間とにおいては発光素子１２６の発光制御が行われる。

この画素回路１２０を適用した有機ＥＬディスプレイ１００Ｄ、１００Ｅによれば、上述した第１〜第４の実施形態と同様の効果を得ることができる。
また、補正処理を含まない駆動制御を行う場合には、走査線ＳＣＮＬ１０１によりＴＦＴ１２２をオンするタイミングを早めることも可能であり、これにより、駆動制御動作の高速化を図ることができる。

なお、図２１の画素回路１２０は一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ１２２〜ＴＦＴ１２５は単なるスイッチであるから、これらのすべて乃至一部をｐチャネルＴＦＴ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。

図２３は、図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第２の例を示す回路図である。
図２４（Ａ）〜（Ｄ）は図２３の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。図２４（Ｃ）において実線が補正ありのときのタイミングを示し、破線が補正なしのときのタイミングを示している。

図２３の画素回路１３０は、駆動トランジスタとしてのｐチャネルＴＦＴ１３１、第１のスイッチとしてのｎチャネルＴＦＴ１３２、第２のスイッチとしてのＴＦＴ１３３、第３のスイッチとしてのＴＦＴ１３４、第４のスイッチとしてのＴＦＴ１３５、キャパシタＣ１３１、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子１３６、およびノードＮＤ１３１〜ＮＤ１３３を有する。
また、図２３において、ＳＧＬ１０１は信号線を、ＳＣＮＬ１０１は走査線を、ＡＺＬ１０１はオートゼロ線を、ＤＲＶＬ１０１は駆動線をそれぞれ示している。

駆動トランジスタとしてＴＦＴ１３１のソースがノードＮＤ１３３（ＴＦＴ１３３のソース、ＴＦＴ１３４のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１３６のアノード側に接続され、発光素子１３６のカソードが第２の基準電位（たとえば接地電位）に接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインが第１の基準電位としての電源電圧ＶＤＤの供給ラインに接続され、ゲートが駆動線ＤＲＶＬ１０１に接続されている。
ＴＦＴ１３４のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースがノードＮＤ１３１（ＴＦＴ１３２のソース）に接続され、ゲートがオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１３１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。
ＴＦＴ１３２のソースがノードＮＤ１３１に接続され、ドレインが信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２（ＴＦＴ１３１のゲート）に接続され、ドレインがプリチャージ電位ｖｏｆｓに接続されている。

次に、画素回路１３０の動作について、図２４に示すタイミングチャートを参照しながら説明する。

ステップＳＴ１１：
まず、補正処理を含む駆動制御を行う場合には、図２４（Ｄ），（Ｃ）に示すように、駆動線ＤＲＶＬ１０１、オートゼロ線ＡＺＬ１０１をハイレベルとし、ＴＦＴ１３３、ＴＦＴ１３４、ＴＦＴ１３５を導通状態とする。
このとき、ＴＦＴ１３１のゲートは、ＴＦＴ１３５によってプリチャージ電位Vpcとなり、キャパシタＣ１３１の入力側電位ＶC131は、ＴＦＴ１３３、ＴＦＴ１３４が導通状態にあるため電源電位ＶＤＤまたはその付近まで上昇する。

ステップＳＴ１２：
図２４（Ｄ）に示すように、駆動線ＤＲＶＬ１０１をローレベルとし、ＴＦＴ１３２を非導通状態とする。ＴＦＴ１３１に流れる電流が遮断されるため、ＴＦＴ１３１のドレイン電位は下降するが、その電位がVpc+|Vth| まで下降した時点でＴＦＴ１３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ１３１の入力側電位ＶC131は、ＴＦＴ１３４が導通状態にあるため、やはり Vpc+|Vth|である。ここで |Vth|は、ＴＦＴ１3１のしきい値の絶対値である。

ステップＳＴ１３：
図２４（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１をローレベルとしてＴＦＴ１３４およびＴＦＴ１３５を非導通状態とする。キャパシタＣ１３１の入力側ノードの電位ＶC131はVpc+|Vth| であり、ＴＦＴ１３１のゲート電位Ｖg131はＶｐｃである。すなわち、キャパシタＣ１３１の端子間の電位差は |Vth|となる。

ステップＳＴ１４：
図２４（Ｂ），（Ａ）に示すように、走査線ＳＣＮＬ１０１をハイレベルとしてＴＦＴ１３２を導通状態とし、信号線ＳＧＬ１０１から輝度データに応じた電位ＶdataをキャパシタＣ１３１の入力側ノードＮＤ１３１に与える。
キャパシタＣ１３１端子間の電位差は |Vth|のまま保持されるので、ＴＦＴ１３１のゲート電位Ｖg131は、Ｖdata - |Vth|となる。

ステップＳＴ１５：
図２４（Ｂ），（Ｄ）に示すように、走査線ＳＣＮＬ１０１をローレベルとしてＴＦＴ１３２を非導通状態とし、駆動線ＤＲＶＬ１０１をハイレベルとしてＴＦＴ１３３を導通状態とすると、ＴＦＴ１３１および発光素子（OLED）１３６に電流が流れ、ＯＬＥＤが発光を開始する。

なお、上記のステップＳＴ１１およびＳＴ１２の動作においては、Vpc+|Vth| < VDD となるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。

上記動作を行った後に発光素子（OLED）１３６に流れる電流Ｉoledを計算すると、ＴＦＴ１３１が飽和領域で動作していれば、次のようになる。

（数９）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）²
＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖｇ−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖdata＋｜Ｖｔｈ｜−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖdata）²
…（９）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（９）式によれば、電流ＩoledはＴＦＴ１３１のしきい値Ｖｔｈに依存せず（Ｖｔｈによらず）、外部から与えられるＶdataによって制御される。
言い換えれば、図２３の画素回路１３０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。

また、ＴＦＴ１３１がリニア領域で動作している場合においても、発光素子（OLED）１３６に流れる電流Ｉoledは次のようになり、やはりＶｔｈに依存しない。

（数１０）
Ｉoled＝μＣｏｘＷ／Ｌ｛（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−Ｖｄｓ² ／２｝
＝μＣｏｘＷ／Ｌ｛（Ｖ_CC−Ｖｇ−｜Ｖｔｈ｜）（Ｖ_CC−Ｖｄ）−（Ｖ_CC
−Ｖｄ）² ／２｝
＝μＣｏｘＷ／Ｌ｛（Ｖ_CC−Ｖdata＋｜Ｖｔｈ｜−｜Ｖｔｈ｜）（Ｖ_CC−
Ｖｄ）−（Ｖ_CC−Ｖｄ）² ／２｝
＝μＣｏｘＷ／Ｌ｛（Ｖ_CC−Ｖdata）（Ｖ_CC−Ｖｄ）−（Ｖ_CC−Ｖｄ）² ／２｝
…（１０）

ここで、ＶｄはＴＦＴ１３１のドレイン電位を示している。

また、補正処理を含まない駆動制御を行う場合には、図２４（Ｃ），（Ｄ）に示すように、駆動線ＤＲＶＬ１０１をハイレベル、オートゼロ線ＡＺＬ１０１をローレベルとし、ＴＦＴ１３３を導通状態、ＴＦＴ１３４、およびＴＦＴ１３５を非導通状態とする。このときＴＦＴ１３１はダイオード接続された状態で発光素子（OLED）１３６と接続されるため、ＴＦＴ１３１に定電流Ｉｒｅｆが流れる。
そして、このとき、ノードＮＤ１３１のプリチャージは行われず、オフセットキャンセル補正（オートゼロ動作）は行われず、通常の書込期間と駆動期間とにおいては発光素子１３６の発光制御が行われる。

以上のように、図２３の画素回路１３０によれば、しきい値Ｖｔｈのばらつきの影響をキャンセルできるという点において、図２の回路より優れる。
図３の回路に対しては、次の点において、より優れている。
第１に、図３の回路においては、外部から駆動するデータ振幅ΔＶdataに対し、駆動トランジスタのゲート振幅ΔVgは（２）式に従って減少するという問題があったが、本発明においてデータ振幅はゲート振幅とほぼ等しく、したがってより小さな信号線振幅で画素回路を駆動することができる。
これによって、より低消費電力、低ノイズの駆動が可能となる。
第２に、図３の回路で問題となるオートゼロ線とＴＦＴのゲートとの容量結合については、図２３の画素回路１３０において、ＴＦＴ１３４はＴＦＴ１３１のゲートとは直接接続されていないため、その影響が少ない。
一方、ＴＦＴ１３５はＴＦＴ１３１のゲートと接続されているが、ＴＦＴ１３５のソースは一定電位Ｖｐｃに接続されているため、オートゼロ動作終了時においてそのゲート電位が変化しても、ＴＦＴ１３１のゲート電位はほぼＶｐｃの電位に保たれる。
このように、図２３の画素回路１３０においては、オートゼロ線ＡＺＬ１０１とＴＦＴ１３１のゲートとの結合の影響が小さく、その結果図３の画素回路より正確にＶｔｈばらつきの補正が行われる。
すなわち、図２３の画素回路によれば、トランジスタのしきい値のばらつきによらず、正確に画素回路の発光素子に所望の値の電流を供給し、その結果として輝度均一性の高い、高品位な画像を表示することが可能な有機ＥＬ用画素回路を実現できる。その結果、従来の類似回路より高精度なしきい値補正が可能となる。

この画素回路１３０を適用した有機ＥＬディスプレイ１００Ｄ、１００Ｅによれば、上述した第１〜第４の実施形態と同様の効果を得ることができる。
また、補正処理を含まない駆動制御を行う場合には、走査線ＳＣＮＬ１０１によりＴＦＴ１３２をオンするタイミングを早めることも可能であり、これにより、駆動制御動作の高速化を図ることができる。

なお、図２３の画素回路１３０は一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ１３２〜ＴＦＴ１３５は単なるスイッチであるから、これらのすべて乃至一部をｐチャネルＴＦＴ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。

図２５は、図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第３の例を示す回路図である。
図２６（Ａ）〜（Ｄ）は図２５の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。図２６（Ｃ）において実線が補正ありのときのタイミングを示し、破線が補正なしのときのタイミングを示している。

図２５の画素回路１３０Ａが図２３の画素回路１３０と異なる点は、駆動トランジスタをｐチャネルＴＦＴ１３１の代わりにｎチャネルＴＦＴ１３１Ａにより構成し、ＴＦＴ１３１Ａのソースを発光素子１３６のアノードに接続して、その接続点をノードＮＤ１３３とし、ＴＦＴ１３１Ａのゲートとソース間（ノードＮＤ１３２とＮＤ１３３間）にＴＦＴ１３４のソース、ドレインを接続して、いわゆるソースフォロワ構成としたことにある。

その他の構成は図２３の回路と同様であり、基本的な動作は、図２４と図２６のタイミングチャートからも明らかなように、同様であることからここではその説明を省略する。

この画素回路１３０Ａを適用した有機ＥＬディスプレイ１００Ｄ、１００Ｅによれば、上述した第１〜第４の実施形態と同様の効果を得ることができる。
また、補正処理を含まない駆動制御を行う場合には、走査線ＳＣＮＬ１０１によりＴＦＴ１３２をオンするタイミングを早めることも可能であり、これにより、駆動制御動作の高速化を図ることができる。

図２７は、図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第４の例を示す回路図である。
図２８（Ａ）〜（Ｄ）は図２７の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。図２８（Ｃ）において実線が補正ありのときのタイミングを示し、破線が補正なしのときのタイミングを示している。

図２７の画素回路１３０Ｂが図２３の画素回路１３０と異なる点は、駆動トランジスタをｐチャネルＴＦＴ１３１の代わりにｎチャネルＴＦＴ１３１Ｂにより構成し、かつノードＮＤ１３４とノードＮＤ１３２との間にキャパシタＣ１３２を接続して、いわゆるブートストラップ構成としたことにある。

その他の構成は図２３の回路と同様であり、基本的な動作は、図２４と図２８のタイミングチャートからも明らかなように、同様であることからここではその説明を省略する。

この画素回路１３０Ｂを適用した有機ＥＬディスプレイ１００Ｄ、１００Ｅによれば、上述した第１〜第４の実施形態と同様の効果を得ることができる。
また、補正処理を含まない駆動制御を行う場合には、走査線ＳＣＮＬ１０１によりＴＦＴ１３２をオンするタイミングを早めることも可能であり、これにより、駆動制御動作の高速化を図ることができる。

一般的なアクティブマトリクス型有機ＥＬディスプレイ（表示装置）を示すブロック図である。 従来の画素回路の第１の構成例を示す回路図である。 従来の画素回路の第２の構成例を示す回路図である。 図３の回路の駆動方法を説明するためのタイミングチャートである。 オフセットキャンセルのタイミング例を示す図である。 本第１の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。 図６の有機ELディスプレイにおける画素回路の基本的な構成を示す回路図である。 第１の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第１の駆動制御方法を説明するための図である。 第１の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第１の駆動制御方法を示すタイミングチャートである。 本第２の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。 第２の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第２の駆動制御方法を説明するための図である。 第２の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第２の駆動制御方法を示すタイミングチャートである。 本第３の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。 第３の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第３の駆動制御方法を説明するための図である。 第３の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第３の駆動制御方法を示すタイミングチャートである。 本第４の実施形態に係る画素回路を採用したアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の構成を示すブロック図である。 第４の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第４の駆動制御方法を説明するための図である。 第４の実施形態におけるオフセットキャンセル補正が行われる画素回路をもつ有機ＥＬディスプレイの画素アレイ部全体の第４の駆動制御方法を示すタイミングチャートである。 本実施形態の第１、第２、第４の駆動制御方法を採用する有機ＥＬディスプレイの具体例を示すブロック図である。 本実施形態の第３の駆動制御方法を採用する有機ＥＬディスプレイの具体例を示すブロック図である。 図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第１の例を示す回路図である。 図２１の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。 図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第２の例を示す回路図である。 図２３の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。 図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第３の例を示す回路図である。 図２５の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。 図１９および図２０の有機ＥＬディスプレイに適用可能な具体的な画素回路の第４の例を示す回路図である。 図２７の画素回路の補正有り無しを含む基本的な動作のタイミングチャートである。

符号の説明

１００，１００Ａ〜１００Ｅ…アクティブマトリクス型有機ＥＬディスプレイ（表示装置）、１０１，１２０，１３０，１３０Ａ，１３０Ｂ…画素回路、１０２…画素アレイ部、１０３…データドライバ（ＤＤＲＶ）、１０４…スキャンドライバ、１１１，１２１，１３１，１３１Ａ，１３１Ｂ…駆動トランジスタとしてのＴＦＴ、１１２、１２２〜１２５，１３２〜１３５…スイッチとしてのＴＦＴ、Ｃ１１１、Ｃ１２１、Ｃ１３１，Ｃ１３２…キャパシタ、ＮＤ１１１，ＮＤ１１２、ＮＤ１２１〜ＮＤ１２３、ＮＤ１３１〜ＮＤ１３３…ノード。

Claims (19)

1. 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
   少なくとも輝度情報に応じたデータ信号が供給される信号線と、
   少なくとも第１の制御線と、
   第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
   上記駆動トランジスタの制御端子と電気的に結合可能なノードと、
   上記信号線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチと、を有し、
   １フレームの期間に、画素の駆動トランジスタの特性ばらつきを補正するための補正期間と、
   上記第１の制御線により上記第１のスイッチを駆動して、データ信号を信号線から上記ノードへと書き込む書込期間と、
   書きこまれたデータ信号を保持して、電気光学素子を駆動する駆動期間と、を設定して駆動制御可能で、補正期間と書込期間と駆動期間を有する期間と、補正期間が存在せず書込期間と駆動期間を有する期間が存在するように駆動制御される
   画素回路。
2. 上記ノードと上記駆動トランジスタの制御端子との間に結合容量が接続され、
   上記補正期間には、上記結合容量の両端に、上記駆動トランジスタのしきい値電圧に依存する電圧を蓄電する
   請求項１記載の画素回路。
3. 上記補正期間は複数フレームごとに１回存在する
   請求項１記載の画素回路。
4. 上記補正期間は複数フィールドごとに１回存在する
   請求項１記載の画素回路。
5. 上記補正期間の有無は複数の行単位で制御される
   請求項１記載の画素回路。
6. 上記補正期間の有無は奇数走査線および偶数走査線単位で制御される
   請求項１記載の画素回路。
7. 上記補正期間の有無は複数の列単位で制御される
   請求項１記載の画素回路。
8. 上記補正期間の有無は奇数信号線および偶数信号線単位で制御される
   請求項１記載の画素回路。
9. 上記補正期間の有無は隣接する画素単位で制御される
   請求項１記載の画素回路。
10. マトリクス状に複数配列された画素回路と、
    上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
    上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、
    駆動部と、を有し、
    上記画素回路は、
    流れる電流によって輝度が変化する電気光学素子と、
    少なくとも輝度情報に応じたデータ信号が供給される信号線と、
    少なくとも第１の制御線と、
    第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
    上記駆動トランジスタの制御端子と電気的に結合可能なノードと、
    上記信号線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチと、を含み、
    上記駆動部は、１フレームの期間に、画素の駆動トランジスタの特性ばらつきを補正するための補正期間と、上記第１の制御線により上記第１のスイッチを駆動して、データ信号を信号線から上記ノードへと書き込む書込期間と、書きこまれたデータ信号を保持して、電気光学素子を駆動する駆動期間と、を設定して駆動制御可能で、補正期間と書込期間と駆動期間を有する期間と、補正期間が存在せず書込期間と駆動期間を有する期間が存在するように駆動制御する
    表示装置。
11. 上記ノードと上記駆動トランジスタの制御端子との間に結合容量が接続され、
    上記補正期間には、上記結合容量の両端に、上記駆動トランジスタのしきい値電圧に依存する電圧を蓄電する
    請求項１０記載の表示装置。
12. 流れる電流によって輝度が変化する電気光学素子と、
    少なくとも輝度情報に応じたデータ信号が供給される信号線と、
    少なくとも第１の制御線と、
    第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
    上記駆動トランジスタの制御端子と電気的に結合可能なノードと、
    上記信号線と上記ノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチと、を有する画素回路の制御方法であって、
    １フレームの期間に、画素の駆動トランジスタの特性ばらつきを補正するための補正期間と、
    上記第１の制御線により上記第１のスイッチを駆動して、データ信号を信号線から上記ノードへと書き込む書込期間と、
    書きこまれたデータ信号を保持して、電気光学素子を駆動する駆動期間と、を有し、
    補正期間と書込期間と駆動期間を有する期間と、補正期間が存在せず書込期間と駆動期間を有する期間が存在するように駆動制御する
    画素回路の制御方法。
13. 上記補正期間は複数フレームごとに１回存在する
    請求項１２記載の画素回路の制御方法。
14. 上記補正期間は複数フィールドごとに１回存在する
    請求項１２記載の画素回路の制御方法。
15. 上記補正期間は複数の行単位で補正期間の有無を制御する
    請求項１２記載の画素回路の制御方法。
16. 上記補正期間は奇数走査線および偶数走査線単位で補正期間の有無を制御する
    請求項１２記載の画素回路の制御方法。
17. 上記補正期間は複数の列単位で補正期間の有無を制御する
    請求項１２記載の画素回路の制御方法。
18. 上記補正期間は奇数信号線および偶数信号線単位で補正期間の有無を制御する
    請求項１２記載の画素回路の制御方法。
19. 上記補正期間は隣接する画素単位で補正期間の有無を制御する
    請求項１２記載の画素回路の制御方法。
    
    

Images