JP2007121889A - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents
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Abstract
【課題】画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供する。
【解決手段】駆動用のＴＦＴ４１と、所定のしきい値を有するＴＦＴ４６と、第１のノードＮＤ４１と第３のノードＮＤ４３との間に接続されたＴＦＴ４３（第１のスイッチ）と、データ線ＤＴＬ４１と第２のノードＮＤ４２との間に接続されたＴＦＴ４４（第２のスイッチ）と、ＴＦＴ４６に接続されたＴＦＴ４５（第３のスイッチ）とを有し、データ線ＤＴＬ４１と第２のノードＮＤ４２との間に、ＴＦＴ４５，４６が直列に接続され、第１の基準電位Ｖｃｃと第２の基準電位Ｖｓｓとの間に、第３のノードＮＤ４３、ＴＦＴ４１、および発光素子４８が直列に接続されている。
【選択図】図８
【解決手段】駆動用のＴＦＴ４１と、所定のしきい値を有するＴＦＴ４６と、第１のノードＮＤ４１と第３のノードＮＤ４３との間に接続されたＴＦＴ４３（第１のスイッチ）と、データ線ＤＴＬ４１と第２のノードＮＤ４２との間に接続されたＴＦＴ４４（第２のスイッチ）と、ＴＦＴ４６に接続されたＴＦＴ４５（第３のスイッチ）とを有し、データ線ＤＴＬ４１と第２のノードＮＤ４２との間に、ＴＦＴ４５，４６が直列に接続され、第１の基準電位Ｖｃｃと第２の基準電位Ｖｓｓとの間に、第３のノードＮＤ４３、ＴＦＴ４１、および発光素子４８が直列に接続されている。
【選択図】図８
Description
本発明は、有機ＥＬ（Electroluminescence）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた所定のしきい値を有する絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
図１は、アクティブマトリクス型有機ＥＬディスプレイにおける画素回路の構成例を示す回路図である（たとえば特許文献１、２参照）。
図１の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
図１の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
図１の画素回路１０は、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、有機ＥＬ素子（ＯＬＥＤ）により形成された発光素子１３を有する。また、図１において、ＤＴＬはデータ線を、ＳＣＮＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１ではＴＦＴ１１のソースが電源電位Ｖｃｃに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１の画素回路１０の動作は以下の通りである。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１ではＴＦＴ１１のソースが電源電位Ｖｃｃに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１の画素回路１０の動作は以下の通りである。
ステップＳＴ１：
走査線ＳＣＮＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
走査線ＳＣＮＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
ステップＳＴ２：
走査線を非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
走査線を非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＳＣＮＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１の画素回路１０では、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＳＣＮＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１の画素回路１０では、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
このような画素を図２のように、ｎ×ｍのマトリクス状に多数配列し、走査線ＳＣＮＬ１〜ＳＣＮＬｍを順次選択しながらデータ線ＤＴＬ１〜ＤＴＬｎから書き込みを繰り返すことにより、アクティブマトリクス型画像表示装置を構成することができる。なお、図２において、各データ線ＤＴＬ１〜ＤＴＬｎはデータ線駆動回路（ＤＴＬＤＲＶ）１４により駆動され、各走査線ＳＣＮＬ１〜ＳＣＮＬｍは走査線駆動回路（ＳＣＮＬＤＲＶ）１５により駆動される。
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
図３は、有機ＥＬ素子の電圧−電流（Ｖ−Ｉ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
また、図４は、有機ＥＬ素子の電流−輝度（Ｉ−Ｌ）特性を示す図である。
図４に示すように、有機ＥＬ素子における電流と輝度の関係は比例関係にあるため、図３の縦軸は、電流または輝度を示す。すなわち、図３の横軸は電圧Ｖoledを示し、縦軸は電流Ｉoledまたは輝度Ｌを示す。また、図４の横軸は電流Ｉoledを示し、縦軸は輝度Ｌを示している。
また、図４は、有機ＥＬ素子の電流−輝度（Ｉ−Ｌ）特性を示す図である。
図４に示すように、有機ＥＬ素子における電流と輝度の関係は比例関係にあるため、図３の縦軸は、電流または輝度を示す。すなわち、図３の横軸は電圧Ｖoledを示し、縦軸は電流Ｉoledまたは輝度Ｌを示す。また、図４の横軸は電流Ｉoledを示し、縦軸は輝度Ｌを示している。
一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図１の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＶ−Ｉ特性が劣化してもその発光輝度は経時劣化することはない。
しかしながら、図１の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＶ−Ｉ特性が劣化してもその発光輝度は経時劣化することはない。
ところで、図１の画素回路１０は、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において一般的なアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
次に、トランジスタをｎチャネルＴＦＴに置き換えた画素回路について考察する。
図５は、図１の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
図５の画素回路１０Ａは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、有機ＥＬ素子（ＯＬＥＤ）により形成される発光素子２３を有する。また、図５において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
この画素回路１０Ａにおいては、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位Ｖｃｃに接続され、ソースは有機ＥＬ素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
このソースフォロワー回路においては、図３に示す電圧Ｖoledを制御することで、輝度Ｌを制御する。
このソースフォロワー回路においては、図３に示す電圧Ｖoledを制御することで、輝度Ｌを制御する。
図６は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１と有機ＥＬ素子２３の動作点を示す図である。図６において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
図６に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１と有機ＥＬ素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
ところで、アクティブマトリクス型有機ＥＬディスプレイにおいては、能動素子として一般にガラス基板上に形成されたＴＦＴ（Thin Film Transistor、薄膜トランジスタ）が利用される。
ところが、ＴＦＴは特性のばらつきが大きいことが良く知られている。特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかし、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。
この結果、同一基板上に形成したＴＦＴでも、そのＶｔｈ（しきい値）が画素によって数百mV、場合によっては１Ｖ以上ばらつくこともまれではない。
ところが、ＴＦＴは特性のばらつきが大きいことが良く知られている。特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかし、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。
この結果、同一基板上に形成したＴＦＴでも、そのＶｔｈ（しきい値）が画素によって数百mV、場合によっては１Ｖ以上ばらつくこともまれではない。
したがって、図５の画素回路において、ＴＦＴ２１のゲート側に信号電位を書き込むと、ＴＦＴ２１のソース電位はその信号電位からＴＦＴ２１のしきい値Ｖｔｈだけ低い電位となる。
この画素回路は、すべての画素に配置されることから、しきい値Ｖｔｈのばらつきがあると、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ２１のしきい値Ｖｔｈがばらつく。その結果、発光素子２３に流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、表示が不均一になり、そのばらつき分布によってスジやムラとして見えてしまい、ディスプレイとして高い画質を期待することはできない。
この画素回路は、すべての画素に配置されることから、しきい値Ｖｔｈのばらつきがあると、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ２１のしきい値Ｖｔｈがばらつく。その結果、発光素子２３に流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、表示が不均一になり、そのばらつき分布によってスジやムラとして見えてしまい、ディスプレイとして高い画質を期待することはできない。
この問題を改善するため、多数の画素回路が提案されている（たとえば特許文献３、特許文献４、特許文献５参照）。
図７は、特許文献５に開示した画素回路を示す図である。
この画素回路３０は、図７に示すように、ｎチャネルＴＦＴ３１〜ＴＦＴ３５、キャパシタＣ３１，Ｃ３２、有機ＥＬ素子（ＯＬＥＤ）により形成された発光素子３６、およびノードＮＤ３１を有する。
また、図７において、ＤＴＬ３１はデータ線を、ＳＣＮＬ３１は走査線を、ＡＺＬ３１はオートゼロ線を、ＤＲＶＬ３１は駆動線をそれぞれ示している。
この画素回路３０の動作について説明する。
この画素回路３０は、図７に示すように、ｎチャネルＴＦＴ３１〜ＴＦＴ３５、キャパシタＣ３１，Ｃ３２、有機ＥＬ素子（ＯＬＥＤ）により形成された発光素子３６、およびノードＮＤ３１を有する。
また、図７において、ＤＴＬ３１はデータ線を、ＳＣＮＬ３１は走査線を、ＡＺＬ３１はオートゼロ線を、ＤＲＶＬ３１は駆動線をそれぞれ示している。
この画素回路３０の動作について説明する。
ステップＳＴ１１：
まず、駆動線ＤＲＶＬ３１、オートゼロ線ＡＺＬ３１を高レベルとし、ＴＦＴ３２、ＴＦＴ３３、ＴＦＴ３５を導通状態とする。このとき、ＴＦＴ３１のゲート電位Ｖg31 はＴＦＴ３５によって、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ３１が導通状態となり、ＴＦＴ３１および発光素子（OLED）３６に電流が流れる。
まず、駆動線ＤＲＶＬ３１、オートゼロ線ＡＺＬ３１を高レベルとし、ＴＦＴ３２、ＴＦＴ３３、ＴＦＴ３５を導通状態とする。このとき、ＴＦＴ３１のゲート電位Ｖg31 はＴＦＴ３５によって、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ３１が導通状態となり、ＴＦＴ３１および発光素子（OLED）３６に電流が流れる。
ステップＳＴ３２：
次に、駆動線ＤＲＶＬ３１を低レベルとし、ＴＦＴ３２を非導通状態とする。ＴＦＴ３１に流れる電流が遮断されるため、ＴＦＴ３１のソース電位は上昇するが、その電位が（Vpc-Vth）まで上昇した時点でＴＦＴ３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ３１の入力側電位ＶC31 は、ＴＦＴ３３が導通状態にあるため、図１３（Ｅ）に示すように、やはり（Vpc-Vth）である。ここでＶｔｈは、ＴＦＴ３１のしきい値である。
次に、駆動線ＤＲＶＬ３１を低レベルとし、ＴＦＴ３２を非導通状態とする。ＴＦＴ３１に流れる電流が遮断されるため、ＴＦＴ３１のソース電位は上昇するが、その電位が（Vpc-Vth）まで上昇した時点でＴＦＴ３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ３１の入力側電位ＶC31 は、ＴＦＴ３３が導通状態にあるため、図１３（Ｅ）に示すように、やはり（Vpc-Vth）である。ここでＶｔｈは、ＴＦＴ３１のしきい値である。
ステップＳＴ３３：
次に、オートゼロ線ＡＺＬ３１を低レベルとしてＴＦＴ３３およびＴＦＴ３５を非導通状態とする。キャパシタＣ３１の入力側ノードＮＤ３１の電位ＶC31 は、（Vpc-Vth）であり、ＴＦＴ３１のゲート電位Ｖg31 は、Ｖｐｃである。すなわち、キャパシタＣ３１の端子間の電位差はＶｔｈとなる。
次に、オートゼロ線ＡＺＬ３１を低レベルとしてＴＦＴ３３およびＴＦＴ３５を非導通状態とする。キャパシタＣ３１の入力側ノードＮＤ３１の電位ＶC31 は、（Vpc-Vth）であり、ＴＦＴ３１のゲート電位Ｖg31 は、Ｖｐｃである。すなわち、キャパシタＣ３１の端子間の電位差はＶｔｈとなる。
ステップＳＴ３４：
走査線ＳＣＮＬ３１を高レベルとしてＴＦＴ３４を導通状態とし、データ線ＤＴＬ３１から輝度データに応じた電位ＶdataをキャパシタＣ３１の入力側ノードＮＤ３１に与える。キャパシタＣ３１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ３１のゲート電位Ｖg31は、（Vdata+Vth）となる。
走査線ＳＣＮＬ３１を高レベルとしてＴＦＴ３４を導通状態とし、データ線ＤＴＬ３１から輝度データに応じた電位ＶdataをキャパシタＣ３１の入力側ノードＮＤ３１に与える。キャパシタＣ３１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ３１のゲート電位Ｖg31は、（Vdata+Vth）となる。
ステップＳＴ３５：
走査線ＳＣＮＬ３１を低レベルとしてＴＦＴ３４を非導通状態とし、駆動線ＤＲＶＬ３１を高レベルとしてＴＦＴ３２を導通状態とすると、ＴＦＴ３１および発光素子（OLED）３６に電流が流れ、発光素子３６が発光を開始する。
走査線ＳＣＮＬ３１を低レベルとしてＴＦＴ３４を非導通状態とし、駆動線ＤＲＶＬ３１を高レベルとしてＴＦＴ３２を導通状態とすると、ＴＦＴ３１および発光素子（OLED）３６に電流が流れ、発光素子３６が発光を開始する。
上記動作を行った後に発光素子（OLED）４６に流れる電流Ｉoledを計算すると、ＴＦＴ３１が飽和領域で動作していれば、次のようになる。
（数１）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）2
＝μＣｏｘＷ／Ｌ／２（ＶDD−Ｖｓ−Ｖｔｈ）2
＝μＣｏｘＷ／Ｌ／２（Ｖdata＋Ｖｔｈ−Ｖｓ−Ｖｔｈ）2
＝μＣｏｘＷ／Ｌ／２（Ｖdata−Ｖｓ）2
…（１）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）2
＝μＣｏｘＷ／Ｌ／２（ＶDD−Ｖｓ−Ｖｔｈ）2
＝μＣｏｘＷ／Ｌ／２（Ｖdata＋Ｖｔｈ−Ｖｓ−Ｖｔｈ）2
＝μＣｏｘＷ／Ｌ／２（Ｖdata−Ｖｓ）2
…（１）
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（１）式によれば、発光素子（OLED）３６に流れる電流ＩoledはＴＦＴ３１のしきい値Ｖｔｈによらず、外部から与えられるＶdataによって制御される。
言い換えれば、図７の画素回路３０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ４１がリニア領域で動作する場合においても同様である。
（１）式によれば、発光素子（OLED）３６に流れる電流ＩoledはＴＦＴ３１のしきい値Ｖｔｈによらず、外部から与えられるＶdataによって制御される。
言い換えれば、図７の画素回路３０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ４１がリニア領域で動作する場合においても同様である。
この図７の画素回路３０は上記動作により発光素子（OLED）３６を駆動するＴＦＴ３１のＶｔｈのばらつきの影響が無くなるわけではない。
すなわち、図７の画素回路３０においては、ＴＦＴ３１のしきい値Ｖｔｈをキャンセルを行う動作点と、発光素子３６の電圧Ｖoledを制御する動作点が異なるため、駆動時（発光素子３６の電圧Ｖoledを制御する動作点）のしきい値キャンセルの値がずれてしまう。
具体的には、しきい値をキャパシタＣ３１にチャージした状態で、信号電位Ｖdataを書き込むと、ノードＮＤ３１の電位は（Ｖdata−Ｖth）からＶdataへと変化する。
理想的には、これに伴い、ＴＦＴ３１のゲートが接続されたノードＮＤ３２も同じ電位差分だけ変化し、しきい値Ｖｔｈを保つことになる。
しかしながら、実際にはノードＮＤ３２には寄生容量が存在することから、いわゆるゲイン効果のために、駆動時にはしきい値がずれてしまう。
このしきい値のずれは、しきい値キャンセル時と駆動時のノードＮＤ３１の電位の差があるほど大きくなる。
理想的には、これに伴い、ＴＦＴ３１のゲートが接続されたノードＮＤ３２も同じ電位差分だけ変化し、しきい値Ｖｔｈを保つことになる。
しかしながら、実際にはノードＮＤ３２には寄生容量が存在することから、いわゆるゲイン効果のために、駆動時にはしきい値がずれてしまう。
このしきい値のずれは、しきい値キャンセル時と駆動時のノードＮＤ３１の電位の差があるほど大きくなる。
本発明の目的は、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
本発明の第１の観点の画素回路は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、所定のしきい値を有する第２のトランジスタと、上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、上記データ線と上記第１のノードとの間に接続された第２のスイッチと、上記第２のトランジスタに接続された第３のスイッチと、を有し、上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、上記第１の基準電位と第２の基準電位との間に、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている。
好適には、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第３のノードに接続されている。
好適には、少なくとも、上記第１および第３のスイッチが導通状態のときに、上記第３のノードに電流を供給可能な電流源を有する。
好適には、上記発光素子のカソード側が上記第２の基準電位側に接続され、少なくとも、上記第１および第３のスイッチが導通状態のときに、上記第２の基準電位がより低い電位に設定される。
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチが非導通状態を保持した状態で、上記第１および第３のスイッチを導通状態に保持して、上記第１のノードと上記第３のノードとを電気的に接続し、上記第２のノードに上記第３のスイッチを通して、データ線の信号電位を上記第２のトランジスタのしきい値を含む電位を供給し、第２ステージとして、上記第１のスイッチおよび上記第３のスイッチを非導通状態に保持した後、上記第２のスイッチを導通状態に保持して上記データ線を伝播されるデータを上記第１のノードに入力し、第３ステージとして、上記第２のスイッチを非導通状態に保持する。
本発明の第２の観点の画素回路は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、所定のしきい値を有する第２のトランジスタと、上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、上記データ線と上記第１のノードとの間に接続された第２のスイッチと、上記第２のトランジスタに接続された第３のスイッチと、上記第２のノードと所定電位との間に接続された第４のスイッチと、第５のスイッチと、を有し、上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、上記第１の基準電位と第２の基準電位との間に、上記第５のスイッチ、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている。
好適には、上記電気光学素子を駆動する場合、第１ステージとして、第１、第２、第３、および第５のスイッチが非導通状態で、上記第４のスイッチを導通状態として、上記第２のノードを所定電位に接続し、第２ステージとして、上記第４のスイッチを非導通状態とした後、上記第２のスイッチが非導通状態を保持した状態で、上記第１、第３、および第５のスイッチを導通状態に保持し、上記第１のノードと上記第３のノードとを電気的に接続し、上記第２のノードに上記第３のスイッチを通して、データ線の信号電位を上記第２のトランジスタのしきい値を含む電位を供給し、第４ステージとして、上記第１、第３、および第５のスイッチを非導通状態に保持した後、上記第２のスイッチを導通状態に保持して上記データ線を伝播されるデータを上記第１のノードに入力し、第５ステージとして、上記第２のスイッチを非導通状態に保持した後、上記第５のスイッチを導通状態とする。
本発明の第３の観点の表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、第１および第２の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、所定のしきい値を有する第２のトランジスタと、上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、上記データ線と上記第１のノードとの間に接続された第２のスイッチと、上記第２のトランジスタに接続された第３のスイッチと、上記第２のノードと所定電位との間に接続された第４のスイッチと、第５のスイッチと、を有し、上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、上記第１の基準電位と第２の基準電位との間に、上記第５のスイッチ、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている。
本発明の第４の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、所定のしきい値を有する第２のトランジスタと、上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、上記データ線と上記第１のノードとの間に接続された第２のスイッチと、上記第２のトランジスタに接続された第３のスイッチと、上記第２のノードと所定電位との間に接続された第４のスイッチと、第５のスイッチと、を有し、上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、上記第１の基準電位と第２の基準電位との間に、上記第５のスイッチ、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、第１、第２、第３、および第５のスイッチが非導通状態で、上記第４のスイッチを導通状態として、上記第２のノードを所定電位に接続し、上記第４のスイッチを非導通状態とした後、上記第２のスイッチが非導通状態を保持した状態で、上記第１、第３、および第５のスイッチを導通状態に保持し、上記第１のノードと上記第３のノードとを電気的に接続し、上記第２のノードに上記第３のスイッチを通して、データ線の信号電位を上記第２のトランジスタのしきい値を含む電位を供給し、上記第１、第３、および第５のスイッチを非導通状態に保持した後、上記第２のスイッチを導通状態に保持して上記データ線を伝播されるデータを上記第１のノードに入力し、上記第２のスイッチを非導通状態に保持した後、上記第５のスイッチを導通状態とする。
本発明によれば、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができる。
このため、高品位な画像を表示する表示装置を提供することができる。
このため、高品位な画像を表示する表示装置を提供することができる。
以下、本発明の実施形態を、図面に関連付けて詳細に説明する。
第１実施形態
図８は、アクティブマトリクス型画像表示装置に適用可能な本発明の第１の実施形態に係る画素回路を示す回路図である。
図８は、アクティブマトリクス型画像表示装置に適用可能な本発明の第１の実施形態に係る画素回路を示す回路図である。
本第５の実施形態に係る画素回路４０は、図８に示すように、ｎチャネルＴＦＴ４１〜ＴＦＴ４６、ｐチャネルＴＦＴ４７、キャパシタＣ４１，Ｃ４２、有機ＥＬ素子（ＯＬＥＤ）により形成されたからなる発光素子（電気光学素子）４６、および第１のノードＮＤ４１、第２のノードＮＤ４２、第３のノードＮＤ４３を有する。
また、図８において、ＤＴＬ４１はデータ線を、ＳＣＮＬ４１は走査線を、ＡＺＬ４１はオートゼロ線を、ＤＲＶＬ４１は駆動線を、ＩＮＴＬ４１は初期化線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ４１が第１のトランジスタを構成し、ＴＦＴ４６が第２のトランジスタを構成し、本発明の実施形態に係る電界効果トランジスタを構成している。
ＴＦＴ４２が第５のスイッチ、ＴＦＴ４３が第１のスイッチ、ＴＦＴ４４が第２のスイッチ、ＴＦＴ４５が第３のスイッチ、ＴＦＴ４７が第４のスイッチを形成している。
また、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位Ｖｓｓに相当している。
また、図８において、ＤＴＬ４１はデータ線を、ＳＣＮＬ４１は走査線を、ＡＺＬ４１はオートゼロ線を、ＤＲＶＬ４１は駆動線を、ＩＮＴＬ４１は初期化線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ４１が第１のトランジスタを構成し、ＴＦＴ４６が第２のトランジスタを構成し、本発明の実施形態に係る電界効果トランジスタを構成している。
ＴＦＴ４２が第５のスイッチ、ＴＦＴ４３が第１のスイッチ、ＴＦＴ４４が第２のスイッチ、ＴＦＴ４５が第３のスイッチ、ＴＦＴ４７が第４のスイッチを形成している。
また、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位Ｖｓｓに相当している。
画素回路４０において、ＴＦＴ４１のドレインと第１の基準電位（本実施形態では電源電位Ｖｃｃ）に、ＴＦＴ４２のソースとドレインがそれぞれ接続されている。
ＴＦＴ４１のソースが発光素子４８のアノード側が接続されているノードＮＤ４３に接続され、発光素子４８のカソード側が第２の基準電位Ｖｓｓ（本実施形態では、接地電位ＧＮＤ）に接続されている。そして、ＴＦＴ４２のゲートが駆動線ＤＲＶＬ４１に接続されている。
また、ＴＦＴ４１のソースとノードＮＤ４１にＴＦＴ４３のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４３のゲートがオートゼロ線ＡＺＬ４１に接続されている。
データ線ＤＴＬ４１とノードＮＤ４１に第４のスイッチとしてのＴＦＴ４４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４４のゲートが走査線ＳＣＮＬ４１に接続されている。
ＴＦＴ４６のソースと所定の電位（プリチャージ電位）Ｖｐｃ、本実施形態においてはデータ線ＤＴＬ４１との間に、ＴＦＴ４５がソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４５のゲートがオートゼロ線ＡＺＬ４１に接続されている。
ＴＦＴ４６のゲートおよびドレインは、ＴＦＴ４１のゲートが接続されているノードＮＤ４２に接続されている。
ＴＦＴ４７のソースが第１の基準電位（本実施形態では電源電位Ｖｃｃ）に接続され、ドレインがノードＮＤ４２、並びに、ＴＦＴ４６のゲートおよびドレインに接続されている。そして、ＴＦＴ４７のゲートが初期化線ＩＮＴＬ４１に接続されている。
キャパシタＣ４１の第１電極がノードＮＤ４１に接続され、第２電極がノードＮＤ４２（ＴＦＴ４１のゲート）に接続されている。
キャパシタＣ４２の第１電極がノードＮＤ４１に接続され、第２電極が接地電位ＧＮＤに接続されている。キャパシタＣ４２の第２電極は電源電圧Ｖｃｃの供給ラインでに接続されても良い。
ＴＦＴ４１のソースが発光素子４８のアノード側が接続されているノードＮＤ４３に接続され、発光素子４８のカソード側が第２の基準電位Ｖｓｓ（本実施形態では、接地電位ＧＮＤ）に接続されている。そして、ＴＦＴ４２のゲートが駆動線ＤＲＶＬ４１に接続されている。
また、ＴＦＴ４１のソースとノードＮＤ４１にＴＦＴ４３のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４３のゲートがオートゼロ線ＡＺＬ４１に接続されている。
データ線ＤＴＬ４１とノードＮＤ４１に第４のスイッチとしてのＴＦＴ４４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４４のゲートが走査線ＳＣＮＬ４１に接続されている。
ＴＦＴ４６のソースと所定の電位（プリチャージ電位）Ｖｐｃ、本実施形態においてはデータ線ＤＴＬ４１との間に、ＴＦＴ４５がソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４５のゲートがオートゼロ線ＡＺＬ４１に接続されている。
ＴＦＴ４６のゲートおよびドレインは、ＴＦＴ４１のゲートが接続されているノードＮＤ４２に接続されている。
ＴＦＴ４７のソースが第１の基準電位（本実施形態では電源電位Ｖｃｃ）に接続され、ドレインがノードＮＤ４２、並びに、ＴＦＴ４６のゲートおよびドレインに接続されている。そして、ＴＦＴ４７のゲートが初期化線ＩＮＴＬ４１に接続されている。
キャパシタＣ４１の第１電極がノードＮＤ４１に接続され、第２電極がノードＮＤ４２（ＴＦＴ４１のゲート）に接続されている。
キャパシタＣ４２の第１電極がノードＮＤ４１に接続され、第２電極が接地電位ＧＮＤに接続されている。キャパシタＣ４２の第２電極は電源電圧Ｖｃｃの供給ラインでに接続されても良い。
図８の画素回路４０は、発光素子（OLED）４８に流れる電流を制御するトランジスタＴＦＴ４１がＮＭＯＳであり、そのソースとＯＬＥＤとが接続されている。
この画素回路４０の動作について、図９（Ａ）〜（Ｆ）に示すタイミングチャートを参照しながら以下に説明する。
この画素回路４０の動作について、図９（Ａ）〜（Ｆ）に示すタイミングチャートを参照しながら以下に説明する。
ステップＳＴ４１：
図９（Ａ）〜（Ｆ）に示すように、駆動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１、走査線ＳＣＮＬ４１を低レベル、初期化線ＩＮＴＬ４１を低レベルとして、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４４、ＴＦＴ４５を非導通状態とし、ＴＦＴ４７を導通状態とする。これにより、ＴＦＴ４１のゲート電位Ｖg41（ノードＮＤ４２の電位）はＴＦＴ４６によって、図９（Ｆ）に示すように、電源電圧Ｖｃｃとなり、ノードＮＤ４１が初期化される。
図９（Ａ）〜（Ｆ）に示すように、駆動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１、走査線ＳＣＮＬ４１を低レベル、初期化線ＩＮＴＬ４１を低レベルとして、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４４、ＴＦＴ４５を非導通状態とし、ＴＦＴ４７を導通状態とする。これにより、ＴＦＴ４１のゲート電位Ｖg41（ノードＮＤ４２の電位）はＴＦＴ４６によって、図９（Ｆ）に示すように、電源電圧Ｖｃｃとなり、ノードＮＤ４１が初期化される。
ステップＳＴ４２：
図９（Ｄ）に示すように、初期化線ＩＮＴＬ４１を高レベルとしてＴＦＴ４６を非導通駆とし、図９（Ａ），（Ｃ），（Ｅ）に示すように、動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１を高レベルとし、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４５を導通状態とする。このとき、ＴＦＴ４１のゲート電位Ｖg41 はＴＦＴ４５、ＴＦＴ４６によって、データ線ＤＴＬ４１の信号電位ＶinにＴＦＴ４６のしきい値Vｔｈ46を含んだ電位となる。たとえばその電位を十分高い電位とすればＴＦＴ４１が導通状態となり、ＴＦＴ４１および発光素子（OLED）４６に電流が流れる。
なお、ＴＦＴ４６のしきい値Ｖth46は、ドライブトランジスタであるＴＦＴ４１と隣接していることからトランジスタ特性は大きく異なることはないことから、ＴＦＴ４６のしきい値Ｖth46とＴＦＴ４１のしきい値Ｖth41は、Ｖth46≒Ｖth41であると考えることができる。
図９（Ｄ）に示すように、初期化線ＩＮＴＬ４１を高レベルとしてＴＦＴ４６を非導通駆とし、図９（Ａ），（Ｃ），（Ｅ）に示すように、動線ＤＲＶＬ４１、オートゼロ線ＡＺＬ４１を高レベルとし、ＴＦＴ４２、ＴＦＴ４３、ＴＦＴ４５を導通状態とする。このとき、ＴＦＴ４１のゲート電位Ｖg41 はＴＦＴ４５、ＴＦＴ４６によって、データ線ＤＴＬ４１の信号電位ＶinにＴＦＴ４６のしきい値Vｔｈ46を含んだ電位となる。たとえばその電位を十分高い電位とすればＴＦＴ４１が導通状態となり、ＴＦＴ４１および発光素子（OLED）４６に電流が流れる。
なお、ＴＦＴ４６のしきい値Ｖth46は、ドライブトランジスタであるＴＦＴ４１と隣接していることからトランジスタ特性は大きく異なることはないことから、ＴＦＴ４６のしきい値Ｖth46とＴＦＴ４１のしきい値Ｖth41は、Ｖth46≒Ｖth41であると考えることができる。
ステップＳＴ４３：
図９（Ｅ）に示すように、駆動線ＤＲＶＬ４１を低レベルとし、ＴＦＴ４２を非導通状態とする。ＴＦＴ４１に流れる電流が遮断されるため、ＴＦＴ４１のソース電位は上昇するが、その電位が（Vin-Vth）まで上昇した時点でＴＦＴ４１は非導通状態となって電位が安定する。
このとき、キャパシタＣ４１の入力側電位ＶC41 は、ＴＦＴ４３が導通状態にあるため、図９（Ｆ）に示すように、やはり（Vin-Vth）である。ここでＶｔｈは、ＴＦＴ４１のしきい値である。
図９（Ｅ）に示すように、駆動線ＤＲＶＬ４１を低レベルとし、ＴＦＴ４２を非導通状態とする。ＴＦＴ４１に流れる電流が遮断されるため、ＴＦＴ４１のソース電位は上昇するが、その電位が（Vin-Vth）まで上昇した時点でＴＦＴ４１は非導通状態となって電位が安定する。
このとき、キャパシタＣ４１の入力側電位ＶC41 は、ＴＦＴ４３が導通状態にあるため、図９（Ｆ）に示すように、やはり（Vin-Vth）である。ここでＶｔｈは、ＴＦＴ４１のしきい値である。
ステップＳＴ４４：
図９（Ａ）、（Ｃ）に示すように、オートゼロ線ＡＺＬ４１を低レベルとしてＴＦＴ４３およびＴＦＴ４５を非導通状態とする。キャパシタＣ４１の入力側ノードＮＤ４１の電位ＶC41 は、（Vin-Vth）であり、ＴＦＴ４１のゲート電位Ｖg41 は、Ｖinである。すなわち、キャパシタＣ４１の端子間の電位差はＶｔｈとなる。
図９（Ａ）、（Ｃ）に示すように、オートゼロ線ＡＺＬ４１を低レベルとしてＴＦＴ４３およびＴＦＴ４５を非導通状態とする。キャパシタＣ４１の入力側ノードＮＤ４１の電位ＶC41 は、（Vin-Vth）であり、ＴＦＴ４１のゲート電位Ｖg41 は、Ｖinである。すなわち、キャパシタＣ４１の端子間の電位差はＶｔｈとなる。
ステップＳＴ４５：
図９（Ｂ）に示すように、走査線ＳＣＮＬ４１を高レベルとしてＴＦＴ４４を導通状態とし、データ線ＤＴＬ４１から輝度データに応じた電位ＶdataをキャパシタＣ４１の入力側ノードＮＤ４１に与える。キャパシタＣ４１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ４１のゲート電位Ｖg41は、（Vin + Vth）となる。
図９（Ｂ）に示すように、走査線ＳＣＮＬ４１を高レベルとしてＴＦＴ４４を導通状態とし、データ線ＤＴＬ４１から輝度データに応じた電位ＶdataをキャパシタＣ４１の入力側ノードＮＤ４１に与える。キャパシタＣ４１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ４１のゲート電位Ｖg41は、（Vin + Vth）となる。
ステップＳＴ４６：
図９（Ｂ），（Ｅ）に示すように、走査線ＳＣＮＬ４１を低レベルとしてＴＦＴ４４を非導通状態とし、駆動線ＤＲＶＬ４１を高レベルとしてＴＦＴ４２を導通状態とすると、ＴＦＴ４１および発光素子（OLED）４８に電流が流れ、OLEDが発光を開始する。
図９（Ｂ），（Ｅ）に示すように、走査線ＳＣＮＬ４１を低レベルとしてＴＦＴ４４を非導通状態とし、駆動線ＤＲＶＬ４１を高レベルとしてＴＦＴ４２を導通状態とすると、ＴＦＴ４１および発光素子（OLED）４８に電流が流れ、OLEDが発光を開始する。
上述したように、本実施形態においては、しきい値のずれ（Ｖth41―Ｖth46）を小さくすることが可能となっている。
したがって、発光素子（OLED）４８に流れる電流ＩoledはＴＦＴ４１のしきい値Ｖｔｈによらず、外部から与えられるＶinによって制御される。
言い換えれば、図９の画素回路４０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ４１がリニア領域で動作する場合においても同様である。
以上説明したように、本発明によれば、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができる。
このため、高品位な画像を表示する表示装置を提供することができる。
したがって、発光素子（OLED）４８に流れる電流ＩoledはＴＦＴ４１のしきい値Ｖｔｈによらず、外部から与えられるＶinによって制御される。
言い換えれば、図９の画素回路４０を用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ４１がリニア領域で動作する場合においても同様である。
以上説明したように、本発明によれば、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができる。
このため、高品位な画像を表示する表示装置を提供することができる。
以上説明したように、本実施形態によれば、ドライブトランジスタであるＴＦＴ４１のしきい値電圧のキャンセルが容易に行えるため、画素ごとの電流値のバラツキを低減することができ、均一な画質を得ることができる。
また、各スイッチングトランジスタのタイミングの設定によって非発光期間に画素内に流れる電流値を小さくすることができ低消費電力を実現することができる。
また、ＥＬ発光素子のＶ−Ｉ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
また、各スイッチングトランジスタのタイミングの設定によって非発光期間に画素内に流れる電流値を小さくすることができ低消費電力を実現することができる。
また、ＥＬ発光素子のＶ−Ｉ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
なお、図９では、ＴＦＴ４２〜ＴＦＴ４５としてＮＭＯＳを用いているが、これは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ４２〜ＴＦＴ４５は単なるスイッチであるから、これらのすべて乃至一部をＰＭＯＳ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。
また、ＴＦＴ４７には、ＰＭＯＳを適用しているが、これも単なるスイッチであることからＮＭＯＳで構成するとも可能である。但し、ＮＭＯＳを用いた場合、しきい値Ｖｔｈ分の電圧降下を抑止するために、初期化線ＩＮＴＬ４１の電位をＶｃｃ＋Ｖｔｈまたはそれ以上に設定することが望ましい。
また、ＴＦＴ４７には、ＰＭＯＳを適用しているが、これも単なるスイッチであることからＮＭＯＳで構成するとも可能である。但し、ＮＭＯＳを用いた場合、しきい値Ｖｔｈ分の電圧降下を抑止するために、初期化線ＩＮＴＬ４１の電位をＶｃｃ＋Ｖｔｈまたはそれ以上に設定することが望ましい。
第２実施形態
図１０は、アクティブマトリクス型画像表示装置に適用可能な本発明の第２の実施形態に係る画素回路を示す回路図である。
図１０は、アクティブマトリクス型画像表示装置に適用可能な本発明の第２の実施形態に係る画素回路を示す回路図である。
本第２の実施形態が上述した第１の実施形態と異なる点は、ＴＦＴ４１のソースと発光素子４８のアノードとの接続点により形成されるノードＮＤ４３に、しきい値キャンセル動作の期間（オートゼロ期間）だけ定電流をＩｒｅｆを供給する電流源４９を設けたことにある。
電流源４９は、たとえば図１０に示すように、ソースとドレインがノードＮＤ４３と接地電位ＧＮＤとにそれぞれ接続され、信号Ｖｓｕｂがゲートに供給されるｎチャネルのＴＦＴ５０に構成される。
電流源４９は、たとえば図１０に示すように、ソースとドレインがノードＮＤ４３と接地電位ＧＮＤとにそれぞれ接続され、信号Ｖｓｕｂがゲートに供給されるｎチャネルのＴＦＴ５０に構成される。
電流源４９は、以下の理由により黒書き込み時の電流量補完用として設けられている。
ドライブトランジスタであるＴＦＴ４１のしきい値キャンセルを行うときに、発光素子４８に電流が流れている必要がある。
したがって、図８の回路構成では、原理的に黒表示時の信号電位では発光素子４８に電流がながれないため、厳密にいうとしきい値キャンセルができないことになる。
有機ＥＬ発光素子４８は、図３に示すような電圧−電流特性を持っている。有機ＥＬ発光素子４８は、そのしきい値Ｖth oled以上の電位差を発光素子４８に与えると電流が流れ、発光することになる。そして、電流値を制御することで、階調表示が可能となる。
黒表示時は、有機ＥＬ発光素子４８に電流を流さないということを意味することから、信号電位ＶｉｎがＯＬＥＤしきい値Ｖth oled以下である必要がある。
本第２の実施形態においては、黒表示の場合でもＴＦＴ４１のしきい値キャンセルを行うために電流量補完用電流源４９を設けている。
このように、電流源４９を配置することによって、黒表示時のしきい値キャンセルが可能となっている。
したがって、図８の回路構成では、原理的に黒表示時の信号電位では発光素子４８に電流がながれないため、厳密にいうとしきい値キャンセルができないことになる。
有機ＥＬ発光素子４８は、図３に示すような電圧−電流特性を持っている。有機ＥＬ発光素子４８は、そのしきい値Ｖth oled以上の電位差を発光素子４８に与えると電流が流れ、発光することになる。そして、電流値を制御することで、階調表示が可能となる。
黒表示時は、有機ＥＬ発光素子４８に電流を流さないということを意味することから、信号電位ＶｉｎがＯＬＥＤしきい値Ｖth oled以下である必要がある。
本第２の実施形態においては、黒表示の場合でもＴＦＴ４１のしきい値キャンセルを行うために電流量補完用電流源４９を設けている。
このように、電流源４９を配置することによって、黒表示時のしきい値キャンセルが可能となっている。
その他の構成は、上述した図８の回路と同様であり、その動作の詳細な説明はここでは省略する。
本第２の実施形態によれば、第１の実施形態に効果に加えて黒表示時にもしきい値キャンセルが可能であり、輝度の均一性がより高い表示装置を実現することができる。
第３実施形態
図１１は、アクティブマトリクス型画像表示装置に適用可能な本発明の第３の実施形態に係る画素回路を示す回路図である。
図１１は、アクティブマトリクス型画像表示装置に適用可能な本発明の第３の実施形態に係る画素回路を示す回路図である。
本第３の実施形態が上述した第２の実施形態と異なる点は、別個設けた外部の電流源４９から電流が供給される電流供給線ＩＲＥＦＬ４１が、制御線、たとえばオートゼロ線ＡＺＬ４１により導通状態が制御されるスイッチとしてのＴＦＴ５１を介してノードＮＤ４３と接続されている点にある。
このような構成を採用すると、電流源を各画素回路ごとに設ける必要がなく、たとえば画素配列の各列ごとに配列された電流供給線ＩＲＦＬ４１に対して参照電流Ｉrefを供給すればよい。
その他の構成は、上述した図８および図１０の回路と同様であり、その動作の詳細な説明はここでは省略する。
本第３の実施形態によれば、第２の実施形態に効果に加えて画素回路の簡単化を図りつつ、黒表示時のしきい値キャンセルを実現することができる。
第４実施形態
図１２は、アクティブマトリクス型画像表示装置に適用可能な本発明の第４の実施形態に係る画素回路を示す回路図である。
図１３（Ａ）〜（Ｇ）は図１２の画素回路のタイミングチャートである。
図１２は、アクティブマトリクス型画像表示装置に適用可能な本発明の第４の実施形態に係る画素回路を示す回路図である。
図１３（Ａ）〜（Ｇ）は図１２の画素回路のタイミングチャートである。
本第４の実施形態が上述した第２および第３の実施形態と異なる点は、ＴＦＴ４１のソースと発光素子４８のアノードとの接続点により形成されるノードＮＤ４３に、しきい値キャンセル動作の期間（オートゼロ期間）だけ定電流をＩｒｅｆを供給する電流源４９を設ける代わりに、図１３（Ｆ）に示すように、オートゼロ期間に発光素子４８のカソード側電位を第２の基準電位Ｖｓｓより低い電位Ｖｓｓ２に遷移させることで、黒表示時のしきい値キャンセルを可能したことにある。
その他の構成は、上述した図８の回路と同様であり、その動作の詳細な説明はここでは
省略する。
省略する。
本第４の実施形態によれば、発光素子４８のカソード電位をパルスとするため、ゲート電位保持容量であるキャパシタＣ４２によるノードＮＤ４１へのカップリングが懸念される。
このカップリングが入ることで動作上の支障をきたすことはないが、このカップリングによる異常発光を考えておく必要がある。
これを回避するためには、ＴＦＴ４４がオンし、ノードＮＤ４１に信号電位Ｖｉｎが供給されている状態でＶｓｓ２からＶｓｓに戻す、またはキャパシタｃ４２を電源電位ＶｃｃとノードＮＤ４１との間に接続する等の対策を要する。
このカップリングが入ることで動作上の支障をきたすことはないが、このカップリングによる異常発光を考えておく必要がある。
これを回避するためには、ＴＦＴ４４がオンし、ノードＮＤ４１に信号電位Ｖｉｎが供給されている状態でＶｓｓ２からＶｓｓに戻す、またはキャパシタｃ４２を電源電位ＶｃｃとノードＮＤ４１との間に接続する等の対策を要する。
ここで、カップリングによる異常発光について考察する。
カップリングによりノードＮＤ４１の電位が持ち上がり、それとともに、ノードＮＤ４２の電位も持ち上がる。これにより、有機ＥＬ発光素子４８にかかる電位差も高くなる（異常発光）。
しかし、ノードＮＤ４１に信号電位Ｖｉｎを書き込むことで狙いの電位に戻るので、発光を制御する上では問題ない。
図１２のタイミングチャートでは、ＶＳＳＰを受けるタイミングとＴＦＴ４４がオンするタイミングが同時であるため、この異常発光の影響はほとんどなく、問題とならない。
カップリングによりノードＮＤ４１の電位が持ち上がり、それとともに、ノードＮＤ４２の電位も持ち上がる。これにより、有機ＥＬ発光素子４８にかかる電位差も高くなる（異常発光）。
しかし、ノードＮＤ４１に信号電位Ｖｉｎを書き込むことで狙いの電位に戻るので、発光を制御する上では問題ない。
図１２のタイミングチャートでは、ＶＳＳＰを受けるタイミングとＴＦＴ４４がオンするタイミングが同時であるため、この異常発光の影響はほとんどなく、問題とならない。
第５実施形態
本第５の実施形態では、図８、図１０、および図１２の画素回路を適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
本第５の実施形態では、図８、図１０、および図１２の画素回路を適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
図１４は、本第５の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
本第５の実施形態におけるアクティブマトリクス型画像表示装置１００Ａは、図１４に示すように、画素回路４０がｎ×ｍのマトリクス状に配列されている。
この画素回路４０のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
この画素回路４０のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
なお、図１４の構成においては、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図８等の走査線ＳＣＮＬ４１に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図８等のオートゼロ線ＡＺＬ４１に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図８等の駆動線ＤＲＶＬ４１に相当する。
ゲート駆動回路１０２の、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図９または図１３に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
本第５の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
第６実施形態
本第６の実施形態では、図１１の画素回路を適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
本第６の実施形態では、図１１の画素回路を適用可能なアクティブマトリクス型画像表示装置の構成例について説明する。
図１５は、本第６の実施形態に係るアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
本第６の実施形態におけるアクティブマトリクス型画像表示装置１００は、図１５に示すように、画素回路４０がｎ×ｍのマトリクス状に配列されている。
この画素回路４０のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
さらに、定電流源（ＩＳＲＣ）１０３により各画素列ごとに配列された電流供給線ＩＲＥＦＬ１０１−１〜１０１−ｎに電流ＩＲＥＦが供給される。
この画素回路４０のマトリクス配列に対して、データ線駆動回路（ＤＴＬＤＲＶ）１０１により駆動されるｍ列分のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎが画素列毎に配線されている。
また、走査線駆動回路、オートゼロ線駆動回路、および駆動線駆動回路を含むゲート駆動回路（ＧＴＤＲＶ）１０２により駆動される複数系統（本実施形態では３系統）の走査線ＳＣＮＬ１０１−１，オートゼロ線ＡＺＬ１０１−１，駆動線ＤＬＶＬ１０１−１、・・・、走査線ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−ｍ，駆動線ＤＬＶＬ１０１−ｍが画素行毎にそれぞれ配線されている。
さらに、定電流源（ＩＳＲＣ）１０３により各画素列ごとに配列された電流供給線ＩＲＥＦＬ１０１−１〜１０１−ｎに電流ＩＲＥＦが供給される。
なお、図１５の構成においては、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍは、図１１の走査線ＳＣＮＬ４１に相当し、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍは、図１１のオートゼロ線ＡＺＬ４１に相当し、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍは、図１１の駆動線ＤＲＶＬ４１に相当し、電流供給線ＩＲＥＦＬ１０１−１〜１０１−ｎが電流供給線ＩＲＥＦＬ４１に相当する。
ゲート駆動回路１０２の、走査線ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ、オートゼロ線ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ、駆動線ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍの駆動方法、並びに、データ線駆動回路１０１のデータ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎの駆動方法は、図９または図１３に関連付けて説明した画素回路の駆動方法と実質的に同様に行われる。したがって、ここではその詳細な説明は省略する。
本第６の実施形態によれば、高品位な画像を表示することが可能なアクティブマトリクス型画像表示装置を実現することができる。
４０，４０Ａ〜４０Ｃ…画素回路、４１〜４７…ＴＦＴ、Ｃ４１，Ｃ４２…キャパシタ、ＮＤ４１〜ＮＤ４３…ノード、ＳＣＮＬ４１…走査線、ＡＺＬ４１…オートゼロ線、ＤＲＶＬ４１…駆動線、１００，１００Ａ…アクティブマトリクス型画像表示装置、１０１…データ線駆動回路、１０２…ゲート駆動回路、ＳＣＮＬ１０１−１〜ＳＣＮＬ１０１−ｍ…走査線、ＡＺＬ１０１−１〜ＡＺＬ１０１−ｍ…オートゼロ線、ＡＺＬ１０２−１〜ＡＺＬ１０２−ｍ…オートゼロ線、ＤＬＶ１０１−１〜ＤＬＶＬ１０１−ｍ…駆動線、ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎ…データ線。ＩＲＥＦＬ１０１−１〜ＩＲＥＦＬ１０１−ｎ…電流供給線。
Claims (12)
- 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、
所定のしきい値を有する第２のトランジスタと、
上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、
上記データ線と上記第１のノードとの間に接続された第２のスイッチと、
上記第２のトランジスタに接続された第３のスイッチと、を有し、
上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、
上記第１の基準電位と第２の基準電位との間に、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている
画素回路。 - 上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第３のノードに接続されている
請求項１記載の画素回路。 - 少なくとも、上記第１および第３のスイッチが導通状態のときに、上記第３のノードに電流を供給可能な電流源を有する
請求項１記載の画素回路。 - 上記発光素子のカソード側が上記第２の基準電位側に接続され、
少なくとも、上記第１および第３のスイッチが導通状態のときに、上記第２の基準電位がより低い電位に設定される
請求項１記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２のスイッチが非導通状態を保持した状態で、上記第１および第３のスイッチを導通状態に保持して、上記第１のノードと上記第３のノードとを電気的に接続し、上記第２のノードに上記第３のスイッチを通して、データ線の信号電位を上記第２のトランジスタのしきい値を含む電位を供給し、
第２ステージとして、上記第１のスイッチおよび上記第３のスイッチを非導通状態に保持した後、上記第２のスイッチを導通状態に保持して上記データ線を伝播されるデータを上記第１のノードに入力し、
第３ステージとして、上記第２のスイッチを非導通状態に保持する
請求項１記載の画素回路。 - 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、
所定のしきい値を有する第２のトランジスタと、
上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、
上記データ線と上記第１のノードとの間に接続された第２のスイッチと、
上記第２のトランジスタに接続された第３のスイッチと、
上記第２のノードと所定電位との間に接続された第４のスイッチと、
第５のスイッチと、を有し、
上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、
上記第１の基準電位と第２の基準電位との間に、上記第５のスイッチ、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている
画素回路。 - 上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第３のノードに接続されている
請求項６記載の画素回路。 - 少なくとも、上記第１および第３のスイッチが導通状態のときに、上記第３のノードに電流を供給可能な電流源を有する
請求項６記載の画素回路。 - 上記発光素子のカソード側が上記第２の基準電位側に接続され、
少なくとも、上記第１および第３のスイッチが導通状態のときに、上記第２の基準電位がより低い電位に設定される
請求項６記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、第１、第２、第３、および第５のスイッチが非導通状態で、上記第４のスイッチを導通状態として、上記第２のノードを所定電位に接続し、
第２ステージとして、上記第４のスイッチを非導通状態とした後、上記第２のスイッチが非導通状態を保持した状態で、上記第１、第３、および第５のスイッチを導通状態に保持し、上記第１のノードと上記第３のノードとを電気的に接続し、上記第２のノードに上記第３のスイッチを通して、データ線の信号電位を上記第２のトランジスタのしきい値を含む電位を供給し、
第４ステージとして、上記第１、第３、および第５のスイッチを非導通状態に保持した後、上記第２のスイッチを導通状態に保持して上記データ線を伝播されるデータを上記第１のノードに入力し、
第５ステージとして、上記第２のスイッチを非導通状態に保持した後、上記第５のスイッチを導通状態とする
請求項６記載の画素回路。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
第１および第２の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、
所定のしきい値を有する第２のトランジスタと、
上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、
上記データ線と上記第１のノードとの間に接続された第２のスイッチと、
上記第２のトランジスタに接続された第３のスイッチと、
上記第２のノードと所定電位との間に接続された第４のスイッチと、
第５のスイッチと、を有し、
上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、
上記第１の基準電位と第２の基準電位との間に、上記第５のスイッチ、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている
表示装置。 - 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
上記第１のノードと上記第２のノードとの間に接続された結合容量素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する、所定のしきい値を有する駆動用の第１のトランジスタと、
所定のしきい値を有する第２のトランジスタと、
上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、
上記データ線と上記第１のノードとの間に接続された第２のスイッチと、
上記第２のトランジスタに接続された第３のスイッチと、
上記第２のノードと所定電位との間に接続された第４のスイッチと、
第５のスイッチと、を有し、
上記データ線と上記第２のノードとの間に、上記第３のスイッチと上記第２のトランジスタが直列に接続され、
上記第１の基準電位と第２の基準電位との間に、上記第５のスイッチ、上記第３のノード、上記第１のトランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
第１、第２、第３、および第５のスイッチが非導通状態で、上記第４のスイッチを導通状態として、上記第２のノードを所定電位に接続し、
上記第４のスイッチを非導通状態とした後、上記第２のスイッチが非導通状態を保持した状態で、上記第１、第３、および第５のスイッチを導通状態に保持し、上記第１のノードと上記第３のノードとを電気的に接続し、上記第２のノードに上記第３のスイッチを通して、データ線の信号電位を上記第２のトランジスタのしきい値を含む電位を供給し、
上記第１、第３、および第５のスイッチを非導通状態に保持した後、上記第２のスイッチを導通状態に保持して上記データ線を伝播されるデータを上記第１のノードに入力し、
上記第２のスイッチを非導通状態に保持した後、上記第５のスイッチを導通状態とする
画素回路の駆動方法。
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