JP4974471B2

JP4974471B2 - 有機ｅｌ画素回路およびその駆動方法

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Publication number: JP4974471B2
Application number: JP2005096835A
Authority: JP
Inventors: 恭二池田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
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Publication date: 2012-07-11
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Description

有機ＥＬ素子へ供給する駆動電流をデータ信号に応じて制御する有機ＥＬ画素回路に関する。

自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目されている。

特に、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置では、高精細な表示が可能である。

このアクティブマトリクス型ＥＬ表示装置では、基板上に複数本のゲートラインが行（水平）方向に延び、複数本のデータライン及び電源ラインが列（垂直）方向に延びており、各画素は有機ＥＬ素子と、選択ＴＦＴ、駆動用ＴＦＴ及び保持容量を備えている。ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧（電圧ビデオ信号）を保持容量に充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電力を有機ＥＬ素子に流している。

特表２００２−５１４３２０公報

しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。

そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。

ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。

しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。

本発明は、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。

本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、前記駆動トランジスタの制御端と有機ＥＬ素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、前記選択トランジスタの制御端に接続され、前記選択トランジスタのオンオフを制御する第１の制御ラインと、前記駆動制御トランジスタの制御端に接続され、前記駆動制御トランジスタのオンオフを制御する第２の制御ラインと、を有し、前記第１の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされることを特徴とする。

また、本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、前記駆動トランジスタの制御端と有機ＥＬ素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、前記選択トランジスタの制御端に接続され、前記選択トランジスタのオンオフを制御する第１の制御ラインと、前記駆動制御トランジスタの制御端に接続され、前記駆動制御トランジスタのオンオフを制御する第２の制御ラインと、を有し、前記第１の制御ラインには、前記電位制御トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記電位制御トランジスタは、一方がオンされたときに他方がオフされることを特徴とする。

また、前記第１の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされることが好適である。また、前記短絡トランジスタの制御端に接続され、前記短絡トランジスタのオンオフを制御する第３の制御ラインを有することも好適である。

また、前記第２の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記駆動制御トランジスタと、前記短絡トランジスタは、一方がオンされたときに他方がオフされることが好適である。

また、本発明は、以上に記載の有機ＥＬ画素回路を有する有機ＥＬ画素回路の駆動方法であって、前記選択トランジスタおよび前記短絡トランジスタをオン、前記電位制御トランジスタをオフするとともに、前記容量の前記選択トランジスタ側の電圧をデータ信号の電圧とした状態で、駆動トランジスタの制御端電圧を電源電圧に対し、前記駆動トランジスタのしきい値電圧分異なる電圧にセットするリセット工程と、前記選択トランジスタ、前記短絡トランジスタをオフ、前記駆動制御トランジスタをオンして、前記駆動トランジスタの制御端電圧をデータ信号の電圧と、前記駆動トランジスタのしきい値電圧に応じた電圧にセットし、前記駆動制御トランジスタをオンして、前記駆動トランジスタからの駆動電流を前記有機ＥＬ素子に流す発光工程と、を有することを特徴とする。

また、前記リセット工程の前工程として、前記選択トランジスタおよび短絡トランジスタをオン、電位制御トランジスタをオフ、前記駆動制御トランジスタをオンとして、前記駆動トランジスタの制御端の電荷を放出するディスチャージ工程を設けることが好適である。

以上のように、本発明によれば、選択トランジスタをオンした状態で、短絡トランジスタをオンすることによって、駆動トランジスタの制御端電圧をデータ電圧および駆動トランジスタのしきい値電圧に応じたものにセットすることができる。従って、駆動トランジスタのしきい値電圧の変動によらず、データ電圧に応じた駆動電流を有機ＥＬ素子に供給することができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、実施形態に係る画素回路の構成を示している。データラインＤＬは、垂直方向に伸び、画素の表示輝度についてのデータ信号（データ電圧Ｖｓｉｇ）を画素回路に供給する。データラインＤＬは、１列の画素に対し１本設けられており、垂直方向の画素に対し、その画素のデータ電圧Ｖｓｉｇを順次供給する。

このデータラインＤＬには、ｎチャネルの選択トランジスタＴ１のドレインが接続されており、この選択トランジスタＴ１のソースは、コンデンサＣｓの一端に接続されている。選択トランジスタＴ１のゲートは、水平方向に伸びるゲートラインＧＬに接続されている。このゲートラインＧＬには、水平方向の各画素回路の選択トランジスタＴ１のゲートが接続されている。

このゲートラインＧＬには、ｐチャンネルの電位制御トランジスタＴ２のゲートが接続されている。従って、選択トランジスタＴ１がオンの時に電位制御トランジスタＴ２がオフ、選択トランジスタＴ１がオフの時に電位制御トランジスタＴ２がオンとなる。電位制御トランジスタＴ２のソースは電源ラインＰＶｄｄに接続され、ドレインはコンデンサＣｓと選択トランジスタＴ１のソースに接続されている。なお、電源ラインＰＶｄｄも垂直方向に伸びており、垂直方向の各画素に電源電圧ＰＶｄｄを供給する。

コンデンサＣｓの他端は、ｐチャンネルの駆動トランジスタＴ４のゲートに接続されている。駆動トランジスタＴ４のソースは電源ラインＰＶｄｄに接続され、ドレインはｎチャネルの駆動制御トランジスタＴ５のドレインに接続されている。駆動制御トランジスタＴ５のソースは、有機ＥＬ素子ＥＬのアノードに接続されており、ゲートは、水平方向に伸びる発光セットラインＥＳに接続されている。また、有機ＥＬ素子ＥＬのカソードは、低電圧のカソード電源ＣＶに接続されている。

さらに、駆動トランジスタＴ４のゲートには、ｎチャネルの短絡トランジスタＴ３のドレインが接続されており、この短絡トランジスタＴ３のソースは、駆動トランジスタＴ４のドレインに、またゲートは、ゲートラインＧＬに接続されている。

このように、本実施形態では、垂直方向にデータラインＤＬと、電源ラインＰＶｄｄが配置され、水平方向にゲートラインＧＬと、発光セットラインＥＳが配置されている。

次に、この画素回路の動作について、説明する。

図２に示すように、この画素回路は、ゲートラインＧＬ、発光セットラインＥＳの状態（Ｈレベル，Ｌレベル）に応じて、（ｉ）ディスチャージ（ＧＬ＝Ｈレベル，ＥＳ＝Ｈレベル）、（ｉｉ）リセット（ＧＬ＝Ｈレベル，ＥＳ＝Ｌレベル）、（ｉｉｉ）電位固定（ＧＬ＝Ｌレベル，ＥＳ＝Ｌレベル）、（ｉｖ）発光（ＧＬ＝Ｌレベル，ＥＳ＝Ｈレベル）の４つの状態があり、これを繰り返す。すなわち、データラインＤＬのデータを有効にした状態で、（ｉ）ディスチャージを行い、その後（ｉｉ）リセットによって、コンデンサＣｓの充電電圧を決定し、（ｉｉｉ）においてゲート電圧Ｖｇを固定し、（ｖ）固定されたゲート電圧に応じた駆動電流で有機ＥＬ素子ＥＬが発光する。

また、データラインＤＬにおけるデータは、図に示すように、（ｉ）ディスチャージ工程の前に有効になり、（ｉｉｉ）固定工程の後に無効になる。従って、（ｉ）ディスチャージ工程から（ｉｉｉ）固定工程まではデータラインに有効なデータがセットされている。

以下、それぞれの状態について、説明する。なお、図３〜６においてオフのトランジスタについてには、破線で示してある。

（ｉ）ディスチャージ（ＧＬ＝Ｈレベル，ＥＳ＝Ｈレベル）
まず、データラインＤＬにデータ電圧Ｖｓｉｇが供給されている状態で、ゲートラインＧＬ、発光セットラインＥＳの両方をＨレベル（高レベル）にする。これによって、選択トランジスタＴ１、駆動制御トランジスタＴ５、短絡トランジスタＴ３がオン、電位制御トランジスタＴ２がオフとなる。従って、図３に示すように、コンデンサＣｓの選択トランジスタＴ１側の電圧Ｖｎ＝Ｖｓｉｇという状態で、電源ラインＰＶｄｄからの電流が駆動トランジスタＴ４、駆動制御トランジスタＴ５、有機ＥＬ素子ＥＬを介しカソード電源ＣＶに流れ、これによって駆動トランジスタＴ４のゲートに保持されていた電荷が引き抜かれる。これによって、駆動トランジスタＴ４のゲート電圧Ｖｇは、所定の低電圧になる。

（ｉｉ）リセット（ＧＬ＝Ｈレベル，ＥＳ＝Ｌレベル）
上述のディスチャージの状態から発光セットラインＥＳをＬレベル（ローレベル）に変更する。これによって、図４に示すように、駆動制御トランジスタＴ５がオフとなり、駆動トランジスタＴ４のゲート電圧Ｖｇ＝Ｖｇ０＝ＰＶｄｄ−｜Ｖｔｐ｜にリセットされる。ここで、このＶｔｐは、駆動トランジスタＴ４のしきい値電圧である。すなわち、駆動トランジスタＴ４はソースが電源ＰＶｄｄに接続されている状態で、短絡トランジスタＴ３によって、ゲートドレイン間が短絡されているため、そのゲート電圧が、電源ＰＶｄｄより駆動トランジスタＴ４のしきい値電圧｜Ｖｔｐ｜だけ低い電圧にセットされてオフされる。このときコンデンサＣｓの選択トランジスタＴ１側の電位Ｖｎ＝Ｖｓｉｇであり、コンデンサＣｓには｜Ｖｓｉｇ−（ＰＶｄｄ−｜Ｖｔｐ｜）｜の電圧が充電される。

（ｉｉｉ）電位固定（ＧＬ＝Ｌレベル，ＥＳ＝Ｌレベル）
次に、ゲートラインＧＬをＬレベルとして、選択トランジスタＴ１、短絡トランジスタＴ３をオフ、電位制御トランジスタＴ２をオンする。これによって、図５に示すように、駆動トランジスタＴ４のゲートは、ドレインから切り離される。そして、電位制御トランジスタＴ２がオンすることで、Ｖｎ＝ＰＶｄｄとなる。従って、駆動トランジスタＴ４のゲート電位Ｖｇは、Ｖｎの変化に応じてシフトする。なお、駆動トランジスタＴ４のゲートとソースの間には、寄生容量Ｃｐが存在するため、ゲート電位Ｖｇは、このＣｐの影響を受ける。

（ｉｖ）発光（ＧＬ＝Ｌレベル，ＥＳ＝Ｈレベル）
次に、発光セットラインＥＳをＨレベルにすることによって、図６に示すように、駆動制御トランジスタＴ５がオンし、これによって駆動トランジスタＴ４からの駆動電流が有機ＥＬ素子ＥＬに流れる。このときの駆動電流は、駆動トランジスタＴ４のゲート電圧によって決定される、駆動トランジスタＴ４のドレイン電流となるが、このドレイン電流は駆動トランジスタＴ４のしきい値電圧Ｖｔｐとは、関係ないものとなり、しきい値電圧の変動に伴う発光量の変動を抑えることができる。

これについて図７に基づいて説明する。

上述のように、（ｉｉ）リセット後は、図において、○で示したように、Ｖｎ（＝Ｖｓｉｇ）は、Ｖｓｉｇ（ｍａｘ）〜Ｖｓｉｇ（ｍｉｎ）の間の値であり、ＶｇはＰＶｄｄから駆動トランジスタＴ４のしきい値電圧Ｖｔｐだけ減じた電圧Ｖｇ０となる。すなわち、Ｖｇ＝Ｖｇ０＝ＰＶｄｄ＋Ｖｔｐ（Ｖｔｐ＜０）、Ｖｎ＝Ｖｓｉｇである。

そして、（ｉｉｉ）の電位固定に入ると、Ｖｎは、ＶｓｉｇからＰＶｄｄまで変化するので、その変化量ΔＶｇは、Ｃｓ、Ｃｐの容量を考慮して、ΔＶｇ＝Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）と表せる。

よって、Ｖｎ，Ｖｇは、図において●で示したように、Ｖｎ＝ＰＶｄｄ，Ｖｇ＝Ｖｔｐ＋ΔＶｇ＝ＰＶｄｄ＋Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）となる。

ここで、Ｖｇｓ＝Ｖｇ−ＰＶｄｄであるので、Ｖｇｓ＝Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）となる。

一方、ドレイン電流Ｉは、Ｉ＝（１／２）β（Ｖｇｓ−Ｖｔｐ）²と表され、上式を代入することによって、ドレイン電流Ｉは次のように表される。
Ｉ＝（１／２）β｛Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）−Ｖｔｐ｝²
＝（１／２）β｛Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）｝²
＝（１／２）βα（Ｖｓｉｇ−ＰＶｄｄ）²
ここで、α＝｛Ｃｓ／（Ｃｓ＋Ｃｐ）｝²，βは駆動トランジスタＴ４増幅率であり、β＝μεＧｗ／Ｇｌであり、
μはキャリアの移動度、εは誘電率、Ｇｗはゲート幅、Ｇｌはゲート長である。

このように、ドレイン電流Ｉの式には、Ｖｔｐは含まれず、Ｖｓｉｇ−ＰＶｄｄの２乗に比例することになる。従って、駆動トランジスタＴ４のしきい値電圧のバラツキの影響を排除してデータ電圧Ｖｓｉｇに応じた発光を達成することができる。

上述の説明では、１画素についての動作についてのみ説明した。実際には、表示パネルは、マトリクス状に画素が配置されており、これらのそれぞれについて対応する輝度信号に応じたデータ電圧Ｖｓｉｇを供給して各有機ＥＬ素子を発光させる。すなわち、図８に示すように、表示パネルには、水平スイッチ回路ＨＳＲと、垂直スイッチＶＳＲが設けられており、これらの出力によってデータラインＤＬ、ゲートラインＧＬ、その他発光セットラインＥＳなどの状態が制御される。特に、水平方向の各画素には、１つのゲートラインＧＬが対応づけられており、このゲートラインＧＬは垂直スイッチＶＳＲよって、１つずつ順に活性化される。次に、１つのゲートラインＧＬが活性化される１水平期間に、水平スイッチＨＳＲによってすべてのデータラインＤＬにデータ電圧が点順次で供給され、これが１水平ライン分の画素回路にデータが書き込まれる。そして、各画素回路において、１垂直期間後まで書き込まれたデータ電圧に応じた発光がされる。

次に、１水平ライン内の各画素に対するデータの書き込み手順について、図９に基づいて説明する。

まず、１水平期間の開始を示すイネーブル信号ＥＮＢのＬレベルの後に、すべてのデータラインＤＬに点順次でデータ電圧Ｖｓｉｇを書き込む。すなわち、データラインＤＬには、容量などが接続されており、電圧信号をセットすることで、データラインＤＬにそのデータ電圧Ｖｓｉｇが保持される。そこで、各列の画素についてのデータ電圧Ｖｓｉｇを順次対応するデータラインＤＬにセットすることで、すべてのデータラインＤＬにデータ電圧Ｖｓｉｇをセットする。

そして、このデータのセットが終了した段階で、ＨｏｕｔをＨレベルとして、ゲートラインＧＬをＨレベルとして活性化し、上述した１つの水平方向の各画素について動作を行い、各画素におけるデータ書き込み、発光が行われる。

このようにして、通常のビデオ信号（データ電圧Ｖｓｉｇ）を順次データラインＤＬに書き込み、これを画素回路にセットして、発光させることができる。

次に、他の方式について、図１０に基づいて説明する。この例では、イネーブルラインＥＮＢがＬレベルの期間に、発光セットラインＥＳをＬレベルにし、イネーブルラインＥＮＢがＨレベルに立ち上がるときにゲートラインＧＬをＨレベル（活性化）とする。この状態で、データ電圧Ｖｓｉｇを順次データラインＤＬにセットする。そして、すべてのデータラインＤＬにデータ電圧Ｖｓｉｇをセットした場合には、発光セットラインＥＳをＨレベルとして、上述のディスチャージを行い、その後発光セットラインＥＳをＬレベルに戻す。ゲートラインＧＬは、イネーブルラインＥＮＢの立ち下がりに同期してＬレベルに戻り、イネーブルラインＥＮＢがＬレベルの時にイネーブルラインＥＮＢをＨレベルに戻す。これによって、上述の例と同様の動作が行われる。

次に、各種変形例について、説明する。

（ｉ）変形例１
図１１は、変形例１の構成を示している。この変形例１では、選択トランジスタＴ１、短絡トランジスタＴ３をｐチャネルとし、電位制御トランジスタＴ２をｎチャネルとしている。このような構成では、ゲートラインＧＬのＨレベル，Ｌレベルを上述の実施形態と反対にすることで、実施形態同様の動作を可能としている。

この変形例１におけるゲートラインＧＬ、発光セットラインＥＳの制御に応じた選択トランジスタＴ１、駆動制御トランジスタＴ５のオンオフは、図１２に示した通りであり、これは上述の図２に示したものと同一である。

（ｉｉ）変形例２
図１３は、変形例２の構成を示している。この変形例２では、実施形態の画素回路と比べ、電位制御トランジスタＴ２の制御用に専用の制御ラインＣＳを設けている。従って、電位制御トランジスタＴ２を制御ラインＣＳにより独立して制御することができる。そこで、図１４に示したように、制御ラインＣＳによって、選択トランジスタＴ１がオンする前に、電位制御トランジスタＴ２をオフし、選択トランジスタＴ１がオフした後に、駆動制御トランジスタＴ５と一緒に電位制御トランジスタＴ２をオンすることができる。

このような構成によれば、水平方向のラインが増えてしまうが、電位制御トランジスタＴ２を最も適切なタイミングでオンオフすることができる。すなわち、短絡トランジスタＴ３と、電位制御トランジスタＴ２の同時オンの期間を確実になくすことができ、正確なゲート電位固定ができ、補正精度を上昇することができる。

なお、図１５は、図１３に対し電位制御トランジスタＴ２をｎチャネルとした例、図１６は選択トランジスタＴ１、短絡トランジスタＴ３をｐチャネル、電位制御トランジスタＴ２をｎチャネルとした例、図１７は、選択トランジスタＴ１、短絡トランジスタＴ３、電位制御トランジスタＴ２をすべてｐチャネルとした例を示している。

（ｉｉｉ）変形例３
図１８は、他の変形例であり、選択トランジスタＴ１と、電位制御トランジスタＴ２とをゲートラインＧＬに接続し、専用のリセットラインＲＳＴを設け、このリセットラインＲＳＴに短絡トランジスタＴ３を接続している。この構成では、図１９に示すように、リセットラインＲＳＴによって、短絡トランジスタＴ３を、選択トランジスタＴ１のオフおよび駆動制御トランジスタＴ５のオンに先立って、オフすることができる。

従って、変形例２と同様に、電位制御Ｔ２と、短絡トランジスタＴ３の同時オン期間をなくすことができる。このような構成にすることによって、ゲートラインＧＬの近くに配置するトランジスタは、選択トランジスタＴ１と、電位制御トランジスタＴ２の２つでよくなり、画素回路におけるトランジスタのレイアウトが容易になる。しかし、この場合には選択トランジスタＴ１と、短絡トランジスタＴ３のオフタイミングがずれることになり、このときにＶｇに影響をノイズが発生する可能性もある。

（ｉｖ）変形例４
図２０は、さらに他の変形例である。この例では、選択トランジスタＴ１、電位制御トランジスタＴ２をゲートラインＧＬに接続し、短絡トランジスタＴ３、駆動制御トランジスタＴ５を発光セットラインＥＳに接続している。この例では、図２１に示すように、発光状態から、ゲートラインＧＬがＨレベルとなり、電位制御トランジスタＴ２がオフ、選択トランジスタＴ１がオンになり、コンデンサＣｓの一端にデータ電圧Ｖｓｉｇが供給される。この際短絡トランジスタＴ３はオフ、駆動制御トランジスタＴ５はオンになっている。次に、発光セットラインＥＳがＬレベルとなり、短絡トランジスタＴ３がオン、駆動制御トランジスタＴ５がオフになる。直前まで、有機ＥＬ素子ＥＬに電流が流れており、駆動トランジスタＴ４のドレインは比較的低い電圧になっており、短絡トランジスタＴ３がオンすることで、ＶｇにＰＶｄｄ＋Ｖｔｐの値にセットする、リセットが行われる。その後、発光セットラインＥＳがＨレベルとなり、短絡トランジスタＴ３がオフ、駆動制御トランジスタＴ５がオンになった段階で、ゲートラインＧＬがＨレベルになり、電位の固定および発光が行われる。

この変形例４によれば、ゲートラインＧＬの近くに選択トランジスタＴ１、電位制御トランジスタＴ２を配置し、発光セットラインＥＳの近くに短絡トランジスタＴ３、駆動制御トランジスタＴ５を配置することで、配線の引き回しが非常に容易になる。従って、画素回路のレイアウトが容易になる。しかし、選択トランジスタＴ１と、短絡トランジスタＴ３のタイミングがずれるため、ノイズが乗りやすいというデメリットもある。さらに、他の構成例のようなディスチャージ工程を設けることができないため、駆動トランジスタＴ４のゲートについての電荷の放出が十分行えない場合も生じやすい。

実施形態に係る画素回路の構成を示す図である。動作を説明するチャート図である。ディスチャージ工程を説明する図である。リセット工程を説明する図である。電位固定工程を説明する図である。発光工程を説明する図である。リセットから電位固定工程における電位変化の状態を説明する図である。パネルの全体構成を示す図である。データセットのタイミング例を示す図である。データセットの他のタイミング例を示す図である。変形例１の構成を説明する図である。変形例１の駆動状態を示す図である。変形例２の構成を説明する図である。変形例２の駆動状態を示す図である。変形例２についての他の構成を示す図である。変形例２についてのさらに他の構成を示す図である。変形例２についてのさらに他の構成を示す図である。変形例３についての構成を示す図である。変形例３の駆動状態を示す図である。変形例４についての構成を示す図である。変形例４の駆動状態を示す図である。

符号の説明

Ｃｓコンデンサ、ＣＳ制御ライン、ＣＶカソード電源、Ｃｐ寄生容量、ＤＬデータライン、ＥＬ有機ＥＬ素子、ＥＮＢイネーブル信号、ＥＳ発光セットライン、ＧＬゲートライン、ＨＳＲ水平スイッチ、Ｖｄｄ電源電圧、ＲＳＴリセットライン、Ｔ１選択トランジスタ、Ｔ２電位制御トランジスタ、Ｔ３短絡トランジスタ、Ｔ４駆動トランジスタ、Ｔ５駆動制御トランジスタ、ＶＳＲ垂直スイッチ、Ｖｇ駆動トランジスタのゲート電圧、Ｖｓｉｇデータ電圧。

Claims

制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、
この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、
前記駆動トランジスタの制御端と有機ＥＬ素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、
データラインからのデータ電圧を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、
この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、
この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、
前記選択トランジスタの制御端に接続され、前記選択トランジスタのオンオフを制御する第１の制御ラインと、
前記駆動制御トランジスタの制御端に接続され、前記第１の制御ラインとは異なるタイミングで、前記駆動制御トランジスタのオンオフを制御する第２の制御ラインと、
を有し、
前記第１の制御ラインには、前記電位制御トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記電位制御トランジスタは、一方がオンされたときに他方がオフされることを特徴とする有機ＥＬ画素回路。
請求項１に記載の回路において、
前記短絡トランジスタの制御端に接続され、前記短絡トランジスタのオンオフを制御する第３の制御ラインを有することを特徴とする有機ＥＬ画素回路。
請求項１に記載の回路において、
前記第２の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記駆動制御トランジスタと、前記短絡トランジスタは、一方がオンされたときに他方がオフされることを特徴とする有機ＥＬ画素回路。
請求項１から３のいずれかに記載の有機ＥＬ画素回路を有することを特徴とする有機ＥＬ画素回路の駆動方法であって、
前記選択トランジスタおよび前記短絡トランジスタをオン、前記電位制御トランジスタをオフするとともに、前記容量の前記選択トランジスタ側の電圧をデータ信号の電圧とした状態で、駆動トランジスタの制御端電圧を電源電圧に対し、前記駆動トランジスタのしきい値電圧分異なる電圧にセットするリセット工程と、
前記選択トランジスタ、前記短絡トランジスタをオフ、前記駆動制御トランジスタをオンして、前記駆動トランジスタの制御端電圧をデータ信号の電圧と、前記駆動トランジスタのしきい値電圧に応じた電圧にセットし、前記駆動制御トランジスタをオンして、前記駆動トランジスタからの駆動電流を前記有機ＥＬ素子に流す発光工程と、
を有することを特徴とする有機ＥＬ画素回路の駆動方法。
請求項４に記載の有機ＥＬ画素回路の駆動方法において、
前記リセット工程の前工程として、前記選択トランジスタおよび前記短絡トランジスタをオン、前記電位制御トランジスタをオフ、前記駆動制御トランジスタをオンとして、前記駆動トランジスタの制御端の電荷を放出するディスチャージ工程を設けることを特徴とする有機ＥＬ画素回路の駆動方法。