JP4590831B2

JP4590831B2 - 表示装置、および画素回路の駆動方法

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Publication number: JP4590831B2
Application number: JP2003157174A
Authority: JP
Inventors: 淳一山下; 勝秀内野; 哲郎山本
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Current assignee: Sony Corp
Priority date: 2003-06-02
Filing date: 2003-06-02
Publication date: 2010-12-01
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Description

【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Electroluminescence ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図８は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図８に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図９は、図８の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図９の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図９の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図９において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図９その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図９ではＴＦＴ１１のソースが電源電位ＶCCに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図９の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図９の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）² …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はばらついてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図１０に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図１０の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図１０において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＡＺＬはオートゼロ線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について、図１１（Ａ）〜（Ｇ）に示すタイミングチャートを参照しながら以下に説明する。
図１１（Ａ）は画素配列の第１行目の走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１１（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１１（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１に印加されるオートゼロ信号ａｚ〔１〕を、図１１（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２に印加されるオートゼロ信号ａｚ〔２〕を、図１１（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１に印加される駆動信号ｄｓ〔１〕を、図１１（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２に印加される駆動信号ｄｓ〔２〕を、図１１（Ｇ）はＴＦＴ２１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００１８】
図１１（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（OLED）２５と接続されるため、ＴＦＴ２１に電流が流れる。このとき、ＴＦＴ２１のゲート電位Ｖｇは、図１１（Ｇ）に示すように、降下する。
【００１９】
図１１（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を高レベルとし、ＴＦＴ２２を非導通状態とする。このとき走査線ＷＳＬ１への走査信号ｗｓ〔１〕は、図１１（Ａ）に示すように、高レベルでＴＦＴ２４が非導通状態に保持されている。
ＴＦＴ２２が非導通状態となったことに伴い、発光素子２５に流れる電流が遮断されるため、図１１（Ｇ）に示すように、ＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−|Vth| まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称する。
【００２０】
図１１（Ｃ）に示すように、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２２を導通状態とする。
【００２１】
そして、走査線ＷＳＬ１への走査信号ｗｓ〔１〕を、図１１（Ａ）に示すように、低レベルとしてＴＦＴ２４が導通状態として、データ線ＤＴＬ１に伝搬された所定電位のデータ信号をキャパシタＣ２１に印加させる。これにより、図１１（Ｇ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔVgだけ低下させる。
図１１（Ａ）に示すように、走査線ＷＳＬ１を高レベルとしてＴＦＴ２４を非導通状態とする。
これにより、ＴＦＴ２１およびＥＬ発光素子（OLED）２５に電流が流れ、ＥＬ発光素子２５が発光を開始する。
【００２２】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００２３】
【発明が解決しようとする課題】
上述したように、図１０の画素回路では、ＥＬ発光素子２５が発光していない期間に、オートゼロスイッチであるＴＦＴ２３をオンすることで、ドライブトランジスタＴＦＴ２１をカットオフの状態にする。カットオフ状態ではこのトランジスタＴＦＴ２１に電流は流れないので、そのゲート・ソース電圧Ｖｇｓは各々のトランジスタのしきい値Ｖｔｈと等しくなっており、画素毎のＶｔｈバラツキはキャンセルされている。
次に、ＴＦＴ２３をオフした後、ＴＦＴ２４をオンすることで、データ線電圧を画素内のキャパシタＣ２１を通してドライブトランジスタＴＦＴ２１のゲートに電圧ΔＶがカップリングされる。このカップリング量がＶ０であるとすると、ドライブトランジスタＴＦＴ２１はＶｔｈによらず、Ｖｇｓ−Ｖｔｈ＝Ｖ０に相当したオン電流が流れ、Ｖｔｈバラツキによるユニフォーミティにむらの無い画質が得られる。
【００２４】
ところが、図１０の画素回路においては、Ｖｔｈバラツキを補正することができても、移動度μのバラツキを補正することはできない。
以下、この課題について、図面に関連付けてさらに詳細に説明する。
【００２５】
図１２は、図１０の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図１２において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図１２において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００２６】
図１２に示すように、実線で示す画素Ａの特性と破線で示す画素Ｂの特性において、移動度が異なっている。
図１０の画素回路方式では、オートゼロ点（ΔＶ＝Ｖ０）では、移動度が異なる画素トランジスタでも電流値が等しい。
しかしながら、その後電圧が上昇するにつれて、移動度μのバラツキが電流値に現れてしまう。
たとえば、移動度が異なる画素Ａと画素Ｂにおいて、同じ電圧ΔＶ＝Ｖ０が印加されているときも、上記式１に従い電流Ｉｄｓのバラツキが発生し、その画素の輝度が異なってしまう。
つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはばらつき、画質は劣化してしまう。
【００２７】
また、図１３は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図１３において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図１３において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００２８】
オートゼロは、ドライブトランジスタのゲートとソースを接続することにより行われるが、カットオフ領域に近づくにつれて、そのオン電流も急速に減少してくる。
そのため、完全にカットオフししきい値のバラツキがキャンセルするまでには、長い時間を必要とする。図１３に示したように、オートゼロ時間が不十分だと画素Ｃは完全にしきい値Ｖｔｈのバラツキがキャンセルされない。
このように、しきい値Ｖｔｈのバラツキにより、ゲート電圧の書込み状態もばらつき、これによるユニフォーミティが劣化することも推察される。
【００２９】
また、十分にオートゼロの時間をとってしきい値Ｖｔｈのバラツキをキャンセルしても、カットオフ後にドライブトランジスタにはオフ電流が微量ながら流れてしまう。
そのため、図１４に示すように、ゲート電圧は電源電圧Ｖｃｃに向かって徐々に上昇してしまう。その結果、一度オートゼロにてしきい値Ｖｔｈのバラツキのキャンセルがなされたにもかかわらず、最終的にしきい値Ｖｔｈのばらついている画素のゲート電位が電源電圧に向かってそろうために、再度しきい値Ｖｔｈのバラツキが現れてしまう。
【００３０】
以上より、実デバイスではしきい値Ｖｔｈのバラツキのキャンセルを効果的に行うためには、オートゼロ期間をパネル毎に最適に調整する必要がある。
しかしながら、このパネル毎の最適なオートゼロ期間の調整には、膨大な調整時間がかかり、パネルのコストを上げてしまう。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な表示装置、および画素回路の駆動方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、マトリクス状に複数配列された、流れる電流によって輝度が変化する電気光学素子および当該電気光学素子を駆動するための駆動トランジスタを含む画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、第１および第２の基準電位と、上記画素回路のマトリクス配列に対して列毎に設けられ、電圧検出モード時には基準電流を、また、通常モード時には上記電圧検出モード時に上記基準電流を流したときの上記駆動トランジスタのゲート電圧に相当する電圧を、各列毎の画素回路に供給する複数の供給手段と、を有し、上記画素回路は、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する上記駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第１のノードと上記供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記各供給手段は、電圧検出モード時において、上記第２および第４のスイッチが導通状態にある時に、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲートの電圧値を記憶しておき、通常モード時において、上記第２および第４のスイッチが導通状態にある時に、上記記憶した値に相当する電圧を上記第１のノードに供給する。
【００３４】
好適には、上記供給手段は、基準電流源と、基準電流または電圧が供給される電流電圧供給線と、上記第２および第４のスイッチが導通状態にある時に、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲート電圧値を書き込み可能な記憶回路と、上記記憶回路に記憶された値の電圧を上記電流電圧供給線に出力する電圧出力回路と、電圧検出モード時には、上記基準電流源と上記電流電圧供給線とを接続して、上記第２および第４のスイッチが導通状態にある時に、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲート電圧値を上記電流電圧供給線を通して上記記憶回路に伝達させて記憶させ、通常モード時には、上記電圧出力回路と上記電流電圧供給線とを接続して、上記記憶回路に記憶された値の電圧を上記電流電圧供給線に出力させるスイッチ回路と、を含む。
【００３５】
好適には、通常モード時には、第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに記憶した値に相当する電圧を供給させ、第２ステージとして、上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００３６】
好適には、上記電圧検出モード時の動作周波数は、上記通常モード時の動作周波数より低く設定される。
【００３７】
好適には、上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている。
【００３８】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路を有する表示装置における画素回路の駆動方法であって、上記表示装置は、電圧検出モード時に、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記第１のノードに所定の基準電流を供給し、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲートの電圧値を記憶しておき、通常モード時に、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記第１のノードに記憶した値に相当する電圧を供給し、所定時間経過後に上記第２のスイッチを非導通状態に保持し、上記電圧の供給を停止し、上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持して、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００３９】
本発明によれば、たとえば電圧検出モード時において、電流電圧供給線に電流源により基準電流が流される。
そして、第２のスイッチ、および第４のスイッチを導通状態に保持する。このとき、第２のスイッチおよび第４のスイッチがオンし、第１のノード、第２のノードは、電流電圧供給線を通して基準電流源に接続され、基準電流を引いているために、画素のオン電流が基準電流に一致するように、ドライブトランジスタのゲート電圧値が設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
このように、通常の画出しをして使用する前に、基準電流を画素回路に入力し、しきい値Ｖｔの補正を行うときには、Ｖｔｈ補正の時間を通常の１００，０００倍程度の数十秒程度行うことで、いかに大画面パネルにてデータ線の配線容量が大きく（重く）ても、基準電流をしきい値Ｖｔｈのバラツキの影響を受けることなく書き込むことができる。
このバラツキのない駆動トランジスタのゲート電圧値が記憶回路に書き込まれる。
この電圧値を、各画素回路毎に記憶回路に記憶する。この動作を一画面にて行い、全ての画素の基準電圧に対するゲート電圧値を抽出し、記憶する。
【００４０】
次に、通常の画出しをして使用する通常モード時には、記憶回路に記憶した値の電圧が電流電圧供給線に供給される。
そして、第２のスイッチ、および第４のスイッチを導通状態に保持する。このとき、第２のスイッチおよび第４のスイッチがオンし、第１のノード、第２のノードに記憶した値の電圧が供給され、駆動トランジスタのゲート電圧値が設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
次に、第２および第４のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、たとえば第１のスイッチを導通状態とする。
また、第１の制御線により第３のスイッチを導通状態として、データ線に伝搬された所定電位のデータ信号を結合キャパシタに印加させる。これにより、結合キャパシタを介して入力データ信号がドライブトランジスタのゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流が電気光学素子に流れ、発光する。
そして、第３のスイッチを非導通状態とする。
【００４１】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００４２】
図１は、本実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【００４３】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、基準電流・電圧供給回路（ＲＩＳ／ＶＯＣ）１０７−１〜１０７−ｎ、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍ、および基準電流・電圧供給回路１０７−１〜１０７−ｎによる基準電流および所定の電圧が選択的に供給される電流電圧供給線ＩＶＳＬ１０１〜ＩＶＳＬ１０ｎを有する。
【００４４】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路１０１および基準電流・電圧供給回路１０７−１の具体的な構成を示している。
【００４５】
本実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１５、キャパシタＣ１１１，Ｃ１１２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１６、第１のノードＮＤ１１１、第２のノードＮＤ１１２、および第３のノードＮＤ１１３を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、キャパシタＣ１１１が本発明に係る結合キャパシタを構成している。
【００４６】
また、基準電流・電圧供給回路１０７−１〜１０７−ｎにより供給手段が構成されている。
たとえば、通常の画出しをして使用する前に、電流電圧供給線ＩＶＳＬ１０１には基準電流Ｉｒｅｆ（たとえば２μＡ）が流される。基準電流Ｉｒｅｆは、移動度のバラツキも補正できるように、発光素子１１６の発光の中間色に相当する電流値に設定される。
この電流電圧供給線ＩＶＳＬ１０１に基準電流Ｉｒｅｆを流してしきい値Ｖｔｈおよび移動度のバラツキを補正したときの、ドライブトランジスタとしてのＴＦＴ１１１のゲート電圧（第１および第２のノードの電位）を電流電圧供給線ＩＶＳＬ１０１の端子電圧として検出してメモリに書き込んでおく。
そして、通常の画出しをする場合には、メモリに書き込んでおいた値の電圧を電流電圧供給線ＩＶＳＬ１０１に出力する。
【００４７】
また、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００４８】
画素回路１０１において、電源電位ＶCCと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１６が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶCCの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１６のアノードに接続され、発光素子１１６のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートがオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第２のノードＮＤ１１２に接続され、第２電極が第３のノードＮＤ１１３に接続されている。また、キャパシタＣ１１２の第１電極が第３のノードＮＤ１１３に接続され、第２電極が電源電位ＶCCに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
さらに、第１のノードＮＤ１１１と電流電圧供給線ＩＶＳＬ１０１との間に第４のスイッチとしてのＴＦＴ１１５のソース・ドレインが接続され、ＴＦＴ１１５のゲートがオートゼロ線ＡＺＬ１０１に接続されている。
【００４９】
本実施形態に係る基準電流・電圧供給回路１０７−１（〜１０７−ｎ）は、図２に示すように、基準電流源Ｉ１０７、ｎチャネルＴＦＴ１０７１，１０７２、ｐチャネルＴＦＴ１０７３、記憶回路（ＭＥＭ）１０７４、および電圧出力回路としてのボルテージフォロワ回路１０７５を有している。
ｎチャネルＴＦＴ１０７１，１０７２、およびｐチャネルＴＦＴ１０７３により本発明に係るスイッチ回路が構成される。
【００５０】
電流電圧供給線ＩＶＳＬ１０１の一端部Ｔ１０７と基準電流源Ｉ１０７との間にＴＦＴ１０７１とＴＦＴ１０７２が直列に接続され、電流電圧供給線ＩＶＳＬ１０１の一端部Ｔ１０７とボルテージフォロワ回路１０７５の出力との間にＴＦＴ１０７３が接続されている。
そして、ＴＦＴ１０７１〜１０７３のゲートが図示しない制御系によるセレクタパルスＰSEL の供給ラインに接続されている。
また、ＴＦＴ１０７１とＴＦＴ１０７２の接続点（ソース・ドレインの接続点）ＮＤ１０７が記憶回路の電圧入出力ラインに接続されている。
【００５１】
記憶回路１０７４は、図示しない制御系によるライトコマンドＷＲを受けて、クロック信号ＣＬＫに同期して、電流電圧供給線ＩＶＳＬ１０１に基準電流Ｉｒｅｆを流してしきい値Ｖｔｈおよび移動度のバラツキを補正したときの、ドライブトランジスタとしてのＴＦＴ１１１のゲート電圧（第１および第２のノードの電位）を電流電圧供給線ＩＶＳＬ１０１の端子電圧として検出してその値を書き込んでおく。
記憶回路１０７４は、図示しない制御系によるリードコマンドＲＤを受けて、記憶した電圧値に相当する電圧信号をボルテージフォロワ回路１０７５の非反転入力（＋）に出力する。
【００５２】
ボルテージフォロワ回路１０７５は、反転入力（−）に出力が帰還されている回路で、記憶回路１０７４による電圧信号に応じた値の電圧をＴＦＴ１０７３を介して電流電圧供給線ＩＶＳＬ１０１に出力する。
【００５３】
なお、図示しない制御系により供給されるセレクタパルスＰSEL は、制御系がライトコマンドＷＲを発しているときはハイレベルに設定され、リードコマンドＲＤを発しているときはローレベルに設定される。
また、パネルのマスタクロック信号は、その周波数が図示しない制御系がライトコマンドＷＲを発しているとき、換言すれば、通常の画出しをして使用する前のゲート電圧検出モード時に、たとえば通常の画出しを行う場合のフィールド周波数６０Ｈｚより十分に低い周波数に設定される。
一方、パネルのマスタクロック信号は、その周波数が図示しない制御系がリードコマンドＷＲを発しているとき、換言すれば、通常の画出しを行う通常ノード時には、通常の画出しをする場合のフィールド周波数６０Ｈｚに設定される。
【００５４】
次に、上記構成の動作を、基準電流・電圧供給回路および画素回路の動作を中心に、図３、図４、および図５（Ａ）〜（Ｇ）に関連付けて説明する。
図５（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図５（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図５（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図５（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図５（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図５（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図５（Ｇ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。また、Ｖｏは基準電流Ｉｒｅｆを流すドライブトランジスタＴＦＴ１１１のゲート電圧値を示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００５５】
まず、通常の画出しをして使用する前のゲート電圧検出モード時に、図示しない制御系によりセレクタパルスＰSEL がハイレベルに設定されて基準電流・電圧供給回路１０７−１（〜−ｎ）に供給される。これと並行して、図示しない制御系からはライトコマンドＷＲが基準電流・電圧供給回路１０７−１（〜−ｎ）の記憶回路１０７４に発せられる。
このとき、基準電流・電圧供給回路１０７−１（〜−ｎ）では、ＴＦＴ１０７１，１０７２が導通状態となり、ＴＦＴ１０７３が非導通状態となる。したがって、基準電流・電圧供給回路１０７−１（〜−ｎ）は図３の等価回路に示すように、電流電圧供給線ＩＶＳＬ１０１に対して基準電流源Ｉ１０７が接続され、かつ、ノードＮＤ１０７が記憶回路１０７４の電圧入出力ラインに接続された構成となる。
そして、このとき画素アレイ部１０２を含むパネル部は、通常の画出しをする場合に後記するようにしきい値Ｖｔｈの補正を行う場合の１００，０００倍程度の数十秒程度をかけて行うにようにマスタクロック信号の周波数が設定される。
【００５６】
この状態で、電流電圧供給線ＩＶＳＬ１０１には定電流源１０７により基準電流Ｉｒｅｆ（たとえば２μＡ）が流される。
駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１１３とＴＦＴ１１５を導通状態とする。
【００５７】
このとき、ＴＦＴ１１５がオンし、第１のノードＮＤ１１１、第２のノードＮＤ１１２は、電流電圧供給線ＩＶＳＬ１０１を通して基準電流源Ｉ１０７に接続され、基準電流Ｉｒｅｆを引いているために、画素のオン電流が基準電流Ｉｒｅｆに一致するように、ドライブトランジスタＴＦＴ１１１のゲート電圧値Ｖｏが設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００５８】
オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１１３、ＴＦＴ１１５を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
【００５９】
このように、通常の画出しをして使用する前に、基準電流Ｉｒｅｆを画素アレイ部１０２に入力し、しきい値Ｖｔの補正を行うときには、上述したように、Ｖｔｈ補正の時間を通常の１００，０００倍程度の数十秒程度行うことで、いかに大画面パネルにてデータ線の配線容量が大きく（重く）ても、基準電流Ｉｒｅｆをしきい値Ｖｔｈのバラツキの影響を受けることなく書き込むことができる。
このバラツキのないＴＦＴ１１１のゲート電位が、ＴＦＴ１１３，１１４、電流電圧供給線ＩＶＳＬ１０１を介してノードＮＤ１０７に伝搬され、その電圧値が記憶回路１０７４に書き込まれる。
この電圧値を、各画素回路毎に記憶回路１０７４に記憶する。この動作を一画面にて行い、全ての画素の基準電圧Ｉｒｅｆに対するゲート電圧値を抽出し、記憶する。
【００６０】
次に、通常の画出しをして使用する通常モード時には、図示しない制御系によりセレクタパルスＰSEL がローレベルに設定されて基準電流・電圧供給回路１０７−１（〜−ｎ）に供給される。これと並行して、図示しない制御系からはリードコマンドＲＤが基準電流・電圧供給回路１０７−１（〜−ｎ）の記憶回路１０７４に発せらる。
このとき、基準電流・電圧供給回路１０７−１（〜−ｎ）では、ＴＦＴ１０７１，１０７２が非導通状態となり、ＴＦＴ１０７３が導通状態となる。したがって、基準電流・電圧供給回路１０７−１（〜−ｎ）は図４の等価回路に示すように、電流電圧供給線ＩＶＳＬ１０１に対してボルテージフォロワ回路１０７５の出力が接続され、かつ、記憶回路１０７４の電圧入出力ラインがボルテージフォロワ回路１０７５の非反転入力（＋）に接続された構成となる。
そして、このとき画素アレイ部１０２を含むパネル部は、たとえば通常の画出しをする場合のフィールド周波数６０Ｈｚによりしきい値Ｖｔｈの補正を行うようにマスタクロック信号の周波数が設定される。
【００６１】
この場合、電流電圧供給線ＩＶＳＬ１０１には定電流源１０７による基準電流Ｉｒｅｆ（たとえば２μＡ）の代わりに、記憶回路１０７４に記憶された値の電圧値に相当する電圧が、ボルテージフォロワ回路１０７５により電流電圧供給線ＩＶＳＬ１０１に出力される。この電圧値は、各画素回路毎のＴＦＴ１１１のしきい値Ｖｔｈのバラツキを反映した値となっている。
【００６２】
図５（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１１３とＴＦＴ１１５を導通状態とする。
【００６３】
このとき、ＴＦＴ１１５がオンし、第１のノードＮＤ１１１、第２のノードＮＤ１１２には、電流電圧供給線ＩＶＳＬ１０１を通して各画素毎のＴＦＴ１１１のしきい値Ｖｔｈのバラツキを反映した値の電圧が供給される。
これにより、図５（Ｇ）に示すように、ドライブトランジスタＴＦＴ１１１のゲート電圧値Ｖｏが設定される。この電圧の各画素回路１０１への書き込みは、たとえば水平ブランキング期間内に行われる。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００６４】
この場合、電圧入力であるので、大画面パネルにてデータ線の配線容量が大きくても、水平ブランキン期間程度の短時間にて十分に充電される。これにより、基準電流Ｉｒｅｆを基準としたしきい値Ｖｔｈの補正を行うことと同等になる。また、このしきい値Ｖｔｈの補正は、各画素回路１０１のＴＦＴ１１１のしきい値Ｖｔｈのバラツキの影響を全く受けないので、しきい値Ｖｔｈのバラツキと移動度μのバラツキを完全にキャンセルした高ユニフォーミティの画質を得ることができる。
【００６５】
図５（Ｃ）に示すように、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１１３、ＴＦＴ１１５を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、図５（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１１２を導通状態とする。
【００６６】
そして、走査線ＷＳＬ１への走査信号ｗｓ〔１〕を、図５（Ａ）に示すように、低レベルとしてＴＦＴ１１４を導通状態として、データ線ＤＴＬ１０１に伝搬された所定電位のデータ信号をキャパシタＣ１１１に印加させる。これにより、図５（Ｇ）に示すように、キャパシタＣ１１１を介して入力データ信号がＴＦＴ１１１のゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流ＩｄｓがＥＬ発光素子１１６に流れ、発光する。
そして、図５（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を非導通状態とする。
【００６７】
図６は、図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図６において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図６において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００６８】
図６に示すように、本画素回路では、上述した通りにバラツキ補正時（ΔＶ＝０）には、しきい値Ｖｔｈや移動度μの異なる画素においても、ドライブトランジスタＴＦＴ１１１には基準電流Ｉｒｅｆに相当する電流が流れる。その後、カップリング電圧ΔＶに相当するオン電流が流れる。
本画素回路は、従来方式での移動度が異なるグラフ（図１２）を平行移動させ、電流値Ｉｒｅｆにて交わらせたものと同等である。
つまり、基準電流Ｉｒｅｆをセンタに移動度μのバラツキが発生するので、図６に示したように、白表示時の移動度バラツキによるオン電流のバラツキは抑制される。これにより、よりユニフォーミティの良い有機ＥＬパネルが得られるようになる。
【００６９】
また、図７は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図７において、横軸が時間ｔを、縦軸がゲート電圧Ｖｇをそれぞれ表している。また、図７において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００７０】
上述したように、本画素回路では、基準電流Ｉｒｅｆに相当する電流が流れるようにＴＦＴ１１１のゲート電位Ｖｇが決定され、しきい値Ｖｔｈのバラツキがキャンセルされる。
このように、基準電流Ｉｒｅｆに相当する電流が流れたまましきい値Ｖｔｈのバラツキがキャンセルされるので、Ｖｔｈバラツキのキャンセルまでの時間は従来方式に比べて短くてすみ、しきい値Ｖｔｈのバラツキのキャンセルが不完全になることがなく、ユニフォーミティのバラツキは発生しない。
また、しきい値Ｖｔｈのバラツキをキャンセルした後も、ＴＦＴ１１５を導通状態に保持している限り、記憶された値の電圧が供給されて基準電流Ｉｒｅｆは流れ続け、図７に示すように、ゲート電圧は保持され続ける。
つまり、本画素回路では、ゲート電圧は保持され続けるので、しきい値Ｖｔｈのバラツキに対して補正されたままゲート電圧は保持されている。
これにより、しきい値Ｖｔｈが異なるパネルにおいても、オートゼロの設定時間に無関係にしきい値Ｖｔｈの補正が行われる。その結果、ユニフォーミティが改善する。
【００７１】
以上説明したように、本実施形態によれば、スイッチを通して、画素のドライブトランジスタに基準電流ラインを接続し、しきい値Ｖｔｈのバラツキの補正を行うので、いわゆる白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティを大幅に改善することができる。
また、各画素回路毎の駆動トランジスタのしきい値のバラツキを反映した値の電圧を入力してしきい値Ｖｔｈのバラツキのキャンセルを行うので、従来に比べてしきい値Ｖｔｈのバラツキのキャンセルにかかる時間が短縮され、しきい値Ｖｔｈのバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度、しきい値のバラツキがキャンセルされたら、その後ゲート電位は変動しないため、オートゼロの時間はしきい値Ｖｔｈの絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
また、本実施形態では、電圧入力であるので、大画面パネルにてデータ線の配線容量が大きくても、水平ブランキン期間程度の短時間にて十分に充電させることが可能となる。これにより、基準電流Ｉｒｅｆを基準としたしきい値Ｖｔｈの補正を行うことと同等になり、このしきい値Ｖｔｈの補正は、各画素回路１０１のＴＦＴ１１１のしきい値Ｖｔｈのバラツキの影響を全く受けないので、しきい値Ｖｔｈのバラツキと移動度μのバラツキを、短時間にて完全にキャンセルでき、高ユニフォーミティの画質を得ることができる。
また、電流電圧供給線は、画素列毎に一本で良いことから画素レイアウトも容易となるという利点がある。
【００７２】
なお、本実施形態では、基準電流源としていわゆる表示パネル内で生成する構成として説明したが、基準電流Ｉｒｅｆをパネル外部から供給するように構成することも可能である。この場合、たとえば外部のＭＯＳＩＣ等にて基準電流Ｉｒｅｆを生成し、パネルに入力するので、各々の電流電圧供給線毎の電流値のバラツキは少ない。
【００７３】
また、本実施形態では、第２のスイッチとしてのＴＦＴ１１３のゲートと第４のスイッチとしてのＴＦＴ１１５のゲートを第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続した構成としたが、第２のスイッチとしてのＴＦＴ１１３のゲートを第１のオートゼロ線ＡＺＬ１０１−１に接続し、第４のスイッチとしてのＴＦＴ１１５のゲートを第２のオートゼロ線ＡＺＬ１０１−２に接続するように構成することも可能である。
このように、ＴＦＴ１１３とＴＦＴ１１５を異なる制御線によりオンさせる場合、オンさせるタイミングはいずれが先（後）でもオートゼロ動作に影響はない。
ただし、ドライブパルスを減少させることができることから、本実施形態にように、共用の制御線により同一タイミングでオンする方が好ましい。
【００７４】
また、本実施形態においては、ドライブスキャンとオートゼロとをオーバーラップしないように駆動制御しているが、オーバーラップさせることも可能である。オーバーラップさせた方が、ドライブトランジスタＴＦＴ１１１のカットオフを防止できる。
また、本実施形態においては、ライトスキャンの前にドライブスキャンをオンするように駆動制御しているが、これは同時であって、ドライブスキャンが後であっても構わない。
ライトスキャンの前にドライブスキャンをオンさせた方が、信号電圧書き込み時に、ドライブトランジスタＴＦＴ１１１が飽和駆動になっており、ゲート容量が小さくなることから、ライトスキャンの前にドライブスキャンをオンさせた方が好ましい。
【００７５】
なお、上述した実施形態においては、オートゼロ回路（ＡＺＲＤ）１０６、ライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５のレイアウトとして、画素アレイ部１０２の図面において左側にオートゼロ回路（ＡＺＲＤ）１０６を配置し、右側にライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５を配置した場合を例に説明したが、すべて左側、あるいは右側に配置する、あるいは右側にオートゼロ回路（ＡＺＲＤ）１０６を配置し、左側にライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５を配置する、あるいは、オートゼロ回路（ＡＺＲＤ）１０６とライトスキャナ（ＷＳＣＮ）１０４またはドライブスキャナ（ＤＳＣＮ）１０５を組み合わせて左側あるいは右側に配置する等、種々の態様が可能である。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度のバラツキに対するユニフォーミティを大幅に改善することができる。
また、各画素回路毎の駆動トランジスタのしきい値のバラツキを反映した値の電圧を入力してしきい値のバラツキのキャンセルを行うので、しきい値のバラツキのキャンセルにかかる時間が短縮され、しきい値のバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度しきい値のバラツキがキャンセルされたら、その後駆動トランジスタのゲート電位は変動しないため、いわゆるオートゼロの時間はしきい値の絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【００７７】
以上のように、本発明によれば、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能なとなる。
【図面の簡単な説明】
【図１】本実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】ゲート電圧検出モード時の動作を説明するための回路図である。
【図４】通常モード時の動作を説明するための回路図である。
【図５】本実施形態の動作を説明するためのタイミングチャートである。
【図６】図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図７】図２の画素回路でのドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図８】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図９】図８の画素回路の一構成例を示す回路図である。
【図１０】オートゼロ機能を有する画素回路の構成例を示す回路図である。
【図１１】図１０の回路の動作を説明するためのタイミングチャートである。
【図１２】図１０の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図１３】ドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図１４】図１０の回路の課題を説明するための図である。
【符号の説明】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…オートゼロ回路（ＡＺＲＤ）、１０７…基準電流・電圧供給回路（ＲＩＳ／ＶＯＣ）、１０７１〜１０７３…ＴＦＴ、１０７４…記憶回路、１０７５…ボルテージフォロワ回路、１１１…駆動トランジスタとしてのＴＦＴ、１１２…第１のスイッチとしてのＴＦＴ、１１３…第２のスイッチとしてのＴＦＴ、１１４…第３のスイッチとしてＴＦＴ、１１５…第４のスイッチとしてのＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＺＬ１０１〜ＡＺＬ１０ｍ…オートゼロ線、ＩＶＳＬ１０１〜ＩＶＳＬ１０ｎ…電流電圧供給線。

Claims

マトリクス状に複数配列された、流れる電流によって輝度が変化する電気光学素子および当該電気光学素子を駆動するための駆動トランジスタを含む画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
第１および第２の基準電位と、
上記画素回路のマトリクス配列に対して列毎に設けられ、電圧検出モード時には基準電流を、また、通常モード時には上記電圧検出モード時に上記基準電流を流したときの上記駆動トランジスタのゲート電圧に相当する電圧を、各列毎の画素回路に供給する複数の供給手段と、を有し、
上記画素回路は、
第１、第２、および第３のノードと、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する上記駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続された第３のスイッチと、
上記第１のノードと上記供給手段との間に接続された第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、
上記各供給手段は、電圧検出モード時において、上記第２および第４のスイッチが導通状態にある時に、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲートの電圧値を記憶しておき、通常モード時において、上記第２および第４のスイッチが導通状態にある時に、上記記憶した値に相当する電圧を上記第１のノードに供給する
表示装置。
上記供給手段は、基準電流源と、
上記画素回路のマトリクス配列に対して列毎に設けられ、基準電流または電圧が供給される電流電圧供給線と、
上記第２および第４のスイッチが導通状態にある時に、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲート電圧値を書き込み可能な記憶回路と、
上記記憶回路に記憶された値の電圧を上記電流電圧供給線に出力する電圧出力回路と、
電圧検出モード時には、上記基準電流源と上記電流電圧供給線とを接続して、上記第２および第４のスイッチが導通状態にある時に、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲート電圧値を上記電流電圧供給線を通して上記記憶回路に伝達させて記憶させ、通常モード時には、上記電圧出力回路と上記電流電圧供給線とを接続して、上記記憶回路に記憶された値の電圧を上記電流電圧供給線に出力させるスイッチ回路と、を含む
請求項１記載の表示装置。
通常モード時には、
第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに記憶した値に相当する電圧を供給させ、
第２ステージとして、上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、
第３ステージとして、上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項１記載の表示装置。
上記電圧検出モード時の動作周波数は、上記通常モード時の動作周波数より低く設定される
請求項１記載の表示装置。
上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている
請求項１記載の表示装置。
流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１、第２、および第３のノードと、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続された第３のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路を有する表示装置における画素回路の駆動方法であって、
上記表示装置は、
電圧検出モード時に、
上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記第１のノードに所定の基準電流を供給し、上記第１のノードに対して上記基準電流を流したときの上記駆動トランジスタのゲートの電圧値を記憶しておき、
通常モード時に、
上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記第１のノードに記憶した値に相当する電圧を供給し、
所定時間経過後に上記第２のスイッチを非導通状態に保持し、上記電圧の供給を停止し、
上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持して、上記電気光学素子に上記データ信号に応じた電流を供給する
画素回路の駆動方法。
上記電圧検出モード時の動作周波数は、上記通常モード時の動作周波数より低く設定される
請求項６記載の画素回路の駆動方法。