JP4049037B2 - 表示装置およびその駆動方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、有機EL(Electroluminescence )ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置およびその駆動方法に関するものである。
【0002】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【0003】
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはTFT(Thin Film Transistor、薄膜トランジスタ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【0004】
図10は、一般的な有機EL表示装置の構成を示すブロック図である。
この表示装置1は、図10に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL1〜DTLn、およびライトスキャナ4により選択駆動される走査線WSL1〜WSLmを有する。
【0005】
図11は、図10の画素回路2aの一構成例を示す回路図である(たとえば特許文献1、2参照)。
図11の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる2トランジスタ駆動方式の回路である。
【0006】
図11の画素回路2aは、pチャネル薄膜電界効果トランジスタ(以下、TFTという)11およびTFT12、キャパシタC11、発光素子である有機EL素子(OLED)13を有する。また、図11において、DTLはデータ線を、WSLは走査線をそれぞれ示している。
有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図11その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図11ではTFT11のソースが電源電位VCC(電源電圧VCCの供給ライン)に接続され、発光素子13のカソード(陰極)は接地電位GNDに接続されている。図11の画素回路2aの動作は以下の通りである。
【0007】
ステップST1
走査線WSLを選択状態(ここでは低レベル)とし、データ線DTLに書き込み電位Vdataを印加すると、TFT12が導通してキャパシタC11が充電または放電され、TFT11のゲート電位はVdataとなる。
【0008】
ステップST2
走査線WSLを非選択状態(ここでは高レベル)とすると、データ線DTLとTFT11とは電気的に切り離されるが、TFT11のゲート電位はキャパシタC11によって安定に保持される。
【0009】
ステップST3
TFT11および発光素子13に流れる電流は、TFT11のゲート・ソース間電圧Vgsに応じた値となり、発光素子13はその電流値に応じた輝度で発光し続ける。
上記ステップST1のように、走査線WSLを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図11の画素回路2aでは、一度Vdataの書き込みを行えば、次に書き換えられるまでの間、発光素子13は一定の輝度で発光を継続する。
【0010】
上述したように、画素回路2aでは、駆動(ドライブ)トランジスタであるFET11のゲート印加電圧を変化させることで、EL発光素子13に流れる電流値を制御している。
このとき、pチャネルのドライブトランジスタのソースは電源電位VCCに接続されており、このTFT11は常に飽和領域で動作している。よって、下記の式1に示した値を持つ定電流源となっている。
【0011】
【数1】
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
【0012】
ここで、μはキャリアの移動度を、Coxは単位面積当たりのゲート容量を、Wはゲート幅を、Lはゲート長を、VgsはTFT11のゲート・ソース間電圧を、VthはTFT11のしきい値Vthをそれぞれ示している。
【0013】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【0014】
しかしなが、TFTは一般的にVthや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【0015】
この問題を改善するため多数の画素回路が提案されているが、代表例を図3に示す(たとえば特許文献3、または特許文献4参照)。
【0016】
図12の画素回路2bは、pチャネルTFT21〜TFT24、キャパシタC21,C22、発光素子である有機EL発光素子(OLED)25を有する。また、図12において、DTLはデータ線を、WSLは走査線を、AZLはオートゼロ線を、DSLは駆動線をそれぞれ示している。
【0017】
この画素回路2bの動作について、図13(A)〜(G)に示すタイミングチャートを参照しながら以下に説明する。
図13(A)は画素配列の第1行目の走査線WSL1に印加される走査信号ws〔1〕を、図13(B)は画素配列の第2行目の走査線WSL2に印加される走査信号ws〔2〕を、図13(C)は画素配列の第1行目のオートゼロ線AZL1に印加されるオートゼロ信号az〔1〕を、図13(D)は画素配列の第2行目のオートゼロ線AZL2に印加されるオートゼロ信号az〔2〕を、図13(E)は画素配列の第1行目の駆動線DSL1に印加される駆動信号ds〔1〕を、図13(F)は画素配列の第2行目の駆動線DSL2に印加される駆動信号ds〔2〕を、図13(G)はTFT21のゲート電位Vgをそれぞれ示している。
なお、以下では、第1行目の画素回路の動作について説明する。
【0018】
図13(C),(E)に示すように、駆動線DSL1への駆動信号ds〔1〕、オートゼロ線AZL1へのオートゼロ信号az〔1〕を低レベルとし、TFT22およびTFT23を導通状態とする。このときTFT21はダイオード接続された状態で発光素子(OLED)25と接続されるため、TFT21に電流が流れる。このとき、TFT21のゲート電位Vgは、図13(G)に示すように、降下する。
【0019】
図13(E)に示すように、駆動線DSL1への駆動信号ds〔1〕を高レベルとし、TFT22を非導通状態とする。このとき走査線WSL1への走査信号ws〔1〕は、図13(A)に示すように、高レベルでTFT24が非導通状態に保持されている。
TFT22が非導通状態となっことに伴い、発光素子25に流れる電流が遮断されるため、図13(G)に示すように、TFT21のゲート電位Vgは上昇するが、その電位がVcc−|Vth| まで上昇した時点でTFT21は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称する。
【0020】
図13(C)に示すように、オートゼロ線AZL1へのオートゼロ信号az〔1〕を高レベルとしてTFT23を非導通状態としてオートゼロ動作(Vth補正動作)を終了させた後、駆動線DSL1への駆動信号ds〔1〕を低レベルとし、TFT22を導通状態とする。
【0021】
そして、走査線WSL1への走査信号ws〔1〕を、図13(A)に示すように、低レベルとしてTFT24が導通状態として、データ線DTL1に伝搬された所定電位のデータ信号をキャパシタC21に印加させる。これにより、図13(G)に示すように、キャパシタC21を介してTFT21のゲート電位をΔVgだけ低下させる。
図13(A)に示すように、走査線WSL1を高レベルとしてTFT24を非導通状態とする。
これにより、TFT21およびEL発光素子(OLED)25に電流が流れ、EL発光素子25が発光を開始する。
【0022】
【特許文献1】
USP5,684,365
【特許文献2】
特開平8−234683号公報
【特許文献3】
USP6,229,506
【特許文献4】
特表2002−514320号公報のFIG.3
【0023】
【発明が解決しようとする課題】
上述したように、図12の画素回路では、EL発光素子25が発光していない期間に、オートゼロスイッチであるTFT23をオンすることで、ドライブトランジスタTFT21をカットオフの状態にする。カットオフ状態ではこのトランジスタTFT21に電流は流れないので、そのゲート・ソース電圧Vgsは各々のトランジスタのしきい値Vthと等しくなっており、画素毎のVthバラツキはキャンセルされている。
次に、TFT23をオフした後、TFT24をオンすることで、データ線電圧を画素内のキャパシタC21を通してドライブトランジスタTFT21のゲートに電圧ΔVがカップリングされる。このカップリング量がV0であるとすると、ドライブトランジスタTFT21はVthによらず、Vgs−Vth=V0に相当したオン電流が流れ、Vthバラツキによるユニフォーミティにむらの無い画質が得られる。
【0024】
ところが、図12の画素回路においては、Vthバラツキを補正することができても、移動度μのバラツキを補正することはできない。
以下、この課題について、図面に関連付けてさらに詳細に説明する。
【0025】
図14は、図12の画素回路での移動度の異なるドライブトランジスタのΔV(=Vgs−Vth)とドレイン・ソース間電流Idsの特性曲線を示す図である。
図14において、横軸が電圧ΔVを、縦軸が電流Idsをそれぞれ表している。また、図14において、実線で示す曲線が画素Aの特性を、破線で示す曲線が画素Bの特性を示している。
【0026】
図14に示すように、実線で示す画素Aの特性と破線で示す画素Bの特性において、移動度が異なっている。
図12の画素回路方式では、オートゼロ点(ΔV=V0)では、移動度が異なる画素トランジスタでも電流値が等しい。
しかしながら、その後電圧が上昇するにつれて、移動度μのバラツキが電流値に現れてしまう。
たとえば、移動度が異なる画素Aと画素Bにおいて、同じ電圧ΔV=V0が印加されているときも、上記式1に従い電流Idsのバラツキが発生し、その画素の輝度が異なってしまう。
つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはばらつき、画質は劣化してしまう。
【0027】
また、図15は、ドライブトランジスタのしきい値Vthが異なる画素C,Dでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図15において、横軸が時間tを、縦軸がゲート電圧vgをそれぞれ表している。また、図15において、実線で示す曲線が画素Cの特性を、破線で示す曲線が画素Dの特性を示している。
【0028】
オートゼロは、ドライブトランジスタのゲートとソースを接続することにより行われるが、カットオフ領域に近づくにつれて、そのオン電流も急速に減少してくる。
そのため、完全にカットオフししきい値のバラツキがキャンセルするまでには、長い時間を必要とする。図15に示したように、オートゼロ時間が不十分だと画素Cは完全にしきい値Vthのバラツキがキャンセルをされない。
このように、しきい値Vthのバラツキにより、ゲート電圧の書込み状態もバラツキ、これによるユニフォーミティが劣化することも推察される。
【0029】
また、十分にオートゼロの時間をとってしきい値Vthのバラツキをキャンセルしても、カットオフ後にドライブトランジスタにはオフ電流が微量ながら流れてしまう。
そのため、図16に示すように、ゲート電圧は電源電圧Vccに向かって徐々に上昇してしまう。その結果、一度オートゼロにてしきい値Vthのバラツキのキャンセルがなされたにもかかわらず、最終的にしきい値Vthのばらついている画素のゲート電位が電源電圧に向かってそろうために、再度しきい値Vthのバラツキが現れてしまう。
【0030】
以上より、実デバイスではしきい値Vthのバラツキのキャンセルを効果的に行うためには、オートゼロ期間をパネル毎に最適に調整する必要がある。
しかしながら、このパネル毎の最適なオートゼロ期間の調整には、膨大な調整時間がかかり、パネルのコストを上げてしまう。
【0031】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な表示装置およびその駆動方法を提供することにある。
【0032】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第1の制御線と、第1および第2の基準電位と、上記画素回路のマトリクス配列に対して列毎に配線され、所定の基準電流が供給される基準電流供給線と、を有し、画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、上記画素ユニットは、ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、上記画素回路は、第1、第2、および第3のノードと、上記第1のノードに接続された第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第1のノードに接続された第1のスイッチと、上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、上記データ線と上記第3のノードとの間に接続され、上記第1の制御線によって導通制御される第3のスイッチと、上記第1のノードと上記基準電流転送線との間に接続された第4のスイッチと、上記第2のノードと上記第3のノードとの間に接続された結合キャパシタと、を有し、上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続されている。
【0033】
好適には、上記電流転送回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第5のスイッチと、上記電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第6のスイッチと、上記電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第7のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【0034】
また、好適には、上記電流転送回路は、ソースが所定電位に接続された第1の電界効果トランジスタと、ソースが上記第1の電界効果トランジスタのドレインに接続された第2の電界効果トランジスタと、上記第2の電界効果トランジスタのドレインとゲートとの間に接続された第5のスイッチと、上記第2の電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第6のスイッチと、上記第2の電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第7のスイッチと、上記第1の電界効果トランジスタのドレインとゲートとの間に接続された第8のスイッチと、上記第1の電界効果トランジスタのゲートと所定電位との間に接続された第1のキャパシタと、上記第2の電界効果トランジスタのゲートと所定電位との間に接続された第2のキャパシタと、を有する。
【0035】
好適には、上記電流転送回路の上記第5および第6のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記キャパシタに蓄積させて上記電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第5および第6のスイッチを非導通状態に保持させて、上記第7のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第1の回路と、上記画素ユニット内の各画素回路の上記第4のスイッチを1水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第1のノードに順次に供給させる第2の回路と、を有する。
【0036】
また、好適には、上記電流転送回路の上記第5、第6、および第8のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記第1および第2のキャパシタに蓄積させて上記第1および第2の電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第5、第6、および第8のスイッチを非導通状態に保持させて、上記第7のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第1の回路と、上記画素ユニット内の各画素回路の上記第4のスイッチを1水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第1のノードに順次に供給させる第2の回路と、を有する。
【0037】
好適には、上記電流転送回路は、上記第7のスイッチを導通状態とされた期間に、上記蓄積した基準電流に相当する電流を上記第2の電界効果トランジスタのドレインに供給するリーク除去回路を有する。
【0038】
好適には、上記第2の回路は、上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、第1ステージとして、上記第1のスイッチ、上記第2のスイッチ、および上記第4のスイッチを所定時間導通させ上記第1のノードと上記第2のノードとを電気的に接続し、かつ上記基準電流転送線から第1のノードに基準電流を供給させ、第2ステージとして、上記第1のスイッチを非導通状態に保持し、水平走査期間経過後に上記第2のスイッチおよび上記第4のスイッチを非導通状態に保持し、第3ステージとして、上記第1の制御線により上記第3のスイッチを導通させ、上記第1のスイッチを導通させて、上記データ線を伝播されるデータを上記第3のノードに書き込ませた後、上記第3のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる。
【0040】
本発明の第2の観点は、画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、上記画素ユニットは、ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、上記画素回路は、第1、第2、および第3のノードと、上記第1のノードに接続された第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第1のノードに接続された第1のスイッチと、上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、上記データ線と上記第3のノードとの間に接続された第3のスイッチと、上記第1のノードと上記基準電流転送線との間に接続された第4のスイッチと、上記第2のノードと上記第3のノードとの間に接続された結合キャパシタと、を有し、上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続されている、表示装置の駆動方法であって、画素回路のマトリクス配列に対して列毎に配線された基準電流供給線に供給される基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を、上記画素ユニット内の複数の画素回路に並列的に接続された基準電流転送線に転送し、上記画素ユニット内の各画素回路の上記第4のスイッチを1水平走査期間毎に順次に導通させて、基準電流転送線に転送された基準電流を上記各画素回路の第1のノードに順次に供給させる。
【0041】
本発明によれば、たとえば基準電流供給線に定電流源により基準電流が流される。
たとえば第1の回路により、電流転送回路の第5および第6のスイッチガ水平走査期間の複数倍の時間導通状態に保持される。これに伴い、基準電流供給線に供給されている基準電流が画素ユニット内に入力されて、キャパシタに蓄積される。これにより、電界効果トランジスタを電流源として機能するようになる。
次いで、第1の回路により水平走査期間の複数倍の時間経過後に第5および第6のスイッチが非導通状態に保持され、第7のスイッチが導通状態に保持されて蓄積した基準電流が基準電流転送線に出力される。
そして、第2の回路により、画素ユニット内の各画素回路の第4のスイッチが1水平走査期間毎に順次に導通状態に保持される。これにより、電流転送回路から基準電流転送線に出力された基準電流が、各画素回路の第1のノードに順次に供給される。
【0042】
具体的には、各画素回路において、第1のスイッチ、第2のスイッチ、および第4のスイッチを導通状態に保持する。そして、第1のスイッチを非導通状態とする。
このとき、第2のスイッチおよび第4のスイッチがオンし、第1のノード、第2のノードは、基準電流転送線を通して基準電流源に接続され、基準電流を引いているために、画素のオン電流が基準電流に一致するように、ドライブトランジスタのゲート電圧値が設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正(オートゼロ動作)が実行される。
次に、第2および第4のスイッチを非導通状態としてオートゼロ動作(Vth補正動作)を終了させた後、たとえば第1のスイッチを導通状態とする。
また、第1の制御線により第3のスイッチを導通状態として、データ線に伝搬された所定電位のデータ信号を結合キャパシタに印加させる。これにより、結合キャパシタを介して入力データ信号がドライブトランジスタのゲート電圧にカップリングされ、カップリング電圧ΔVに相当する値の電流が電気光学素子に流れる、発光する。
そして、第3のスイッチを非導通状態とする。
【0043】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【0044】
図1は、本発明に有機EL表示装置の構成例を示すブロック図である。
図2は、図1の有機EL表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【0045】
この表示装置100は、図1および図2に示すように、画素回路(PXLC)101がm×nのマトリクス状に配列された画素アレイ部102、水平セレクタ(HSEL)103、第1のライトスキャナ(WSCN1)104、ドライブスキャナ(DSCN)105、オートゼロ回路(AZRD)106、リファレンス定電流源(RCIS)107、複数の電流転送回路(ITFC)108、第2のライトスキャナ(WSCN2)109、第3のライトスキャナ(WSCN3)110、第4のライトスキャナ(WSCN4)111、水平セレクタ103により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL101〜DTL10n、第1のライトスキャナ104により選択駆動される走査線WSL101〜WSL10m、ドライブスキャナ105により選択駆動される駆動線DSL101〜DSL10m、オートゼロ回路106により選択駆動されるオートゼロ線ALZ101〜ALZ10m、定電流源107による基準電流が供給される基準電流供給線ISL101〜ISL10n、第2のライトスキャナ109により選択駆動される走査線WSL111、第3のライトスキャナ110により選択駆動される走査線WSL121、および第4のライトスキャナ111により選択駆動される走査線WSL131を有する。
【0046】
これらの構成要素のうち、水平セレクタ103、第1のライトスキャナ104、ドライブスキャナ105、およびオートゼロ回路106により本発明に係る第2の回路が構成され、第2、第3、および第4のライトスキャナ109,110,111により本発明に係る第1の回路が構成される。
【0047】
なお、画素アレイ部102において、画素回路101はm×nのマトリクス状に配列されるが、図1においては図面の簡単化のために2×2のマトリクス状に配列した例を示している。
また、図2においても、図面の簡単化のために二つの画素回路の具体的な構成を示している。
【0048】
本実施形態においては、画素配列の同一列に配置され、同一のデータ線DTLに接続される複数(たとえば800)の画素回路101のうちの複数の画素回路からなる複数の画素ユニットを形成し、各画素ユニットに電流転送回路108を設け、この電流転送回路108と各基準電流供給線ISL101〜ISL10nとを接続し、画素ユニット毎に電流転送回路108に基準電流Irefをサンプル・ホールドした後に、画素ユニット内の各画素回路101に1水平走査期間毎に順次に供給するように構成している。
本実施形態では、たとえば20個の画素回路により一つの画素ユニットを構成する。そして、図1および図2は一つの画素ユニット200を示している。
【0049】
この画素ユニット200は、同一列に配列され、同一のデータ線DTL101に接続された20個の画素回路101−1〜101−20、電流転送回路108、および電流転送回路108の出力電流を各画素回路101−1〜101−20に転送する基準電流転送線ITL101を有する。
基準電流転送線ITL101は、各画素回路101−1〜101−20の第4のスイッチとしてのTFT125−1〜TFT125−20を介して第1のノードND121−1〜ND121−20に接続されている。
【0050】
本第1の実施形態に係る画素回路101(−1〜−20)は、具体的には、図2に示すように、pチャネルTFT121(−1〜−20)〜TFT125(−1〜−20)、キャパシタC121(−1〜−20),C122(−1〜−20)、有機EL素子(OLED:電気光学素子)からなる発光素子126(−1〜−20)、第1のノードND121(−1〜−20)、第2のノードND122(−1〜−20)、および第3のノードND123(−1〜−20)を有する。また、図2において、DTL101はデータ線を、WSL101,WSL111,WSL121,WSL131は走査線を、DSL101は駆動線、AZL101はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、TFT121が本発明に係るドライブ(駆動)トランジスタを構成し、TFT122が第1のスイッチを構成し、TFT123が第2のスイッチを構成し、TFT124が第3のスイッチを構成し、TFT125が第4のスイッチを構成し、キャパシタC121が本発明に係る結合キャパシタを構成している。
【0051】
また、電流源I107と基準電流供給線ISL101とにより電流供給手段が構成されている。そして、基準電流供給線ISL101には基準電流Iref(たとえば2μA)が流されている。基準電流Irefは、移動度のバラツキも補正できるように、発光素子126の発光の中間色に相当する電流値に設定される。
また、走査線WSL101が本発明に係る第1の制御線に対応し、駆動線DSL101が第2の制御線に対応し、オートゼロ線AZL101が第3の制御線(および第4の制御線)に対応する。
また、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、接地電位GNDが第2の基準電位に相当している。
【0052】
画素回路101において、電源電位VCCと接地電位GNDとの間にTFT121、第1のノードND121、TFT122、および発光素子126が直列に接続されている。
具体的には、ドライブトランジスタとしてのTFT121のソースが電源電圧VCCの供給ラインに接続され、ドレインが第1のノードND121に接続されている。第1のスイッチとしてのTFT122のソースが第1のノードND121に接続され、ドレインが発光素子126のアノードに接続され、発光素子126のカソードが接地電位GNDに接続されている。そして、TFT121のゲートが第2のノードND122に接続され、TFT122のゲートが第2の制御線としての駆動線DSL101に接続されている。
第1のノードND121と第2のノードND122とに、第2のスイッチとしてのTFT123ソース・ドレインが接続され、TFT123のゲートが第3の制御線としてのオートゼロ線AZL101に接続されている。
キャパシタC121の第1電極が第2のノードND122に接続され、第2電極が第3のノードND123に接続されている。また、キャパシタC122の第1電極が第3のノードND123に接続され、第2電極が電源電位VCCに接続されている。
データ線DTL101と第3のノードND123とに第3のスイッチとしてのTFT124のソース・ドレインが接続され、TFT124のゲートが第1の制御線としての走査線101に接続されている。
さらに、第1のノードND121と電流転送回路108により基準電流が出力、転送される基準電流転送線ITL101との間に第4のスイッチとしてのTFT125のソース・ドレインが接続され、TFT125のゲートが第3の制御線としてのオートゼロ線AZL101に接続されている。
【0053】
電流転送回路108は、図2に示すように、nチャネルTFT131〜134、キャパシタC131、およびノードND131,ND132を有している。
これらの構成要素のうち、TFT131が本発明に係る電界効果トランジスタを構成し、TFT132が第5のスイッチを構成し、TFT133が第6のスイッチを構成し、TFT134が第7のスイッチを構成する。
【0054】
TFT131のソースが接地電位GNDに接続され、ドレインがノードND131に接続され、ゲートがノードND132に接続されている。ノードND131とノードND132とにTFT132のソース・ドレインがそれぞれ接続されている。TFT132のゲートが第2のライトスキャナ109により選択駆動される走査線WSL111に接続されている。
キャパシタC131の第1電極がノードND132に接続され、第2電極が接地電位GNDに接続されている。
ノードND131と基準電流供給線ISL101とにTFT131のソース・ドレインがそれぞれ接続されている。TFT132のゲートが第3のライトスキャナ110により選択駆動される走査線WSL121に接続されている。
ノードND131と基準電流転送線ITL101とにTFT134のソース・ドレインがそれぞれ接続されている。TFT134のゲートが第4のライトスキャナ111により選択駆動される走査線WSL131に接続されている。
【0055】
このような構成を有する画素ユニット200において、電流転送回路108は、画素ユニット200内の各画素回路101−1〜101−20においてオートゼロ動作を行う前に、TFT131,132が導通(オン)状態に保持されて20H(Hは水平走査期間)の時間をかけて基準電流供給線ISL101に供給される基準電流Irefをサンプルホールドし、20H期間して、TFT131,132が非導通(オフ)状態に切り替えられた後、TFT134がたとえば20Hの期間オン状態に保持されて、サンプルホールドした基準電流Irefを基準電流転送線ITL101に出力転送する。
各画素回路101〜101−20は、それぞれ1Hの期間に基準電流転送線ITL101に転送される基準電流Irefの取り込みを順次に行い、オートゼロ動作(しきい値Vth、移動度μの補正動作)を行う。
【0056】
次に、上記構成の動作を、画素回路の動作を中心に、図3(A)〜(M)、および図4(A)〜(G)関連付けて説明する。
【0057】
図3(A)は電流転送回路108のTFT134のゲートに接続された走査線WSL131に印加される信号S134を、図3(B)はTFT132のゲートに接続された走査線WSL111に印加される信号S132を、図3(C)はTFT133のゲートに接続された走査線WSL121に印加される信号S133を、図3(D)は電流転送回路108のTFT134のゲートに接続された走査線WSL131に印加される信号S134を、図3(E)はTFT132のゲートに接続された走査線WSL111に印加される信号S132を、図3(F)はTFT133のゲートに接続された走査線WSL121に印加される信号S133を、図3(G)は電流転送回路108のキャパシタC131の電位VC131を、図3(H)は画素配列の第1行目のオートゼロ線AZL101に印加されるオートゼロ信号az〔1〕を、図3(I)は画素配列の第2行目のオートゼロ線AZL102に印加されるオートゼロ信号az〔2〕を、図3(J)は画素配列の第20行目のオートゼロ線AZL102に印加されるオートゼロ信号az〔20〕を、図3(K)は画素配列の第1行目の画素回路101−1のキャパシタC121−1の電位VC1211を、図3(L)は画素配列の第2行目の画素回路101−2のキャパシタC121−2の電位VC1212を、図3(M)は画素配列の第20行目の画素回路101−20のキャパシタC121−20の電位VC12120を、それぞれ示している。
【0058】
まず、電流転送回路の動作を中心に説明する。
【0059】
基準電流供給線ISL101には定電流源107により基準電流Iref(たとえば2μA)が流される。
このとき、第4のライトスキャナ111により、図3(A)に示すように、走査線WSL131への信号S134を低レベルとしてTFT134を非導通状態とする。
この状態で、図3(B),(C)に示すように、第2および第3のライトスキャナ109,110により走査線WSL111,WSL121への信号S132,S133を高レベルとして20Hの期間TFT132,133を導通状態とする。
TFT132,133が導通状態となったことに伴い、基準電流Irefが電流転送回路108内に流れる。
このとき、TFT131は、TFT132を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC131に保持される。所定のゲート電圧がキャパシタC131および基準電流線ISL101の配線容量Csigに書き込まれた後に、たとえば図3(B),(C)に示すように、走査線WSL111への信号S132を低レベルとしてTFT132を非導通状態とした後に、走査線WSL121への信号S133を低レベルとしてTFT133を非導通状態とする。
【0060】
なお、配線容量Csigはパネルサイズに比例して大きくなるが、電流転送回路108は20画素につき一つであるので、電流転送回路108への基準電流Irefの書き込みには20H期間用いることができる。これによって、大画面パネルにおいても、画素ユニット単位で十分に基準電流Irefを書き込むことができ、Vthバラツキを補正することができる。
【0061】
次に、電流転送回路108からから各画素回路101−1〜101−20へと基準電流Irefの書き込みを開始する。
ここで、図3(A)に示すように、走査線WSL131への信号S134を高レベルとしてTFT134を20H期間導通状態に保持する。これにより、電流転送回路108にサンプルホールドされて基準電流Irefが基準電流転送線ITL101に出力される。
そして、図3(H)に示すように、第1行目のオートゼロ線AZL101−1への信号az〔1〕を1H期間だけ低レベルに設定して基準電流Irefを画素回路101−1の第1のノードND121−1に書き込み、オートゼロ動作(しきい値Vth、移動度μの補正動作)を行う。
次に、図3(I)に示すように、第2行目のオートゼロ線AZL101−2への信号az〔2〕を1H期間だけ低レベルに設定して基準電流Irefを画素回路101−2の第1のノードND121−2に書き込み、オートゼロ動作(しきい値Vth、移動度μの補正動作)を行う。
以下同様にして、図3(J)に示すように、第20行目のオートゼロ線AZL101−20への信号az〔20〕を1H期間だけ低レベルに設定して基準電流Irefを画素回路101−20の第1のノードND121−20に書き込み、オートゼロ動作(しきい値Vth、移動度μの補正動作)を行う。
【0062】
この場合、書き込み配線となる基準電流転送線ITL101の配線容量は、高々20画素分の容量値となる。そのため、1H期間のような短い時間でも十分にしきい値Vth補正を行うことができる。
これにより、以下に説明するように、大画面パネルにおいても、基準電流Irefを基準とした、Vthバラツキを補正することができ、高ユニフォーミティの画質を得ることができる。
【0063】
次に、図4(A)〜(G)に関連付けて、画素回路の動作を中心に説明する。なお、以下では、第1行目の画素回路の動作について説明する。
図4(A)は画素配列の第1行目の走査線WSL101に印加される走査信号ws〔1〕を、図4(B)は画素配列の第2行目の走査線WSL102に印加される走査信号ws〔2〕を、図4(C)は画素配列の第1行目のオートゼロ線AZL101に印加されるオートゼロ信号az〔1〕を、図4(D)は画素配列の第2行目のオートゼロ線AZL102に印加されるオートゼロ信号az〔2〕を、図4(E)は画素配列の第1行目の駆動線DSL101に印加される駆動信号ds〔1〕を、図4(F)は画素配列の第2行目の駆動線DSL102に印加される駆動信号ds〔2〕を、図4(G)はTFT121のゲート電位Vgをそれぞれ示している。また、Voは基準電流Irefを流すドライブトランジスタTFT121のゲート電圧値を示している。
【0064】
図4(C),(E)に示すように、駆動線DSL101への駆動信号ds〔1〕が高レベルの状態(TFT122が非導通状態)で、オートゼロ線AZL101へのオートゼロ信号az〔1〕を低レベルとし、TFT123とTFT125を導通状態とする。
【0065】
このとき、TFT125がオンし、第1のノードND121、第2のノードND122は、基準電流供給線ISL101を通して基準電流源I107に接続され、基準電流Irefを引いているために、図4(G)に示すように、画素のオン電流が基準電流Irefに一致するように、ドライブトランジスタTFT111のゲート電圧値Voが設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正(オートゼロ動作)が実行される。
【0066】
図4(C)に示すように、オートゼロ線AZL101へのオートゼロ信号az〔1〕を高レベルとしてTFT123、TFT125を非導通状態としてオートゼロ動作(Vth補正動作)を終了させた後、図4(E)に示すように、駆動線DSL101への駆動信号ds〔1〕を低レベルとし、TFT122を導通状態とする。
【0067】
そして、走査線WSL101への走査信号ws〔1〕を、図4(A)に示すように、低レベルとしてTFT124を導通状態として、データ線DTL101に伝搬された所定電位のデータ信号をキャパシタC121に印加させる。これにより、図4(G)に示すように、キャパシタC121を介して入力データ信号がTFT121のゲート電圧にカップリングされ、カップリング電圧ΔVに相当する値の電流IdsがEL発光素子126に流れ、発光する。
そして、図4(A)に示すように、走査線WSL101を高レベルとしてTFT124を非導通状態とする。
【0068】
図5は、図2の画素回路での移動度の異なるドライブトランジスタのΔV(=Vgs−Vth)とドレイン・ソース間電流Idsの特性曲線を示す図である。
図5において、横軸が電圧ΔVを、縦軸が電流Idsをそれぞれ表している。また、図5において、実線で示す曲線が画素Aの特性を、破線で示す曲線が画素Bの特性を示している。
【0069】
図5に示すように、本画素回路では、上述した通りにバラツキ補正時(ΔV=0)には、しきい値Vthや移動度μの異なる画素においても、ドライブトランジスタTFT121には基準電流Irefが流れる。その後、カップリング電圧ΔVに相当するオン電流が流れる。
本画素回路は、従来方式での移動度が異なるグラフ(図14)を平行移動させ、電流値Irefにて交わらせたものと同等である。
つまり、基準電流Irefをセンタに移動度μのバラツキが発生するので、図6に示したように、白表示時の移動度バラツキによるオン電流のバラツキは抑制される。これにより、よりユニフォーミティの良い有機ELディスプレイが得られるようになる。
【0070】
また、図6は、ドライブトランジスタのしきい値Vthが異なる画素C,Dでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図6において、横軸が時間tを、縦軸がゲート電圧vgをそれぞれ表している。また、図6において、実線で示す曲線が画素Cの特性を、破線で示す曲線が画素Dの特性を示している。
【0071】
上述したように、各画素回路では、基準電流Irefが流れるようにTFT111のゲート電位Vgが決定され、しきい値Vthのバラツキがキャンセルされる。
このように、基準電流Irefが流れたまましきい値Vthのバラツキがキャンセルされるので、Vthバラツキのキャンセルまでの時間は従来方式に比べて短くてすみ、しきい値Vthのバラツキのキャンセルが不完全になることがなく、ユニフォーミティのバラツキは発生しない。
また、しきい値Vthのバラツキをキャンセルした後も、TFT125を導通状態に保持している限り、基準電流Irefは流れ続け、図6に示すように、ゲート電圧は保持され続ける。
つまり、画素回路では、ゲート電圧は保持され続けるので、しきい値Vthのバラツキに対して補正されたままゲート電圧は保持されている。
これにより、しきい値Vthが異なるパネルにおいても、オートゼロの設定時間に無関係にしきい値Vthの補正が行われる。その結果、ユニフォーミティが改善する。
【0072】
また、本実施形態では、このように基準電流Irefを用いたしきい値Vthのキャンセルを行う電圧駆動方式の有機EL表示装置において、複数の画素からなる画素ユニット200内に電流転送回路108を設け、この電流転送回路108に一旦書き込み(サンプルホールド)してから画素ユニット200内の各画素回路に転送するように構成していることから、電流転送回路108への書込み時間は十分にとることができる。また、電流転送回路108から各画素回路への書込み用の基準電流転送線ITL101の配線長は短いので、配線容量も少なく、各画素回路では、1H期間内でしきい値Vthを補正することができる。
よって、大画面パネルにおいても、画素内のしきい値Vthや移動度μのバラツキがキャンセルされ、ユニフォーミティの良い画質を得ることができる。
【0073】
ここで、画素回路のドライブトランジスタTFT121のしきい値Vthがばらついた時の書込み動作を図7(A),(B)に関連付けて考察する。
【0074】
たとえば、図7(A)に示すように、電流転送回路を設けずに、画素配列の各列の同一のデータ線に接続された複数の画素回路と基準電流供給線ISL101を直接接続した場合であって、第1行の画素回路101−1のTFT121−1のしきい値Vthのバラツキの補正を行った後に、第2行目の画素回路101−2のTF121−2のしきい値Vthのバラツキの補正を行うときの基準電流供給線ISLにおけるA点の電位変化を考える。
【0075】
たとえば、Iref=2μAで、第1行の画素回路101−1のTFT121−1と第2行目の画素回路101−2のTF121−2とでしきい値Vthが各々2.0Vと2.3Vと0.3Vの差があるとする。
このしきい値Vthのバラツキのために、基準電流Irefに対する第1行の画素回路101−1のドライブトランジスタTFT121−1のゲート電圧は8.0V、第2行目のTFT121−2のゲート電圧は7.7Vとなる。
つまり、基準電流供給線ISLの電位(A)は8.0Vから7.7Vへと変化することになる。図7(B)は、この電位変化時の動作状態を示している。
【0076】
A点の電位が変化する時に流れる電流のパスとしては図8(B)の電流I0,I1,I2のパスがある。これらはキルヒホッフの法則に基づいて、Iref=2μA=I0+I1+I2となる。
I0はドライブトランジスタTFT121−2を流れる電流、I1は画素容量C121−2から流れ出す電流、I2は基準電流供給線ISLの容量Csigから流れ出す電流となる。
ここではC121とCsigを8.0Vから7.7Vへと放電する必要がある。TFT125−2がオンした当初、TFT121−2のゲート電圧はA点の電位が書き込まれてしまい8.0Vであり、I0は2μAより小さい電流が流れている。その差分の電流によってC121−2とCsigが放電され、TFT121−2のゲート電圧とA点の電位が7.7Vに近づく。
しかしながら、ゲート電圧が7.7Vに近づくにつれ、I0≒2μAとなり、I1,I2ともに非常に小さな値となる。この小さな電流でC121−2とCsigとを放電する必要があり、完全に7.7Vまで放電するには長い時間を必要とする。
【0077】
特に、パネルが大型化すると基準電流供給線ISLの容量Csigは増加してゆく。つまり、しきい値Vthが異なる段でのゲート電圧の変移には非常に長い時間を必要とする。
図7(A)に示すように、画素一列に対して一本の基準電流供給線ISLを設けた場合には、ドライブトランジスタであるTFT121のしきい値Vthのバラツキの補正は1H期間内に行う必要があるが、パネルが大型化されると、1H期間内ではしきい値Vthのバラツキの補正が終了させることができないおそれが生じる。
【0078】
これに対して、本第実施形態では、画素配列の同一列に配置され、同一のデータ線DTLに接続される複数(たとえば800)の画素回路101のうちの複数の画素回路からなる複数(たとえば20)の画素ユニット200を形成し、各画素ユニット200に電流転送回路108を設け、この電流転送回路108と各基準電流供給線ISL101〜ISL10nとを接続し、画素ユニット毎に電流転送回路108に基準電流Irefをサンプル・ホールドした後に、基準電流転送線ITL101を通して画素ユニット200内の各画素回路101に1水平走査期間毎に順次に供給するように構成しているので、電流転送回路108への書込み時間は十分にとることができる。また、電流転送回路108から各画素回路への書込み用の基準電流転送線ITL101の配線長は短いので、配線容量も少なく、各画素回路では、1H期間内でしきい値Vthを補正することができる。
その結果、パネルが大型化されても画素回路内のしきい値Vthのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【0079】
また、本実施形態によれば、スイッチを通して、画素のドライブトランジスタに基準電流ラインを接続し、しきい値Vthのバラツキの補正を行うので、いわゆる白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティが大幅に改善することができる。
また、基準電流Irefを流してしきい値Vthのバラツキのキャンセルを行うので、従来に比べてしきい値Vthのバラツキのキャンセルにかかる時間が短縮され、しきい値Vthのバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度、しきい値のバラツキがキャンセルされたら、その後ゲート電位は変動しないため、オートゼロの時間はしきい値Vthの絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【0080】
なお、電流転送回路の構成は、図2に示す回路に限定されるものではなく、たとえば、図8に示すように、TFT131,132とキャパシタC131からなる定電流源回路に、さらにnチャネルTFT135,136、およびキャパシタC132による定電流源回路を、ノードND131と接地電位GND間にカスコード接続(2段直列接続)した構成を有する電流転送回路108A、あるいは、図9に示すように、図8の構成に加えてダイオード接続されたpチャネルTFT137、およびスイッチとしてのnチャネルTFT138によるリーク除去回路を設ける等の構成を採用することができる。
【0081】
図8の電流転送回路108Aにおいては、第2の電界効果トランジスタとしてのTFT131のソースが接地電位GNDの代わりにノードND133に接続され、第1の電界効果トランジスタとしてのTFT135のドレインがノードND133に接続され、TFT135のソースが接地電位GNDに接続されている。TFT135のゲートがノードND134に接続されている。
そして、ノードND133とノードND134とに第8のスイッチとしてのTFT136のソース・ドレインがそれぞれ接続され、TFT136のゲートがたとえば図示しない第5のライトスキャナにより選択駆動られる走査線WSL141に接続されている。
キャパシタC132の第1電極がノードND134に接続され、第2電極が接地電位GNDに接続されている。
【0082】
図8の電流転送回路108Aにおいて、第4のライトスキャナ111により、走査線WSL131への信号S134を低レベルとしてTFT134を非導通状態とする。
この状態で、走査線WSL111,WSL121,WSL141への信号S132,S133,S136を高レベルとして20Hの期間TFT132,133,136を導通状態とする。
TFT133が導通状態となったことに伴い、基準電流Irefが電流転送回路108A内に流れる。
このとき、TFT131は、TFT132を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC131に保持される。
同様に、TFT131を介してノードND133に基準電流が供給され、このとき、TFT135は、TFT136を介して飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC132に保持される。
このように、所定のゲート電圧がキャパシタC131,C132、および基準電流線ISL101の配線容量Csigに書き込まれた後に、走査線WSL141への信号S136を低レベルとしてTFT136を非導通状態とし、次に、走査線WSL111への信号S132を低レベルとしてTFT132を非導通状態とした後に、走査線WSL121への信号S133を低レベルとしてTFT133を非導通状態とする。
そして、走査線WSL131への信号S134を高レベルとしてTFT134を20H期間導通状態に保持する。これにより、電流転送回路108Aにサンプルホールドされて基準電流Irefを基準電流転送線ITL101に出力する。
【0083】
図8の電流転送回路108Aのように、定電流源回路を直列にカスコード接続することで、ノードND133(A点)の電位(TFT135のドレイン電圧)のバラツキを抑制し、アーリ効果による出力電流のバラツキのない定電流源とすることができる。
【0084】
図9の電流転送回路108Bにおいては、TFT137のソースが電源電圧VCCの供給ラインに接続され、TFT137のゲートとドレイン同士が接続されている。すなわち、TFT137はダイオード接続されている。
そして、TFT137のゲートとドレインの接続点とノードND131とにTFT138のソース・ドレインがそれぞれ接続され、TFT138のゲートがたとえば図示しない第6の走査線によりWSL151に接続されている。
【0085】
図9の電流転送回路108Bにおいて、第4のライトスキャナ111により、走査線WSL131への信号S134を低レベルとしてTFT134を非導通状態とする。
この状態で、走査線WSL111,WSL121,WSL141への信号S132,S133,S136を高レベルとして20Hの期間TFT132,133,136を導通状態とする。
TFT133が導通状態となったことに伴い、基準電流Irefが電流転送回路108B内に流れる。
このとき、TFT131は、TFT132を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC131に保持される。
同様に、TFT131を介してノードND133に基準電流が供給され、このとき、TFT135は、TFT136を介して飽和領域にて動作する。そのゲート電圧は前述した式1に基づいて決定され、キャパシタC132に保持される。
このように、所定のゲート電圧がキャパシタC131,C132、および基準電流線ISL101の配線容量Csigに書き込まれた後に、走査線WSL141への信号S136を低レベルとしてTFT136を非導通状態とし、次に、走査線WSL111への信号S132を低レベルとしてTFT132を非導通状態とした後に、走査線WSL121への信号S133を低レベルとしてTFT133を非導通状態とする。
そして、走査線WSL131への信号S134を高レベルとしてTFT134を20H期間導通状態に保持する。これにより、電流転送回路108Bにサンプルホールドされて基準電流Irefを基準電流転送線ITL101に出力する。
ここまでは、上述した図8の回路の動作と同様である。
【0086】
TFT133を非導通状態とした後、走査線WSL151への信号S138を高レベルとしてTFT138を導通状態とする。
この回路には電流Irefが流れるが、TFT137のゲート電圧(ドレイン電圧)は電流Irefに相当する電圧になる。この場合、TFT131とTFT135とは飽和領域で駆動できるようにTFT137のサイズ設計を行う。
【0087】
ここでTFT131の動作点について考察する。
TFT138が導通状態となると、TFT131のドレイン電圧(B)はTFT137のドレイン電圧に等しくなってしまい、TFT131のソース・ドレイン間電圧Vdsは増加し(Vin→Vin’)、流れる電流値はアーリ効果分であるΔIdsだけ増加する。
しかしながら、TFT135を含む定電流源は電流Irefを流し続けるので、TFT131のソース電圧は電流Irefに相当する電流値を得るために減少する。しかし、TFT131のソース電圧の変化による電流値の変化は式1に従い二乗で効くので、このソース電位は殆ど変化しない。
ここで、TFT131のソース電位はTFT135のドレイン電位(A)と同電位である。よって、カスコード接続を行っている場合はTFT135のドレイン電圧は、電流Irefを書き込んだときの値、つまりTFT135のゲート電圧と殆ど等しい値を有する。これにより、TFT136のソース・ドレイン電圧はほぼ0Vとなり、リーク電流によるTFT135のゲート電圧の降下を大幅に抑えることができる。
【0088】
なお、図9の回路において、TFT137はnチャネルTFTでもよい。
【0089】
なお、本実施形態では、基準電流源としていわゆる表示パネル内で生成する構成として説明したが、基準電流Irefをネル外部から供給するように構成することも可能である。この場合、たとえば外部のMOSIC等にて基準電流Irefを生成し、パネルに入力するので、各々の基準電流供給線毎の電流値のバラツキは少ない。
【0090】
また、本実施形態では、第2のスイッチとしてのTFT122のゲートと第4のスイッチとしてのTFT125のゲートを第3の制御線としてのオートゼロ線AZL101に接続した構成としたが、第2のスイッチとしてのTFT122のゲートを第3の制御線としての第1のオートゼロ線AZL101−2に接続し、第4のスイッチとしてのTFT125のゲートを第4の制御線としての第2のオートゼロ線AZL101−2に接続するように構成することも可能である。
このように、TFT123とTFT125を異なる制御線によりオンさせる場合、オンさせるタイミングはいずれが先(後)でもオートゼロ動作に影響はない。
ただし、ドライブパルスを減少させることができることから、本実施形態にように、共用の制御線により同一タイミングでオンする方が好ましい。
【0091】
また、本実施形態においては、ドライブスキャンとオートゼロとをオーバーラップさせるように駆動制御しているが、必ずしもオーバーラップさせる必要はない。オーバーラップさせた方が、ドライブトランジスタTFT121のカットオフを防止できる。
また、本実施形態においては、ライトスキャンの前にドライブスキャンをオンするように駆動制御しているが、これは同時であって、ドライブスキャンが後であっても構わない。
ライトスキャンの前にドライブスキャンをオンさせた方が、信号電圧書き込み時に、ドライブトランジスタTFT121が飽和駆動になっており、ゲート容量が小さくなることから、ライトスキャンの前にドライブスキャンをオンさせた方が好ましい。
【0092】
【発明の効果】
以上説明したように、本発明によれば、白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティが大幅に改善することができる。
また、基準電流を流してしきい値のバラツキのキャンセルを行うので、しきい値のバラツキのキャンセルにかかる時間が短縮され、しきい値のバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度しきい値のバラツキがキャンセルされたら、その後駆動トランジスタのゲート電位は変動しないため、いわゆるオートゼロの時間はしきい値の絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【0093】
また、電流転送回路への書込み時間は十分にとることができる。また、電流転送回路から各画素回路への書込み用の基準電流転送線の配線長は短くできることから、配線容量も少なく、各画素回路では、1水平走査期間(1H期間)内でしきい値Vthを補正することができる。
その結果、パネルが大型化されても画素回路内のしきい値Vthのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【0094】
以上のように、本発明によれば、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能となる。
【図面の簡単な説明】
【図1】本発明に係る有機EL表示装置の構成を示すブロック図である。
【図2】図1の有機EL表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図3】本実施形態に係る画素ユニットの動作を説明するためのタイミングチャートである。
【図4】本実施形態に係る画素回路の動作を説明するためのタイミングチャートである。
【図5】図2の画素回路での移動度の異なるドライブトランジスタのΔV(=Vgs−Vth)とドレイン・ソース間電流Idsの特性曲線を示す図である。
【図6】図2の画素回路でのドライブトランジスタのしきい値Vthが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図7】本実施形態の利点を説明するための図である。
【図8】本発明に係る画素ユニットにおける電流転送回路の他の構成例を示す回路図である。
【図9】本発明に係る画素ユニットにおける電流転送回路の他の構成例を示す回路図である。
【図10】一般的な有機EL表示装置の構成を示すブロック図である。
【図11】図10の画素回路の一構成例を示す回路図である。
【図12】オートゼロ機能を有する画素回路の構成例を示す回路図である。
【図13】図12の回路の動作を説明するためのタイミングチャートである。
【図14】図12の画素回路での移動度の異なるドライブトランジスタのΔV(=Vgs−Vth)とドレイン・ソース間電流Idsの特性曲線を示す図である。
【図15】ドライブトランジスタのしきい値Vthが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図16】図12の回路の課題を説明するための図である。
【符号の説明】
100…表示装置。101…画素回路(PXLC)、102…画素アレイ部、103…水平セレクタ(HSEL)、104…第1のライトスキャナ(WSCN1)、105…ドライブスキャナ(DSCN)、106…オートゼロ回路(AZRD)、107…リファレンス定電流源(RCIS)、108…電流転送回路(ITFC)、109…第2のライトスキャナ(WSCN2)、110…第3のライトスキャナ(WSCN3)、111…第4のライトスキャナ(WSCN4)、121…駆動トランジスタとしてのTFT、122…第1のスイッチとしてのTFT、123…第2のスイッチとしてのTFT、124…第3のスイッチとしてTFT、125…第4のスイッチとしてのTFT、DTL101〜DTL10n…データ線、WSL101〜WS10m,WSL111〜WSL11m,WSL121〜WSL12m,WSL131〜WSL13m…走査線、DSL101〜DSL10m…駆動線、ALZ101〜ALZ10m…オートゼロ線、ISL101〜ISL10n…基準電流供給線、200…画素ユニット、131〜138…電流転送回路を構成するTFT。

Claims (10)

  1. マトリクス状に複数配列された画素回路と、
    上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
    上記画素回路のマトリクス配列に対して行毎に配線された第1の制御線と、
    第1および第2の基準電位と、
    上記画素回路のマトリクス配列に対して列毎に配線され、所定の基準電流が供給される基準電流供給線と、を有し、
    画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、
    上記画素ユニットは、
    ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、
    上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、
    上記画素回路は、
    第1、第2、および第3のノードと、
    上記第1のノードに接続された第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
    上記第1のノードに接続された第1のスイッチと、
    上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、
    上記データ線と上記第3のノードとの間に接続され、上記第1の制御線によって導通制御される第3のスイッチと、
    上記第1のノードと上記基準電流転送線との間に接続された第4のスイッチと、
    上記第2のノードと上記第3のノードとの間に接続された結合キャパシタと、を有し、
    上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続されている
    表示装置。
  2. 上記電流転送回路は、ソースが所定電位に接続された電界効果トランジスタと、
    上記電界効果トランジスタのドレインとゲートとの間に接続された第5のスイッチと、
    上記電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第6のスイッチと、
    上記電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第7のスイッチと、
    上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する
    請求項1記載の表示装置。
  3. 上記電流転送回路は、ソースが所定電位に接続された第1の電界効果トランジスタと、
    ソースが上記第1の電界効果トランジスタのドレインに接続された第2の電界効果トランジスタと、
    上記第2の電界効果トランジスタのドレインとゲートとの間に接続された第5のスイッチと、
    上記第2の電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第6のスイッチと、
    上記第2の電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第7のスイッチと、
    上記第1の電界効果トランジスタのドレインとゲートとの間に接続された第8のスイッチと、
    上記第1の電界効果トランジスタのゲートと所定電位との間に接続された第1のキャパシタと、
    上記第2の電界効果トランジスタのゲートと所定電位との間に接続された第2のキャパシタと、を有する
    請求項1記載の表示装置。
  4. 上記電流転送回路の上記第5および第6のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記キャパシタに蓄積させて上記電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第5および第6のスイッチを非導通状態に保持させて、上記第7のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第1の回路と、
    上記画素ユニット内の各画素回路の上記第4のスイッチを1水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第1のノードに順次に供給させる第2の回路と、を有する
    請求項2記載の表示装置。
  5. 上記電流転送回路の上記第5、第6、および第8のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記第1および第2のキャパシタに蓄積させて上記第1および第2の電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第5、第6、および第8のスイッチを非導通状態に保持させて、上記第7のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第1の回路と、
    上記画素ユニット内の各画素回路の上記第4のスイッチを1水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第1のノードに順次に供給させる第2の回路と、を有する
    請求項3記載の表示装置。
  6. 上記電流転送回路は、上記第7のスイッチを導通状態とされた期間に、上記蓄積した基準電流に相当する電流を上記第2の電界効果トランジスタのドレインに供給するリーク除去回路を有する
    請求項5記載の表示装置。
  7. 上記第2の回路は、上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、
    第1ステージとして、上記第1のスイッチ、上記第2のスイッチ、および上記第4のスイッチを所定時間導通させ上記第1のノードと上記第2のノードとを電気的に接続し、かつ上記基準電流転送線から第1のノードに基準電流を供給させ、
    第2ステージとして、上記第1のスイッチを非導通状態に保持し、水平走査期間経過後に上記第2のスイッチおよび上記第4のスイッチを非導通状態に保持し、
    第3ステージとして、上記第1の制御線により上記第3のスイッチを導通させ、上記第1のスイッチを導通させて、上記データ線を伝播されるデータを上記第3のノードに書き込ませた後、上記第3のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる
    請求項4記載の表示装置。
  8. 上記第2の回路は、上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、
    第1ステージとして、上記第1のスイッチ、上記第2のスイッチ、および上記第4のスイッチを所定時間導通させ上記第1のノードと上記第2のノードとを電気的に接続し、かつ上記基準電流転送線から第1のノードに基準電流を供給させ、
    第2ステージとして、上記第1のスイッチを非導通状態に保持し、水平走査期間経過後に上記第2のスイッチおよび上記第4のスイッチを非導通状態に保持し、
    第3ステージとして、上記第1の制御線により上記第3のスイッチを導通させ、上記第1のスイッチを導通させて、上記データ線を伝播されるデータを上記第3のノードに書き込ませた後、上記第3のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる
    請求項5記載の表示装置。
  9. 画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、
    上記画素ユニットは、
    ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、
    上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、
    上記画素回路は、
    第1、第2、および第3のノードと、
    上記第1のノードに接続された第1端子と第2端子間で電流供給ラインを形成し、上記第2のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
    上記第1のノードに接続された第1のスイッチと、
    上記第1のノードと上記第2のノードとの間に接続された第2のスイッチと、
    上記データ線と上記第3のノードとの間に接続された第3のスイッチと、
    上記第1のノードと上記基準電流転送線との間に接続された第4のスイッチと、
    上記第2のノードと上記第3のノードとの間に接続された結合キャパシタと、を有し、
    上記第1の基準電位と第2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第1のノード、上記第1のスイッチ、および上記電気光学素子が直列に接続されている、表示装置の駆動方法であって、
    画素回路のマトリクス配列に対して列毎に配線された基準電流供給線に供給される基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を、上記画素ユニット内の複数の画素回路に並列的に接続された基準電流転送線に転送し、
    上記画素ユニット内の各画素回路の上記第4のスイッチを1水平走査期間毎に順次に導通させて、基準電流転送線に転送された基準電流を上記各画素回路の第1のノードに順次に供給させる
    表示装置の駆動方法。
  10. 上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、
    上記第1のスイッチ、上記第2のスイッチ、および上記第4のスイッチを所定時間導通させ上記第1のノードと上記第2のノードとを電気的に接続し、かつ上記基準電流転送線から第1のノードに基準電流を供給させ、
    上記第1のスイッチを非導通状態に保持し、水平走査期間経過後に上記第2のスイッチおよび上記第4のスイッチを非導通状態に保持し、
    上記第1の制御線により上記第3のスイッチを導通させ、上記第1のスイッチを導通させて、上記データ線を伝播されるデータを上記第3のノードに書き込ませた後、上記第3のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる
    請求項記載の表示装置の駆動方法。
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