JP2006030729A

JP2006030729A - 表示装置および表示装置の駆動方法

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Publication number: JP2006030729A
Application number: JP2004211148A
Authority: JP
Inventors: Tetsuo Yamamoto; 哲郎山本; Katsuhide Uchino; 勝秀内野; Junichi Yamashita; 淳一山下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-07-20
Filing date: 2004-07-20
Publication date: 2006-02-02
Anticipated expiration: 2024-07-20
Also published as: JP4639674B2

Abstract

【課題】キャパシタ（画素容量）の容量と駆動トランジスタのゲート・ソース間容量との和がスイッチングトランジスタの寄生容量よりも小さいと、駆動トランジスタのソース電位の変化量により当該駆動トランジスタのゲート・ソース間電位の値が変化してしまい、所望の発光が望めない。
【解決手段】駆動トランジスタであるＴＦＴ３２のゲート・ソース間にキャパシタ３３を接続し、ＴＦＴ３２のソースをスイッチングトランジスタであるＴＦＴ３６を介して接地電位ＧＮＤに選択的に接続するとともに、キャパシタ３４およびＴＦＴ３７〜３９の作用によってＴＦＴ３２の閾値電圧Ｖｔｈのバラツキをキャンセルする構成の画素回路１１において、最終行の画素回路１１に対するオートゼロ信号ＡＺ−ｎの発生直後から第１行の画素回路１１に対するオートゼロ信号ＡＺ−１の発生前までの期間において画素回路１１内の電源電位Ｖｃｃをフローティング状態し、当該電源電位Ｖｃｃの揺れをなくす。
【選択図】図１２

Description

本発明は、表示装置および表示装置の駆動方法に関し、特に流れる電流によって輝度が変化する電気光学素子を表示素子として有する画素回路が行列状に配置されてなり、画素回路（画素）毎に能動素子を有して当該能動素子によって画素単位で表示駆動が行われる表示装置および当該表示装置の駆動方法に関する。

表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置においては、液晶セルを含む画素を多数マトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた有機ＥＬ表示装置でも同様である。

ただし、有機ＥＬ表示装置の場合は、画素の表示素子として、自発光素子である有機ＥＬ素子を用いたいわゆる自発光型の表示装置であるため、光源（バックライト）からの光強度を制御する液晶表示装置に比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を持っている。また、有機ＥＬ素子の発光輝度がそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶表示装置とは大きく異なっている。

有機ＥＬ表示装置においては、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。

図１６は、アクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すブロック図である。このアクティブマトリクス型表示装置は、有機ＥＬ素子を含む画素（画素回路）５１がマトリクス状にｍ列ｎ行配列されてなる画素アレイ部５２を有している。ここでは、図面の簡略化のために、画素アレイ部５２が３列２行の画素配列の場合を例に挙げて示している。

この画素アレイ部５２において、画素５１の各々に対して各行毎に走査線５３および駆動線５４が配線され、また各列毎にデータ線５５が配線されている。この画素アレイ部５２の周囲には、走査線５３を駆動する書き込み走査回路５６と、駆動線５４を駆動する駆動走査回路５７と、輝度情報に応じたデータ信号をデータ線５５に供給するデータ線駆動回路５８とが配置されている。

図１７は、アクティブマトリクス型有機ＥＬ表示装置における画素回路（単位画素の回路）の従来例を示す回路図である。

図１７から明らかなように、この従来例に係る画素回路は、例えばカソード（陰極）が接地電位ＧＮＤに接続された有機ＥＬ素子１０１と、ドレインが有機ＥＬ素子１０１のアノード（陽極）に接続され、ソースが正電源電位Ｖｃｃに接続されたＰチャネルＴＦＴ１０２と、このＴＦＴ１０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ１０３と、ソースがＴＦＴ１０２のゲートに、ゲートが走査線１０５に、ドレインがデータ線１０６にそれぞれ接続されたＰチャネルＴＦＴ１０４とを有する構成となっている（例えば、特許文献１，２参照）。

ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図１７およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性が要求されるものではない。

続いて、上記構成の画素回路の動作について説明する。先ず、走査線１０５の電位を選択状態（ここでは、低レベル状態）とし、データ線１０６に書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１０４が導通してキャパシタ１０３が充電または放電される。これにより、ＴＦＴｌ０２のゲート電位は書き込み電位Ｖｄａｔａとなる。次に、走査線１０５の電位を非選択状態（ここでは、高レベル状態）とすると、走査線１０５とＴＦＴｌ０２とは電気的に切り離されるが、ＴＦＴｌ０２のゲート電位はキャパシタ１０３によって安定に保持される。

そして、ＴＦＴｌ０２および有機ＥＬ素子１０１に流れる電流は、ＴＦＴｌ０２のゲート・ソース間電圧Ｖｇｓに応じた値となる。すると、有機ＥＬ素子１０１は、その電流値に応じた輝度で発光し続ける。ここで、データ線１０６を通して供給される輝度情報を、走査線１０５を選択し、ＴＦＴ１０４を通して画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。

上述したように、図１７の画素回路では、一度電位Ｖｄａｔａの書き込みを行えば、次に電位Ｖｄａｔａの書き込みが行われるまでの間、有機ＥＬ素子１０１は一定の輝度で発光を継続する。また、駆動トランジスタであるＴＦＴ１０２のゲート電圧を変化させることで、有機ＥＬ素子１０１に流れる電流値を制御している。このとき、ＴＦＴ１０２は、ソースが正電源電位Ｖｃｃに接続されており、常に飽和領域で動作しているため、下記の式（１）に示した電流値Ｉｄｓを持つ定電流源となっている。

Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）² …（１）
ここで、ＶｔｈはＴＦＴ１０２のしきい値、・はキャリアの移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはゲート・ソース間電圧である。

単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光する。これに対して、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。したがって、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げることができるなどの点で、とりわけ大型・高精細の表示装置では有利となる。

図１８は、有機ＥＬ素子の電流−電圧特性（Ｉ−Ｖ特性）の経時変化を示す特性図である。図１８において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。

一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図１８に示すように、時間が経過するにつれて劣化してしまう。ところが、図１７の画素回路では、先述したように、駆動トランジスタであるＴＦＴ１０２による定電流駆動のために有機ＥＬ素子１０１には定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度が低下することはない。

ところで、図１７の画素回路は、ＰチャネルのＴＦＴによって構成されている。このＰチャネルのＴＦＴに代えて、ＮチャネルのＴＦＴによって画素回路を構成することができれば、ＴＦＴ作成において、従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化を図ることができる。

ここで、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路について考察する。

図１９は、図１７のＰチャネルＴＦＴをＮチャネルＴＦＴに置き換えた画素回路の構成を示す回路図である。

図１９から明らかなように、この画素回路は、例えばカソードが接地電位ＧＮＤに接続された有機ＥＬ素子２０１と、ソースが有機ＥＬ素子２０１のアノードに接続され、ドレインが正電源電位Ｖｃｃに接続されたＮチャネルＴＦＴ２０２と、このＴＦＴ２０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ２０３と、ドレインがＴＦＴ２０２のゲートに、ゲートが走査線２０５に、ソースがデータ線２０６にそれぞれ接続されたＮチャネルＴＦＴ２０４とを有するソースフォロア回路構成となっている。

図１６は、初期状態における駆動トランジスタとしてのＴＦＴ２０２と有機ＥＬ素子２０１の動作点を示す図である。図１６において、横軸はＴＦＴ２０２のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。図１６に示すように、ソース電圧はＴＦＴ２０２と有機ＥＬ素子２０１との動作点で決まり、ゲート電圧によって異なる値を持つ。このＴＦＴ２０２は飽和領域で駆動されるため、動作点のソース電圧に対したゲート・ソース間電圧Ｖｇｓに関して式（１）で与えられる電流値の電流Ｉｄｓを流す。

米国特許第５６８４３６５号明細書特開平８−２３４６８３号公報

しかしながら、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路においても、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う劣化は避けられず、これにより、図１７に示すように、動作点が変動してしまうため、駆動トランジスタであるＴＦＴ２０２に同じゲート電圧を印加したとしてもそのソース電圧は変動する。これにより、ＴＦＴ２０２のゲート・ソース間電圧Ｖｇｓが変化してしまい、当該ＴＦＴ２０２に流れる電流値が変動する。同時に、有機ＥＬ素子２０１に流れる電流値も変化するため、有機ＥＬ素子２０１のＩ−Ｖ特性が変化すると、それに伴って有機ＥＬ素子２０１の発光輝度も経時変化してしまう。

また、図１６の画素回路の変形例として、図１８に示すように、有機ＥＬ素子２０１のアノードを正電源電位Ｖｃｃに接続し、駆動トランジスタとしてのＮチャネルＴＦＴ２０２のドレインを有機ＥＬ素子２０１のカソードに、ソースを接地電位ＧＮＤにそれぞれ接続する回路構成を採ることも考えられる。

この変形例に係る画素回路においては、図１７のＰチャネルＴＦＴ１０２による駆動の場合と同様に、ＮチャネルＴＦＴ２０２はソース電位が接地電位ＧＮＤに固定され、定電流源として動作する。したがって、有機ＥＬ素子２０１のＩ−Ｖ特性の劣化による輝度変化を防止できる。

しかしながら、この変形例に係る画素回路では、駆動トランジスタであるＮチャネルＴＦＴ２０２を有機ＥＬ素子２０１のカソード側に接続する構成を採らざるを得ない。このカソード接続の構成を採るためには、有機ＥＬ素子に関して新規にアノード・カソードの電極の開発が必要である。このアノード・カソードの電極の開発は、現状の技術では非常に困難であるとされている。このような観点から、従来は、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う輝度の変化を抑えたＮチャネルトランジスタによる画素回路の開発は為されていなかった。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、発光素子の電流−電圧特性が経時変化しても、それに伴う輝度変化のないＮチャネルトランジスタによって実現可能な画素回路が行列状に配置されてなる表示装置および表示装置の駆動方法を提供することにある。

上記目的を達成するために、本発明では、
一端が第１の電源電位に接続された電気光学素子と、
前記電気光学素子の他端にソースが接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続された第１のキャパシタと、
データ線から輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
前記駆動トランジスタのドレインと第２の電源電位との間に接続された第２のスイッチングトランジスタと、
前記駆動トランジスタのソースと第３の電源電位との間に接続された第３のスイッチングトランジスタと、
前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとの間に接続された第２のキャパシタと、
前記駆動トランジスタのゲートとドレインとの間に接続された第４のスイッチングトランジスタと、
前記第１のスイッチングトランジスタと前記第２のキャパシタとの接続ノードと所定電位との間に接続された第５のスイッチングトランジスタと
を有する画素回路が行列状に配置されてなる表示装置において、
前記画素回路を行ごとに順に走査しつつ第１の駆動信号によって前記第１，第２および第３のスイッチングトランジスタを駆動するとともに、第２の駆動信号によって前記第４および第５のスイッチングトランジスタを駆動し、
最終行の画素回路に対する前記第２の駆動信号の発生直後から第１行の画素回路に対する前記第２の駆動信号の発生前までの所定期間において前記第３の電源電位をフローティング状態にするようにしている。

上記構成の表示装置において、第２のスイッチングトランジスタがオンした状態で、第３のスイッチングトランジスタをオン状態にして駆動トランジスタのソース電位を第３の電源電位に設定し、第１のキャパシタに充電される電圧を入力電圧と第３の電源電位との差に確定させる。そして、第１のキャパシタへの書き込みが終了した後、電気光学素子の発光期間において、第３のスイッチングトランジスタをオフ状態にすることで、電気光学素子に電流が流れ始める。このとき、駆動トランジスタが定電流源として動作することから、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、第１のキャパシタによって駆動トランジスタのゲート・ソース間の電位差が一定に保たれているので、電気光学素子に流れる電流は変わらず、したがって当該電気光学素子の発光輝度も一定に保たれる。

また、上記書き込み動作に先立って、第３のスイッチングトランジスタがオンした状態で、第４，第５のスイッチングトランジスタがオンすることで、駆動トランジスタの閾値電圧のバラツキをキャンセルする閾値キャンセル期間に入る。この閾値キャンセル期間ににおいて、第３のスイッチングトランジスタをオフすることで、第１，第２のキャパシタの作用により、駆動トランジスタのゲート・ドレイン間電圧が時間の経過とともに緩やかに減少し、一定期間が経過した後に当該駆動トランジスタの閾値電圧Ｖｔｈと第３の電源電位ＶｓｓＳと和となる。このとき、上記所定電位をＶｏｆｓとすると、第１のキャパシタには（Ｖｏｆｓ−Ｖｔｈ−Ｖｓｓ）の電圧が、第２のキャパシタにはＶｔｈの電圧が保持される。そして、書き込み動作に入ることで、駆動トランジスタの閾値電圧Ｖｔｈがキャンセルされる。

さらに、最終行の画素回路に対する第２の駆動信号の発生直後から第１行の画素回路に対する第２の駆動信号の発生前までの期間において第３の電源電位をフローティング状態にすることで、画素回路内における第３の電源電位の揺れが無くなる。これにより、当該揺れによって起こる駆動トランジスタのゲート・ソース間の第１キャパシタに保持されている電位の変動が軽減される。

本発明によれば、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、電気光学素子の発光輝度を一定に保つことができ、また画素回路内における第３の電源電位の揺れを無くすことができることで、当該揺れに起因して生ずる画質劣化を緩和することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用されるアクティブマトリクス型表示装置および当該表示装置に用いられる画素（以下、画素回路と記す場合もある）の構成を示す回路図である。本適用例に係るアクティブマトリクス型表示装置は、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ素子３１を表示素子として含む画素１１がマトリクス状に（行列状に）２次元配置されてなる画素アレイ部１２を有している。ここでは、図面の簡略化のために、ある１つの画素１１のみを具体的な回路構成をもって示している。

この画素アレイ部１２において、画素１２の各々に対して各行毎に走査線１３、第１，第２駆動線１４，１５およびオートゼロ線１６が配線され、また各列毎にデータ線１７が配線されている。この画素アレイ部１２の周囲には、走査線１３を駆動する書き込み走査回路１８と、第１，第２駆動線１４，１５を駆動する第１，第２駆動走査回路１９Ａ，１９Ｂと、オートゼロ線１６を駆動するオートゼロ回路２１と、輝度情報に応じたデータ信号をデータ線１７に供給するデータ線駆動回路２２とが配置されている。本例では、書き込み走査回路１８および第１駆動走査回路１９が画素アレイ部１２を挟んで一方側（図の右側）に配置され、その反対側に第２駆動走査回路２０およびオートゼロ回路２１が配置された構成となっている。

［画素回路］
図１から明らかなように、画素（画素回路）１１は、有機ＥＬ素子３１に加えて、駆動トランジスタ３２、キャパシタ（画素容量）３３，３４およびスイッチングトランジスタ３５〜３９を回路素子として有する構成となっている。駆動トランジスタ３２およびスイッチングトランジスタ３５〜３９は、Ｎチャネル電界効果トランジスタ、例えばＮチャネルＴＦＴ（薄膜トランジスタ）である。以下、駆動トランジスタ３２およびスイッチングトランジスタ３５〜３９を、ＴＦＴ３２およびＴＦＴ３５〜３９と記すものとする。

有機ＥＬ素子３１は、カソード電極が第１の電源電位（本例では、接地電位ＧＮＤ）に接続されている。ＴＦＴ３２は、有機ＥＬ素子２１を発光駆動する駆動トランジスタであり、ドレインが第２の電源電位（本例では、正側電源電位Ｖｃｃ）に、ソースが有機ＥＬ素子３１のアノード電極にそれぞれ接続されてソースフォロア回路を形成している。キャパシタ３３は画素容量であり、一端がＴＦＴ３２のゲートに、他端がＴＦＴ３２のソースと有機ＥＬ素子２１のアノード電極との接続ノードＮ１１にそれぞれ接続されている。

ＴＦＴ３５は、ソースがデータ線１７に、ゲートが第１走査線１３にそれぞれ接続されている。キャパシタ３４は、一端がＴＦＴ３５のドレインに、他端がＴＦＴ３２のゲートとキャパシタ３３の一端との接続ノードＮ１２にそれぞれ接続されている。ＴＦＴ３６は、ドレインが接続ノードＮ１１に、ソースが第３の電源電位Ｖｓｓ（例えば、接地電位ＧＮＤ）にそれぞれ接続されている。なお、第３の電源電位Ｖｓｓとして、負側電源電位を用いても良い。

ＴＦＴ３７は、ドレインが電源電位Ｖｃｃに、ソースがＴＦＴ３２のドレインに、ゲートが第２駆動線１５にそれぞれ接続されている。ＴＦＴ３８は、ドレインがＴＦＴ３２のドレインとＴＦＴ３７のソースとの接続ノードＮ１３に、ソースが接続ノードＮ１２に、ゲートがオートゼロ線１６にそれぞれ接続されている。ＴＦＴ３９は、ドレインが所定電位Ｖｏｆｓに、ソースがＴＦＴ３５のドレインに、ゲートがオートゼロ線１６にそれぞれ接続されている。

続いて、上記構成の画素（画素回路）１１を行列状に２次元配置してなるアクティブマトリクス型有機ＥＬ表示装置の回路動作について、図２のタイミングチャートおよび図３〜図７の動作説明図を用いて説明する。

図２には、ある行の画素１１を駆動する際に、書き込み走査回路１８から走査線１３を介して画素１１に与えられる書き込み信号ＷＳ、第１，第２駆動走査回路１９，２０から第１，第２駆動線１４，１５を介して画素１１に与えられる第１，第２駆動信号ＤＳ１，ＤＳ２およびオートゼロ回路２１からオートゼロ線１６を介して画素１１に与えられるオートゼロ信号ＡＺのタイミング関係を示している。ここで、書き込み信号ＷＳ、駆動信号ＤＳ１，ＤＳ２が特許請求の範囲における第１の駆動信号に相当し、オートゼロ信号ＡＺが特許請求の範囲における第２の駆動信号に相当する。また、図３〜図７の動作説明図では、図面の簡略化のために、ＴＦＴ３２，３５〜３９についてはスイッチのシンボルを用いて図示するものとする。

通常の発光状態では、書き込み走査回路１８から出力される書き込み信号ＷＳ、第１駆動走査回路１９から出力される駆動信号ＤＳ１およびオートゼロ回路２１から出力されるオートゼロ信号ＡＺが“Ｌ”レベルにあり、第２駆動走査回路２０から出力される駆動信号ＤＳ２が“Ｈ”レベルにあるため、図３に示すように、ＴＦＴ３５，３６，３８，３９はオフした状態にあり、ＴＦＴ３７がオンした状態にある。このとき、駆動トランジスタであるＴＦＴ３２は、飽和領域で動作するように設計されているため定電流源として動作する。その結果、有機ＥＬ素子３１にはＴＦＴ３２から、先述した式（１）で与えられる一定電流Ｉｄｓが供給される。

次に、ＴＦＴ３７がオンした状態で第１駆動走査回路１９から出力される駆動信号ＤＳ１およびオートゼロ回路２１から出力されるオートゼロ信号ＡＺがＨ”レベルになり、ＴＦＴ３６，３８，３９がオン状態となる。これにより、有機ＥＬ素子３１のアノードには電源電位Ｖｓｓが印加され、ＴＦＴ３２のゲートには電源電位Ｖｃｃが印加される。この際、電源電位Ｖｓｓが有機ＥＬ素子３１のカソード電圧Ｖｃａｓ（本例では、接地電位ＧＮＧ）と有機ＥＬ素子３１の閾値電圧Ｖｔｈｅｌとの和（Ｖｃａｓ＋Ｖｔｈｅｌ）よりも小さいのであれば、有機ＥＬ素子３１は非発光状態となり、非発光期間に入る。以下、電源電位ＶｓｓはＧＮＤレベルにあるとし、Ｖｓｓ≦Ｖｃａｓ＋Ｖｔｈｅｌとする。このとき、ＴＦＴ３６，３８をオンすることでそれに応じた一定電流Ｉｄｓが、図４に点線の矢印で示す経路を通って流れる。

次に、第２駆動走査回路２０から出力される駆動信号ＤＳ２が“Ｌ”レベルになることで、図５に示すように、ＴＦＴ３７がオフ状態となり、ＴＦＴ３２の閾値電圧Ｖｔｈをキャンセル（補正）する閾値キャンセル期間に入る。このとき、ＴＦＴ３２は、ゲートとドレインがＴＦＴ３８を介して接続されているため飽和領域で動作する。また、ＴＦＴ３２のゲートには、キャパシタ３３，３４が並列に接続されているため、ＴＦＴ３２のゲート・ドレイン間の電圧Ｖｇｄは、図８に示すように、時間の経過とともに緩やかに減少してゆく。

そして、一定期間が経過した後、ＴＦＴ３２のゲート・ソース間電圧ＶｇｓはＴＦＴ３２の閾値電圧Ｖｔｈとなる。このとき、キャパシタ３４には（Ｖｏｆｓ−Ｖｔｈ）の電圧が、キャパシタ３３にはＶｔｈの電圧がそれぞれ充電される。その後、ＴＦＴ３５，３７がオフし、ＴＦＴ３６がオンした状態でオートゼロ回路２１から出力されるオートゼロ信号ＡＺが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＴＦＴ３８，３９がオフ状態となり、閾値キャンセル期間の終了となる。このとき、キャパシタ３４には（Ｖｏｆｓ−Ｖｔｈ）の電圧が、キャパシタ３３にはＶｔｈの電圧がそれぞれ保持される。

次に、ＴＦＴ３５，３８，３９がオフし、ＴＦＴ３６，３７がオンした状態で書き込み走査回路１８から出力される書き込み信号ＷＳが“Ｈ”レベルになることで、この書き込み期間では、図６に示すように、ＴＦＴ３５がオン状態となり、データ線１７を通して与えられる入力信号電圧Ｖｉｎの書き込み期間となる。ＴＦＴ３５がオンすることで、ＴＦＴ３５のドレイン、キャパシタ３４の一端およびＴＦＴ３９のソースの接続ノードＮ１４に入力信号電圧Ｖｉｎを取り込み、当該接続ノードＮ１４の電圧変化量ΔＶを、キャパシタ３４を介してＴＦＴ３２のゲートにカップリングさせる。

このとき、ＴＦＴ３２のゲート電圧Ｖｇは閾値電圧Ｖｔｈという値であり、カップリング量ΔＶはキャパシタ３３の容量値Ｃ１、キャパシタ３４の容量値Ｃ２およびＴＦＴ３２の寄生容量値Ｃ３によって下記の式（２）のように決定される。
ΔＶ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）｝・（Ｖｉｎ−Ｖｏｆｓ）…（２）
したがって、キャパシタ３３，３４の容量値Ｃ１，Ｃ２をＴＦＴ３２の寄生容量値Ｃ３に比べて十分大きく設定すれば、ＴＦＴ３２のゲートへのカップリング量ΔＶは、ＴＦＴ３２の閾値電圧Ｖｔｈの影響を受けずに、キャパシタ３３，３４の容量値Ｃ１，Ｃ２のみによって決定される。

書き込み走査回路１８から出力される書き込み信号ＷＳが“Ｈ”レベルから“Ｌ”レベルに遷移し、ＴＦＴ３５がオフすることで、入力信号電圧Ｖｉｎの書き込み期間が終了する。この書き込み期間の終了後、ＴＦＴ３５，３８，３９がオフした状態で第１駆動走査回路１９から出力される駆動信号ＤＳ１が“Ｌ”レベルになることで、ＴＦＴ３６がオフ状態となり、その後、第２駆動走査回路２０から出力される駆動信号ＤＳ２が“Ｈ”レベルになることで、図７に示すように、ＴＦＴ３７がオン状態となる。

ＴＦＴ３７がオンすることで、ＴＦＴ３２のドレイン電位が電源電位Ｖｃｃまで上昇する。ＴＦＴ３２のゲート・ソース間電圧Ｖｇｓが一定であるため、ＴＦＴ３２は一定電流Ｉｄｓを有機ＥＬ素子３１に供給する。このとき、接続ノードＮ１１の電位は、有機ＥＬ素子３１に一定電流Ｉｄｓが流れる電圧Ｖｘまで上昇し、その結果、有機ＥＬ素子３１は発光する。

上述した一連の動作を行う画素１１においても、有機ＥＬ素子３１は発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、接続ノードＮ１１の電位も変化する。しかしながら、ＴＦＴ３２のゲート・ソース間電位Ｖｇｓが一定値に保たれているため、有機ＥＬ素子３１に流れる電流は変化しない。したがって、有機ＥＬ素子３１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続けるため、有機ＥＬ素子３１の輝度が変化することはない。また、閾値キャンセル期間におけるＴＦＴ３８の作用により、ＴＦＴ３２の閾値電圧Ｖｔｈをキャンセルし、当該閾値電圧Ｖｔｈのバラツキの影響を受けない一定電流Ｉｄｓを流すことができるため、高画質の画像を得ることができる。

ここで、電源電位Ｖｓｓについて考える。ＴＦＴ３６をオン状態にして有機ＥＬ素子３１を非発光状態にすることで、電源電位Ｖｓｓには電流が流れるようになる。その後、ＴＦＴ３８，３９をオン状態、ＴＦＴ３７をオフ状態にして、閾値電圧Ｖｔｈのキャンセル動作をすることによっても電源電位Ｖｓｓには電流が流れる。表示パネル全体でみても、電源電位Ｖｓｓに電流が流れることで、図９に示すように、電源電位Ｖｓｓは揺れてしまう。この揺れは電源電位Ｖｓｓに流れる電流量が少なくなれば起こらなくなる。

画素アレイ部１２内において、閾値電圧Ｖｔｈのキャンセル動作終了から信号電圧Ｖｉｎを書き込むまでの間に電源電位Ｖｓｓが揺れてしまうと、駆動トランジスタであるＴＦＴ３２のゲート電位が、当該ＴＦＴ３２がほぼオフ状態となる電位にあるため、ＴＦＴ３２のドレイン電圧は電源電位Ｖｓｓ、つまりＴＦＴ３２のソース電位の変化に追随することができず、その結果、キャパシタ３３に充電されている電位が変化してしまう。

また、閾値電圧Ｖｔｈのキャンセル期間中、特にキャンセル動作終了付近で電源電位Ｖｓｓが揺れてしまうと、図１０に示すように、ＴＦＴ３２のゲート電位が当該ＴＦＴ３２のソース電位に完全に追随できず、ゲート・ソース間電圧Ｖｇｓは電源電位Ｖｓｓの揺れがないときと比べて変化してしまう。逆に、ＴＦＴ３２のゲート・ソース間電圧Ｖｇｓが大きいときに電源電位Ｖｓｓが揺れてしまっても、ＴＦＴ３２のゲート・ソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈのキャンセル期間内に電源電位Ｖｓｓの揺れに追随し、ゲート・ソース間電圧Ｖｇｓは電源電位Ｖｓｓの揺れがないときと比べてほとんど変化しなくなってしまう。これにより、画としては、ラスター表示時に、図１１に示すように、垂直走査方向の最終段に向けて帯状の白筋や黒筋、グラデーションが生じてしまい、均一な画を得ることができなくなる。

［実施形態］
そこで、本発明では、図１に示すアクティブマトリクス型有機ＥＬ表示装置において、最終行の画素回路１１に対するオートゼロ信号（第２の駆動信号）ＡＺ−ｎの発生直後から第１行の画素回路１１に対するオートゼロ信号ＡＺ−１の発生前までの期間において第３の電源電位Ｖｃｃをフローティング状態にするようにしている。具体的には、図１２に示すように、電源電位Ｖｃｃを供給する電源ライン４１と画素アレイ部１２の画素回路１１の各々との間に、制御手段である例えば１つのスイッチング素子、例えばＮチャネルＴＦＴからなるスイッチングトランジスタ４２を配置する。

そして、図１３のタイミングチャートに示すように、最終行ｎの画素回路１１に対するオートゼロ信号ＡＺ−ｎの発生直後、即ち“Ｌ”レベルから“Ｈ”レベルへ遷移する直後で、かつ、画素回路１１内のＶｓｓ電位が“Ｌ”レベルに低下する前から、第１行の画素回路１１に対するオートゼロ信号ＡＺ−１の発生前、即ち“Ｌ”レベルから“Ｈ”レベルへ遷移するまでの期間において“Ｌ”レベルとなる制御信号Ｔｘを用いて、スイッチングトランジスタ４２をオフ状態にすることにより、画素回路１１内の電源電位Ｖｓｓをフローティング状態にする。

このように、最終行の画素回路１１に対するオートゼロ信号ＡＺ−ｎの発生直後から第１行の画素回路１１に対するオートゼロ信号ＡＺ−１の発生前までの期間において画素回路１１内の電源電位Ｖｃｃをフローティング状態にすることにより、本来電源電位Ｖｃｃが低くなる期間で電源電位Ｖｃｃには電流が流れないため、電源電位Ｖｃｃが揺れることはない。これにより、電源電位Ｖｃｃの揺れによって起こるキャパシタ３３の保持電位の変動を軽減できるため、当該揺れに起因して生ずる画質劣化を緩和することできる。

ところで、画素回路１１内に配線されるＶｓｓライン４３については、配線抵抗値が小さくして電位Ｖｓｓの揺れを最小限に抑えるために、一般的に、Ｖｓｓライン４３の配線の太さを太しており、その分だけ画素回路１１の面積が大きくならざるを得ない。これに対して、本実施形態に係るアクティブマトリクス型有機ＥＬ表示装置では、上述したように、電源電位Ｖｓｓの揺れをなくすことができることで、その分だけＶｓｓライン４３の配線の太さを細くすることができるため、画素回路１１の小面積化を図ることができる。その結果、多画素化に伴う高精細化を実現することができ、しかも画素内のレイアウトに余裕を持たせることができるため、高歩留まり化を実現することができる。

ここで、本実施形態の制御手段であるスイッチングトランジスタ４２の配置について説明する。このスイッチングトランジスタ４２については、先ず図１２に示すように、画素アレイ部１２の画素回路１１の各々に対して、当該画素回路１１が行列状に配置されてなる表示パネル(図示せず)上に１つ設けるようにすれば良い。ただし、スイッチングトランジスタ４２を表示パネル外に設けることも可能である。

また、図１４に示すように、画素アレイ部１２の垂直方向の画素列ごとに配線されたＶｓｓライン４３ｘ１，４３ｘ２，４３ｘ３と電源ライン４１との間にスイッチングトランジスタ４２ｘ１，４２ｘ２，４２ｘ３を接続し、これらスイッチングトランジスタ４２ｘ１，４２ｘ２，４２ｘ３を画素列ごとに設けても良いし、図１５に示すように、画素アレイ部１２の水平方向の画素行ごとに配線されたＶｓｓライン４３ｙ１，４３ｙ２と電源ライン４１との間にスイッチングトランジスタ４２ｙ１，４２ｙ２を接続し、これらスイッチングトランジスタ４２ｙ１，４２ｙ２を画素行ごとに設けても良い。

なお、上記実施形態では、第１の電源電位を接地電位ＧＮＤ、第２の電源電位を正側電源電位、第３の電源電位を接地電位ＧＮＤ（または、負側電源電位）とした画素回路を例に挙げて説明したが、この電位関係に限られるものではなく、例えば第１の電源電位を負側電源電位、第２の電源電位を接地電位ＧＮＤに設定した画素回路や、第３の電源電位を正側電源電位に設定した画素回路にも同様に適用可能である。

また、上記実施形態では、画素の表示素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いた表示装置全般に適用可能である。

本発明の適用例に係るアクティブマトリクス型表示装置および当該表示装置に用いられる画素（画素回路）の構成を示す回路図である。本適用例に係る画素回路の動作説明に供するタイミングチャートである。本適用例に係る画素回路の動作説明図（その１）である。本適用例に係る画素回路の動作説明図（その２）である。本適用例に係る画素回路の動作説明図（その３）である。本適用例に係る画素回路の動作説明図（その４）である。本適用例に係る画素回路の動作説明図（その５）である。本適用例に係る画素回路の動作説明に供する特性図である。本適用例に係る画素回路の課題の説明に供する波形図（その１）である。本適用例に係る画素回路の課題の説明に供する波形図（その２）である。垂直走査方向の最終段に向けてグラデーションが生じる様子を示す図である。本発明の一実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の要部の構成を示すブロック図である。本実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の動作説明に供するタイミングチャートである。本実施形態の変形例に係るアクティブマトリクス型有機ＥＬ表示装置の要部の構成を示すブロック図である。本実施形態の多の変形例に係るアクティブマトリクス型有機ＥＬ表示装置の要部の構成を示すブロック図である。アクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すブロック図である。従来例に係る画素回路を示す回路図である。有機ＥＬ素子のＩ−Ｖ特性の経時変化を示す特性図であるＮチャネルＴＦＴで構成した従来例に係る画素回路を示す回路図である。初期状態における駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。経時変化後の駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。ＮチャネルＴＦＴのソースを接地電位に接続した構成の画素回路を示す回路図である。

符号の説明

１１…画素（画素回路）、１２…画素アレイ部、１３…走査線、１４…第１駆動線、１５…第２駆動線、１６…オートゼロ線、１７…データ線、１８…書き込み走査回路、１９…第１駆動走査回路、２０…第２駆動走査回路、２１…オートゼロ回路、２２…データ線駆動回路、３１…有機ＥＬ素子、３２…駆動トランジスタ（ＴＦＴ）、３３，３４…キャパシタ、３５〜３９…スイッチングトランジスタ（ＴＦＴ）、４１…電源ライン、４２，４２ｘ１，４２ｘ２，４２ｘ３，４２ｙ１，４２ｙ２…スイッチングトランジスタ、４３，４３ｘ１，４３ｘ２，４３ｘ３，４３ｙ１，４３ｙ２…Ｖｓｓライン

Claims

一端が第１の電源電位に接続された電気光学素子と、
前記電気光学素子の他端にソースが接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続された第１のキャパシタと、
データ線から輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
前記駆動トランジスタのドレインと第２の電源電位との間に接続された第２のスイッチングトランジスタと、
前記駆動トランジスタのソースと第３の電源電位との間に接続された第３のスイッチングトランジスタと、
前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとの間に接続された第２のキャパシタと、
前記駆動トランジスタのゲートとドレインとの間に接続された第４のスイッチングトランジスタと、
前記第１のスイッチングトランジスタと前記第２のキャパシタとの接続ノードと所定電位との間に接続された第５のスイッチングトランジスタと
を有する画素回路が行列状に配置されてなる表示装置であって、
前記画素回路を行ごとに順に走査しつつ第１の駆動信号によって前記第１，第２および第３のスイッチングトランジスタを駆動する第１の駆動手段と、
前記画素回路を行ごとに順に走査しつつ第２の駆動信号によって前記第４および第５のスイッチングトランジスタを駆動する第２の駆動手段と、
最終行の画素回路に対する前記第２の駆動信号の発生直後から第１行の画素回路に対する前記第２の駆動信号の発生前までの所定期間において前記第３の電源電位をフローティング状態にする制御手段と
備えたことを特徴とする表示装置。
前記制御手段は、前記第３の電源電位を供給する電源ラインと前記画素回路の各々との間に接続され、前記所定期間においてオフ状態となるスイッチ手段である
ことを特徴とする請求項１記載の表示装置。
前記スイッチ手段は、前記電源ラインと前記画素回路の各々との間に垂直方向の画素列ごとに設けられている
ことを特徴とする請求項２記載の表示装置。
前記スイッチ手段は、前記電源ラインと前記画素回路の各々との間に水平方向の画素行ごとに設けられている
ことを特徴とする請求項２記載の表示装置。
前記スイッチ手段は、前記画素回路が行列状に配置されてなる表示パネル上に１つ設けられている
ことを特徴とする請求項２記載の表示装置。
一端が第１の電源電位に接続された電気光学素子と、
前記電気光学素子の他端にソースが接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続された第１のキャパシタと、
データ線から輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
前記駆動トランジスタのドレインと第２の電源電位との間に接続された第２のスイッチングトランジスタと、
前記駆動トランジスタのソースと第３の電源電位との間に接続された第３のスイッチングトランジスタと、
前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとの間に接続された第２のキャパシタと、
前記駆動トランジスタのゲートとドレインとの間に接続された第４のスイッチングトランジスタと、
前記第１のスイッチングトランジスタと前記第２のキャパシタとの接続ノードと所定電位との間に接続された第５のスイッチングトランジスタと
を有する画素回路が行列状に配置されてなる表示装置の駆動方法であって、
前記画素回路を行ごとに順に走査しつつ第１の駆動信号によって前記第１，第２および第３のスイッチングトランジスタを駆動するとともに、第２の駆動信号によって前記第４および第５のスイッチングトランジスタを駆動し、
最終行の画素回路に対する前記第２の駆動信号の発生直後から第１行の画素回路に対する前記第２の駆動信号の発生前までの所定期間において前記第３の電源電位をフローティング状態にする
ことを特徴とする表示装置の駆動方法。