JP4529467B2 - 画素回路および表示装置 - Google Patents

Description

本発明は、画素回路および表示装置に関し、特に流れる電流によって輝度が変化する電気光学素子を表示素子として有する画素回路、当該画素回路が行列状に配置されてなり、画素回路（画素）毎に能動素子を有して当該能動素子によって画素単位で表示駆動が行われる表示装置に関する。

表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置においては、液晶セルを含む画素を多数マトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置でも同様である。

ただし、有機ＥＬ表示装置の場合は、画素の表示素子として、自発光素子である有機ＥＬ素子を用いたいわゆる自発光型の表示装置であるため、光源（バックライト）からの光強度を制御する液晶表示装置に比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を持っている。また、有機ＥＬ素子の発光輝度がそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶表示装置とは大きく異なっている。

有機ＥＬ表示装置においては、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。

図２５は、アクティブマトリクス型有機ＥＬ表示装置における画素回路（単位画素の回路）の従来例を示す回路図である。

この従来例に係る画素回路は、図２５から明らかなように、例えばカソード（陰極）が接地電位ＧＮＤに接続された有機ＥＬ素子１０１と、ドレインが有機ＥＬ素子１０１のアノード（陽極）に接続され、ソースが正電源電位Ｖｃｃに接続されたＰチャネルＴＦＴ１０２と、このＴＦＴ１０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ１０３と、ソースがＴＦＴ１０２のゲートに、ゲートが走査線１０５に、ドレインがデータ線１０６にそれぞれ接続されたＰチャネルＴＦＴ１０４とを有する構成となっている（例えば、特許文献１，２参照）。

ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図２５およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性が要求されるものではない。

続いて、上記構成の画素回路の動作について説明する。先ず、走査線１０５の電位を選択状態（ここでは、低レベル状態）とし、データ線１０６に書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１０４が導通してキャパシタ１０３が充電または放電される。これにより、ＴＦＴｌ０２のゲート電位は書き込み電位Ｖｄａｔａとなる。次に、走査線１０５の電位を非選択状態（ここでは、高レベル状態）とすると、走査線１０５とＴＦＴｌ０２とは電気的に切り離されるが、ＴＦＴｌ０２のゲート電位はキャパシタ１０３によって安定に保持される。

そして、ＴＦＴｌ０２および有機ＥＬ素子１０１に流れる電流は、ＴＦＴｌ０２のゲート・ソース間電圧Ｖｇｓに応じた値となる。すると、有機ＥＬ素子１０１は、その電流値に応じた輝度で発光し続ける。ここで、データ線１０６を通して供給される輝度情報を、走査線１０５を選択し、ＴＦＴ１０４を通して画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。

上述したように、図２５の画素回路では、一度電位Ｖｄａｔａの書き込みを行えば、次に電位Ｖｄａｔａの書き込みが行われるまでの間、有機ＥＬ素子１０１は一定の輝度で発光を継続する。また、駆動トランジスタであるＴＦＴ１０２のゲート電圧を変化させることで、有機ＥＬ素子１０１に流れる電流値を制御している。このとき、ＴＦＴ１０２は、ソースが正電源電位Ｖｃｃに接続されており、常に飽和領域で動作しているため、下記の式（１）に示した電流値Ｉｄｓを持つ定電流源となっている。

Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）² …（１）
ここで、ＶｔｈはＴＦＴ１０２のしきい値、μはキャリアの移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはゲート・ソース間電圧である。

単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光する。これに対して、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。したがって、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げることができるなどの点で、とりわけ大型・高精細の表示装置では有利となる。

図２６は、有機ＥＬ素子の電流−電圧特性（Ｉ−Ｖ特性）の経時変化を示す特性図である。図２６において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。

一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図２６に示すように、時間が経過するにつれて劣化してしまう。ところが、図２５の画素回路では、先述したように、駆動トランジスタであるＴＦＴ１０２による定電流駆動のために有機ＥＬ素子１０１には定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度が低下することはない。

ところで、図２５の画素回路は、ＰチャネルのＴＦＴによって構成されている。このＰチャネルのＴＦＴに代えて、ＮチャネルのＴＦＴによって画素回路を構成することができれば、ＴＦＴ作成において、従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化を図ることができる。

ここで、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路について考察する。

図２７は、図２５のＰチャネルＴＦＴをＮチャネルＴＦＴに置き換えた画素回路の構成を示す回路図である。

この画素回路は、図２７から明らかなように、例えばカソードが接地電位ＧＮＤに接続された有機ＥＬ素子２０１と、ソースが有機ＥＬ素子２０１のアノードに接続され、ドレインが正電源電位Ｖｃｃに接続されたＮチャネルＴＦＴ２０２と、このＴＦＴ２０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ２０３と、ドレインがＴＦＴ２０２のゲートに、ゲートが走査線２０５に、ソースがデータ線２０６にそれぞれ接続されたＮチャネルＴＦＴ２０４とを有するソースフォロア回路構成となっている。

図２８は、初期状態における駆動トランジスタとしてのＴＦＴ２０２と有機ＥＬ素子２０１の動作点を示す図である。図２８において、横軸はＴＦＴ２０２のドレイン・ソース間電圧Ｖｄｓを、横軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。図２８に示すように、ソース電圧はＴＦＴ２０２と有機ＥＬ素子２０１との動作点で決まり、ゲート電圧によって異なる値を持つ。このＴＦＴ２０２は飽和領域で駆動されるため、動作点のソース電圧に対したゲート・ソース間電圧Ｖｇｓに関して式（１）で与えられる電流値の電流Ｉｄｓを流す。

米国特許第５６８４３６５号明細書 特開平８−２３４６８３号公報

しかしながら、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路においても、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う劣化は避けられず、これにより、図２９に示すように、動作点が変動してしまうため、駆動トランジスタであるＴＦＴ２０２に同じゲート電圧を印加したとしてもそのソース電圧は変動する。これにより、ＴＦＴ２０２のゲート・ソース間電圧Ｖｇｓが変化してしまい、当該ＴＦＴ２０２に流れる電流値が変動する。同時に、有機ＥＬ素子２０１に流れる電流値も変化するため、有機ＥＬ素子２０１のＩ−Ｖ特性が変化すると、それに伴って有機ＥＬ素子２０１の発光輝度も経時変化してしまう。

また、図２８の画素回路の変形例として、図３０に示すように、有機ＥＬ素子２０１のアノードを正電源電位Ｖｃｃに接続し、駆動トランジスタとしてのＮチャネルＴＦＴ２０２のドレインを有機ＥＬ素子２０１のカソードに、ソースを接地電位ＧＮＤにそれぞれ接続する回路構成を採ることも考えられる。

この変形例に係る画素回路においては、図２５のＰチャネルＴＦＴ１０２による駆動の場合と同様に、ＮチャネルＴＦＴ２０２はソース電位が接地電位ＧＮＤに固定され、定電流源として動作する。したがって、有機ＥＬ素子２０１のＩ−Ｖ特性の劣化による輝度変化を防止できる。

しかしながら、この変形例に係る画素回路では、駆動トランジスタであるＮチャネルＴＦＴ２０２を有機ＥＬ素子２０１のカソード側に接続する構成を採らざるを得ない。このカソード接続の構成を採るためには、有機ＥＬ素子に関して新規にアノード・カソードの電極の開発が必要である。このアノード・カソードの電極の開発は、現状の技術では非常に困難であるとされている。このような観点から、従来は、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う輝度の変化を抑えたＮチャネルトランジスタによる画素回路の開発は為されていなかった。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、発光素子の電流−電圧特性が経時変化しても、それに伴う輝度変化のないＮチャネルトランジスタによって実現可能な画素回路、当該画素回路が行列状に配置されてなる表示装置を提供することにある。

上記目的を達成するために、本発明では、一端が第１の電源電位に接続された電気光学素子と、前記電気光学素子の他端にソースが、第２の電源電位にドレインがそれぞれ接続され、Ｎチャネル電界効果トランジスタからなる駆動トランジスタと、前記駆動トランジスタのゲートとソースの間に接続されたキャパシタと、前記駆動トランジスタのゲートに対して輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、前記駆動トランジスタのソースと第３の電源電位との間に接続された第２のスイッチングトランジスタとを有する画素回路または当該画素回路が行列状に配置されてなる表示装置において、前記電気光学素子の前記他端側の層と前記キャパシタを形成するキャパシタ形成層とをオーバーラップさせた構成を採っている。

上記構成の画素回路または当該画素回路が行列状に配置されてなる表示装置において、第２のスイッチングトランジスタをオン状態にして駆動トランジスタのソース電位を第３の電源電位に設定し、キャパシタに充電される電圧を入力電圧と第３の電源電位との差に確定させる。そして、キャパシタへの書き込みが終了した後、電気光学素子の発光期間において、第２のスイッチングトランジスタをオフ状態にすることで、電気光学素子に電流が流れ始める。このとき、駆動トランジスタが定電流源として動作することから、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、キャパシタによって駆動トランジスタのゲート・ソース間の電位差が一定に保たれているので、電気光学素子に流れる電流は変わらず、したがって当該電気光学素子の発光輝度も一定に保たれる。

また、電気光学素子の他端側の層とキャパシタを形成するキャパシタ形成層とがオーバーラップしていることで、これらの層間に容量が形成される。その結果、当該容量の分だけ、駆動トランジスタのゲートとソースとの間の容量がオーバーラップさせない構造に比べて大きくなる。これにより、駆動トランジスタのソース電位に対するゲート電位の上昇の割合を大きくすることができるため所望の発光が得やすくなる。

本発明によれば、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、電気光学素子の発光輝度を一定に保つことができ、さらに駆動トランジスタのゲートとソースとの間の容量を大きくできることで、所望の発光を得ることができ、また当該容量の増加分だけ画素容量を小さくできることにより画素サイズを縮小化できるため、表示装置の多画素化・高精細化に大きく寄与できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。本適用例に係るアクティブマトリクス型表示装置は、流れる電流によって輝度が変化する電気光学素子を表示素子として含む画素（画素回路）１１がマトリクス状にｍ列ｎ行配列されてなる画素アレイ部１２を有している。ここでは、図面の簡略化のために、画素アレイ部１２が３列２行の画素配列の場合を例に挙げて示している。

この画素アレイ部１２において、画素１２の各々に対して各行毎に走査線１３および駆動線１４が配線され、また各列毎にデータ線１５が配線されている。この画素アレイ部１２の周囲には、走査線１３を駆動する書き込み走査回路１６と、駆動線１４を駆動する駆動走査回路１７と、輝度情報に応じたデータ信号をデータ線１５に供給するデータ線駆動回路１８とが配置されている。

［第１実施形態］
図２は、本発明の第１実施形態に係る画素回路および当該画素回路を用いたアクティブマトリクス型表示装置の構成例を示す回路図である。本実施形態に係る画素回路１１は、表示素子である電気光学素子として有機ＥＬ素子２１を用いており、当該有機ＥＬ素子２１以外に、駆動トランジスタ２２、キャパシタ（画素容量）２３および第１，第２のスイッチングトランジスタ２４，２５を回路素子として有する構成となっている。駆動トランジスタ２２およびスイッチングトランジスタ２４，２５は、Ｎチャネル電界効果トランジスタ、例えばＮチャネルＴＦＴ（薄膜トランジスタ）である。以下、駆動トランジスタ２２およびスイッチングトランジスタ２４，２５を、ＴＦＴ２２およびＴＦＴ２４，２５と記す。

図２において、有機ＥＬ素子２１は、カソード電極が第１の電源電位（本例では、接地電位ＧＮＤ）に接続されて設けられている。ＴＦＴ２２は、有機ＥＬ素子２１を発光駆動する駆動トランジスタであり、ドレインが第２の電源電位（本例では、電源電位Ｖｃｃ）に、ソースが有機ＥＬ素子２１のアノード電極にそれぞれ接続されてソースフォロア回路を形成している。キャパシタ２３は、一端がＴＦＴ２２のゲートに、他端がＴＦＴ２２のソースと有機ＥＬ素子２１のアノード電極との接続ノードＮ１１にそれぞれ接続されている。ＴＦＴ２４は、ソースがデータ線１６に、ゲートが走査線１３に、ドレインがＴＦＴ２２のゲートとキャパシタ２３の一端との接続ノードＮ１２にそれぞれ接続されている。ＴＦＴ２５は、ドレインが接続ノードＮ１１に、ソースが第３の電源電位（本例では、接地電位ＧＮＤ）にそれぞれ接続されている。

続いて、上記構成の第１実施形態に画素回路１１を行列状に２次元配置してなるアクティブマトリクス型有機ＥＬ表示装置の回路動作について、図３のタイミングチャートおよび図４〜図８の動作説明図を用いて説明する。

図３には、連続する２行の画素回路１１を駆動する際に、書き込み走査回路１６から走査線１３を介して画素回路１１に与えられる書き込み信号ＷＳ［１］，ＷＳ［２］、駆動走査回路１７から駆動線１４を介して画素回路１１に与えられる駆動信号ＤＳ［１］，ＤＳ［２］ならびにＴＦＴ２２のゲート電位Ｖｇおよびソース電位Ｖｓ（図２を参照）の１フィールド（１Ｆ）期間におけるタイミング関係を示している。また、図４〜図８の動作説明図では、ＴＦＴ２２，２４，２５についてはスイッチのシンボルを用いて図示するものとする。

通常の発光状態では、書き込み走査回路１６および駆動走査回路１７からそれぞれ出力される書き込み信号ＷＳおよび駆動信号ＤＳがほぼ接地電位ＧＮＤ（以下、「“Ｌ”レベル」と記す）にあるため、図４に示すように、ＴＦＴ２４，２５はオフした状態にある。このとき、駆動トランジスタであるＴＦＴ２２は、飽和領域で動作するように設計されている。すなわち、ＴＦＴ２２は定電流源として動作する。

次に、ＴＦＴ２４がオフした状態で駆動走査回路１７から出力される駆動信号ＤＳがほぼ電源電位Ｖｃｃ（以下、「“Ｈ”レベル」と記す）になることで、ＴＦＴ２５がオン状態となる。このとき、図５に示すように、ＴＦＴ２５を介して電流が流れるため、ＴＦＴ２２のソース電位Ｖｓが接地電位ＧＮＤまで下降する。これにより、有機ＥＬ素子２１が非発光状態となる。

次に、ＴＦＴ２５がオンした状態で書き込み走査回路１６から出力される書き込み信号ＷＳが１水平走査期間（１Ｈ）に亘って“Ｈ”レベルになることで、図６に示すように、ＴＦＴ２４がオン状態となって入力信号電圧Ｖｉｎをキャパシタ２３に書き込む。このとき、ＴＦＴ２２のソース電位Ｖｓが接地電位ＧＮＤ（０［Ｖ］）にあるため、ＴＦＴ２２のゲート−ソース間の電位差がＶｉｎとなり、この電位差Ｖｉｎがキャパシタ２３に書き込まれる。

その後、書き込み信号ＷＳが“Ｌ”レベルとなり、図７に示すように、ＴＦＴ２４がオフ状態になることで、キャパシタ２３への入力信号電圧Ｖｉｎの書き込みが終了する。そして、駆動走査回路１７から出力される駆動信号ＤＳが“Ｌ”レベルとなることで、図８に示すように、ＴＦＴ２５がオフ状態となる。これにより、ＴＦＴ２２のソース電位Ｖｓが上昇し、有機ＥＬ素子２１に電流が流れる。

ＴＦＴ２２のソース電位Ｖｓが変動するにも拘わらず、ＴＦＴ２２のゲート・ソース間にはキャパシタ２３が接続されていることから、ソース電位Ｖｓの上昇に対してゲート電位Ｖｇの上昇を高い割合で追従させることができるため、ＴＦＴ２２のゲート・ソース間の電位差は常にほぼＶｉｎに保たれる。ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇の割合（ゲイン）は、キャパシタ２３の容量値で決定される。

このとき、ＴＦＴ２２が飽和領域で動作しているため、このＴＦＴ２２に流れる電流値Ｉｄｓは、ゲート・ソース間の電位差Ｖｉｎによって決められる。この電流値Ｉｄｓは有機ＥＬ素子２１にも同様に流れるため、当該有機ＥＬ素子２１は発光する。このとき、接続ノードＮ１１の電位は、有機ＥＬ素子２１に電流Ｉｄｓが流れる際のＴＦＴ２２のゲート電位まで上昇する。このゲート電位の上昇に伴い、キャパシタ２３を介して接続ノードＮ１２の電位も同様に上昇する。これにより、前述した通り、ＴＦＴ２２のゲート・ソース間の電位差はほぼＶｉｎに保たれる。

ここで、上述したように、ＮチャネルＴＦＴを用いたソースフォロア回路構成の画素回路１１において、駆動トランジスタであるＴＦＴ２２のゲート・ソース間にキャパシタ２３を接続するとともに、ＴＦＴ２２のソースをスイッチングトランジスタであるＴＦＴ２５を介して固定電位（本例では、接地電位ＧＮＤ）に選択的に接続するようにした構成を採ることによる作用効果について説明する。

入力電圧Ｖｉｎをキャパシタ２３に書き込む時間に、ＴＦＴ２５をオン状態にしてＴＦＴ２２のソース電位Ｖｓを接地電位ＧＮＤに設定し、キャパシタ２３に充電される電圧をほぼＶｉｎに確定させる。キャパシタ２３への書き込み終了後、有機ＥＬ素子２１の発光期間において、ＴＦＴ２５をオフ状態にすることで、有機ＥＬ素子２１に電流が流れ始める。このとき、ＴＦＴ２２のゲート・ソース間にはキャパシタ２３が存在するため、ＴＦＴ２２のソース電位Ｖｓの変動に拘わらず、ＴＦＴ２２のゲート・ソース間の電位差は常にほぼＶｉｎである。

また、ＴＦＴ２２が定電流源として動作することから、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化し、これに伴ってＴＦＴ２２のソース電位Ｖｓが変化したとしても、キャパシタ２３によってＴＦＴ２２のゲート・ソース間電位Ｖｇｓが一定（≒Ｖｉｎ）に保たれているため、有機ＥＬ素子２１に流れる電流は変わらず、したがって当該有機ＥＬ素子２１の発光輝度も一定に保たれる。以下、この輝度補正のための動作をブートストラップ動作と呼ぶこととする。このブートストラップ動作により、有機ＥＬ素子２１のＩ−Ｖ特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。

また、Ｎチャネルトランジスタを用いたソースフォロア回路によって画素回路を構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、当該有機ＥＬ素子の駆動が可能になる。しかも、Ｎチャネルのみのトランジスタを用いて画素回路を構成することができ、ＴＦＴ作成においてもアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化が図れることになる。

ところで、ＴＦＴ２５をオフして有機ＥＬ素子２１に一定電流を流したとき、ＴＦＴ２２のソース電位Ｖｓが変化量ΔＶだけ上昇したとすると、これに合わせてＴＦＴ２２のゲート電位Ｖｇは、下記の式（２）で表される値Ｖｘ０だけ上昇する。
Ｖｘ０＝（Ｃ＋Ｃｇｓ）×ΔＶ／（Ｃ＋Ｃｔ＋Ｃｇｓ） ……（２）
式（２）において、Ｃはキャパシタ２３の容量（値）、ＣｇｓはＴＦＴ２２のゲート・ソース間容量、ＣｔはＴＦＴ２４の寄生容量である。

ここで、キャパシタ２３の容量ＣとＴＦＴ２２のゲート・ソース間容量Ｃｇｓとの和、即ち接続ノードＮ１１と接続ノード１２との間の容量が、ＴＦＴ２４の寄生容量Ｃｔよりも大きければ、ＴＦＴ２２のゲート・ソース間電位Ｖｇｓは入力信号電位Ｖｉｎを保ったまま変動する。しかし、接続ノードＮ１１と接続ノード１２との間の容量がＴＦＴ２４の寄生容量Ｃｔと同程度、もしくは当該寄生容量Ｃｔよりも小さければ、ＴＦＴ２２のソース電位Ｖｓの変化量ΔＶによってゲート・ソース間電位Ｖｇｓの値が変化してしまい、所望の発光が望めないことになる。

すなわち、表示装置の多画素化・高精細化が進むにつれて画素サイズが小さくなり、それに伴ってキャパシタ２３の面積を小さくせざるを得なく、また表示装置の大型化が進めば大きなトランジスタを使用する必要があるため、トランジスタの寄生容量が大きくなってしまい、やはりキャパシタ２３の面積を大きくとれなくなり、キャパシタ２３の容量ＣとＴＦＴ２２のゲート・ソース間容量Ｃｇｓとの和がＴＦＴ２４の寄生容量Ｃｔよりも小さくなる状況が発生する。その結果、ソース電位Ｖｓの変化量ΔＶによってゲート・ソース間電位Ｖｇｓの値が変化してしまうのである。

そこで、本実施形態に係る画素回路１１では、レイアウト上において、有機ＥＬ素子２１のアノード電極層とキャパシタ２３を形成する層（以下、「キャパシタ形成層」と記す）とをオーバーラップさせた構造を採用することを特徴としている。以下に、この特徴部分についてより具体的に説明する。

図９は、第１実施形態に係る画素回路１１のレイアウトの一例を示す概略平面パターン図である。また、図１０に、図９のＡ−Ａ′線に沿った断面構造を示す。因みに、図９、図１０には図示していないが、有機ＥＬ素子２１は、透明導電膜からなるアノード電極層の上に正孔輸送層、発光層、電子輸送層および電子注入層を順次堆積させて有機層を形成し、この有機層の上にカソード電極層を形成した構造となっている。

図９、図１０に示すように、図示せぬ基板上に、キャパシタ２３が絶縁層３１を挟んで形成されるとともに、当該絶縁層３１上にデータ線１５、電源電位Ｖｃｃを与える電源線３２および接地電位ＧＮＤを与える接地線３３が一定の間隔をおいて平行に配線され、その上にさらに絶縁層３４を介して有機ＥＬ素子２１のアノード電極層２１１が画素エリアの大部分に亘って形成されている。

キャパシタ２３は、ＴＦＴ（駆動トランジスタ）２２のソース層でもあるキャパシタ形成層２３１と当該ＴＦＴ２２のゲート層でもあるキャパシタ形成層２３２とが絶縁層３１を挟んで対向配置されて形成されている。このキャパシタ２３は、キャパシタ形成層２３２（これと対向配置されているキャパシタ形成層２３１も同じ）が、有機ＥＬ素子２１のアノード電極層２１１とオーバーラップするように、好ましくはキャパシタ形成層２３２の全体がアノード電極層２１１とオーバーラップするように形成されている。

なお、図９において、有機ＥＬ素子２１のアノード電極層２１１を含む層を実線で、キャパシタ形成層２３１、走査線１３および駆動線１４等の配線を含む層を一点鎖線で、キャパシタ形成層２３２を含む層を点線で、データ線１５、電源線３２および接地線３２等の配線層を二点鎖線でそれぞれ示している。

このように、駆動トランジスタであるＴＦＴ２２のゲート・ソース間にキャパシタ２３を接続するとともに、ＴＦＴ２２のソースをスイッチングトランジスタであるＴＦＴ２５を介して固定電位（本例では、接地電位ＧＮＤ）に選択的に接続する構成の画素回路１１において、レイアウト上、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ２３を形成するキャパシタ形成層２３１，２３２とをオーバーラップさせた構造とすることにより、次のような作用効果を得ることができる。

すなわち、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ形成層２３１，２３２とをオーバーラップさせることで、アノード電極層２１１とキャパシタ形成層２３２との間にも容量Ｃｇａが形成されるため、接続ノードＮ１１と接続ノード１２との間の容量は、キャパシタ２３の容量ＣとＴＦＴ２２のゲート・ソース間容量Ｃｇｓとアノード電極層２１１とキャパシタ形成層２３２との間の容量Ｃｇａとの和となる。すなわち、接続ノードＮ１１と接続ノード１２との間の容量を容量Ｃｇａの分だけ大きくできる。

この画素回路１１において、ＴＦＴ２５をオフして有機ＥＬ素子２１に定電流を流したときに、ＴＦＴ２２のソース電位Ｖｓが変化量ΔＶだけ上昇し、これに合わせてＴＦＴ２２のゲート電位Ｖｇが下記の式（３）で表される値Ｖｘ１だけ上昇する。
Ｖｘ１＝（Ｃ＋Ｃｇｓ＋Ｃｇａ）×ΔＶ
／（Ｃ＋Ｃｔ＋Ｃｇｓ＋Ｃｇａ） ……（３）

上記の式（３）と先の式（２）との対比から明らかなように、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ２３を形成するキャパシタ形成層２３１，２３２とをオーバーラップさせた構造を採った場合におけるＴＦＴ２２のゲート電位Ｖｇの変化量Ｖｘ１は、オーバーラップさせない構造を採った場合における変化量Ｖｘ０と比較して大きくなる。すなわち、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ形成層２３１，２３２とをオーバーラップさせた構造を採ることにより、オーバーラップさせない構造に比較して、接続ノードＮ１１と接続ノード１２との間の容量を容量Ｃｇａの分だけ大きくできるため、ＴＦＴ２２のソース電位Ｖｓに対するゲート電位Ｖｇの上昇の割合（ゲイン）を大きくすることができ、その結果所望の発光が得やすくなる。

また逆に、接続ノードＮ１１と接続ノード１２との間の容量を容量Ｃｇａの分だけ大きくできるということは、画素回路１１の特性を有機ＥＬ素子２１のアノード電極層２１１とキャパシタ形成層２３１，２３２とをオーバーラップさせない構造のものと同じで良いとした場合には、キャパシタ２３の容量Ｃが容量Ｃｇａの分だけ小さくて良いということを意味するため、その分だけキャパシタ２３のサイズを小さくとることができる。これにより、画素サイズを小さくできるため、表示装置の多画素化・高精細化に大きく寄与できることになる。

［第２実施形態］
図１１は、本発明の第２実施形態に係る画素回路および当該画素回路を用いたアクティブマトリクス型表示装置の構成例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図１１において、画素アレイ部１２には、走査線１３および第１駆動線１４に加えて、第２駆動線４１およびオートゼロ線４２が各行毎に配線されている。そして、第２駆動線４１およびオートゼロ線４２を駆動する第２駆動走査回路４３およびオートゼロ回路４４が画素アレイ部１２の周囲に配置されている。本例では、書き込み走査回路１６および第１駆動走査回路１７が画素アレイ部１２の一方側に配置され、その反対側に第２駆動走査回路４３およびオートゼロ回路４４を配置された構成となっている。

本実施形態に係る画素回路５１は、第１実施形態に係る画素回路１１の構成に加えて、例えばＮチャネルのＴＦＴ２６〜２８およびキャパシタ２９を有する構成となっている。ＴＦＴ２６は、ドレインが電源電位Ｖｃｃに、ソースがＴＦＴ２２のドレインに、ゲートが第２駆動線４１にそれぞれ接続されている。ＴＦＴ２７は、ドレインがＴＦＴ２２のドレインとＴＦＴ２６のソースとの接続ノードＮ１３に、ソースが接続ノードＮ１２に、ゲートがオートゼロ線４２にそれぞれ接続されている。ＴＦＴ２８は、ドレインが所定電位Ｖｏｆｓに、ソースがＴＦＴ２４のドレインに、ゲートがオートゼロ線４２にそれぞれ接続されている。キャパシタ２９は、一端がＴＦＴ２４のドレインとＴＦＴ２８のソースとの接続ノード２４に、他端が接続ノードＮ１２にそれぞれ接続されている。

続いて、上記構成の第２実施形態に係る画素回路５１を行列状に２次元配置してなるアクティブマトリクス型有機ＥＬ表示装置の回路動作について、図１２のタイミングチャートおよび図１３〜図１８の動作説明図を用いて説明する。

図１２には、ある行の画素回路５１を駆動する際に、書き込み走査回路１６から走査線１３を介して画素回路５１に与えられる書き込み信号ＷＳ、駆動走査回路１７，４３から駆動線１４，４１を介して画素回路５１に与えられる駆動信号ＤＳ１，２およびオートゼロ回路４４からオートゼロ線４２を介して画素回路５１に与えられるオートゼロ信号ＡＺのタイミング関係を示している。また、図１３〜図１８の動作説明図では、ＴＦＴ２２，２４〜２８についてはスイッチのシンボルを用いて図示するものとする。

通常の発光状態では、書き込み走査回路１６から出力される書き込み信号ＷＳ、駆動走査回路１７から出力される駆動信号ＤＳ１およびオートゼロ回路４４から出力されるオートゼロ信号ＡＺが“Ｌ”レベルにあり、駆動走査回路４３から出力される駆動信号ＤＳ２が“Ｈ”レベルにあるため、図１３に示すように、ＴＦＴ２４，２５，２７，２８はオフした状態にあり、ＴＦＴ２６がオンした状態にある。このとき、駆動トランジスタであるＴＦＴ２２は、飽和領域で動作するように設計されている。したがって、ＴＦＴ２２は定電流源として動作し、有機ＥＬ素子２１に一定電流Ｉｄｓを供給する。

次に、ＴＦＴ２４，２７，２８がオフし、ＴＦＴ２６がオンした状態で駆動走査回路１７から出力される駆動信号ＤＳが“Ｈ”レベルになることで、ＴＦＴ２５がオン状態となる。このとき、図１４に示すように、ＴＦＴ２５を介して電流が流れるため、ＴＦＴ２２のソース電位Ｖｓが接地電位ＧＮＤまで下降する。これにより、有機ＥＬ素子２１が非発光状態となる。

次に、有機ＥＬ素子２１の非発光期間において、ＴＦＴ２４がオフし、ＴＦＴ２５，２６がオンした状態でオートゼロ回路４４から出力されるオートゼロ信号ＡＺが“Ｈ”レベルとなることで、ＴＦＴ２７，２８がオン状態となり、ＴＦＴ２２の閾値電圧Ｖｔｈをキャンセル（補正）する閾値キャンセル期間に入る。その後、駆動走査回路４３から出力される駆動信号ＤＳ２が“Ｌ”レベルになることで、図１５に示すように、ＴＦＴ２６がオフ状態となる。このとき、ＴＦＴ２２は、ゲートとドレインがＴＦＴ２７を介して接続されているため飽和領域で動作する。

また、ＴＦＴ２２のゲートには、キャパシタ２３，２９が並列に接続されているため、ＴＦＴ２２のゲート・ドレイン間電位Ｖｇｄは、図１９に示すように、時間が経過するにつれて緩やかに減少してゆく。そして、一定期間が経過した後、ＴＦＴ２２のゲート・ソース間電位ＶｇｓはＴＦＴ２２の閾値電圧Ｖｔｈとなる。このとき、キャパシタ２９には（Ｖｏｆｓ−Ｖｔｈ）の電圧が、キャパシタ２３にはＶｔｈの電圧がそれぞれ充電されることになる。

次に、ＴＦＴ２４，２６がオフし、ＴＦＴ２５がオンした状態でオートゼロ回路４４から出力されるオートゼロ信号ＡＺが“Ｈ”レベルから“Ｌ”レベルに遷移することで、ＴＦＴ２７，２８がオフ状態となり、閾値キャンセル期間の終了となる。閾値キャンセル期間の経過後、駆動走査回路４３から出力される駆動信号ＤＳ２が“Ｌ”レベルから“Ｈ”レベルに遷移することで、図１６に示すように、ＴＦＴ２６がオン状態となる。これにより、ＴＦＴ２２のドレイン電位Ｖｄが電源電位Ｖｃｃとなる。

次に、ＴＦＴ２４，２７，２８がオフし、ＴＦＴ２５，２６がオンした状態で書き込み走査回路１６から出力される書き込み信号ＷＳが“Ｈ”レベルになることで、入力信号電圧Ｖｉｎの書き込み期間となる。この書き込み期間では、図１７に示すように、ＴＦＴ２４がオン状態となる。これにより、ＴＦＴ２４は、データ線１５を通して供給される入力信号電圧Ｖｉｎを取り込むことで、接続ノードＮ１４の電圧変化量ΔＶを、キャパシタ２９を介してＴＦＴ２２のゲートにカップリングさせる。

このとき、ＴＦＴ２２のゲート電位Ｖｇは閾値電圧Ｖｔｈという値であり、カップリング量ΔＶはキャパシタ２３の容量Ｃ１、キャパシタ２９の容量Ｃ２およびＴＦＴ２２の寄生容量Ｃ３によって下記の式（４）のように決定される。
ΔＶ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）｝・（Ｖｉｎ−Ｖｏｆｓ）…（４）

したがって、キャパシタ２３，２９の容量Ｃ１，Ｃ２をＴＦＴ２２の寄生容量Ｃ３に比べて十分大きく設定すれば、ＴＦＴ２２のゲートへのカップリング量ΔＶは、キャパシタ２３，２９の容量Ｃ１，Ｃ２のみによって決定される。ＴＦＴ２２は、飽和領域で動作するように設計させているため、図２０に示すように、ゲートへのカップリング量ΔＶに応じた一定電流Ｉｄｓを流す。この電流Ｉｄｓは、図１７に点線で示すように、ＴＦＴ２５を通って流れる。

書き込み期間の終了後、ＴＦＴ２４，２７，２８がオフし、ＴＦＴ２６がオンした状態で駆動走査回路１７から出力される駆動信号ＤＳ１が“Ｌ”レベルになることで、図１８に示すように、ＴＦＴ２５がオフ状態となる。このとき、ＴＦＴ２５がオフしても、ＴＦＴ２２は、ゲート・ソース間電位Ｖｇｓが一定であるため一定電流Ｉｄｓを有機ＥＬ素子２１に流す。これにより、有機ＥＬ素子２１が発光する。

ここで、本実施形態に係る画素回路５１においても、有機ＥＬ素子２１は発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、接続ノードＮ１１の電位も変化する。しかしながら、ＴＦＴ２２のゲート・ソース間電位Ｖｇｓが一定値に保たれているため、有機ＥＬ素子２１に流れる電流は変化しない。したがって、有機ＥＬ素子２１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続けるため、有機ＥＬ素子２１の輝度が変化することはない。また、閾値キャンセル期間におけるＴＦＴ２７の作用により、ＴＦＴ２２の閾値電圧Ｖｔｈをキャンセルし、当該閾値電圧Ｖｔｈのバラツキの影響を受けない一定電流Ｉｄｓを流すことができるため、高画質の画像を得ることができる。

なお、上述した動作説明では、ＴＦＴ２６をオンさせてからＴＦＴ２４をオンさせて書き込み期間を設定するタイミング関係としたが、ＴＦＴ２４をオフさせ、書き込み期間の終了後にＴＦＴ２６をオンさせるタイミング関係とすることも可能である。ただし、ＴＦＴ２４をオフさせてからＴＦＴ２６をオンさせると、ＴＦＴ２２は線形領域から飽和領域へと動作する。トランジスタは、線形領域よりも飽和領域の方が、チャネル長が長くなるためＴＦＴ２２の寄生容量Ｃ３は小さい。

したがって、ＴＦＴ２６をオンさせてからＴＦＴ２４をオンさせるタイミング関係の方が、ＴＦＴ２４をオフさせてからＴＦＴ２６をオンさせるタイミング関係よりも、ＴＦＴ２２の寄生容量Ｃ３を小さくすることができる。寄生容量Ｃ３を小さくすることができれば、ＴＦＴ２６をオンした際に、ＴＦＴ２２のドレインからゲートへのカップリング量を小さくすることができ、かつキャパシタ２３，２９の容量Ｃ１，Ｃ２を寄生容量Ｃ３に比べて十分大きくとることができるため、ＴＦＴ２４をオンしたときの接続ノードＮ１４の電位変化量が、容量Ｃ１，Ｃ２の大きさに応じてＴＦＴ２２のゲートへカップリングされるようになる。

上記構成の閾値キャンセル機能を持つ画素回路５１において、ＴＦＴ２５をオフして有機ＥＬ素子２１に一定電流を流したとき、ＴＦＴ２２のソース電位Ｖｓが変化量ΔＶだけ上昇したとすると、これに合わせてＴＦＴ２２のゲート電位Ｖｇは、下記の式（５）で表される値Ｖｘ２だけ上昇する。

式（４）において、Ｃ１はキャパシタ２３の容量（値）、Ｃ２はキャパシタ２９の容量、ＣｇｓはＴＦＴ２２のゲート・ソース間容量、Ｃｔ１はＴＦＴ２４の寄生容量、Ｃｔ２はＴＦＴ２８の寄生容量である。

この画素回路５１においても、キャパシタ２３の容量Ｃ１とＴＦＴ２２のゲート・ソース間容量Ｃｇｓとの和、即ち接続ノードＮ１１と接続ノード１２との間の容量が、ＴＦＴ２４，２８，２７の寄生容量Ｃｔ１，Ｃｔ２，Ｃｔ３よりも大きければ、ＴＦＴ２２のゲート・ソース間電位Ｖｇｓは入力信号電位Ｖｉｎを保ったまま変動するが、そうでなければＴＦＴ２２のソース電位Ｖｓの変化量ΔＶによってゲート・ソース間電位Ｖｇｓの値が変化してしまい、所望の発光が望めないことになる。キャパシタ２３の容量Ｃ１を大きくとることができない理由は先述した通りである。

そこで、本実施形態に係る画素回路５１においても、レイアウト上において、有機ＥＬ素子２１のアノード電極層とキャパシタ２３を形成するキャパシタ形成層とをオーバーラップさせた構造を採るようにしている。

図２１は、第１実施形態に係る画素回路５１のレイアウトの一例を示す概略平面パターン図である。また、図２２に、図２０のＢ−Ｂ′線に沿った断面構造を示す。図２１、図２２において、図９、図１０と同等部分には同一符号を付して示している。

図２１および図２２に示すように、図示せぬ基板上に、キャパシタ２３が絶縁層３１を挟んで形成されるとともに、当該絶縁層３１上にデータ線１５、電源電位Ｖｃｃを与える電源線３２、オートゼロ信号Ｖｏｆｓを与えるオートゼロ線３５および接地電位ＧＮＤを与える接地線３３が一定の間隔をおいて平行に配線され、その上にさらに絶縁層３４を介して有機ＥＬ素子２１のアノード電極層２１１が画素エリアの大部分に亘って形成されている。

キャパシタ２３は、ＴＦＴ（駆動トランジスタ）２２のソース層でもあるキャパシタ形成層２３１と当該ＴＦＴ２２のゲート層でもあるキャパシタ形成層２３２とが絶縁層３１を挟んで対向配置されて形成されている。このキャパシタ２３は、キャパシタ形成層２３２（これと対向配置されているキャパシタ形成層２３１も同じ）が、有機ＥＬ素子２１のアノード電極層２１１とオーバーラップするように、好ましくはキャパシタ形成層２３２の全体がアノード電極層２１１とオーバーラップするように形成されている。

なお、図２１において、有機ＥＬ素子２１のアノード電極層２１１を含む層を実線で、キャパシタ形成層２３１、走査線１３および駆動線１４等の配線を含む層を一点鎖線で、キャパシタ形成層２３２を含む層を点線で、データ線１５、電源線３２、接地線３２およびオートゼロ線３５等の配線層を二点鎖線でそれぞれ示している。

このように、閾値キャンセル機能を有する画素回路５１において、レイアウト上、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ２３を形成するキャパシタ形成層２３１，２３２とをオーバーラップさせた構造とすることにより、第１実施形態に係る画素回路１１の場合と同様の理由により、接続ノードＮ１１と接続ノード１２との間の容量を容量Ｃｇａの分だけ大きくできる。

この画素回路５１において、ＴＦＴ２５をオフして有機ＥＬ素子２１に定電流を流したときに、ＴＦＴ２２のソース電位Ｖｓが変化量ΔＶだけ上昇し、これに合わせてＴＦＴ２２のゲート電位Ｖｇが下記の式（６）で表される値Ｖｘ３だけ上昇する。

上記の式（６）と先の式（５）との対比から明らかなように、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ形成層２３１，２３２とをオーバーラップさせた構造を採ることにより、オーバーラップさせない構造に比較して、接続ノードＮ１１と接続ノード１２との間の容量を容量Ｃｇａの分だけ大きくできるため、ＴＦＴ２２のソース電位Ｖｓに対するゲート電位Ｖｇの上昇の割合（ゲイン）を大きくすることができ、その結果所望の発光が得やすくなる。また、キャパシタ２３のサイズを小さくとることができるため、表示装置の多画素化・高精細化に大きく寄与できることになる。

（第２実施形態の応用例）
上記実施形態では、レイアウト上において、有機ＥＬ素子２１のアノード電極層とキャパシタ２３のキャパシタ形成層とをオーバーラップさせた構成を採るとしたが、さらにキャパシタ２９のキャパシタ形成層についても有機ＥＬ素子２１のアノード電極層とオーバーラップさせた構成を採ることも可能である。

図２３は、第１実施形態に係る画素回路５１のレイアウトの一例を示す概略平面パターン図である。また、図２４に、図２３のＣ−Ｃ′線に沿った断面構造を示す。図２３、図２４において、図２１、図２２と同等部分には同一符号を付して示している。

特に図２４から明らかなように、キャパシタ２９は、キャパシタ形成層２９１とＴＦＴ２２のゲート層でもあるキャパシタ形成層２９２とが絶縁層３１を挟んで対向配置されて形成されている。このキャパシタ２９は、キャパシタ形成層２９２（これと対向配置されているキャパシタ形成層２９１も同じ）が、有機ＥＬ素子２１のアノード電極層２１１とオーバーラップするように、好ましくはキャパシタ形成層２９２の全体がアノード電極層２１１とオーバーラップするように形成されている。

このように、閾値キャンセル機能を有する画素回路５１において、レイアウト上、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ２３を形成するキャパシタ形成層２３１，２３２とをオーバーラップさせるとともに、キャパシタ２９のキャパシタ形成層２９１，２９２についても有機ＥＬ素子２１のアノード電極層とオーバーラップさせた構造とすることにより、有機ＥＬ素子２１のアノード電極層２１１とキャパシタ２９のキャパシタ形成層２９２との間に容量Ｃａａが形成されるため、接続ノードＮ１１と接続ノード１２との間の容量を容量Ｃｇａの分だけ大きくできることに加えて、容量Ｃａａの分だけ大きくできる。

この画素回路５１′において、ＴＦＴ２５をオフして有機ＥＬ素子２１に定電流を流したときに、ＴＦＴ２２のソース電位Ｖｓが変化量ΔＶだけ上昇し、これに合わせてＴＦＴ２２のゲート電位Ｖｇが下記の式（７）で表される値Ｖｘ４だけ上昇する。

上記の式（７）と先の式（５）との対比から明らかなように、有機ＥＬ素子２１のアノード電極層２１１と、キャパシタ２３のキャパシタ形成層２３１，２３２およびキャパシタ２９のキャパシタ形成層２９１，２９２とをオーバーラップさせた構造を採ることにより、ＴＦＴ２２のソース電位Ｖｓに対するゲート電位Ｖｇの上昇の割合（ゲイン）を大きくすることができるため、所望の発光が得やすくなるとともに、表示装置の多画素化・高精細化に大きく寄与できることに加えて、入力信号電圧Ｖｉｎの電圧振幅に対するＴＦＴ２２のゲート入力の電圧振幅が減少しないという作用効果を得ることができる。

なお、上記実施形態では、第１，第３の電源電位を接地電位ＧＮＤ、第２の電源電位を正電源電位とした画素回路を例に挙げて説明したが、この電位関係に限られるものではなく、例えば第１の電源電位を負電源電位、第２の電源電位を接地電位ＧＮＤとしり、第３の電源電位を正電位に設定した画素回路にも同様に適用可能である。

また、上記実施形態では、画素の表示素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いた表示装置全般に適用可能である。

本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。 本発明の第１実施形態に係る画素回路の構成例を示す回路図である。 第１実施形態に係る画素回路の動作を説明するためのタイミングチャートである。 第１実施形態に係る画素回路の動作説明図（その１）である。 第１実施形態に係る画素回路の動作説明図（その２）である。 第１実施形態に係る画素回路の動作説明図（その３）である。 第１実施形態に係る画素回路の動作説明図（その４）である。 第１実施形態に係る画素回路の動作説明図（その５）である。 第１実施形態に係る画素回路のレイアウトの一例を示す概略平面パターン図である。 図９のＡ−Ａ′線に沿った断面構造図である。 本発明の第２実施形態に係る画素回路の構成例を示す回路図である。 第２実施形態に係る画素回路の動作を説明するためのタイミングチャートである。 第２実施形態に係る画素回路の動作説明図（その１）である。 第２実施形態に係る画素回路の動作説明図（その２）である。 第２実施形態に係る画素回路の動作説明図（その３）である。 第２実施形態に係る画素回路の動作説明図（その４）である。 第２実施形態に係る画素回路の動作説明図（その５）である。 第２実施形態に係る画素回路の動作説明図（その６）である。 第２実施形態に係る画素回路の動作説明に供する特性図である。 第２実施形態に係る画素回路の動作説明に供する特性図である。 第２実施形態に係る画素回路のレイアウトの一例を示す概略平面パターン図である。 図２１のＢ−Ｂ′線に沿った断面構造図である。 第２実施形態の応用例に係る画素回路のレイアウトの一例を示す概略平面パターン図である。 図２３のＣ−Ｃ′線に沿った断面構造図である。 従来例に係る画素回路を示す回路図である。 有機ＥＬ素子のＩ−Ｖ特性の経時変化を示す特性図である ＮチャネルＴＦＴで構成した従来例に係る画素回路を示す回路図である。 初期状態における駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。 経時変化後の駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。 ＮチャネルＴＦＴのソースを接地電位に接続した構成の画素回路を示す回路図である。

符号の説明

１１，５１…画素（画素回路）、１２…画素アレイ部、１３…走査線、１４，４１…駆動線、１５…データ線、１６…書き込み走査回路、１７，４３…駆動走査回路、１８…データ線駆動回路、２１…有機ＥＬ素子、２２…駆動トランジスタ（ＴＦＴ）、２３，２９…キャパシタ、２４〜２８…スイッチングトランジスタ（ＴＦＴ）、４２…オートゼロ線、４４…オートゼロ回路

Claims (6)

1. 一端が第１の電源電位に接続された電気光学素子と、
   前記電気光学素子の他端にソースが、第２の電源電位にドレインがそれぞれ接続され、Ｎチャネル電界効果トランジスタからなる駆動トランジスタと、
   前記駆動トランジスタのゲートに一端が接続され、当該駆動トランジスタのソースに他端が接続された第１のキャパシタと、
   前記駆動トランジスタのゲートに対して輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
   前記駆動トランジスタのソースと第３の電源電位との間に接続された第２のスイッチングトランジスタとを有し、
   前記電気光学素子の前記他端側の層と前記第１のキャパシタを形成するキャパシタ形成層とがオーバーラップしている画素回路。
2. 前記駆動トランジスタの閾値電圧のバラツキをキャンセルする回路をさらに有する請求項１に記載の画素回路。
3. 前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとを容量結合する第２のキャパシタをさらに有し、
   前記電気光学素子の前記他端側の層と前記第２のキャパシタを形成するキャパシタ形成層とがオーバーラップしている請求項２に記載の画素回路。
4. 一端が第１の電源電位に接続された電気光学素子、前記電気光学素子の他端にソースが、第２の電源電位にドレインがそれぞれ接続され、Ｎチャネル電界効果トランジスタからなる駆動トランジスタ、前記駆動トランジスタのゲートに一端が接続され、当該駆動トランジスタのソースに他端が接続された第１のキャパシタ、前記駆動トランジスタのゲートとデータ線との間に接続された第１のスイッチングトランジスタ、及び、前記駆動トランジスタのソースと第３の電源電位との間に接続された第２のスイッチングトランジスタを有し、前記電気光学素子の前記他端側の層と前記第１のキャパシタを形成するキャパシタ形成層とがオーバーラップしてなる画素回路が行列状に配置されてなる画素アレイ部と、
   前記データ線に輝度情報に応じた信号を供給するデータ線駆動回路と、
   前記第１のスイッチングトランジスタを駆動する書き込み走査回路と、
   前記第２のスイッチングトランジスタを駆動する駆動走査回路と
   を備えた表示装置。
5. 前記画素回路は、前記駆動トランジスタの閾値電圧のバラツキをキャンセルする回路をさらに有する請求項４に記載の表示装置。
6. 前記画素回路は、前記駆動トランジスタのゲートと前記第１のスイッチングトランジスタとを容量結合する第２のキャパシタをさらに有し、
   前記電気光学素子の前記他端側の層と前記第２のキャパシタを形成するキャパシタ形成層とがオーバーラップしている請求項５に記載の表示装置。

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