JP5011863B2

JP5011863B2 - 表示装置

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Description

本発明は、有機ＥＬ（Electroluminescence ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された表示装置に係り、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型表示装置に関するものである。

画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。

図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。

図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。

図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図２において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶCCに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。

ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。

ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。

ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。

上述したように、画素回路２ａでは、ドライブトランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。

（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）² …（１）

ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲ−ト・ソ−ス間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。

単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。

図３は、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。

一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。

ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。

次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。

図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。

図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ素子（ＯＬＥＤ）２３を有する。また、図４において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。

この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶCCに接続され、ソースはＥＬ素子２３のアノードに接続されており、ソースフォロワー回路を形成している。

図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。

図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。

ＵＳＰ５，６８４，３６５特開平８−２３４６８３号公報

上述した画素回路は、最も単純な回路であるが、実際には、ＯＬＥＤと直列に接続されるドライブトランジスタや、移動度やしきい値キャンセル用のＴＦＴ等が設けられる。
これらのＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されている垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。

ところが、図６に示すように、ライトスキャナの最終段のバッファ４０を通して、画素回路２ａ内のトランジスタ（ＴＦＴ）のゲートにパルス信号を印加している配線４１の配線抵抗ｒの影響により、パルスの遅延、トランジェントの変化が生じる。そのため、タイミングにずれが生じ、シェーディングやスジムラが発生する。
各画素回路２ａ内のトランジスタのゲートまでの配線抵抗は、スキャナから離れるほど増加する。
よって、パネルの両端を比較した場合、たとえば移動度補正期間に差が生じ、輝度の差が生じる。
また、最適な移動度補正期間からずれるため、移動度のばらつきを補正しきれない画素が出現し、すじとして視認されるという不利益があった。

本発明は、ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することが可能な表示装置を提供することにある。

本発明の第１の観点の表示装置は、マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記駆動配線は、２層配線化され、第１層の線幅は全体で等しく形成され、他の第２層の線幅は上記スキャナの駆動信号の出力端から離れているほど太く形成されている。

本発明の第２の観点の表示装置は、マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第１、第２、第３、および第４のスキャナと、同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第１から第４のスキャナによる駆動信号がそれぞれ伝搬される第１、第２、第３、および第４の駆動配線と、第１、第２、第３、および第４の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１および第２のノードと、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、ドレイン端とソース端子で電流供給ラインを形成し、上記第２のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、第１の基準電位と上記駆動トランジスタのドレイン端に接続された第１のスイッチトランジスタと、上記第１のノードと上記第３の基準電位間に接続された第２のスイッチトランジスタと、上記第２のノードと第４の基準電位間に接続された第３のスイッチトランジスタと、上記データ線と上記第２のノードとの間に接続された第４のスイッチトランジスタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記第１のスイッチトランジスタ、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続され、上記第１の駆動配線が上記第１のスイッチトランジスタのゲートに接続され、第２の駆動配線が上記第４のスイッチトランジスタのゲートに接続され、上記第３の駆動配線が上記第２のスイッチトランジスタのゲートに接続され、上記第４の駆動配線が上記第３のスイッチトランジスタのゲートに接続され、上記第１から第４の駆動配線うちの少なくとも一つの駆動配線は、２層配線化され、第１層の線幅は全体で等しく形成され、他の第２層の線幅は上記スキャナの駆動信号の出力端から離れているほど太く形成されている。

好適には、上記駆動配線は、複数の区間に区分けされ、各区間における上記他の第２層の線幅が、上記スキャナの駆動信号の出力端から離れているほど太く形成されている。

好適には、上記駆動配線は、隣接する画素回路間を１区間として区分けされ、上記スキャナの駆動信号の出力端から直近の画素回路の上記トランジスタの制御端子に接続されるまでの当該駆動配線は上記第１層のみで配線され、かつ上記各区間において上記出力端から離れる毎に上記第２層の線幅が段階的に太くなるように形成されている。

好適には、上記駆動配線は、上記第１層が対応する位置で上記各画素回路のトランジスタの制御端子に接続され、線幅が段階的に異なる上記各第２層は、対応する画像回路とは異なる層として当該対応する画素回路と重なるように形成されている。

本発明によれば、ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することができる。

以下、本発明の実施形態を図面に関連付けて説明する。

図７は、本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図８は、本実施形態に係る画素回路の具体的な構成を示す回路図である。

この表示装置１００は、図７および図８に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、第１のオートゼロ回路（ＡＺＲＤ１）１０６、第２のオートゼロ回路（ＡＺＲＤ２）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ、ライトスキャナ１０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ１０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路１０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路１０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。

本実施形態に係る画素回路１０１は、図７および図８に示すように、ｐチャネルＴＦＴ１１１、ｎチャネルＴＦＴ１１２〜ＴＦＴ１１５、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１６、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
ＴＦＴ１１１により第１のスイッチトランジスタが形成され、ＴＦＴ１１３により第２のスイッチトランジスタが形成され、ＴＦＴ１１５により第３のスイッチトランジスタが形成され、ＴＦＴ１１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。

画素回路１０１において、第１の基準電位（本実施形態では電源電位ＶCC）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ１１１、ドライブトランジスタとしてのＴＦＴ１１２、第１のノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１６が直列に接続されている。具体的には、発光素子１１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のドレインがＴＦＴ１１１のドレインに接続され、ＴＦＴ１１１のソースが電源電位ＶCCに接続されている。
そして、ＴＦＴ１１２のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ１１３のドレインが第１のノード１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ１１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
データ線ＤＴＬと第２のノードＮＤ１１２との間にＴＦＴ１１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ１１２と所定電位Ｖｓｓ１との間にＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。

このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１２のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続され、非発光期間にＴＦＴ１１２のソース電位をスイッチトランジスタとしてのＴＦＴ１１３に介して固定電位に接続し、また、ＴＦＴ１１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。

そして、本実施形態の表示装置１００においては、画素回路１０１内のＴＦＴ(トランジスタ)のゲートに印加する駆動パルスを印加している配線の配線抵抗によるパルス遅延に起因するシェーディング、スジムラを改善するため、画素のＴＦＴのゲートに至る配線の抵抗値を垂直スキャナの最終段（出力段）から近いほど抵抗値を大きくし、離れるほど抵抗値が小さくなるように調整している。
このシェーディング、スジムラに対する対策は、走査線ＷＳＬ、駆動線ＤＳＬ、オートゼロ線ＡＺＬ１，ＡＺＬ２のうちの少なくとも走査線ＷＳＬまたは駆動線ＤＳＬに対して行う。
以下、この対策例をいくつか説明する。ただし、以下の説明では、走査線ＷＳＬに対して対策を行った例を示す。

図９は、シェーディング、スジムラを改善するための第１の対策例を説明するための図である。
図９において、１０４１はライトスキャナ１０４の最終段(出力段)のバッファを示し、ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１のＣＭＯＳバッファとして形成されている。

図９の例は、画素回路１０１のＴＦＴ１１４のゲートと走査線ＷＳＬの配線２００との間に抵抗３００を挿入している。
このとき、ライトスキャナ１０４のバッファ１０４１の出力端に近い位置のＴＦＴほど抵抗値の大きい抵抗を配置（挿入）している。
挿入する抵抗３００の抵抗値は、スキャナ出力端からＴＦＴのゲートまでの配線抵抗ｒ×ｎと挿入抵抗３００の和ができるだけ、等しくなるようにすることが望ましい。
また、抵抗自体はＭｏ(モリブデン)などの抵抗値の高い配線を用いればよい。

図１０は、シェーディング、スジムラを改善するための第２の対策例を説明するための図である。
シェーディング、スジムラを改善するためゲート配線とゲート間の配線に多層化した配線を用いてもよい。
多層配線を用いた場合、図１０に示すように、抵抗配線長を長く取ることができる。

図１１は、多層化した構成例を示す図である。
この構成は、配線部２００をＴｉＡｌ等により新規レイヤー３０１まで引き上げ、その後、コンタクトを通してＴＦＴ１１４のゲート部１１４ａに接続する。このとき、新規レイヤー３０１の配線長、幅を変えることで抵抗値を変化させる。
新規レイヤー３０１にはＡｌなどを用いることができる。このとき、プロセスは通常のＴＦＴプロセスが使用できる。
あるいは、新規レイヤー３０１にＡｇなどを用いてもよい。このとき、プロセスは通常のアノードプロセスを採用できる。

上記第１および第２の対策例によりスキャナの出力端から各トランジスタ（ＴＦＴ）までの抵抗値の差を小さくすることができる。その結果、ゲートパルスの配線抵抗により生じていたシェーディング、スジムラを改善することができる。

図１２は、シェーディング、スジムラを改善するための第３の対策例を説明するための図である。
この例では、スキャナのバッファ１０４１の出力端から遠いほど配線２００Ａの幅が太く形成されている。
このとき、画素回路１０１内のＴＦＴ（トランジスタ）へのゲートパルス入力端から出力端までの配線を複数の区間に分け、それぞれの配線幅をスキャナ出力端から離れているほど(遠いほど)太く形成する。

図１３は通常の配線例を示し、図１４は第３の対策例に従った配線例を示す図である。
図１３および図１４中、入力端から出力端までの配線を４つの区間に分け、ゲートパルス入力端から出力端までの各境界をＡ，Ｂ，Ｃ，Ｄ，Ｅとする。

図１３の通常例で、配線は幅を１、１区間の長さを２とし、シート抵抗係数を１とした場合、Ｂ点では抵抗値は２、Ｃ点では抵抗値は４、Ｄ点では抵抗値は６、Ｅ点では抵抗値は８となり、出力端の抵抗値は１画素目の抵抗値の４倍である。

これに対して、本実施形態に係る図１４の配線例では、ゲートパルス出力端から１区間ごと遠くなるほどゲートパルスの配線２００Ａの幅を２倍にしたものである。
このとき、Ｂ点では抵抗値は２、Ｃ点では抵抗値は３、Ｄ点では抵抗値は３．６、Ｅ点では抵抗値は４．１となり、出力端の抵抗値は１画素目の抵抗値の２倍であり、通常例に比べ、配線抵抗値の影響を軽減することができる。
分割する区間数は任意の値でよい。

図１５は、シェーディング、スジムラを改善するための第４の対策例を説明するための図である。
ゲートパルスを転送する配線２００Ｂを２層化し、１層は線幅の等しい配線２１０、他の１層２２０は配線幅を垂直スキャナの出力端から遠いほど太く形成してもよい。
これにより、レイヤーを１層追加するだけで、スキャナの出力端から各トランジスタ（ＴＦＴ）のゲートまでの抵抗値の差を小さくすることができる。

図１６は、多層化した第２の構成例を示す図である。
この構成は、配線部２００をＴｉＡｌ等により新規レイヤー３２０まで引き上げる。
このとき、新規レイヤー３２０の配線幅を変えることで抵抗値を変化させる。
新規レイヤー３２０にはＡｌなどを用いることができる。このとき、プロセスは通常のＴＦＴプロセスが使用できる。
あるいは、新規レイヤー３２０にＡｇなどを用いてもよい。このとき、プロセスは通常のアノードプロセスを採用できる。

次に、上記構成の動作を、画素回路の動作を中心に、図１７（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図１７（Ａ）は駆動性ＤＳＬに印加される駆動信号、図１７（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳを、図１７（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図１７（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図１７（Ｅ）は第２のノードＮＤ１１２の電位を、図１７（Ｆ）は第１のノードＮＤ１１１の電位をそれぞれ示している。

ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ１０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路１０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路１０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ１１３がオンし、このとき、ＴＦＴ１１３を介して電流が流れ、ＴＦＴ１１２のソース電位Ｖｓ（ノードＮＤ１１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子１１６に印加される電圧も０Ｖとなり、ＥＬ発光素子１１６は非発光となる。
この場合、ＴＦＴ１１４がオンしてもキャパシタＣ１１１に保持されている電圧、すなわち、ＴＦＴ１１２のゲート電圧は変わらない。

次に、ＥＬ発光素子１１６の非発光期間において、図１７（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ１１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ１１３がオフし、ＴＦＴ１１５、ＴＦＴ１１２がオンすることにより、ＴＦＴ１１２，ＴＦＴ１１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローレベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ１１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ１１２と第１のノードＮＤ１１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ１０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ローレベルに保持され、データ線よりデータをノードＮＤ１１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ１１２がオンし、そして、ＴＦＴ１１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ１１４がオフしており、ＴＦＴ１１２のゲートソース間電圧は一定であるので、ＴＦＴ１１２は一定電流ＩｄｓをＥＬ発光素子１１６に流す。これによって、第１のノードＮＤ１１１の電位はＥＬ発光素子１１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１６は発光する。
ここで、本回路においてもＥＬ素子は発光時間が長くなるとその電流−電圧（Ｉ−Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ１１１の電位も変化する。しかしながら、ＴＦＴ１１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子１１７に流れる電流は変化しない。よって、ＥＬ発光素子１１６のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１６の輝度が変化することはない。

このように駆動される画素回路においては、パネル全体で駆動信号(パルス)の配線抵抗による遅延に起因するシェーディング、スジムラ対策が行われていることから、シェーディング、スジムラの発生が抑止された画質のよい画像を得ることができる。

一般的な有機ＥＬ表示装置の構成を示すブロック図である。図１の画素回路の一構成例を示す回路図である。有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ素子の動作点を示す図である。配線抵抗による不利益を説明するための図である。本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。本第実施形態に係る画素回路の具体的な構成を示す回路図である。シェーディング、スジムラを改善するための第１の対策例を説明するための図である。シェーディング、スジムラを改善するための第２の対策例を説明するための図である。多層化した構成例を示す図である。シェーディング、スジムラを改善するための第３の対策例を説明するための図である。通常の配線例を示す図である。第３の対策例に従った配線例を示す図である。シェーディング、スジムラを改善するための第４の対策例を説明するための図である。多層化した第２の構成例を示す図である。本実施形態の動作を説明するためのタイミングチャートである。

符号の説明

１００…表示装置、１０１…画素回路、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…第１のオートドライブ回路（ＡＺＲＤ１）、１０７…第２のオートゼロ回路（ＡＺＲＤ２）、ＤＴＬ…データ線、ＷＳＬ…走査線、ＤＳＬ…駆動線、ＡＺＬ１，ＡＺＬ２…オートゼロ線、１１１…スイッチとしてのｐチャネルＴＦＴ、１１２…ドライブ（駆動）トランジスタとしてのｎチャネルＴＦＴ、１１３〜１１５…スイッチとしてのｎチャネルＴＦＴＮ、Ｄ１１１…第１のノード、ＮＤ１１２…第２のノード、２００，２００Ａ，２００Ｂ…配線、２１０…１層目配線、２２０…２層目配線、３００…抵抗。

Claims

マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
上記駆動配線は、
２層配線化され、第１層の線幅は全体で等しく形成され、他の第２層の線幅は上記スキャナの駆動信号の出力端から離れているほど太く形成されている
表示装置。
上記駆動配線は、
複数の区間に区分けされ、各区間における上記他の第２層の線幅が、上記スキャナの駆動信号の出力端から離れているほど太く形成されている
請求項１記載の表示装置。
上記駆動配線は、
隣接する画素回路間を１区間として区分けされ、上記スキャナの駆動信号の出力端から直近の画素回路の上記トランジスタの制御端子に接続されるまでの当該駆動配線は上記第１層のみで配線され、かつ上記各区間において上記出力端から離れる毎に上記第２層の線幅が段階的に太くなるように形成されている
請求項２記載の表示装置。
上記駆動配線は、
上記第１層が対応する位置で上記各画素回路のトランジスタの制御端子に接続され、線幅が段階的に異なる上記各第２層は、対応する画像回路とは異なる層として当該対応する画素回路と重なるように形成されている
請求項１から３のいずれか一に記載の表示装置。
マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第１、第２、第３、および第４のスキャナと、
同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第１から第４のスキャナによる駆動信号がそれぞれ伝搬される第１、第２、第３、および第４の駆動配線と、
第１、第２、第３、および第４の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１および第２のノードと、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
ドレイン端とソース端子で電流供給ラインを形成し、上記第２のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
第１の基準電位と上記駆動トランジスタのドレイン端に接続された第１のスイッチトランジスタと、
上記第１のノードと上記第３の基準電位間に接続された第２のスイッチトランジスタと、
上記第２のノードと第４の基準電位間に接続された第３のスイッチトランジスタと、
上記データ線と上記第２のノードとの間に接続された第４のスイッチトランジスタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記第１のスイッチトランジスタ、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続され、
上記第１の駆動配線が上記第１のスイッチトランジスタのゲートに接続され、第２の駆動配線が上記第４のスイッチトランジスタのゲートに接続され、上記第３の駆動配線が上記第２のスイッチトランジスタのゲートに接続され、上記第４の駆動配線が上記第３のスイッチトランジスタのゲートに接続され、
上記第１から第４の駆動配線うちの少なくとも一つの駆動配線は、
２層配線化され、第１層の線幅は全体で等しく形成され、他の第２層の線幅は上記スキャナの駆動信号の出力端から離れているほど太く形成されている
表示装置。
上記駆動配線は、
複数の区間に区分けされ、各区間における上記他の第２層の線幅が、上記スキャナの工藤信号の出力端から離れているほど太く形成されている
請求項５記載の表示装置。
上記駆動配線は、
隣接する画素回路間を１区間として区分けされ、上記スキャナの駆動信号の出力端から直近の画素回路の上記トランジスタの制御端子に接続されるまでの当該駆動配線は上記第１層のみで配線され、かつ上記各区間において上記出力端から離れる毎に上記第２層の線幅が段階的に太くなるように形成されている
請求項６記載の表示装置。
上記駆動配線は、
上記第１層が対応する位置で上記各画素回路のトランジスタの制御端子に接続され、線幅が段階的に異なる上記各第２層は、対応する画像回路とは異なる層として当該対応する画素回路と重なるように形成されている
請求項５から７のいずれか一に記載の表示装置。