JP2003066475A - 表示装置 - Google Patents
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- JP2003066475A JP2003066475A JP2001261630A JP2001261630A JP2003066475A JP 2003066475 A JP2003066475 A JP 2003066475A JP 2001261630 A JP2001261630 A JP 2001261630A JP 2001261630 A JP2001261630 A JP 2001261630A JP 2003066475 A JP2003066475 A JP 2003066475A
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- power supply
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- data
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Abstract
(57)【要約】
【課題】 アンプ回路に供給される電源電圧を極力一定
とすることにより、表示面内において均一で良好な表示
を得ることのできる表示装置を提供する。 【解決手段】 表示装置において、前記増幅回路に電源
を供給する、前記データバスと同方向に沿った、電源線
が配置されており、前記電源線及び前記データバスに沿
って少なくとも複数のアナログ変換回路及び複数の増幅
回路が配置されており、この各電源線は、前記電源線に
沿って配置された前記増幅回路の複数に並列に電力を供
給するものであり、前記電源線及び前記データバスに沿
って配置されるべき前記複数のアナログ変換回路及び前
記複数の増幅回路の一部を、前記電源線及び前記データ
バスのうちの一部分に集中配置することにより、前記電
源線及び前記データバスの他の部分において前記電源線
を部分的に幅の太いものとする。
とすることにより、表示面内において均一で良好な表示
を得ることのできる表示装置を提供する。 【解決手段】 表示装置において、前記増幅回路に電源
を供給する、前記データバスと同方向に沿った、電源線
が配置されており、前記電源線及び前記データバスに沿
って少なくとも複数のアナログ変換回路及び複数の増幅
回路が配置されており、この各電源線は、前記電源線に
沿って配置された前記増幅回路の複数に並列に電力を供
給するものであり、前記電源線及び前記データバスに沿
って配置されるべき前記複数のアナログ変換回路及び前
記複数の増幅回路の一部を、前記電源線及び前記データ
バスのうちの一部分に集中配置することにより、前記電
源線及び前記データバスの他の部分において前記電源線
を部分的に幅の太いものとする。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置に関し、
特に、例えば、駆動回路一体型のアクティブマトリクス
型液晶表示装置に関する。
特に、例えば、駆動回路一体型のアクティブマトリクス
型液晶表示装置に関する。
【０００２】
【従来の技術】図８は、従来の駆動回路一体型液晶表示
装置を示すものである。
装置を示すものである。
【０００３】この装置の構造を説明すると以下の通りで
ある。
ある。
【０００４】アレイ基板（ガラス基板）１０１上には表
示領域部１０２が設けられている。表示領域部１０２に
おいては、複数の平行の信号線（図示せず）と、複数の
平行の走査線（図示せず）が互いに交差して配置されて
いる。交差部にはスイッチング素子（図示せず）が配置
されている。スイッチング素子には画素電極（図示せ
ず）及び補助容量電極（図示せず）が接続されており、
また、該補助容量電極との間で補助容量Ｃｓを形成する
ための補助容量線（Ｃｓ配線）（図示せず）が配置され
ている。
示領域部１０２が設けられている。表示領域部１０２に
おいては、複数の平行の信号線（図示せず）と、複数の
平行の走査線（図示せず）が互いに交差して配置されて
いる。交差部にはスイッチング素子（図示せず）が配置
されている。スイッチング素子には画素電極（図示せ
ず）及び補助容量電極（図示せず）が接続されており、
また、該補助容量電極との間で補助容量Ｃｓを形成する
ための補助容量線（Ｃｓ配線）（図示せず）が配置され
ている。
【０００５】表示領域部１０２の外側上下においては、
データバス１０５及び信号線に映像信号を入力する駆動
回路であるＸドライバ１１０が設けられている。データ
バス１０５はＸドライバ１１０を介して上記信号線と接
続されている。Ｘドライバ１１０は、複数のアンプ回路
（ＡＭＰ回路）、ＤＡＣ回路その他種々の回路等で構成
されている。
データバス１０５及び信号線に映像信号を入力する駆動
回路であるＸドライバ１１０が設けられている。データ
バス１０５はＸドライバ１１０を介して上記信号線と接
続されている。Ｘドライバ１１０は、複数のアンプ回路
（ＡＭＰ回路）、ＤＡＣ回路その他種々の回路等で構成
されている。
【０００６】データバス１０５の内側には、ＡＭＰ回路
に電源を供給するためのアナログ電源線１０３が複数設
けられており、ＡＭＰ回路はそれぞれアナログ電源線１
０３に沿って接続されている。データバス１０５の外側
にはＣｓ電源線１０４ａ、コモン電源線１０４ｂ、デジ
タル系電源配線（図示せず）が設けられている。
に電源を供給するためのアナログ電源線１０３が複数設
けられており、ＡＭＰ回路はそれぞれアナログ電源線１
０３に沿って接続されている。データバス１０５の外側
にはＣｓ電源線１０４ａ、コモン電源線１０４ｂ、デジ
タル系電源配線（図示せず）が設けられている。
【０００７】表示領域部１０２の外側でアレイ基板１０
１の右側には、走査線を選択する駆動回路であるＹドラ
イバ（図示せず）が配置されている。
１の右側には、走査線を選択する駆動回路であるＹドラ
イバ（図示せず）が配置されている。
【０００８】アレイ基板１０１の左側にはパッド１０６
が配置されている。パッド１０６は外部からのデジタル
映像信号（画素データ）をデータバス１０５に伝達した
り、外部に設けられた電源と、アナログ電源線１０３及
びＣｓ電源線１０４ａ、コモン電源線１０４ｂ、デジタ
ル系電源配線（図示せず）とを接続したりする。その他
パッド１０６は、Ｘドライバ及びＹドライバを駆動する
ための信号をアレイ基板１０１内に伝達等する。
が配置されている。パッド１０６は外部からのデジタル
映像信号（画素データ）をデータバス１０５に伝達した
り、外部に設けられた電源と、アナログ電源線１０３及
びＣｓ電源線１０４ａ、コモン電源線１０４ｂ、デジタ
ル系電源配線（図示せず）とを接続したりする。その他
パッド１０６は、Ｘドライバ及びＹドライバを駆動する
ための信号をアレイ基板１０１内に伝達等する。
【０００９】このように構成された装置において、パッ
ド１０６からのデジタル映像信号は、データバス１０５
からＸドライバへと流れ、ＸドライバにおけるＤＡＣ回
路でアナログ信号に変換される。ＤＡＣ回路からのアナ
ログ信号はＡＭＰ回路により増幅される。ＡＭＰ回路は
アナログ電源線１０３から電気エネルギーを得てこの増
幅を行う。増幅されたアナログ信号は、Ｘドライバにお
ける種々の回路を介して信号線に伝達される。そして、
信号線に伝達された信号はスイッチング素子を経由して
画素電極に書き込まれる。
ド１０６からのデジタル映像信号は、データバス１０５
からＸドライバへと流れ、ＸドライバにおけるＤＡＣ回
路でアナログ信号に変換される。ＤＡＣ回路からのアナ
ログ信号はＡＭＰ回路により増幅される。ＡＭＰ回路は
アナログ電源線１０３から電気エネルギーを得てこの増
幅を行う。増幅されたアナログ信号は、Ｘドライバにお
ける種々の回路を介して信号線に伝達される。そして、
信号線に伝達された信号はスイッチング素子を経由して
画素電極に書き込まれる。
【００１０】
【発明が解決しようとする課題】このように構成された
液晶表示装置において、ガラス基板に形成されたアンプ
回路に供給される電源電圧は、表示品位に影響を与え、
アンプ回路の性能を決定する。そして、全てのアンプ回
路に供給される電源電圧は一定であることが要求され
る。
液晶表示装置において、ガラス基板に形成されたアンプ
回路に供給される電源電圧は、表示品位に影響を与え、
アンプ回路の性能を決定する。そして、全てのアンプ回
路に供給される電源電圧は一定であることが要求され
る。
【００１１】しかしながら、上記液晶表示装置において
はアンプ回路に供給される電源電圧は一定でなく、この
ため表示面内においてムラを引き起こす問題があった。
はアンプ回路に供給される電源電圧は一定でなく、この
ため表示面内においてムラを引き起こす問題があった。
【００１２】そこで本発明は、アンプ回路に供給される
電源電圧を極力一定とすることにより、表示面内におい
て均一で良好な表示を得ることを目的とする。
電源電圧を極力一定とすることにより、表示面内におい
て均一で良好な表示を得ることを目的とする。
【００１３】
【課題を解決するための手段】本発明の表示装置は、デ
ータバスからの各デジタルデータが、少なくとも複数の
デジタルアナログ変換回路及び複数の増幅回路を有する
信号線駆動回路における前記各デジタルアナログ変換回
路でアナログデータに変換されるとともに前記複数の増
幅回路で増幅され、増幅された前記アナログデータは表
示領域部における各信号線に伝達され、これにより前記
アナログ信号が前記各信号線から前記表示領域部の各画
素領域部における画素電極に書き込まれる表示装置にお
いて、前記増幅回路に電源を供給する、前記データバス
と同方向に沿った、電源線を有し、前記電源線及び前記
データバスに沿って前記複数のアナログ変換回路及び前
記複数の増幅回路が配置されており、この各電源線は、
前記電源線に沿って配置された前記増幅回路の複数に並
列に電力を供給するものであり、前記電源線及び前記デ
ータバスに沿って配置されるべき前記複数のアナログ変
換回路及び前記複数の増幅回路の一部を、前記電源線及
び前記データバスのうちの一部分に集中配置することに
より、前記電源線及び前記データバスの他の部分におい
て前記電源線を部分的に幅の太いものとした、表示装
置、として構成する。
ータバスからの各デジタルデータが、少なくとも複数の
デジタルアナログ変換回路及び複数の増幅回路を有する
信号線駆動回路における前記各デジタルアナログ変換回
路でアナログデータに変換されるとともに前記複数の増
幅回路で増幅され、増幅された前記アナログデータは表
示領域部における各信号線に伝達され、これにより前記
アナログ信号が前記各信号線から前記表示領域部の各画
素領域部における画素電極に書き込まれる表示装置にお
いて、前記増幅回路に電源を供給する、前記データバス
と同方向に沿った、電源線を有し、前記電源線及び前記
データバスに沿って前記複数のアナログ変換回路及び前
記複数の増幅回路が配置されており、この各電源線は、
前記電源線に沿って配置された前記増幅回路の複数に並
列に電力を供給するものであり、前記電源線及び前記デ
ータバスに沿って配置されるべき前記複数のアナログ変
換回路及び前記複数の増幅回路の一部を、前記電源線及
び前記データバスのうちの一部分に集中配置することに
より、前記電源線及び前記データバスの他の部分におい
て前記電源線を部分的に幅の太いものとした、表示装
置、として構成する。
【００１４】
【発明の実施の形態】図１は、本発明の第１の実施形態
にかかる駆動回路一体型液晶表示装置である。
にかかる駆動回路一体型液晶表示装置である。
【００１５】先ず、第１の実施形態にかかる駆動回路一
体型液晶表示装置の構造を説明する。
体型液晶表示装置の構造を説明する。
【００１６】アレイ基板（ガラス基板）１上には表示領
域部２が設けられている。表示領域部２においては、複
数の平行の信号線（図示せず）と、複数の平行の走査線
（図示せず）が互いに交差して配置されている。交差部
にはスイッチング素子（図示せず）が配置されている。
スイッチング素子には画素電極（図示せず）及び補助容
量電極（図示せず）接続されており、また、該補助容量
電極との間で補助容量Ｃｓを形成するための補助容量線
（Ｃｓ配線）（図示せず）が配置されている。
域部２が設けられている。表示領域部２においては、複
数の平行の信号線（図示せず）と、複数の平行の走査線
（図示せず）が互いに交差して配置されている。交差部
にはスイッチング素子（図示せず）が配置されている。
スイッチング素子には画素電極（図示せず）及び補助容
量電極（図示せず）接続されており、また、該補助容量
電極との間で補助容量Ｃｓを形成するための補助容量線
（Ｃｓ配線）（図示せず）が配置されている。
【００１７】表示領域部２の外側上下においては、デー
タバス（デジタル画素データ分配回路）５及び信号線に
映像信号を入力する駆動回路であるＸドライバ１０が設
けられている。データバス５はＸドライバ１０を介して
上記信号線と接続されている。Ｘドライバ１０は、複数
のアンプ回路（ＡＭＰ回路）、ＤＡＣ回路その他種々の
回路等で構成されている。図１から分かるように、Ｘド
ライバ１０におけるこれらの回路は図中右側に集中配置
されている。
タバス（デジタル画素データ分配回路）５及び信号線に
映像信号を入力する駆動回路であるＸドライバ１０が設
けられている。データバス５はＸドライバ１０を介して
上記信号線と接続されている。Ｘドライバ１０は、複数
のアンプ回路（ＡＭＰ回路）、ＤＡＣ回路その他種々の
回路等で構成されている。図１から分かるように、Ｘド
ライバ１０におけるこれらの回路は図中右側に集中配置
されている。
【００１８】データバス５の内側には、ＡＭＰ回路に電
源を供給するためのアナログ電源線３が複数設けられて
おり、ＡＭＰ回路はそれぞれアナログ電源線３に沿って
接続されている。アナログ電源線３は、図１からもわか
るように、電源入力側において線幅が太く、終端側にお
いて細くなっている。データバス５の外側にはＣｓ電源
線４ａ、コモン電源線４ｂ、デジタル系電源配線（図示
せず）が設けられている。
源を供給するためのアナログ電源線３が複数設けられて
おり、ＡＭＰ回路はそれぞれアナログ電源線３に沿って
接続されている。アナログ電源線３は、図１からもわか
るように、電源入力側において線幅が太く、終端側にお
いて細くなっている。データバス５の外側にはＣｓ電源
線４ａ、コモン電源線４ｂ、デジタル系電源配線（図示
せず）が設けられている。
【００１９】表示領域部２の外側でアレイ基板１の右側
には、走査線を選択する駆動回路であるＹドライバ（図
示せず）が配置されている。
には、走査線を選択する駆動回路であるＹドライバ（図
示せず）が配置されている。
【００２０】アレイ基板１の左側にはパッド６が配置さ
れている。パッド６は外部からのデジタル映像信号（画
素データ）をデータバス５に伝達したり、外部に設けら
れた電源と、アナログ電源線３及びＣｓ電源線４ａ、コ
モン電源線４ｂ、デジタル系電源配線（図示せず）とを
接続したりする。その他パッド６は、Ｘドライバ１０及
びＹドライバを駆動するための信号をアレイ基板１内に
伝達等する。
れている。パッド６は外部からのデジタル映像信号（画
素データ）をデータバス５に伝達したり、外部に設けら
れた電源と、アナログ電源線３及びＣｓ電源線４ａ、コ
モン電源線４ｂ、デジタル系電源配線（図示せず）とを
接続したりする。その他パッド６は、Ｘドライバ１０及
びＹドライバを駆動するための信号をアレイ基板１内に
伝達等する。
【００２１】このように構成された装置において、パッ
ド６からのデジタル映像信号は、データバス５からＸド
ライバ１０へと流れ、Ｘドライバ１０におけるＤＡＣ回
路でアナログ信号に変換される。ＤＡＣ回路からのアナ
ログ信号はＡＭＰ回路により増幅される。ＡＭＰ回路は
アナログ電源線３から電気エネルギーを得てこの増幅を
行う。増幅されたアナログ信号は、Ｘドライバ１０にお
ける種々の回路を介して信号線に伝達される。そして、
信号線に伝達された信号はスイッチング素子を経由して
画素電極に書き込まれる。
ド６からのデジタル映像信号は、データバス５からＸド
ライバ１０へと流れ、Ｘドライバ１０におけるＤＡＣ回
路でアナログ信号に変換される。ＤＡＣ回路からのアナ
ログ信号はＡＭＰ回路により増幅される。ＡＭＰ回路は
アナログ電源線３から電気エネルギーを得てこの増幅を
行う。増幅されたアナログ信号は、Ｘドライバ１０にお
ける種々の回路を介して信号線に伝達される。そして、
信号線に伝達された信号はスイッチング素子を経由して
画素電極に書き込まれる。
【００２２】ここで、表示面内において均一でムラのな
い表示を得るためには、ＡＭＰ回路に供給される電圧は
できるだけ均一であることが要求される。ここで、ＡＭ
Ｐ回路に供給される電圧について説明する。
い表示を得るためには、ＡＭＰ回路に供給される電圧は
できるだけ均一であることが要求される。ここで、ＡＭ
Ｐ回路に供給される電圧について説明する。
【００２３】図２は、アナログ電源線３を流れる電流
と、アナログ電源線３上における電圧を示すモデル図で
ある。
と、アナログ電源線３上における電圧を示すモデル図で
ある。
【００２４】このモデル図の構成について説明する。
【００２５】アナログ電源線３には複数のＡＭＰ回路７
が接続されている。ＡＭＰ回路７（ｎ−１）（ｎ＝２〜
ｎ）とアナログ電源線３との結節点と、ＡＭＰ回路７
（ｎ）（ｎ＝２〜ｎ）とアナログ電源線３との結節点と
の間には抵抗ｒがある。外部の電源からアナログ電源線
３へ流れ込んだ電流Ｉは、上記結節点において分流し、
各ＡＭＰ回路７（１）〜７（ｎ）には同一の電流ｉが流
れるように各ＡＭＰ回路７（１）〜７（ｎ）は構成され
ている。ＡＭＰ回路７（Ｎ−１）、７（Ｎ）（Ｎ＝２〜
Ｎ）間においては抵抗ｒによる電圧降下が生じる。
が接続されている。ＡＭＰ回路７（ｎ−１）（ｎ＝２〜
ｎ）とアナログ電源線３との結節点と、ＡＭＰ回路７
（ｎ）（ｎ＝２〜ｎ）とアナログ電源線３との結節点と
の間には抵抗ｒがある。外部の電源からアナログ電源線
３へ流れ込んだ電流Ｉは、上記結節点において分流し、
各ＡＭＰ回路７（１）〜７（ｎ）には同一の電流ｉが流
れるように各ＡＭＰ回路７（１）〜７（ｎ）は構成され
ている。ＡＭＰ回路７（Ｎ−１）、７（Ｎ）（Ｎ＝２〜
Ｎ）間においては抵抗ｒによる電圧降下が生じる。
【００２６】これらから、各ＡＭＰ回路に供給される電
圧は次のように示される。
圧は次のように示される。
【００２７】
ｖ１＝Ｖ０
ｖ２＝ｖ１−ｒ×（Ｉ−ｉ）
ｖ３＝ｖ２−ｒ×（Ｉ−２ｉ）
・ ・・（式１）
・
ｖｎ＝ｖｎ−１−ｒ×（Ｉ−（ｎ−１）ｉ）
これをまとめると、第ｎ番のアンプ回路に供給される電源電圧は、
（ｎ−１）
ｖｎ＝Ｖ０−ｒ｛（ｎ−１）Ｉ−Σ ｍｉ｝ ・・（式２）
（ｍ＝１）
となる。ただし、
Ｉ＝ｎｉ
である。
【００２８】（式１）及び（式２）に示すように、アナ
ログ電源線３上における電圧は入力側から遠ざかるにつ
れて配線抵抗ｒにより次第に降下していくため、各アン
プ回路７（１）〜（ｎ）に供給される電源電圧も次第に
減少していくことが分かる。しかしながら、各ＡＭＰ回
路７に供給される電圧が大きく異なるとアンプ回路７の
性能が場所によって異なってしまい、表示面内において
均一で良好な表示を得ることができない。。
ログ電源線３上における電圧は入力側から遠ざかるにつ
れて配線抵抗ｒにより次第に降下していくため、各アン
プ回路７（１）〜（ｎ）に供給される電源電圧も次第に
減少していくことが分かる。しかしながら、各ＡＭＰ回
路７に供給される電圧が大きく異なるとアンプ回路７の
性能が場所によって異なってしまい、表示面内において
均一で良好な表示を得ることができない。。
【００２９】而して、図１における液晶表示装置におい
ては、アナログ電源線３の配線幅を入力側において太く
し、終端側において細くして構成してある。すなわち、
アナログ電源線３の入力側は配線抵抗を低く、終端側は
配線抵抗を高くしてある。これによりアナログ電源線３
における入力側から終端側への電圧降下を抑制すること
が可能となり、各アンプ回路（図示せず）に供給される
電圧が低下するのを抑制することができる。そして、こ
のようなアナログ電源線３の構成及び配置を実現するた
めに、本装置におけるデータバス５や回路等の構成要素
について以下のようなレイアウトの構成を採用した。
ては、アナログ電源線３の配線幅を入力側において太く
し、終端側において細くして構成してある。すなわち、
アナログ電源線３の入力側は配線抵抗を低く、終端側は
配線抵抗を高くしてある。これによりアナログ電源線３
における入力側から終端側への電圧降下を抑制すること
が可能となり、各アンプ回路（図示せず）に供給される
電圧が低下するのを抑制することができる。そして、こ
のようなアナログ電源線３の構成及び配置を実現するた
めに、本装置におけるデータバス５や回路等の構成要素
について以下のようなレイアウトの構成を採用した。
【００３０】すなわち、上記構成により、アナログ電源
線３の入力側においてはアナログ電源線３は広い領域を
占有することとなる。そこで、データバス５及び、Ｘド
ライバを構成する種々の回路の占める領域を、入力側に
おいて狭く、終端側において広くとるように構成するよ
うにしてある。すなわち、Ｘドライバを構成するＤＡＣ
回路やＡＭＰ回路等の種々の回路の一部を終端側に集中
して配置してある。逆に言えば、データバス５及びＸド
ライバ１０占める領域を入力側において狭く、終端側に
おいて広くとるように構成することで、アナログ電源線
３の線幅を入力側において太くすることを可能とし、こ
れによりアナログ電源線３における電圧降下を抑制する
ことを実現したものである。
線３の入力側においてはアナログ電源線３は広い領域を
占有することとなる。そこで、データバス５及び、Ｘド
ライバを構成する種々の回路の占める領域を、入力側に
おいて狭く、終端側において広くとるように構成するよ
うにしてある。すなわち、Ｘドライバを構成するＤＡＣ
回路やＡＭＰ回路等の種々の回路の一部を終端側に集中
して配置してある。逆に言えば、データバス５及びＸド
ライバ１０占める領域を入力側において狭く、終端側に
おいて広くとるように構成することで、アナログ電源線
３の線幅を入力側において太くすることを可能とし、こ
れによりアナログ電源線３における電圧降下を抑制する
ことを実現したものである。
【００３１】ここで、図３を示す。図３は、本発明の第
２の実施形態にかかる駆動回路一体型液晶表示装置であ
る。図１とは以下の点で異なる。すなわち、図１に示す
構成とは逆に、アナログ電源線３の配線幅を入力側にお
いて細くし、終端側において太くしてある。つまり、ア
ナログ電源線３の入力側において配線抵抗を高く、終端
側において配線抵抗を低くしてある。そして、データバ
ス５及び、Ｘドライバ１０を構成する種々の回路の占め
る領域を、入力側において広くとっている。図３におけ
る他の部分の構成は図１と同様であるので説明を省略す
る。第２の実施形態の場合においても、アナログ電源線
３における入力側から終端側への電圧降下を抑制し、各
アンプ回路に供給される電圧の低下を低減させることが
可能となる。
２の実施形態にかかる駆動回路一体型液晶表示装置であ
る。図１とは以下の点で異なる。すなわち、図１に示す
構成とは逆に、アナログ電源線３の配線幅を入力側にお
いて細くし、終端側において太くしてある。つまり、ア
ナログ電源線３の入力側において配線抵抗を高く、終端
側において配線抵抗を低くしてある。そして、データバ
ス５及び、Ｘドライバ１０を構成する種々の回路の占め
る領域を、入力側において広くとっている。図３におけ
る他の部分の構成は図１と同様であるので説明を省略す
る。第２の実施形態の場合においても、アナログ電源線
３における入力側から終端側への電圧降下を抑制し、各
アンプ回路に供給される電圧の低下を低減させることが
可能となる。
【００３２】図４は、第１の実施形態及び第２の実施形
態における効果を従来例のものと比較して示したもので
ある。
態における効果を従来例のものと比較して示したもので
ある。
【００３３】図４（ａ）において、アンプ電源線３を流
れる電流は電源入力側から電源終端側にいくに従って減
少していく様子を示す。すなわち、図２からも分かるよ
うに、アンプ電源線３上を流れる電流は各アンプ回路７
（１）〜７（Ｎ）に分流するため、電源終端側にいくに
つれアンプ電源線３上を流れる電流は減少していく。
れる電流は電源入力側から電源終端側にいくに従って減
少していく様子を示す。すなわち、図２からも分かるよ
うに、アンプ電源線３上を流れる電流は各アンプ回路７
（１）〜７（Ｎ）に分流するため、電源終端側にいくに
つれアンプ電源線３上を流れる電流は減少していく。
【００３４】図４（ｂ）においては、従来例（Ｔｙｐｅ
１）及び第１の実施形態（Ｔｙｐｅ２）、第２の実施形
態（Ｔｙｐｅ３）におけるアナログ電源線の配線抵抗を
示している。なお各Ｔｙｐｅ１〜３におけるアナログ電
源線の線幅のイメージを図４（ｄ）に示しておく。図４
（ｂ）（ｄ）から分かるように、従来例（Ｔｙｐｅ１）
においては配線抵抗は電源入力側と電源終端側において
一定となっている。第１の実施形態（Ｔｙｐｅ２）にお
いては、配線抵抗は、電源入力側においては小さいが、
電源終端側においては大きくなっている。第２の実施形
態（Ｔｙｐｅ３）においては、配線抵抗は、電源入力側
においては大きいが、電源終端側においては小さくなっ
ている。
１）及び第１の実施形態（Ｔｙｐｅ２）、第２の実施形
態（Ｔｙｐｅ３）におけるアナログ電源線の配線抵抗を
示している。なお各Ｔｙｐｅ１〜３におけるアナログ電
源線の線幅のイメージを図４（ｄ）に示しておく。図４
（ｂ）（ｄ）から分かるように、従来例（Ｔｙｐｅ１）
においては配線抵抗は電源入力側と電源終端側において
一定となっている。第１の実施形態（Ｔｙｐｅ２）にお
いては、配線抵抗は、電源入力側においては小さいが、
電源終端側においては大きくなっている。第２の実施形
態（Ｔｙｐｅ３）においては、配線抵抗は、電源入力側
においては大きいが、電源終端側においては小さくなっ
ている。
【００３５】図４（ｃ）は、各アンプ回路７に供給され
る電圧を、従来例（Ｔｙｐｅ１）及び第１の実施形態
（Ｔｙｐｅ２）、第２の実施形態（Ｔｙｐｅ３）ごとに
比較して示したものである。
る電圧を、従来例（Ｔｙｐｅ１）及び第１の実施形態
（Ｔｙｐｅ２）、第２の実施形態（Ｔｙｐｅ３）ごとに
比較して示したものである。
【００３６】図４（ｃ）から分かるように、従来例にお
いては、各アンプ回路７に供給される電圧は、電源入力
側から電源終端側へ向かうに従い大きく減少しているこ
とが分かる。これに対して、第１の実施形態（Ｔｙｐｅ
２）においては、すなわち、電源入力側において配線抵
抗が小さく、電源終端側において配線抵抗が大きい電源
線を用いた場合においては（図４（ｄ）等参照）、各ア
ンプ回路７に供給される電圧の低下は効果的に抑えられ
ていることが分かる。第２の実施形態においては、すな
わち、電源入力側において配線抵抗が大きく、電源終端
側において配線抵抗が小さい電源線を用いた場合におい
ても（図４（ｄ）等参照）、各アンプ回路７に供給され
る電圧の低下は十分に抑えられていることが分かる。
いては、各アンプ回路７に供給される電圧は、電源入力
側から電源終端側へ向かうに従い大きく減少しているこ
とが分かる。これに対して、第１の実施形態（Ｔｙｐｅ
２）においては、すなわち、電源入力側において配線抵
抗が小さく、電源終端側において配線抵抗が大きい電源
線を用いた場合においては（図４（ｄ）等参照）、各ア
ンプ回路７に供給される電圧の低下は効果的に抑えられ
ていることが分かる。第２の実施形態においては、すな
わち、電源入力側において配線抵抗が大きく、電源終端
側において配線抵抗が小さい電源線を用いた場合におい
ても（図４（ｄ）等参照）、各アンプ回路７に供給され
る電圧の低下は十分に抑えられていることが分かる。
【００３７】このように第１の実施形態及び第２の実施
形態によれば、信号線駆動回路の配置やデータバス構成
を入力側からの距離に応じて変えることで、電源線の線
幅を入力側からの距離に応じて変えることが可能とな
る。これにより入力側から終端側へのアナログ電源線３
の電位降下を効果的に抑制することができる。つまり、
アナログ電源線３により各アンプ回路７（１）〜（Ｎ）
に供給される電圧が低下するのを抑えることができ、し
たがって、表示面内において均一で良好な表示を得るこ
とができる。
形態によれば、信号線駆動回路の配置やデータバス構成
を入力側からの距離に応じて変えることで、電源線の線
幅を入力側からの距離に応じて変えることが可能とな
る。これにより入力側から終端側へのアナログ電源線３
の電位降下を効果的に抑制することができる。つまり、
アナログ電源線３により各アンプ回路７（１）〜（Ｎ）
に供給される電圧が低下するのを抑えることができ、し
たがって、表示面内において均一で良好な表示を得るこ
とができる。
【００３８】第１の実施形態及び第２の実施形態におい
ては信号線駆動回路（Ｘドライバ）が表示領域部２の上
下の両方にある両側配置の液晶表示装置を示した。第３
の実施形態においては、Ｘドライバ１０が表示領域部２
の下側の片側にのみある片側配置の液晶表示装置におい
て本発明を適用した実施形態を示す。
ては信号線駆動回路（Ｘドライバ）が表示領域部２の上
下の両方にある両側配置の液晶表示装置を示した。第３
の実施形態においては、Ｘドライバ１０が表示領域部２
の下側の片側にのみある片側配置の液晶表示装置におい
て本発明を適用した実施形態を示す。
【００３９】図５は、本発明の第３の実施形態にかかる
液晶表示装置である。本実施形態においては、Ｘドライ
バ１０が片側配置になっている。より具体的に本実施形
態にかかる装置の構造について述べれば以下の通りであ
る。
液晶表示装置である。本実施形態においては、Ｘドライ
バ１０が片側配置になっている。より具体的に本実施形
態にかかる装置の構造について述べれば以下の通りであ
る。
【００４０】アレイ基板１には表示領域部２が設けられ
ている。アレイ基板１上の外周にはＣｓ電源線４ａ及び
コモン電源線４ｂが表示領域部２を取り囲むように配置
されている。これらの電源線４ａ、４ｂの両終端部は、
アレイ基板の入り口に設けられたパッド６を介して外部
の電源（図示せず）に接続されている。表示領域部２の
下部には、データバス５と、データバス５を取り囲むよ
うに配置されたアナログ電源線３とが配置されている。
アナログ電源線３の両終端部はパッド６を介して外部の
電源（図示せず）に接続されている。そして、Ｘドライ
バ１０は表示領域部２の下部にのみ設けられており、片
側配置となっている。他の部分の構成は、第１及び第２
の実施形態と同様であるので説明を省略する。
ている。アレイ基板１上の外周にはＣｓ電源線４ａ及び
コモン電源線４ｂが表示領域部２を取り囲むように配置
されている。これらの電源線４ａ、４ｂの両終端部は、
アレイ基板の入り口に設けられたパッド６を介して外部
の電源（図示せず）に接続されている。表示領域部２の
下部には、データバス５と、データバス５を取り囲むよ
うに配置されたアナログ電源線３とが配置されている。
アナログ電源線３の両終端部はパッド６を介して外部の
電源（図示せず）に接続されている。そして、Ｘドライ
バ１０は表示領域部２の下部にのみ設けられており、片
側配置となっている。他の部分の構成は、第１及び第２
の実施形態と同様であるので説明を省略する。
【００４１】本実施形態においても、アナログ電源線３
はその位置によって線幅すなわち抵抗が異なるように構
成されている。すなわち、図５から分かるように、アナ
ログ電源線３のうち、データバス５の下部及び両側に位
置する部分においては線幅は細くなっており、表示領域
部２の両サイドの下部近傍に位置する部分においては線
幅が太くなっており、そして、表示領域部２の中央の下
部近傍に位置する部分においては線幅が細くなってい
る。そして、このようなアナログ電源線３の構成及び配
置を実現するために、データバス５及び、Ｘドライバ１
０を構成する種々の回路の占める領域は、表示領域部２
の下部中央に集中的に占めるようにしてある。このよう
にすることで、アナログ電源線３の線幅を、表示領域部
２の両サイド下部において太くすることを可能とし、こ
れによりアナログ電源線３における電圧降下を抑制し、
各アンプ回路（図示せず）に供給される電圧の低下を低
減することを実現した。
はその位置によって線幅すなわち抵抗が異なるように構
成されている。すなわち、図５から分かるように、アナ
ログ電源線３のうち、データバス５の下部及び両側に位
置する部分においては線幅は細くなっており、表示領域
部２の両サイドの下部近傍に位置する部分においては線
幅が太くなっており、そして、表示領域部２の中央の下
部近傍に位置する部分においては線幅が細くなってい
る。そして、このようなアナログ電源線３の構成及び配
置を実現するために、データバス５及び、Ｘドライバ１
０を構成する種々の回路の占める領域は、表示領域部２
の下部中央に集中的に占めるようにしてある。このよう
にすることで、アナログ電源線３の線幅を、表示領域部
２の両サイド下部において太くすることを可能とし、こ
れによりアナログ電源線３における電圧降下を抑制し、
各アンプ回路（図示せず）に供給される電圧の低下を低
減することを実現した。
【００４２】ここで、上述のような構成とされたデータ
バス５を介して、外部コントローラ（図示せず）からの
画素データを信号線に伝達する手段の一例について述べ
る。すなわち、上述のようなアナログ電源配線３の構成
及び配置を可能としつつ、画素データを信号線に伝達す
る手段についての一例を述べる。
バス５を介して、外部コントローラ（図示せず）からの
画素データを信号線に伝達する手段の一例について述べ
る。すなわち、上述のようなアナログ電源配線３の構成
及び配置を可能としつつ、画素データを信号線に伝達す
る手段についての一例を述べる。
【００４３】図６は、第３の実施形態において、外部コ
ントローラ（図示せず）からパッド（図５における符号
６、図６において図示せず）を介してデータバス５へ供
給された６ビットの画素データを信号線に伝達するため
の構成を示したもので、図５に対応する図である。
ントローラ（図示せず）からパッド（図５における符号
６、図６において図示せず）を介してデータバス５へ供
給された６ビットの画素データを信号線に伝達するため
の構成を示したもので、図５に対応する図である。
【００４４】先ず、図６の液晶表示装置の構成につい
て、図５及び図６を用いて説明する。
て、図５及び図６を用いて説明する。
【００４５】図５における表示領域部２は、図６におい
ては４等分され表示領域部２（１）〜２（４）から構成
される。各表示領域部２（１）〜（４）は各々４８０本
の信号線を有している。図５におけるデータバス５は、
図６においては４つのパラレル数のデータバス５（１）
〜５（４）から構成される。表示領域部２（１）とデー
タバス５（１）は対応しており、表示領域部２（１）へ
の書き込み画素データはデータバス５（１）を介して供
給される。同様に、表示領域部２（２）とデータバス５
（２）とが、表示領域部２（３）とデータバス５（３）
とが、表示領域部２（４）とデータバス５（４）とが、
それぞれ対応している。図６におけるアレイ基板１上の
外周部左側には、図５においては不図示であったゲート
線駆動回路（Ｙドライバ）９が設けられている。図６に
おける表示領域部２とデータバス５との間には、図５に
おいては信号線駆動回路（Ｘドライバ）１０が設けられ
ている。Ｘドライバ１０は、サンプリングラッチ及びロ
ードラッチ、ＤＡＣ、ＡＭＰ、選択回路等で構成されて
いる。アレイ基板の外部にある外部コントローラ（図示
せず）からパッド（図５における符号６、図６において
図示せず）を介してデータバス５に伝達された６ビット
の画素データは、より具体的には、これらＸドライバ１
０を構成する種々の回路を通じて表示領域部２を構成す
る信号線に伝達される。
ては４等分され表示領域部２（１）〜２（４）から構成
される。各表示領域部２（１）〜（４）は各々４８０本
の信号線を有している。図５におけるデータバス５は、
図６においては４つのパラレル数のデータバス５（１）
〜５（４）から構成される。表示領域部２（１）とデー
タバス５（１）は対応しており、表示領域部２（１）へ
の書き込み画素データはデータバス５（１）を介して供
給される。同様に、表示領域部２（２）とデータバス５
（２）とが、表示領域部２（３）とデータバス５（３）
とが、表示領域部２（４）とデータバス５（４）とが、
それぞれ対応している。図６におけるアレイ基板１上の
外周部左側には、図５においては不図示であったゲート
線駆動回路（Ｙドライバ）９が設けられている。図６に
おける表示領域部２とデータバス５との間には、図５に
おいては信号線駆動回路（Ｘドライバ）１０が設けられ
ている。Ｘドライバ１０は、サンプリングラッチ及びロ
ードラッチ、ＤＡＣ、ＡＭＰ、選択回路等で構成されて
いる。アレイ基板の外部にある外部コントローラ（図示
せず）からパッド（図５における符号６、図６において
図示せず）を介してデータバス５に伝達された６ビット
の画素データは、より具体的には、これらＸドライバ１
０を構成する種々の回路を通じて表示領域部２を構成す
る信号線に伝達される。
【００４６】図７は、６ビットの画素デジタルデータの
例であり、上記外部コントローラ（図示せず）から、上
記パッド（図５における符号６）を介してデータバス５
に供給されるものである。
例であり、上記外部コントローラ（図示せず）から、上
記パッド（図５における符号６）を介してデータバス５
に供給されるものである。
【００４７】該デジタル画素データの構成について説明
する。
する。
【００４８】図７において、該デジタル画素データが１
水平期間分示されている。該データは、ＲＥＤ（Ｒ）及
びＧＲＥＥＮ（Ｇ）、ＢＬＵＥ（Ｂ）の３種類からな
り、この順序でビット列の先頭から並んでいる。すなわ
ち、Ｒが表示領域部２（１）〜（４）（図６参照）の信
号線に書き込まれると、次にＧが書き込まれ、次いでＢ
が書き込まれる。ここで、各ＲＧＢのデータは信号線へ
の書き込みが２回に分けて行われるように構成されてい
る。例えば、まず、Ｒは、各表示領域部２（１）〜
（４）（図６参照）の奇数番の信号線に書き込まれる。
次に、各表示領域部２（１）〜（４）の偶数番の信号線
にＲが書き込まれる。これによりＲの書き込みが終わ
り、次いで同様にして、Ｇ及びＢの書き込みが、この順
で、それぞれ２回に分けて行われ、１水平期間分のデー
タの書き込みが終了する。
水平期間分示されている。該データは、ＲＥＤ（Ｒ）及
びＧＲＥＥＮ（Ｇ）、ＢＬＵＥ（Ｂ）の３種類からな
り、この順序でビット列の先頭から並んでいる。すなわ
ち、Ｒが表示領域部２（１）〜（４）（図６参照）の信
号線に書き込まれると、次にＧが書き込まれ、次いでＢ
が書き込まれる。ここで、各ＲＧＢのデータは信号線へ
の書き込みが２回に分けて行われるように構成されてい
る。例えば、まず、Ｒは、各表示領域部２（１）〜
（４）（図６参照）の奇数番の信号線に書き込まれる。
次に、各表示領域部２（１）〜（４）の偶数番の信号線
にＲが書き込まれる。これによりＲの書き込みが終わ
り、次いで同様にして、Ｇ及びＢの書き込みが、この順
で、それぞれ２回に分けて行われ、１水平期間分のデー
タの書き込みが終了する。
【００４９】以下、より具体的に１水平期間における該
デジタル画素データが信号線に書き込まれる様子を図６
及び図７を用いて説明する。
デジタル画素データが信号線に書き込まれる様子を図６
及び図７を用いて説明する。
【００５０】まず、図７及び図６から分かるように、表
示領域部２（１）〜（４）の奇数番の信号線への６ビッ
ト（［５：０］）のＲＥＤのデータ（Ｒデータ）が、外
部コントローラ（図示せず）からデータバス５（１）〜
（４）へ伝達される。図７におけるＲデータ１，３，・
・・１５９は画素領域２（１）の奇数番の信号線へのデ
ータである。同様にして、Ｒデータ１６１，１６３，・
・・３１９は画素領域２（２）の奇数番の信号線へのデ
ータ、Ｒデータ４７９，４７７，・・・３２１は画素領
域２（３）の奇数番の信号線へのデータ、Ｒデータ６３
９，６３７，・・・４８１は画素領域２（４）の奇数番
の信号線へのデータである。これから分かるように、表
示領域部２（１）（２）へのデータは、表示領域部２
（１）（２）における図中左側の信号線に対するものか
らデータバス５（１）（２）に伝達されるが、画素領域
２（３）（４）へのデータは、表示領域部２（３）
（４）における図中右側の信号線に対するものから伝達
される。このようにしてデータバス５（１）〜（４）に
伝達された奇数番の信号線へのＲデータはサンプリング
ラッチにより順次蓄えられる。Ｒデータがすべて蓄えら
れると、これらのＲデータはロードラッチにより一斉に
送り出される。送り出されたＲデータはＤＡＣによりア
ナログデータに変換され、ＡＭＰにより増幅される。増
幅されたＲデータは選択回路によりそのぞれの信号線へ
と振り分けられ、各信号線にスイッチング素子（図示せ
ず）を介して接続されている画素電極（図示せず）に書
き込まれる。以上が、奇数番の信号線へのＲデータの書
き込み手順であるが、図７から分かるようにＰ＿Ｌ（４
ＣＫ）後、偶数番の信号線へＲデータが書き込まれる。
以下同様にして、奇数番の信号線へのＧデータ及び偶数
番の信号線へのＧデータ、奇数番の信号線へのＢデータ
及び偶数番の信号線へのＢデータも同様にしてこの順序
で書き込まれる。これにより、１水平期間における書き
込みが終了する。
示領域部２（１）〜（４）の奇数番の信号線への６ビッ
ト（［５：０］）のＲＥＤのデータ（Ｒデータ）が、外
部コントローラ（図示せず）からデータバス５（１）〜
（４）へ伝達される。図７におけるＲデータ１，３，・
・・１５９は画素領域２（１）の奇数番の信号線へのデ
ータである。同様にして、Ｒデータ１６１，１６３，・
・・３１９は画素領域２（２）の奇数番の信号線へのデ
ータ、Ｒデータ４７９，４７７，・・・３２１は画素領
域２（３）の奇数番の信号線へのデータ、Ｒデータ６３
９，６３７，・・・４８１は画素領域２（４）の奇数番
の信号線へのデータである。これから分かるように、表
示領域部２（１）（２）へのデータは、表示領域部２
（１）（２）における図中左側の信号線に対するものか
らデータバス５（１）（２）に伝達されるが、画素領域
２（３）（４）へのデータは、表示領域部２（３）
（４）における図中右側の信号線に対するものから伝達
される。このようにしてデータバス５（１）〜（４）に
伝達された奇数番の信号線へのＲデータはサンプリング
ラッチにより順次蓄えられる。Ｒデータがすべて蓄えら
れると、これらのＲデータはロードラッチにより一斉に
送り出される。送り出されたＲデータはＤＡＣによりア
ナログデータに変換され、ＡＭＰにより増幅される。増
幅されたＲデータは選択回路によりそのぞれの信号線へ
と振り分けられ、各信号線にスイッチング素子（図示せ
ず）を介して接続されている画素電極（図示せず）に書
き込まれる。以上が、奇数番の信号線へのＲデータの書
き込み手順であるが、図７から分かるようにＰ＿Ｌ（４
ＣＫ）後、偶数番の信号線へＲデータが書き込まれる。
以下同様にして、奇数番の信号線へのＧデータ及び偶数
番の信号線へのＧデータ、奇数番の信号線へのＢデータ
及び偶数番の信号線へのＢデータも同様にしてこの順序
で書き込まれる。これにより、１水平期間における書き
込みが終了する。
【００５１】このような第３の実施形態において各アン
プ回路７（１）〜（Ｎ）に供給される電圧を計測した結
果、各アンプ回路７（１）〜（Ｎ）に供給される電圧は
従来例に比べてそのバラツキを抑えることができた。
プ回路７（１）〜（Ｎ）に供給される電圧を計測した結
果、各アンプ回路７（１）〜（Ｎ）に供給される電圧は
従来例に比べてそのバラツキを抑えることができた。
【００５２】このように第３の実施形態によれば、デー
タバス５の構成や、Ｘドライバ１０を構成する種々の回
路の配置を入力側からの距離に応じて変え、これととも
に電源入力側からの距離に応じて電源線の線幅を変える
ことで、各アンプ回路７（１）〜（Ｎ）に供給される電
圧の低下を低減させることができ、したがって、表示面
内において均一で良好な表示を得ることができる。
タバス５の構成や、Ｘドライバ１０を構成する種々の回
路の配置を入力側からの距離に応じて変え、これととも
に電源入力側からの距離に応じて電源線の線幅を変える
ことで、各アンプ回路７（１）〜（Ｎ）に供給される電
圧の低下を低減させることができ、したがって、表示面
内において均一で良好な表示を得ることができる。
【００５３】
【発明の効果】本発明によれば、信号線駆動回路の一部
を集中配置することで、電源線の線幅を入力側からの距
離に応じて変えることを可能とし、これにより電源線に
おける電位降下を効果的に抑制することができるように
したので、信号線駆動回路における各増幅器に電源線か
ら供給される電圧の低下を抑えることができ、したがっ
て、表示面内において均一で良好な表示を得ることがで
きる。
を集中配置することで、電源線の線幅を入力側からの距
離に応じて変えることを可能とし、これにより電源線に
おける電位降下を効果的に抑制することができるように
したので、信号線駆動回路における各増幅器に電源線か
ら供給される電圧の低下を抑えることができ、したがっ
て、表示面内において均一で良好な表示を得ることがで
きる。
【図１】本発明の第１の実施形態にかかる駆動回路一体
型液晶表示装置である。
型液晶表示装置である。
【図２】アナログ電源線を流れる電流とアナログ電源線
上における電圧を示すモデル図である。
上における電圧を示すモデル図である。
【図３】本発明の第２の実施形態にかかる駆動回路一体
型液晶表示装置である。
型液晶表示装置である。
【図４】本発明の実施により電源電圧の電位降下が改善
された例を示す。
された例を示す。
【図５】本発明の第３の実施形態にかかる駆動回路一体
型液晶表示装置である。
型液晶表示装置である。
【図６】本発明の第３の実施形態にかかる装置における
データバスのレイアウト例である。
データバスのレイアウト例である。
【図７】外部コントローラから出力されるデジタル画素
データの例である。
データの例である。
【図８】従来の駆動回路一体型液晶表示装置である。
１ アレイ基板（ガラス基板）
２ 表示領域部部
３ アナログ電源線（アンプ電源配線）
４ａ Ｃｓ電源線
４ａ コモン電源線
５ データバス（デジタル画素データ分配回路）
６ パッド
７ アンプ回路（ＡＭＰ回路）
８ 信号線
９ ゲート線駆動回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ
６８０ ６８０Ｇ
3/36 3/36
Ｆターム(参考） 2H092 JB21 JB26 JB35 NA11 PA06
5C006 AF82 BB16 BC20 BF25 EB05
FA22 FA26 FA37
5C080 AA10 BB05 DD05 DD25 FF11
JJ04 JJ05 JJ06
5C094 AA03 AA21 AA53 AA55 BA03
BA43 CA19 EA04 EA07 EA10
FB12
5G435 AA16 BB12 CC09 EE30 HH12
Claims (5)
- 【請求項１】データバスからの各デジタルデータが、少
なくとも複数のデジタルアナログ変換回路及び複数の増
幅回路を有する信号線駆動回路における前記各デジタル
アナログ変換回路でアナログデータに変換されるととも
に前記複数の増幅回路で増幅され、増幅された前記アナ
ログデータは表示領域部における各信号線に伝達され、
これにより前記アナログ信号が前記各信号線から前記表
示領域部の各画素領域部における画素電極に書き込まれ
る表示装置において、 前記増幅回路に電源を供給する、前記データバスと同方
向に沿った、電源線を有し、前記電源線及び前記データ
バスに沿って前記複数のアナログ変換回路及び前記複数
の増幅回路が配置されており、 この各電源線は、 前記電源線に沿って配置された前記増幅回路の複数に並
列に電力を供給するものであり、 前記電源線及び前記データバスに沿って配置されるべき
前記複数のアナログ変換回路及び前記複数の増幅回路の
一部を、前記電源線及び前記データバスのうちの一部分
に集中配置することにより、前記電源線及び前記データ
バスの他の部分において前記電源線を部分的に幅の太い
ものとした、 表示装置。 - 【請求項２】前記電源線の前記線幅は、電源入力側にお
いて太く且つ終端側において細く構成されており、前記
終端側の領域において前記信号線駆動回路における前記
複数のアナログ変換回路及び前記複数の増幅回路の一部
を集中配置したことを特徴とする、請求項１に記載の表
示装置。 - 【請求項３】前記電源線の前記線幅は、前記電源入力側
において細く且つ前記終端側において太く構成されてお
り、前記入力側の領域において前記信号線駆動回路にお
ける前記複数のアナログ変換回路及び前記複数の増幅回
路の一部を集中配置したことを特徴とする、請求項１に
記載の表示装置。 - 【請求項４】前記信号線駆動回路は、前記表示領域部を
介して対向配置された両側配置であるを特徴とする、請
求項１乃至３のいずれかに記載の表示装置。 - 【請求項５】前記信号線駆動回路は、前記表示領域部の
片側に配置された片側配置であることを特徴とする、請
求項１乃至３のいずれかに記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001261630A JP2003066475A (ja) | 2001-08-30 | 2001-08-30 | 表示装置 |
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|---|---|---|---|
| JP2001261630A JP2003066475A (ja) | 2001-08-30 | 2001-08-30 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003066475A true JP2003066475A (ja) | 2003-03-05 |
Family
ID=19088642
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|---|---|---|---|
| JP2001261630A Pending JP2003066475A (ja) | 2001-08-30 | 2001-08-30 | 表示装置 |
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|---|---|
| JP (1) | JP2003066475A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008026513A (ja) * | 2006-07-20 | 2008-02-07 | Sony Corp | 表示装置 |
| US7847759B2 (en) | 2005-03-08 | 2010-12-07 | Epson Imaging Devices Corporation | Semiconductor circuit, driving circuit of electro-optical device, and electronic apparatus |
| WO2018179134A1 (ja) * | 2017-03-29 | 2018-10-04 | シャープ株式会社 | 表示装置 |
| US11211443B2 (en) | 2017-08-02 | 2021-12-28 | Samsung Display Co., Ltd. | Display apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04204817A (ja) * | 1990-11-30 | 1992-07-27 | Nippondenso Co Ltd | フラットパネルディスプレイ |
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