JPH04217295A - 平面表示装置 - Google Patents
平面表示装置Info
- Publication number
- JPH04217295A JPH04217295A JP41207890A JP41207890A JPH04217295A JP H04217295 A JPH04217295 A JP H04217295A JP 41207890 A JP41207890 A JP 41207890A JP 41207890 A JP41207890 A JP 41207890A JP H04217295 A JPH04217295 A JP H04217295A
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- JP
- Japan
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- reference voltage
- driver circuit
- glass substrate
- line
- display device
- Prior art date
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- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000011521 glass Substances 0.000 abstract description 12
- 239000003990 capacitor Substances 0.000 abstract description 7
- 239000010409 thin film Substances 0.000 abstract description 7
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は平面表示装置に関し、特
に外部回路との間の配線数を大幅に削減出来る平面表示
装置に関する。
に外部回路との間の配線数を大幅に削減出来る平面表示
装置に関する。
【０００２】
【従来の技術】平面表示装置として例えば薄膜トランジ
スタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）装置では、マ
トリクス状に配した液晶表示画素の駆動をガラス基板上
に形成した薄膜トランジスタにより個々に行って表示性
能の向上を図っている。かかるＴＦＴ−ＬＣＤにおいて
、電界効果型の薄膜トランジスタを作動せしめるドライ
回路を上記ガラス基板上に一体に設けて外部配線数を大
幅に低減する試み（ＣＯＧ：Ｃｈｉｐ Ｏｎ Ｇｌ
ａｓｓ）がなされている。
スタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）装置では、マ
トリクス状に配した液晶表示画素の駆動をガラス基板上
に形成した薄膜トランジスタにより個々に行って表示性
能の向上を図っている。かかるＴＦＴ−ＬＣＤにおいて
、電界効果型の薄膜トランジスタを作動せしめるドライ
回路を上記ガラス基板上に一体に設けて外部配線数を大
幅に低減する試み（ＣＯＧ：Ｃｈｉｐ Ｏｎ Ｇｌ
ａｓｓ）がなされている。
【０００３】一方、液晶テレビ等においては、ゲ−トラ
インで選択された薄膜トランジスタのソ−スライン電圧
をアナログ的に変更して各表示画素の輝度を無段階で調
整する必要があり、その一例を以下図４ないし図８で説
明する。図４に示す如く映像信号ＶＶＤは時系列的に変
化するアナログ信号であり、ゲ−トラインで選択された
ｎ個の表示画素の輝度は上記映像信号ＶＶＤを所定タイ
ミングでサンプルホ−ルド（図４のＸ１，Ｘ２，…、Ｘ
ｎ）して得られる。
インで選択された薄膜トランジスタのソ−スライン電圧
をアナログ的に変更して各表示画素の輝度を無段階で調
整する必要があり、その一例を以下図４ないし図８で説
明する。図４に示す如く映像信号ＶＶＤは時系列的に変
化するアナログ信号であり、ゲ−トラインで選択された
ｎ個の表示画素の輝度は上記映像信号ＶＶＤを所定タイ
ミングでサンプルホ−ルド（図４のＸ１，Ｘ２，…、Ｘ
ｎ）して得られる。
【０００４】すなわち、図５に示す如く、ドライバ回路
３は表示画素のライン数に応じてｎ個設けられ、それぞ
れサンプルホ−ルド機能を有している。そして、これら
各回路３に映像信号ＶＶＤが入力し、電源ＶＤＤ，ＶＢ
Ｂが供給されている。ドライバ回路３の詳細を図６に示
し、アナログスイッチ３１、コンデンサ３２、および出
力イネ−ブル端子付バッファアンプ３３より構成されて
いる。 アナログスイッチ３１が閉成するとコンデンサ３２は映
像信号ＶＶＤの電圧まで充電され、アナログイッチ３１
が開成した後上記信号電圧ＶＶＤを保つ。この信号電圧
ＶＶＤは出力イネ−ブル線３７が「１」レベルの時に上
記バッファアンプ３３より所定の列のソ−スランに出力
される。
３は表示画素のライン数に応じてｎ個設けられ、それぞ
れサンプルホ−ルド機能を有している。そして、これら
各回路３に映像信号ＶＶＤが入力し、電源ＶＤＤ，ＶＢ
Ｂが供給されている。ドライバ回路３の詳細を図６に示
し、アナログスイッチ３１、コンデンサ３２、および出
力イネ−ブル端子付バッファアンプ３３より構成されて
いる。 アナログスイッチ３１が閉成するとコンデンサ３２は映
像信号ＶＶＤの電圧まで充電され、アナログイッチ３１
が開成した後上記信号電圧ＶＶＤを保つ。この信号電圧
ＶＶＤは出力イネ−ブル線３７が「１」レベルの時に上
記バッファアンプ３３より所定の列のソ−スランに出力
される。
【０００５】
【発明が解決しようとする課題】ところで、上記従来の
ドライバ回路３では、コンデンサ３２のア−ス側、すな
わち映像信号ＶＶＤの基準電圧ライン３４は電源ライン
３５に接続されており、この電源ライン３５には図７に
示す如くバッファアンプ３３の作動時に比較的大きな電
流が流れるため、配線抵抗の影響で上記基準電圧ライン
３４の電圧が変動し、この結果ソ−スラインに出力され
る駆動電圧が変動するおそれがある。
ドライバ回路３では、コンデンサ３２のア−ス側、すな
わち映像信号ＶＶＤの基準電圧ライン３４は電源ライン
３５に接続されており、この電源ライン３５には図７に
示す如くバッファアンプ３３の作動時に比較的大きな電
流が流れるため、配線抵抗の影響で上記基準電圧ライン
３４の電圧が変動し、この結果ソ−スラインに出力され
る駆動電圧が変動するおそれがある。
【０００６】そこで、図８に示す如く、ガラス基板１上
のドライバ回路３にそれぞれ外部回路４よりフレキシブ
ルプリント基板（ＦＰＣ）５で配線することにより、配
線抵抗の影響を最小限にすることが行われているが、こ
れでは外部配線の大幅な低減は実現されず、ＣＯＧ型を
採用するメリットが少ない。
のドライバ回路３にそれぞれ外部回路４よりフレキシブ
ルプリント基板（ＦＰＣ）５で配線することにより、配
線抵抗の影響を最小限にすることが行われているが、こ
れでは外部配線の大幅な低減は実現されず、ＣＯＧ型を
採用するメリットが少ない。
【０００７】なお図中、２はガラス基板１上に形成され
た液晶表示部であり、６は薄膜トランジスタのゲ−トラ
インを駆動するドライバ回路、７はこれらと外部回路を
結ぶＦＰＣである。
た液晶表示部であり、６は薄膜トランジスタのゲ−トラ
インを駆動するドライバ回路、７はこれらと外部回路を
結ぶＦＰＣである。
【０００８】
【課題を解決するための手段】本発明の構成を説明する
と、複数の表示画素を有する表示部２と、アナログ信号
入力ＶＶＤに応じて上記各表示画素に駆動電圧を供給す
る複数のドライバ回路３とを透明基板１上に一体に設け
た平面表示装置において、各ドライバ回路３で上記アナ
ログ信号ＶＶＤの基準電圧線３３を電源線３４と分離し
て、上記透明基板１上に形成した一本の基準電圧幹線１
１に集合接続したものである。
と、複数の表示画素を有する表示部２と、アナログ信号
入力ＶＶＤに応じて上記各表示画素に駆動電圧を供給す
る複数のドライバ回路３とを透明基板１上に一体に設け
た平面表示装置において、各ドライバ回路３で上記アナ
ログ信号ＶＶＤの基準電圧線３３を電源線３４と分離し
て、上記透明基板１上に形成した一本の基準電圧幹線１
１に集合接続したものである。
【０００９】本発明においては、透明基板１上で基準電
圧線３４を電源線３５より分離して一本の基準電圧幹線
１１に集合接続してあるから、外部回路４との接続はこ
の基準電圧幹線１１で行うことができ、配線数は大幅に
低減される。この場合、基準電圧線３４には殆ど電流が
流れないから配線抵抗による電圧の変動は生じない。
圧線３４を電源線３５より分離して一本の基準電圧幹線
１１に集合接続してあるから、外部回路４との接続はこ
の基準電圧幹線１１で行うことができ、配線数は大幅に
低減される。この場合、基準電圧線３４には殆ど電流が
流れないから配線抵抗による電圧の変動は生じない。
【００１０】
【実施例】図１において、矩形のガラス基板１には右縁
および下縁を除いてほぼ全面に公知の薄膜トランジスタ
液晶表示部２が形成され、右縁には上記表示部２の所定
行のトランジスタのゲ−トラインに駆動電圧を出力する
ドライバ回路６が、下縁には上記表示部２の所定列のト
ランジスタのソ−スラインに駆動電圧を出力するドライ
バ回路３がそれぞれ設けてある。ドライバ回路６はデジ
タル的に各列のトランジスタゲ−トを選択するものであ
る。
および下縁を除いてほぼ全面に公知の薄膜トランジスタ
液晶表示部２が形成され、右縁には上記表示部２の所定
行のトランジスタのゲ−トラインに駆動電圧を出力する
ドライバ回路６が、下縁には上記表示部２の所定列のト
ランジスタのソ−スラインに駆動電圧を出力するドライ
バ回路３がそれぞれ設けてある。ドライバ回路６はデジ
タル的に各列のトランジスタゲ−トを選択するものであ
る。
【００１１】図２にはドライバ回路３の構成を示す。映
像信号ＶＶＤの信号線３６はアナログスイッチ３１を経
てバッファアンプ３３の「＋」端子に接続されている。 上記アナログスイッチ３１とバッファアンプ３３の間に
はコンデンサ３２の一端が接続され、他端には基準電圧
線３４が到っている。そして、電源線３５は上記基準電
圧線３４とは別に直接バッファアンプ３３に入力接続さ
れている。かかる基準電圧線３４および電源線３５はガ
ラス基板１上に形成した共通の基準電圧幹線１１および
電源幹線１２（図１）にそれぞれ接続され、ＦＰＣ５を
経て外部回路４へ到っている。
像信号ＶＶＤの信号線３６はアナログスイッチ３１を経
てバッファアンプ３３の「＋」端子に接続されている。 上記アナログスイッチ３１とバッファアンプ３３の間に
はコンデンサ３２の一端が接続され、他端には基準電圧
線３４が到っている。そして、電源線３５は上記基準電
圧線３４とは別に直接バッファアンプ３３に入力接続さ
れている。かかる基準電圧線３４および電源線３５はガ
ラス基板１上に形成した共通の基準電圧幹線１１および
電源幹線１２（図１）にそれぞれ接続され、ＦＰＣ５を
経て外部回路４へ到っている。
【００１２】かかる回路構成を概念的に図３に示し、バ
ッファアンプ３３作動時の大電流は図中の矢印の如く電
源線３４を回流し、基準電圧線３３には流れない。した
がって、基準電圧線３３には殆ど電流が流れず、配線抵
抗による電圧変動は生じない。これにより、バッファア
ンプ３３の出力に接続されたトランジスタソ−スライン
の駆動電圧の変動が防止される。
ッファアンプ３３作動時の大電流は図中の矢印の如く電
源線３４を回流し、基準電圧線３３には流れない。した
がって、基準電圧線３３には殆ど電流が流れず、配線抵
抗による電圧変動は生じない。これにより、バッファア
ンプ３３の出力に接続されたトランジスタソ−スライン
の駆動電圧の変動が防止される。
【００１３】そして、各ドライバ回路３の基準電圧線３
３がガラス基板１上で一本の幹線１１に集約されるから
、外部回路４との配線は大幅に低減される。
３がガラス基板１上で一本の幹線１１に集約されるから
、外部回路４との配線は大幅に低減される。
【００１４】なお、表示装置としては上記実施例の液晶
表示に限られず、例えばプラズマ表示装置の如き他の平
面表示装置に適用することができる。
表示に限られず、例えばプラズマ表示装置の如き他の平
面表示装置に適用することができる。
【００１５】
【発明の効果】以上の如く、本発明によれば、ＣＯＧ型
の平面表示装置において、表示部の輝度変動を効果的に
防止できるとともに、外部配線の大幅な削減が可能であ
る。
の平面表示装置において、表示部の輝度変動を効果的に
防止できるとともに、外部配線の大幅な削減が可能であ
る。
【図１】表示装置の概略平面図である。
【図２】ドライバ回路の回路図である。
【図３】ドライバ回路の概念図である。
【図４】映像信号の波形図である。
【図５】ドライバ回路の全体概略図である。
【図６】従来のドライバ回路の回路図である。
【図７】従来のドライバ回路の概念図である。
【図８】従来の表示装置の概略平面図である。
１ ガラス基板（透明基板）
１１ 基準電圧幹線
１２ 電源幹線
２ 表示部
３ ドライバ回路
３１ アナログスイッチ
３２ コンデンサ
３３ バッファアンプ
３４ 基準電圧線
３５ 電源線
Claims (1)
- 【請求項１】 複数の表示画素を有する表示部と、ア
ナログ信号入力に応じて上記各表示画素に駆動電圧を供
給する複数のドライバ回路とを透明基板上に一体に設け
た平面表示装置において、各ドライバ回路で上記アナロ
グ信号の基準電圧線を電源線と分離して、上記透明基板
上に形成した一本の基準電圧幹線に集合接続したことを
特徴とする平面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41207890A JPH04217295A (ja) | 1990-12-19 | 1990-12-19 | 平面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41207890A JPH04217295A (ja) | 1990-12-19 | 1990-12-19 | 平面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217295A true JPH04217295A (ja) | 1992-08-07 |
Family
ID=18520964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41207890A Pending JPH04217295A (ja) | 1990-12-19 | 1990-12-19 | 平面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04217295A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002318565A (ja) * | 2001-04-23 | 2002-10-31 | Hitachi Ltd | 液晶表示装置 |
| JP2003066475A (ja) * | 2001-08-30 | 2003-03-05 | Toshiba Corp | 表示装置 |
| WO2003060867A1 (fr) * | 2001-12-27 | 2003-07-24 | Renesas Technology Corp. | Systeme de commande d'affichage |
| KR100898784B1 (ko) * | 2002-10-14 | 2009-05-20 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
| RU2473938C1 (ru) * | 2009-01-27 | 2013-01-27 | Шарп Кабусики Кайся | Жидкокристаллическое устройство отображения |
-
1990
- 1990-12-19 JP JP41207890A patent/JPH04217295A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002318565A (ja) * | 2001-04-23 | 2002-10-31 | Hitachi Ltd | 液晶表示装置 |
| JP2003066475A (ja) * | 2001-08-30 | 2003-03-05 | Toshiba Corp | 表示装置 |
| WO2003060867A1 (fr) * | 2001-12-27 | 2003-07-24 | Renesas Technology Corp. | Systeme de commande d'affichage |
| CN100354903C (zh) * | 2001-12-27 | 2007-12-12 | 株式会社瑞萨科技 | 显示驱动控制系统 |
| KR100898784B1 (ko) * | 2002-10-14 | 2009-05-20 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
| RU2473938C1 (ru) * | 2009-01-27 | 2013-01-27 | Шарп Кабусики Кайся | Жидкокристаллическое устройство отображения |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010626 |