JP4133499B2 - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP4133499B2 JP4133499B2 JP2003086777A JP2003086777A JP4133499B2 JP 4133499 B2 JP4133499 B2 JP 4133499B2 JP 2003086777 A JP2003086777 A JP 2003086777A JP 2003086777 A JP2003086777 A JP 2003086777A JP 4133499 B2 JP4133499 B2 JP 4133499B2
- Authority
- JP
- Japan
- Prior art keywords
- display panel
- main display
- signal line
- driving circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の属する技術分野】
本発明は液晶表示装置に係り、たとえば携帯電話等に組み込まれる液晶表示装置に関する。
【0002】
【従来の技術】
携帯電話等の表示部として、前記画素数の多いメイン表示部と、それよりも画素数の少ないサブ表示部とを備えたものが知られている。
メイン表示部にはたとえば画像情報等が表示され、サブ表示部にはたとえば文字情報等が表示されるのが通常である。
【0003】
そして、それにともない、メイン表示部に配置されるメイン表示パネルとサブ表示部に配置されるサブ表示パネルとがたとえばフレキシブル配線基板によって互いに接続されてモジュール化された液晶表示装置も知られている。
【0004】
前記液晶表示装置は、そのメイン表示パネルにおいて、そのゲート信号線と接続される走査信号駆動回路とドレイン信号線と接続される映像信号駆動回路を備え、前記サブ表示パネルにおいて、ゲート信号線と接続される走査信号駆動回路を備えている。
サブ表示パネルの各ドレイン信号線はメイン表示パネルの対応するドレイン信号線と前記フレキシブル配線基板によって互いに接続された構成となっている。
【0005】
メイン表示パネルとサブ表示パネルの各画素は、何れも、一対の隣接するゲート信号線と一対の隣接するドレイン信号線とで囲まれた領域(画素領域)に、片側のゲート信号線からの信号(走査信号)によって動作する薄膜トランジスタと、この薄膜トランジスタを介して片側のドレイン信号線からの信号(映像信号)が供給される画素電極を備えている。
【0006】
すなわち、最初、サブ表示パネルの各ゲート信号線にその走査信号駆動回路によってその一方の側から他方の側へ順次走査信号を供給した後、続けてメイン表示パネルの各ゲート信号線にその走査信号駆動回路によってその一方の側から他方の側へ順次走査信号を供給するように、これを繰り返し、これら各走査信号の供給タイミングに合わせて、サブ表示パネルおよびメイン表示パネルのドレイン信号線に映像信号を供給するようにして構成されている。この映像信号はメイン表示パネルに備えられた映像信号駆動回路から供給される。
【0007】
【発明が解決しようとする課題】
しかしながら、このように構成される液晶表示装置は、メイン表示パネル側において明瞭な表示が達成できないことが確認された。
これは、サブ表示パネルの走査信号駆動回路とメイン表示パネルの走査信号駆動回路は、前記フレキシブル配線基板を介して電気的に接続されているが、このフレキシブル配線基板による抵抗および容量によって、サブ表示パネルの走査信号駆動回路からメイン表示パネルの走査信号駆動回路へ移行する際の走査タイミングに遅延が生じるからであることが判明した。
【0008】
本発明は、このような事情に基づいてなされたもので、その目的は、サブ表示パネルの走査信号駆動回路からメイン表示パネルの走査信号駆動回路へ移行する際に発生する走査タイミングの遅延を防止した液晶表示装置を提供することにある。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0010】
手段1.
本発明による液晶表示装置は、たとえば、メイン表示パネルと、サブ表示パネルと、これらメイン表示パネルとサブ表示パネルとを接続させる配線基板とを有し、
前記メイン表示パネルはそのゲート信号線と接続される走査信号駆動回路とドレイン信号線と接続される映像信号駆動回路を備え、前記サブ表示パネルはゲート信号線と接続される走査信号駆動回路を備え、
前記メイン表示パネルの走査信号駆動回路はゲート信号線に接続されていないダミー用の回路を有し、
前記メイン表示パネルの走査信号駆動回路のダミー用回路と前記サブ液晶パネルの走査信号駆動回路とにゲート駆動パルスを伝送するゲート駆動パルス線が接続され、
前記メイン表示パネルの走査信号駆動回路は前記ダミー用回路を駆動させた後、前記ゲート信号線に接続された走査信号駆動回路を駆動させ、
前記メイン表示パネルのドレイン信号線は前記配線基板を介して前記サブ表示パネルの各ドレイン信号線に接続していることを特徴とするものである。
【0011】
手段2.
本発明による液晶表示装置は、たとえば、ゲート信号線とドレイン信号線を備えるメイン表示パネルと、このメイン表示パネルのドレイン信号線よりも数の少ないドレイン信号線を備えるサブ表示パネルと、これらメイン表示パネルとサブ表示パネルとを接続させる配線基板とを有し、
前記メイン表示パネルはそのゲート信号線と接続される走査信号駆動回路とドレイン信号線と接続される映像信号駆動回路を備え、前記サブ表示パネルはそのゲート信号線と接続される走査信号駆動回路を備え、
前記メイン表示パネルの走査信号駆動回路はゲート信号線に接続されていないダミー用の回路を有し、
前記メイン表示パネルの走査信号駆動回路のダミー用回路と前記サブ液晶パネルの走査信号駆動回路とにゲート駆動パルスを伝送するゲート駆動パルス線が接続され、
前記メイン表示パネルの走査信号駆動回路は前記ダミー用回路を駆動させた後、前記ゲート信号線に接続された走査信号駆動回路を駆動させ、
前記メイン表示パネルのドレイン信号線は前記配線基板を介して前記サブ表示パネルの各ドレイン信号線に接続され、
前記配線基板を介して前記サブ表示パネルの各ドイレン信号線に接続されることのないメイン表示パネルのドレイン信号線は負荷容量素子に接続された構成となっていることを特徴とするものである。
【0012】
手段3.
本発明による液晶表示装置は、たとえば、手段1、2のうちいずれかの構成を前提とし、メイン表示パネルおよびサブ表示パネルの各画素は、ゲート信号線からの信号によって動作するスイッチング素子と、このスイッチング素子を介してドレイン信号線からの信号が供給される電極とを有することを特徴とするものである。
【0013】
手段4.
本発明による液晶表示装置は、たとえば、手段3の構成を前提とし、スイッチング素子の半導体層は多結晶シリコンによって形成されていることを特徴とするものである。
【0014】
手段5.
本発明による液晶表示装置は、たとえば、手段1、2のうちいずれかの構成を前提とし、メイン表示パネルおよびサブ表示パネルの各走査信号駆動回路は半導体層が多結晶シリコンからなる複数のトランジスタとこれら各トランジスタを接続させる配線層とを有することを特徴とするものである。
【0015】
手段6.
本発明による液晶表示装置は、たとえば、手段1、2のうちいずれかの構成を前提とし、メイン表示パネルの映像信号駆動回路は該メイン表示パネルに搭載された半導体チップで構成されていることを特徴とするものである。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【0016】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【0017】
実施例1.
図2は本発明による液晶表示装置の一実施例を示す平面図である。
この液晶表示装置はメイン表示パネルMPLとサブ表示パネルSPLとから構成され、該メイン表示パネルMPLに対するサブ表示パネルSPLはフレキシブル配線基板FCBによって接続されている。
【0018】
この実施例の場合、メイン表示パネルMPLの画素数に対してサブ表示パネルSPLの画素数は図中x方向においては同じであるが図中y方向において少なく形成されている。
【0019】
まず、メイン表示パネルMPLは、液晶を介して互いに対向配置される透明基板(図中SUBで示す)と他の透明基板(図示せず)を外囲器としている。
透明基板SUBは、その液晶側の面に図中x方向に延在しy方向に並設されるゲート信号線GLとy方向に延在しx方向に並設されるドレイン信号線DLとが形成されている。
【0020】
これら各ゲート信号線GLとドレイン信号線DLとで囲まれる領域は画素領域を構成し、これら各画素領域の集合体で液晶表示部AR(図中二点鎖線で囲まれた領域)を構成するようになっている。
【0021】
各画素領域には、片側のゲート信号線GLからの走査信号によって動作する薄膜トランジスタTFTと、この薄膜トランジスタTFTを介して片側のドレイン信号線DLからの映像信号線が供給される画素電極PXと、この画素電極PXと前記薄膜トランジスタTFTを作動させるゲート信号線GLとは異なる他の隣接されたゲート信号線GLとの間に形成される容量素子Caddとを有して、画素を構成している。
【0022】
なお、該画素電極PXは、たとえば透明基板SUBに対向して配置される他の透明基板の液晶側の面に、各画素領域に共通に形成された対向電極との間に電界を発生させるようになっており、これによりそれら電極の間に挟まれた液晶の光透過率を制御せしめるようになっている。
【0023】
各ゲート信号線GLの一端側(図中左側)は液晶表示部ARを超えて延在され、その延在端は走査信号駆動回路Vに接続されている。この走査信号駆動回路Vによって、各ゲート信号線GLにはたとえば図面上から下にかけて順次走査信号が供給されるようになっている。
【0024】
この走査信号駆動回路VはMIS(Metal Insulator Semiconductor)トランジスタおよびそれらを接続させる配線層等を有するシフトレジスタからなり、透明基板SUB面に直接形成されている。
【0025】
すなわち、この実施例の場合、前記MISトランジスタの半導体層はたとえば多結晶のシリコンで形成され、これにともない、画素領域内の前記薄膜トランジスタTFTの半導体層も同様に多結晶のシリコンで形成されている。
【0026】
また、各ドレイン信号線DLの一端側(図中下側)は液晶表示部ARを超えて延在され、その延在端は映像信号駆動回路Heに接続されている。この映像信号駆動回路Heによって、各ドレイン信号線DLには、前記走査信号駆動回路Vの走査信号の各供給のタイミングに合わせて映像信号が供給されるようになっている。
【0027】
この映像信号駆動回路Heは、液晶表示装置の外部から入力されてくる表示データを、ゲート信号線GLに沿って配置される各画素群に供給するデータに、すなわち一ライン分のデータに配列するラッチ回路、このラッチ回路からの出力を階調電圧に変換するデコーダ、このデコーダからの出力をDA変換し増幅するアンプ回路等から構成されている。
【0028】
また、この映像信号駆動回路Heは、この実施例の場合、複数のチップ状の半導体装置から構成され、それぞれの各半導体装置は、互いに隣接するもの同士でグループ化された各ドレイン信号群ごとにあてがわれ、各ドレイン信号線DLの並設方向に沿って並設されて搭載されている。
これらの各半導体装置はそれぞれフェースダウンされてそれらの出力端子はそれに対応するドレイン信号線DLに接続されている。
【0029】
なお、各半導体装置の入力端子には、液晶表示装置の外部から前記表示データが入力されるようになっており、この表示データは透明基板SUBに接続されるフレキシブル配線基板FCBmによって供給されるようになっている。
【0030】
ここで、各ドレイン信号線DLの他方の一端(図中上側)は、液晶表示部ARを超えて延在され、その延在端は後述するフレキシブル配線基板FCBに接続されるようになっている。すなわち、この各ドレイン信号線DLはそのままサブ表示パネルSPL側の各ドレイン信号線DLと接続される構成となっている。
【0031】
前記サブ表示パネルSPLは、液晶を介して互いに対向配置される透明基板(図中SUBsで示す)と他の透明基板(図示せず)を外囲器としている。
透明基板SUBsも、その液晶側の面に図中x方向に延在しy方向に並設されるゲート信号線GLとy方向に延在しx方向に並設されるドレイン信号線DLとが形成されている。
【0032】
このドレイン信号線DLは、前述したようにフレキシブル配線基板FCBを介してメイン表示パネルMPL側の対応するドレイン信号線DLと接続されている。
【0033】
これら各ゲート信号線GLとドレイン信号線DLとで囲まれる領域は画素領域を構成し、これら各画素領域の集合体で液晶表示部ARs(図中二点鎖線で囲まれた領域)を構成するようになっている。
【0034】
各画素領域にも、片側のゲート信号線GLからの走査信号によって動作する薄膜トランジスタTFTと、この薄膜トランジスタTFTを介して片側のドレイン信号線DLからの映像信号線が供給される画素電極PXと、この画素電極PXと前記薄膜トランジスタTFTを作動させるゲート信号線GLとは異なる他の隣接されたゲート信号線GLとの間に形成される容量素子Caddとを有して、画素を構成している。
【0035】
各ゲート信号線GLの一端側(図中左側)は液晶表示部ARsを超えて延在され、その延在端は走査信号駆動回路Vsに接続されている。この走査信号駆動回路Vsによって、各ゲート信号線GLにはたとえば図面上から下にかけて順次走査信号が供給されるようになっている。
【0036】
この走査信号駆動回路VsもMIS(Metal Insulator Semiconductor)トランジスタおよびそれらを接続させる配線層等を有するシフトレジスタからなり、透明基板SUBs面に直接形成されている。
【0037】
図1は、前記サブ表示パネルSPL側の走査信号駆動回路Vsとメイン表示パネルMPL側の走査信号駆動回路Vの詳細を示す構成図である。
まず、サブ表示パネルSPL側の走査信号駆動回路Vsには、図中G1、G2、……、Gmで示すゲート信号線GLが接続され、メイン表示パネルMPL側からゲート駆動パルス線GWLを介して伝送されてくるゲート駆動パルスGWPによって駆動されるようになっている。
【0038】
すなわち、ゲート駆動パルスGWPが供給されると、走査信号駆動回路Vsは、図中G1で示すゲート信号線GL、G2で示すゲート信号線GLに順次走査信号を供給し、その供給はGmで示すゲート信号線GLまで続く。
【0039】
一方、メイン表示パネルMPL側の走査信号駆動回路Vにもゲート駆動パルス線GWLを介して前記ゲート駆動パルスGWPが供給されるようになっており、このゲート駆動パルスGWPによって、まず、メイン表示パネルMPL側に新たに形成した走査信号駆動回路Vpが駆動されるようになっている。
【0040】
この走査信号駆動回路Vpは、その構成がサブ表示パネルSPL側の走査信号駆動回路Vsとほぼ同様(シフトレジスタの段数が同じ)となっており、メイン表示パネルMPLにおいてゲート信号線GLと全く接続されていないダミー用の走査信号駆動回路として構成されている。
【0041】
すなわち、各パネルに伝送されてくるゲート駆動パルスGWPは、サブ表示パネルSPL側の走査信号駆動回路Vsを駆動させそれに接続される各ゲート信号線GLに走査信号を供給している間に、同時にメイン表示パネルMPL側の走査信号駆動回路Vpをダミー用として駆動させ、その後に続けて、走査信号駆動回路Vを駆動させそれに接続される各ゲート信号線GLに走査信号を供給するようになっている。
【0042】
このため、サブ表示パネルSPL側の走査信号駆動回路Vsの最後の走査信号の供給とメイン表示パネルMPL側の走査信号駆動回路Vの最初の走査信号の供給との間にタイミングのずれが無くなる。このため、メイン表示パネル側において明瞭な表示を行なうことができる。
【0043】
実施例2.
図3は、本発明による液晶表示装置の他の実施例を示す構成図で、図2に対応した図となっている。
サブ表示パネルSPL側の走査信号駆動回路Vsおよびメイン表示パネルMPL側の走査信号駆動回路Vの構成は、図1に示したと同様となっているが、サブ表示パネルSPLの画素数が図中x方向においてもメイン表示パネルMPLのそれよりも小さくなっている。
【0044】
この場合、メイン表示パネルMPL側からのドレイン信号線DLは、フレキシブル配線基板FCBを介してサブ表示パネルSPL側に延在されないものが存在するようになる。
【0045】
このため、そのようなドレイン信号線DLはその先端部において負荷素子LEに接続させ、これにより、他のドレイン信号線DLと抵抗・容量の面で条件をほぼ同じにするようにしている。
このようにすることによって、メイン表示パネルMPLにおける画像表示の輝度むら等を防止することができる。
【0046】
実施例3.
上述した各実施例では、そのいずれにおいても、メイン表示パネルMPLに形成される映像信号駆動回路Heをチップ状の半導体装置を搭載させて形成したものであるが、走査信号駆動回路Vと同様に、多結晶シリコンからなる複数のトランジスタとこれらを接続させる配線層等で形成するようにしてもよいことはもちろんである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【0047】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、サブ表示パネルの走査信号駆動回路からメイン表示パネルの走査信号駆動回路へ移行する際に発生する走査タイミングの遅延を防止することができる。
【図面の簡単な説明】
【図1】本発明による液晶表示装置の一実施例を示す平面図である。
【図2】図1に示すメイン表示パネル側の走査信号駆動回路とサブ表示パネル側の走査信号駆動回路の関係の一実施例の詳細を示す回路図である。
【図3】本発明による液晶表示装置の他の実施例を示す平面図である。
【符号の説明】
MPL……メイン表示パネル、SPL……サブ表示パネル、AR、ARs……液晶表示部、SUB、SUBs……透明基板、GL……ゲート信号線、DL……ドレイン信号線、TFT……薄膜トランジスタ、PX……画素電極、V、Vs、Vp……走査信号駆動回路、He……映像信号駆動回路、LE……負荷素子。
Claims (6)
- メイン表示パネルと、サブ表示パネルと、これらメイン表示パネルとサブ表示パネルとを接続させる配線基板とを有し、
前記メイン表示パネルはそのゲート信号線と接続される走査信号駆動回路とドレイン信号線と接続される映像信号駆動回路を備え、前記サブ表示パネルはゲート信号線と接続される走査信号駆動回路を備え、
前記メイン表示パネルの走査信号駆動回路はゲート信号線に接続されていないダミー用の回路を有し、
前記メイン表示パネルの走査信号駆動回路のダミー用回路と前記サブ液晶パネルの走査信号駆動回路とにゲート駆動パルスを伝送するゲート駆動パルス線が接続され、
前記メイン表示パネルの走査信号駆動回路は前記ダミー用回路を駆動させた後、前記ゲート信号線に接続された走査信号駆動回路を駆動させ、
前記メイン表示パネルのドレイン信号線は前記配線基板を介して前記サブ表示パネルの各ドレイン信号線に接続していることを特徴とする液晶表示装置。 - ゲート信号線とドレイン信号線を備えるメイン表示パネルと、このメイン表示パネルのドレイン信号線よりも数の少ないドレイン信号線を備えるサブ表示パネルと、これらメイン表示パネルとサブ表示パネルとを接続させる配線基板とを有し、
前記メイン表示パネルはそのゲート信号線と接続される走査信号駆動回路とドレイン信号線と接続される映像信号駆動回路を備え、前記サブ表示パネルはそのゲート信号線と接続される走査信号駆動回路を備え、
前記メイン表示パネルの走査信号駆動回路はゲート信号線に接続されていないダミー用の回路を有し、
前記メイン表示パネルの走査信号駆動回路のダミー用回路と前記サブ液晶パネルの走査信号駆動回路とにゲート駆動パルスを伝送するゲート駆動パルス線が接続され、
前記メイン表示パネルの走査信号駆動回路は前記ダミー用回路を駆動させた後、前記ゲート信号線に接続された走査信号駆動回路を駆動させ、
前記メイン表示パネルのドレイン信号線は前記配線基板を介して前記サブ表示パネルの各ドレイン信号線に接続され、
前記配線基板を介して前記サブ表示パネルの各ドイレン信号線に接続されることのないメイン表示パネルのドレイン信号線は負荷容量素子に接続された構成となっていることを特徴とする液晶表示装置。 - メイン表示パネルおよびサブ表示パネルの各画素は、ゲート信号線からの信号によって動作するスイッチング素子と、このスイッチング素子を介してドレイン信号線からの信号が供給される電極とを有することを特徴とする請求項1、2のうちいずれかに記載の液晶表示装置。
- スイッチング素子の半導体層は多結晶シリコンによって形成されていることを特徴とする請求項3に記載の液晶表示装置。
- メイン表示パネルおよびサブ表示パネルの各走査信号駆動回路は半導体層が多結晶シリコンからなる複数のトランジスタとこれら各トランジスタを接続させる配線層とを有することを特徴とする請求項1、2のうちいずれかに記載の液晶表示装置。
- メイン表示パネルの映像信号駆動回路は該メイン表示パネルに搭載された半導体チップで構成されていることを特徴とする請求項1、2のうちいずれかに記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003086777A JP4133499B2 (ja) | 2003-03-27 | 2003-03-27 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003086777A JP4133499B2 (ja) | 2003-03-27 | 2003-03-27 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004294747A JP2004294747A (ja) | 2004-10-21 |
JP4133499B2 true JP4133499B2 (ja) | 2008-08-13 |
Family
ID=33401312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003086777A Expired - Fee Related JP4133499B2 (ja) | 2003-03-27 | 2003-03-27 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4133499B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101205543B1 (ko) * | 2006-02-20 | 2012-11-27 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
-
2003
- 2003-03-27 JP JP2003086777A patent/JP4133499B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004294747A (ja) | 2004-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4544809B2 (ja) | 液晶表示装置 | |
KR100890022B1 (ko) | 액정 표시 장치 및 그 구동 방법 | |
US7495737B2 (en) | Horizontal stripe liquid crystal display device | |
KR101005654B1 (ko) | 표시 장치 | |
KR100864501B1 (ko) | 액정 표시 장치 | |
KR101006438B1 (ko) | 액정 표시 장치 | |
US6873378B2 (en) | Liquid crystal display panel | |
KR20070075583A (ko) | 액정 표시 장치 | |
JP3897873B2 (ja) | 液晶表示装置の駆動回路 | |
KR101532655B1 (ko) | 표시장치, 표시장치의 구동방법 및 전자기기 | |
KR101046927B1 (ko) | 박막 트랜지스터 표시판 | |
KR100531246B1 (ko) | 피모스소자의 누설전류 저감을 위한 평판디스플레이장치및 그 신호인가방법 | |
KR20020095203A (ko) | 디스플레이 디바이스 | |
JP3049588B2 (ja) | 薄膜トランジスタ液晶表示装置 | |
KR100914782B1 (ko) | 박막트랜지스터 기판과 이를 이용한 액정표시장치 | |
US6670936B1 (en) | Liquid crystal display | |
US7233023B2 (en) | Electro-optical device, driving circuit, and electronic apparatus | |
JP4133499B2 (ja) | 液晶表示装置 | |
JP3850510B2 (ja) | 表示装置 | |
US20070171178A1 (en) | Active matrix display device | |
JPH0743736A (ja) | 画像表示装置 | |
JPH05281515A (ja) | アクティブマトリクス基板 | |
KR100228283B1 (ko) | 액정 표시 장치 및 구동 방법 | |
KR20040015595A (ko) | 액정 표시 장치 | |
JP3436753B2 (ja) | 液晶マトリクス表示装置及びその駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080513 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080602 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4133499 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313121 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |