JP4764493B2 - 半導体装置及びそれを用いた表示装置のデータドライバ - Google Patents
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Description
前記2×2配列において、前記第1のトランジスタが配置される行と列に対して、
前記第2のトランジスタは同一行、別列、
前記第3のトランジスタは同一列、別行、
前記第4のトランジスタは別行、別列、
の関係にそれぞれ配設され、
前記第1の領域に対応して、第1の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第1及び第2の信号線と、
前記第1の配線層と異なる第2の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第3及び第4の信号線と、を備え、
前記第1のトランジスタの第1の拡散層は前記第1の配線層の前記第1の信号線に接続され、
前記第2のトランジスタの第1の拡散層は前記第2の配線層の前記第3の信号線に接続され、
前記第3のトランジスタの第1の拡散層は前記第2の配線層の前記第4の信号線に接続され、
前記第4のトランジスタの第1の拡散層は前記第1の配線層の前記第2の信号線に接続される半導体装置が提供される。
前記第2及び第4のトランジスタはそれぞれのゲート電極が共通に2値の第2の入力信号に接続され、
前記第1の入力信号と前記第2の入力信号は相補とされ、
前記第1のトランジスタの第2の拡散層と前記第2のトランジスタの第2の拡散層は第1のノードで共通接続され、前記第1及び第2の入力信号に応じて、前記第1のノードには前記第1の信号線又は前記第3の信号線の信号が伝達され、
前記第3のトランジスタの第2の拡散層と前記第4のトランジスタの第2の拡散層は第2のノードで共通接続され、前記第1及び第2の入力信号に応じて、前記第2のノードには、前記第2の信号線又は前記第4の信号線の信号が伝達される。
前記2×2配列において、前記第5のトランジスタが配置される行と列に対して、
前記第6のトランジスタは同一行、別列、
前記第7のトランジスタは同一列、別行、
前記第8のトランジスタは別行、別列、
の関係にそれぞれ配設され、
前記第2の領域に対応して、前記第1の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第5及び第6の信号線と、
前記第2の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第7及び第8の信号線と、を備え、
前記第5のトランジスタの第1の拡散層は前記第1の配線層の前記第5の信号線に接続され、
前記第6のトランジスタの第1の拡散層は前記第2の配線層の前記第7の信号線に接続され、
前記第7のトランジスタの第1の拡散層は前記第2の配線層の前記第8の信号線に接続され、
前記第8のトランジスタの第1の拡散層は前記第1の配線層の前記第6の信号線に接続される。
前記第6及び第8のトランジスタはそれぞれのゲート電極が共通に2値の第4の入力信号に接続され、
前記第3の入力信号と前記第4の入力信号は相補とされ、
前記第5のトランジスタの第2の拡散層と前記第6のトランジスタの第2の拡散層は第3のノードで共通接続され、前記第3及び第4の入力信号に応じて、前記第3のノードには、前記第5の信号線又は前記第7の信号線の信号が伝達され、
前記第7のトランジスタの第2の拡散層と前記第8のトランジスタの第2の拡散層は第4のノードで共通接続され、前記第3及び第4の入力信号に応じて、前記第4のノードには、前記第6の信号線又は前記第8の信号線の信号が伝達される。
本発明において、前記デコーダを、前記2×2の配列の行方向の延長線上に複数備え、前記デコーダにおいて、前記第1の領域と前記第2の領域は、前記選択回路部を間に挟んで、前記デコーダの両側に配置され、前記第1の領域側で隣接するデコーダと、前記第1の配線層の前記第1の信号線と前記第1のトランジスタの第1の拡散層とを接続するための第1のスルーホール、及び、前記第2の配線層の前記第4の信号線と前記第3のトランジスタの第1の拡散層とを接続するための第2のスルーホールを共有し、前記第2の領域側で隣接するデコーダと、前記第1の配線層の前記第5の信号線と前記第5のトランジスタの第1の拡散層とを接続するための第3のスルーホール、及び、前記第2の配線層の前記第8の信号線と前記第7のトランジスタの第1の拡散層とを接続するための第4のスルーホールを共有する構成としてもよい。前記デコーダにおいて、前記第1の領域側で隣接する前記デコーダと、前記第1、第3のトランジスタのそれぞれの前記第1の拡散層を共有し、前記第2の領域側で隣接する前記デコーダと、前記第5、第7のトランジスタのそれぞれの第1の拡散層を共有する構成としてもよい。
所定のビットデータ信号と、第1乃至第8の信号線と、
行及び列方向に隣接配置された第1乃至第4のトランジスタを含む第1の領域と、
行及び列方向に隣接配置された第5乃至第8のトランジスタを含む第2の領域と、
を備え、
前記第1乃至第8の信号線は、積層された第1の配線層の4本の信号線と、第2の配線層の4本の信号線を含み、
前記第1の領域の前記第1乃至第4のトランジスタは、
前記第1乃至第8の信号線のうちの前記第1の配線層の2本の信号線及び前記第2の配線層の2本の信号線からそれぞれ信号が供給され、
隣接トランジスタ間では異なる配線層から信号が供給され、
前記第2の領域の前記第5乃至第8のトランジスタは、
前記第1乃至第8の信号線のうち、
前記第1の領域の前記第1乃至第4のトランジスタに用いられた信号線とは別の前記第1の配線層の2本の信号線及び、前記第2の配線層の2本の信号線からそれぞれ信号が供給され、隣接トランジスタ間では異なる配線層から信号が供給され、
前記第1乃至第8のトランジスタは、前記第1乃至第8の信号線から供給された信号の中から、前記所定のビットデータ信号に対応した信号を選択出力するデータドライバが提供される。
前記第1乃至第8のトランジスタと前記第1及び第2の配線層との間の中間層に、第3の配線層を更に備え、
前記第1乃至第3の配線層は、前記第1乃至第8のトランジスタのゲートと異なる層であって、前記第1乃至第8のトランジスタに最寄りの3つの配線層を含む。
前記第1の領域を平行移動させた第2の領域に2×2の配列に配置された第5乃至第8のトランジスタを備え、
第1の配線層が、行方向に延在する第1乃至第4の電圧信号線を備え、
第2の配線層が、行方向に延在する第1乃至第4の電圧信号線を備え、
第1の領域において、列方向に並ぶ第1、第3のトランジスタはゲートが共通に2値の第1の信号に接続され、列方向に並ぶ第2、第4のトランジスタはゲートが共通に2値の第2の信号に接続され、
前記第1のトランジスタの第1の拡散層が第1の配線層の第1の電圧信号線に接続され、
前記第3のトランジスタの第1の拡散層が第2の配線層の第3の電圧信号線に接続され、
前記第2のトランジスタの第1の拡散層が第2の配線層の第1の電圧信号線に接続され、
前記第4のトランジスタの第1の拡散層が第1の配線層の第3の電圧信号線に接続され、
第2の領域において、列方向に並ぶ第5、第7のトランジスタはゲートが共通に2値の第3の信号に接続され、列方向に並ぶ第6、第8のトランジスタはゲートが共通に2値の第4の信号に接続され、
前記第5のトランジスタの第1の拡散層が第1の配線層の第2の電圧信号線に接続され、
前記第7のトランジスタの第1の拡散層が第2の配線層の第4の電圧信号線に接続され、
前記第6のトランジスタの第1の拡散層が第2の配線層の第2の電圧信号線に接続され、
前記第8のトランジスタの第1の拡散層が第1の配線層の第4の電圧信号線に接続される。
10N−1〜10N−q デコーダ
10P−1〜10P−q デコーダ
11 参照電圧発生回路
11N 参照電圧発生回路
11P 参照電圧発生回路
12 増幅回路群
12−1〜12−q 増幅回路
13 バイアス回路
14 レベルシフタ群
15 データレジスタ&ラッチ部
16 シフトレジスタ部
20−(j−1)、20−j、20−(j+1) 選択回路部
21、22、23、24 スイッチトランジスタ
31、32、33、34 スイッチトランジスタ
30−(j−1)、30−j、30−(j+1) 選択回路部
40 選択回路部
50A 半導体基板
50B 絶縁基板
51 ゲート電極
54 コンタクト
55 メタル層
56 拡散層
58 ゲート絶縁膜
59 層間絶縁膜
61、62 スルーホール
70 参照電圧信号線群
71 メタル層
72 メタル層
71−1〜71−4 参照電圧信号線
72−1〜72−4 参照電圧信号線
940 電源回路
950 表示コントローラー
960 表示部
961 走査線
962 データ線
963 薄膜トランジスタ(TFT)
964 画素部
970 ゲートドライバ
980 データドライバ
Claims (4)
- 2×2配列に配置される第1乃至第4のトランジスタを第1の領域に備え、
前記第1の領域の2×2配列において、
前記第1のトランジスタが配置される行と列に対して、
前記第2のトランジスタは同一行、別列、
前記第3のトランジスタは同一列、別行、
前記第4のトランジスタは別行、別列、
の関係にそれぞれ配設され、
前記第1の領域に対応して、第1の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第1乃至第4の信号線と、
前記第1の配線層と異なる第2の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第5乃至第8の信号線と、
を備え、
前記第1のトランジスタの第1の拡散層は前記第1の配線層の前記第1の信号線に接続され、
前記第2のトランジスタの第1の拡散層は前記第2の配線層の前記第5の信号線に接続され、
前記第3のトランジスタの第1の拡散層は前記第2の配線層の前記第7の信号線に接続され、
前記第4のトランジスタの第1の拡散層は前記第1の配線層の前記第3の信号線に接続され、
前記第1及び第3のトランジスタはそれぞれのゲート電極が共通に2値の第1の入力信号に接続され、
前記第2及び第4のトランジスタはそれぞれのゲート電極が共通に2値の第2の入力信号に接続され、
前記第1の入力信号と前記第2の入力信号は互いに相補とされ、
前記第1のトランジスタの第2の拡散層と前記第2のトランジスタの第2の拡散層は第1のノードで共通接続され、前記第1のノードには、前記第1及び第2の入力信号に応じて、前記第1の信号線又は前記第5の信号線の信号が出力され、
前記第3のトランジスタの第2の拡散層と前記第4のトランジスタの第2の拡散層は第2のノードで共通接続され、前記第2のノードには、前記第1及び第2の入力信号に応じて、前記第7の信号線又は前記第3の信号線の信号が出力され、
2×2配列に配置された第5乃至第8のトランジスタを第2の領域に備え、
前記第2の領域の2×2配列において、
前記第5のトランジスタが配置される行と列に対して、
前記第6のトランジスタは同一行、別列、
前記第7のトランジスタは同一列、別行、
前記第8のトランジスタは別行、別列、
の関係にそれぞれ配設され、
前記第1乃至第4の信号線は、前記第2の領域に対応して、前記第1の配線層に配置され、前記配列上方を互いに離間して行方向に延在され、
前記第5乃至第8の信号線は、前記第2の配線層に配置され、前記配列上方を互いに離間して行方向に延在され、
前記第5のトランジスタの第1の拡散層は前記第1の配線層の前記第2の信号線に接続され、
前記第6のトランジスタの第1の拡散層は前記第2の配線層の前記第6の信号線に接続され、
前記第7のトランジスタの第1の拡散層は前記第2の配線層の前記第8の信号線に接続され、
前記第8のトランジスタの第1の拡散層は前記第1の配線層の前記第4の信号線に接続され、
前記第5及び第7のトランジスタはそれぞれのゲート電極が共通に2値の第3の入力信号に接続され、
前記第6及び第8のトランジスタはそれぞれのゲート電極が共通に2値の第4の入力信号に接続され、
前記第3の入力信号と前記第4の入力信号は互いに相補とされ、
前記第5のトランジスタの第2の拡散層と前記第6のトランジスタの第2の拡散層は第3のノードで共通接続され、前記第3のノードには、前記第3及び第4の入力信号に応じて、前記第2の信号線又は前記第6の信号線の信号が出力され、
前記第7のトランジスタの第2の拡散層と前記第8のトランジスタの第2の拡散層は第4のノードで共通接続され、前記第4のノードには、前記第3及び第4の入力信号に応じて、前記第8の信号線又は前記第4の信号線の信号が出力され、
前記第1の配線層の前記第1の信号線のレイアウトパタンと前記第2の配線層の前記第5の信号線のレイアウトパタンとが少なくとも一部で重なり、
前記第1の配線層の前記第2の信号線のレイアウトパタンと前記第2の配線層の前記第6の信号線のレイアウトパタンとが少なくとも一部で重なり、
前記第1の配線層の前記第3の信号線のレイアウトパタンと前記第2の配線層の前記第7の信号線のレイアウトパタンとが少なくとも一部で重なり、
前記第1の配線層の前記第4の信号線のレイアウトパタンと前記第2の配線層の前記第8の信号線のレイアウトパタンとが少なくとも一部で重なり、
前記第1及び第2の領域上の前記第1の配線層において、
前記第1の信号線と前記第2の信号線とが相隣り、前記第3の信号線と前記第4の信号線とが相隣り、
前記第1及び第2の領域上の前記第2の配線層において、前記第5の信号線と前記第6の信号線とが相隣り、前記第7の信号線と前記第8の信号線とが相隣り、
前記第1の領域の2×2の配列を1つ又は列方向に複数備え、
前記第2の領域の2×2の配列を1つ又は列方向に複数備え、
前記各第1の領域の前記第1及び第2のノードの信号と、前記各第2の領域の前記第3及び第4のノードの信号と、を入力し、2値の入力信号に対応した、少なくとも1つのノードの信号を選択して出力する選択回路部を、前記第1の領域と前記第2の領域の間に備えたデコーダを含む、ことを特徴とする半導体装置。 - 前記デコーダを、前記2×2の配列の行方向の延長線上に複数備え、
前記デコーダにおいて、前記第1の領域と前記第2の領域は、前記選択回路部を間に挟んで、前記デコーダの両側に配置され、
前記デコーダと前記第1の領域側で隣接し前記デコーダと同一構成の第2のデコーダとの境界線上に配置されるスルーホールであって、
前記第1の配線層の前記第1の信号線と前記第1のトランジスタの第1の拡散層とを接続するための第1のスルーホール、及び、前記第2の配線層の前記第7の信号線と前記第3のトランジスタの第1の拡散層とを接続するための第2のスルーホールは、前記デコーダ及び前記第2のデコーダとで同一のものが用いられ、
前記デコーダと前記第2の領域側で隣接し前記デコーダと同一構成の第3のデコーダとの境界線上に配置されるスルーホールであって、
前記第1の配線層の前記第2の信号線と前記第5のトランジスタの第1の拡散層とを接続するための第3のスルーホール、及び、前記第2の配線層の前記第8の信号線と前記第7のトランジスタの第1の拡散層とを接続するための第4のスルーホールは、前記デコーダ及び前記第3のデコーダとで同一のものが用いられる、ことを特徴とする請求項1記載の半導体装置。 - 前記デコーダと前記第1の領域側で隣接し前記デコーダと同一構成の第2のデコーダの前記デコーダとの境界線上に配設される前記第1、第3のトランジスタのそれぞれの第1の拡散層は、前記デコーダの前記第1、第3のトランジスタのそれぞれの前記第1の拡散層と同一であり、
前記デコーダと前記第2の領域側で隣接し前記デコーダと同一構成の第3のデコーダの前記デコーダとの境界線上に配設される前記第5、第7のトランジスタのそれぞれの前記第1の拡散層は、前記デコーダの前記第5、第7のトランジスタのそれぞれの前記第1の拡散層と同一である、ことを特徴とする請求項2記載の半導体装置。 - 複数の参照電圧信号を入力し、2値入力信号に基づき選択するデコーダを含む表示装置のデータドライバが、請求項1乃至3のいずれか1項に記載の半導体装置を含み、前記第1乃至第8の信号線にそれぞれ異なる参照電圧信号が供給されるデータドライバ。
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