JP4764493B2 - 半導体装置及びそれを用いた表示装置のデータドライバ - Google Patents

Description

本発明は、半導体装置及びそれを用いた表示装置のデータドライバに関する。

近時、フラットパネル表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニタに加え、大型画面のテレビとしての需要も拡大している。これらの表示装置は、表示デバイスとして液晶や有機ＥＬが用いられ、その駆動方式は主にアクティブマトリクス駆動方式が採用されている。図１７は、典型的なアクティブマトリクス駆動方式の表示装置における表示部の画素に接続される要部構成を模式的に示す図である。はじめに、図１７を参照して、アクティブマトリクス駆動方式の表示装置について概説しておく。

一般に、アクティブマトリクス駆動方式の表示装置において、表示部９６０は、画素部９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×ＲＧＢ画素列×１０２４画素行）で構成される。液晶表示装置の場合、画素部９６４は、画素部ごとに設けられた透明電極と、半導体基板と対向して設けられ、面全体に１つの透明な電極が形成された対抗基板との間に封入された液晶を含む。有機ＥＬ表示装置の場合、画素部９６４は、有機ＥＬ素子と有機ＥＬ素子に流す電流を制御する薄膜トランジスタを更に備える。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調電圧信号が画素部９６４に供給され、各画素部の表示デバイスに作用して、各画素部の輝度が制御されることで表示が行われる。液晶表示装置の場合、例えば表示装置内部のバックライトに対して、画素部９６４に供給された階調電圧信号と対向基板電圧との電位差に応じて液晶の透過率が変化することで表示が行われる。一方、有機ＥＬ表示装置の場合、画素部９６４に供給された階調電圧信号に応じて電流を制御する薄膜トランジスタが有機ＥＬ素子に流す電流を制御し、その電流に応じて有機ＥＬ素子の発光輝度が変化することで表示が行われる。なお、有機ＥＬ表示装置には、ドライバから電流信号を直接画素部へ供給する構成もあるが、本明細書ではドライバから階調電圧信号を供給して、画素部で電流信号に変換する構成の表示装置を扱うものとする。

走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素部９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。また、ゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、データドライバ９８０に供給される。電源電圧は電源回路９４０からそれぞれ供給される。なお、データドライバ９８０に供給される映像データはデジタルデータとする。

１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が画素部９６４へ供給される。なお、走査線で複数画素行を同時に選択する構成や、６０Ｈｚ以上のフレーム周波数で駆動する構成もある。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、各データ線に対応して映像データをアナログ電圧に変換するデコーダと、アナログ電圧をデータ線９６２に増幅出力する増幅回路を備えている。

図１８は、図１７のデータドライバ９８０の要部をブロックにて示したものである。図１８を参照して、データドライバの構成について説明する。

図１８を参照すると、データドライバ９８０は、シフトレジスタ部１６、データレジスタ＆ラッチ部１５、レベルシフタ群１４、デコーダ群１０、参照電圧生成回路１１、増幅回路群１２、バイアス回路１３と、複数のデータ線（図１７の９６２）にそれぞれ接続される出力端群Ｓ１〜Ｓｑを備えている。

シフトレジスタ部１６は、クロック信号ＣＬＫとスタート信号に基づき、出力に対応したデータラッチのタイミングを決定する。データレジスタ＆ラッチ部１５は、映像デジタルデータを入力し、シフトレジスタ部１６で決定されたタイミングに基づいて、デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）のタイミングに応じてレベルシフタ群１４へ出力する。レベルシフタ群１４は、出力ごとのビットデータとして入力される低電圧信号を高電圧信号に変換してデコーダ群１０に出力する。シフトレジスタ部１６、及び、データレジスタ＆ラッチ部１５は、ロジック回路を備え、一般に低電圧（０Ｖ〜３．３Ｖ）で駆動される。

参照電圧発生回路１１は、階調数に応じて定められる互いに相異なるレベルの複数の参照電圧信号を発生させ、デコーダ群１０に供給する。デコーダ群１０は、出力数に対応した複数のデコーダ回路を備え、各デコーダは、レベルシフタ１４から出力されるビットデータに応じた参照電圧信号を選択して増幅回路群１２の各増幅回路に供給する。増幅回路群１２の各増幅回路は、バイアス回路１３からバイアス信号を受け、デコーダ群１０の各デコーダで選択された参照電圧信号に基づき、出力端群Ｓ１〜Ｓｑへ階調電圧信号を増幅出力する。なお、階調数は、一般的に２のべき乗とされ、べき乗の指数がデータのビット数に対応する。例えばビット数が８の場合、階調数は２の８乗の２５６となる。

デコーダ群１０の各デコーダは、階調数に応じた多値レベルの複数の参照電圧線と、複数のスイッチトランジスタを備え、所定のビット数のデータ（バイナリデータ）により、複数のスイッチトランジスタがオン、オフ制御され、多値レベルの参照電圧線群７０からデータに対応する参照電圧信号が選択される。

近年、表示装置の高品質化に伴い、その表示色数は増加している。表示色数は映像デジタルデータのビット数及び出力アンプから出力される階調電圧信号の電圧レベル数（階調数）に依存する。６ビットデータ（６４階調）だけでなく、近年は８ビットデータ（２５６階調）の表示装置も増加し、更に、１０ビットデータ（１０２４階調）の表示装置も開発されている。

データのビット数が２増加すると、階調数は４倍となり、参照電圧線数やスイッチトランジスタ数もそれに応じて増加する。したがって、デコーダの面積が大幅に増加し、データドライバのチップコスト増加に大きく影響する。

また表示装置のドライバ実装コスト削減のため、１チップあたりの出力数を増やして表示装置に実装するドライバＬＳＩの個数を減らすことも求められている。

このため、１チップあたりの出力数が増加し、出力数に対応した各回路のピッチも狭める必要性が増している。これらに対応するためには、特にデコーダ群１０を省面積に構成することが急務となっている。

なお、チップの短尺方向寸法および面積を縮小し、生産コスト低減、液晶表示モジュールの額縁サイズの縮小を図るデコーダ（ＲＯＭデコーダ）として、エンハンスメント型トランジスタとデプレッション型トランジスタをマトリックス配置し、２分割ＰＲＯＭデコーダに分割した構成が特許文献１に開示されている。また、２つの参照電圧を内挿演算して増幅出力するアンプを増幅回路に用いることで、デコーダで選択する参照電圧数を減らし、デコーダ面積を縮小するデジタルアナログ変換回路の構成が特許文献２に開示されている。

特開２０００−１６３０１８号公報（図３） 特開２００６−１７４１８０号公報（図７）

以下に本発明による分析を与える。

近年、表示ドライバの多階調（多ビット）化が進み、また低コスト化のため微細プロセス化によるチップ面積縮小が強く求められている。メタルの層数は少ない方がプロセスコストは低いが、メタルの層数を増やしても面積が大幅削減できればチップコストを低減することができる。

本発明の目的は、省面積化を図るデコーダ、それを用いた省面積（低コスト）のデータドライバを提供することにある。

また、本発明の他の目的は、上記目的を達成するとともに、出力数に対応したデコーダ回路の狭ピッチ化に対応可能なデータドライバを提供することにある。

本発明によれば、１つ又は複数の課題の解決するため、概略以下の構成とされる。

本発明によれば、２×２配列をなす第１乃至第４のトランジスタを第１の領域に備え、
前記２×２配列において、前記第１のトランジスタが配置される行と列に対して、
前記第２のトランジスタは同一行、別列、
前記第３のトランジスタは同一列、別行、
前記第４のトランジスタは別行、別列、
の関係にそれぞれ配設され、
前記第１の領域に対応して、第１の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第１及び第２の信号線と、
前記第１の配線層と異なる第２の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第３及び第４の信号線と、を備え、
前記第１のトランジスタの第１の拡散層は前記第１の配線層の前記第１の信号線に接続され、
前記第２のトランジスタの第１の拡散層は前記第２の配線層の前記第３の信号線に接続され、
前記第３のトランジスタの第１の拡散層は前記第２の配線層の前記第４の信号線に接続され、
前記第４のトランジスタの第１の拡散層は前記第１の配線層の前記第２の信号線に接続される半導体装置が提供される。

本発明において、前記第１及び第３のトランジスタはそれぞれのゲート電極が共通に２値の第１の入力信号に接続され、
前記第２及び第４のトランジスタはそれぞれのゲート電極が共通に２値の第２の入力信号に接続され、
前記第１の入力信号と前記第２の入力信号は相補とされ、
前記第１のトランジスタの第２の拡散層と前記第２のトランジスタの第２の拡散層は第１のノードで共通接続され、前記第１及び第２の入力信号に応じて、前記第１のノードには前記第１の信号線又は前記第３の信号線の信号が伝達され、
前記第３のトランジスタの第２の拡散層と前記第４のトランジスタの第２の拡散層は第２のノードで共通接続され、前記第１及び第２の入力信号に応じて、前記第２のノードには、前記第２の信号線又は前記第４の信号線の信号が伝達される。

本発明において、前記第１の領域を行方向に平行移動させた位置に対応した第２の領域に、２×２配列をなす第５乃至第８のトランジスタを備え、
前記２×２配列において、前記第５のトランジスタが配置される行と列に対して、
前記第６のトランジスタは同一行、別列、
前記第７のトランジスタは同一列、別行、
前記第８のトランジスタは別行、別列、
の関係にそれぞれ配設され、
前記第２の領域に対応して、前記第１の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第５及び第６の信号線と、
前記第２の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第７及び第８の信号線と、を備え、
前記第５のトランジスタの第１の拡散層は前記第１の配線層の前記第５の信号線に接続され、
前記第６のトランジスタの第１の拡散層は前記第２の配線層の前記第７の信号線に接続され、
前記第７のトランジスタの第１の拡散層は前記第２の配線層の前記第８の信号線に接続され、
前記第８のトランジスタの第１の拡散層は前記第１の配線層の前記第６の信号線に接続される。

本発明において、前記第５及び第７のトランジスタはそれぞれのゲート電極が共通に２値の第３の入力信号に接続され、
前記第６及び第８のトランジスタはそれぞれのゲート電極が共通に２値の第４の入力信号に接続され、
前記第３の入力信号と前記第４の入力信号は相補とされ、
前記第５のトランジスタの第２の拡散層と前記第６のトランジスタの第２の拡散層は第３のノードで共通接続され、前記第３及び第４の入力信号に応じて、前記第３のノードには、前記第５の信号線又は前記第７の信号線の信号が伝達され、
前記第７のトランジスタの第２の拡散層と前記第８のトランジスタの第２の拡散層は第４のノードで共通接続され、前記第３及び第４の入力信号に応じて、前記第４のノードには、前記第６の信号線又は前記第８の信号線の信号が伝達される。

本発明において、前記第１の配線層の前記第１の信号線と前記第２の配線層の前記第３の信号線同士、前記第１の配線層の前記第２の信号線と前記第２の配線層の前記第４の信号線同士が、前記各配線層の上方からみた平面上で少なくとも一部で重なる。

本発明において、前記第１の配線層の前記第５の信号線と前記第２の配線層の前記第７の信号線同士、前記第１の配線層の前記第６の信号線と前記第２の配線層の前記第８の信号線同士が、前記各配線層の上方からみた平面上で少なくとも一部で重なる。本発明において、前記第１及び第２の領域上の前記第１の配線層において、前記第１の信号線と前記第５の信号線とが相隣り、前記第１の配線層の前記第２の信号線と前記第６の信号線とが相隣り、前記第１及び第２の領域上の前記第２の配線層において、前記第３の信号線と前記第７の信号線とが相隣り、前記第２の配線層の前記第４の信号線と前記第８の信号線とが相隣る。

本発明によれば、前記第１の領域の２×２の配列を１つ又は列方向に複数備え、前記第２の領域の２×２の配列を１つ又は列方向に複数備え、前記各第１の領域の前記第１及び第２のノードの信号と、前記各第２の領域の前記第３及び第４のノードの信号と、を入力し、２値の第５の入力信号に対応した、少なくとも１つのノードの信号を選択して出力する選択回路部を、前記第１の領域と前記第２の領域の間に備えたデコーダを含む半導体装置が提供される。
本発明において、前記デコーダを、前記２×２の配列の行方向の延長線上に複数備え、前記デコーダにおいて、前記第１の領域と前記第２の領域は、前記選択回路部を間に挟んで、前記デコーダの両側に配置され、前記第１の領域側で隣接するデコーダと、前記第１の配線層の前記第１の信号線と前記第１のトランジスタの第１の拡散層とを接続するための第１のスルーホール、及び、前記第２の配線層の前記第４の信号線と前記第３のトランジスタの第１の拡散層とを接続するための第２のスルーホールを共有し、前記第２の領域側で隣接するデコーダと、前記第１の配線層の前記第５の信号線と前記第５のトランジスタの第１の拡散層とを接続するための第３のスルーホール、及び、前記第２の配線層の前記第８の信号線と前記第７のトランジスタの第１の拡散層とを接続するための第４のスルーホールを共有する構成としてもよい。前記デコーダにおいて、前記第１の領域側で隣接する前記デコーダと、前記第１、第３のトランジスタのそれぞれの前記第１の拡散層を共有し、前記第２の領域側で隣接する前記デコーダと、前記第５、第７のトランジスタのそれぞれの第１の拡散層を共有する構成としてもよい。

本発明によれば、一のドライバ出力に対応したデコーダを備え、
所定のビットデータ信号と、第１乃至第８の信号線と、
行及び列方向に隣接配置された第１乃至第４のトランジスタを含む第１の領域と、
行及び列方向に隣接配置された第５乃至第８のトランジスタを含む第２の領域と、
を備え、
前記第１乃至第８の信号線は、積層された第１の配線層の４本の信号線と、第２の配線層の４本の信号線を含み、
前記第１の領域の前記第１乃至第４のトランジスタは、
前記第１乃至第８の信号線のうちの前記第１の配線層の２本の信号線及び前記第２の配線層の２本の信号線からそれぞれ信号が供給され、
隣接トランジスタ間では異なる配線層から信号が供給され、
前記第２の領域の前記第５乃至第８のトランジスタは、
前記第１乃至第８の信号線のうち、
前記第１の領域の前記第１乃至第４のトランジスタに用いられた信号線とは別の前記第１の配線層の２本の信号線及び、前記第２の配線層の２本の信号線からそれぞれ信号が供給され、隣接トランジスタ間では異なる配線層から信号が供給され、
前記第１乃至第８のトランジスタは、前記第１乃至第８の信号線から供給された信号の中から、前記所定のビットデータ信号に対応した信号を選択出力するデータドライバが提供される。

本発明において、前記第１の配線層の前記４本の信号線と、前記第２の配線層の前記４本の信号線とは、それぞれ同一の配線層内で隣接配置されている。

本発明において、前記第１の配線層の前記４本の信号線と、前記第２の配線層の前記４本の信号線の経路が、上下に重なる部分を含んで配置される。

本発明において、前記第１及び第２の領域の前記第１乃至第８のトランジスタの上層に、前記第１及び第２の配線層が構成され、
前記第１乃至第８のトランジスタと前記第１及び第２の配線層との間の中間層に、第３の配線層を更に備え、
前記第１乃至第３の配線層は、前記第１乃至第８のトランジスタのゲートと異なる層であって、前記第１乃至第８のトランジスタに最寄りの３つの配線層を含む。

本発明において、複数のドライバ出力に対応した前記デコーダを複数個備え、前記複数の信号線が複数個の前記デコーダで共有される。

第１の領域に２×２の配列に配置された第１乃至第４のトランジスタを備え、
前記第１の領域を平行移動させた第２の領域に２×２の配列に配置された第５乃至第８のトランジスタを備え、
第１の配線層が、行方向に延在する第１乃至第４の電圧信号線を備え、
第２の配線層が、行方向に延在する第１乃至第４の電圧信号線を備え、
第１の領域において、列方向に並ぶ第１、第３のトランジスタはゲートが共通に２値の第１の信号に接続され、列方向に並ぶ第２、第４のトランジスタはゲートが共通に２値の第２の信号に接続され、
前記第１のトランジスタの第１の拡散層が第１の配線層の第１の電圧信号線に接続され、
前記第３のトランジスタの第１の拡散層が第２の配線層の第３の電圧信号線に接続され、
前記第２のトランジスタの第１の拡散層が第２の配線層の第１の電圧信号線に接続され、
前記第４のトランジスタの第１の拡散層が第１の配線層の第３の電圧信号線に接続され、
第２の領域において、列方向に並ぶ第５、第７のトランジスタはゲートが共通に２値の第３の信号に接続され、列方向に並ぶ第６、第８のトランジスタはゲートが共通に２値の第４の信号に接続され、
前記第５のトランジスタの第１の拡散層が第１の配線層の第２の電圧信号線に接続され、
前記第７のトランジスタの第１の拡散層が第２の配線層の第４の電圧信号線に接続され、
前記第６のトランジスタの第１の拡散層が第２の配線層の第２の電圧信号線に接続され、
前記第８のトランジスタの第１の拡散層が第１の配線層の第４の電圧信号線に接続される。

本発明によれば、省面積化を図るデコーダ、該デコーダを用いた省面積（低コスト）のデータドライバが提供される。また本発明によれば、出力数に対応したデコーダの狭ピッチ化に対応可能なデータドライバが提供される。

本発明の一実施形態の構成を示す図である。 本発明の一実施例の構成を示す図である。 本発明の一実施例のデコーダの構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタル層のレイアウト構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタルの構成のレイアウトの別を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタル層のレイアウトの別の構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタル層のレイアウトの別の構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタル層のレイアウトの別の構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタル層のレイアウトの別の構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタル層のレイアウトの別の構成を示す図である。 （Ａ）、（Ｂ）は本発明の一実施例におけるメタル層のレイアウトの別の構成を示す図である。 本発明が適用可能なトーナメント型のデコーダの構成を示す図である。 本発明が適用可能なトーナメント型のデコーダの別の構成を示す図である。 本発明の別の実施形態の構成を示す図である。 （Ａ）、（Ｂ）は半導体装置の断面構成を示す図である。 （Ａ）、（Ｂ）は比較例のメタル層のレイアウト構成を示す図である。 表示装置の典型的な構成を示す図である。 データドライバの典型的な構成例を示す図である。

本発明の実施形態について説明する。本発明においては、２×２配列をなす第１乃至第４のトランジスタ（図３の２１〜２４）を備え、前記２×２配列において、前記第１のトランジスタ（２１）の行と列に対して、第２のトランジスタ（２２）は同一行、別列、前記第３のトランジスタ（２３）は同一列、別行、第４のトランジスタ（２４）は別行、別列、の関係に配設されている。第１の配線層（７１）に配置され、前記配列上方を互いに離間して行方向に延在される第１及び第２の信号線（例えば図４（Ａ）の７１−１、７１−３）と、第１の配線層（７１）と異なる第２の配線層（７２）に配置され、前記配列上方を互いに離間して行方向に延在される第３及び第４の信号線（例えば図４（Ｂ）の７２−１、７２−３）と、を備えている。第１のトランジスタ（２１）の第１の拡散層は第１の配線層（７１）の前記第１の信号線（７１−１）に接続され、第２のトランジスタ（２２）の第１の拡散層は第２の配線層（７２）の前記第３の信号線（７２−１）に接続され、第３のトランジスタ（２３）の第１の拡散層は第２の配線層（７２）の第４の信号線（７２−３）に接続され、第４のトランジスタ（２４）の第１の拡散層は第１の配線層（７１）の前記第２の信号線（７１−３）に接続される。本発明において、第１及び第３のトランジスタ（２１、２３）はそれぞれのゲート電極が共通に２値の第１の入力信号に接続され、第２及び第４のトランジスタ（２２、２４）はそれぞれのゲート電極が共通に２値の第２の入力信号に接続される。前記第１の入力信号と前記第２の入力信号は相補とされる。第１のトランジスタ（２１）の第２の拡散層と第２のトランジスタ（２２）の第２の拡散層は第１のノード（Ｎ１２）で共通接続され、前記第１及び第２の入力信号に応じて導通される第１のトランジスタ又は第２のトランジスタ（２１又は２２）を介して第１のノード（Ｎ１２）には第１の信号線（７１−１）又は第３の信号線（７２−１）の信号が出力される。第３のトランジスタ（２３）の第２の拡散層と第４のトランジスタ（２４）の第２の拡散層は第２のノード（Ｎ１５）で共通接続され、前記第１及び第２の入力信号に応じて導通される第３のトランジスタ又は第４のトランジスタ（２３又は２４）を介して第２のノード（Ｎ１５）には、第２の信号線（７１−３）又は第４の信号線（７２−３）の信号が出力される。

本発明において、前記第１の領域を行方向に平行移動させた位置に対応した第２の領域に、２×２配列をなす第５乃至第８のトランジスタ（３１〜３４）を備え、前記２×２配列において、第５のトランジスタ（３１）の行と列に対して、第６のトランジスタ（３２）は同一行、別列、第７のトランジスタ（３３）は同一列、別行、第８のトランジスタ（３４）は別行、別列、の関係に配設される。第１の配線層（７１）に配置され、前記配列上方を互いに離間して行方向に延在される第５及び第６の信号線（７１−２、７１−４）と、第２の配線層（７２）に配置され、前記配列上方を互いに離間して行方向に延在される第７及び第８の信号線（７２−２、７２−４）と、を備えている。本発明において、第５のトランジスタ（３１）の第１の拡散層は第１の配線層（７１）の前記第５の信号線（７１−２）に接続され、第６のトランジスタ（３２）の第１の拡散層は第２の配線層（７２）の前記第７の信号線（７２−２）に接続されている。第７のトランジスタ（３３）の第１の拡散層は第２の配線層（７２）の第８の信号線（７２−４）に接続され、第８のトランジスタ（３４）の第１の拡散層は前記第１の配線層の前記第６の信号線（７１−４）に接続される。第５及び第７のトランジスタ（３１、３３）はそれぞれのゲート電極が共通に２値の第３の入力信号に接続され、第６及び第８のトランジスタ（３２、３４）はそれぞれのゲート電極が共通に２値の第４の入力信号に接続される。記第３の入力信号と前記第４の入力信号は相補とされる。第５のトランジスタ（３１）の第２の拡散層と第６のトランジスタ（３２）の第２の拡散層は第３のノード（図３のＮ２２）で共通接続され、前記第３及び第４の入力信号に応じて導通される第５のトランジスタ又は第６のトランジスタ（３１又は３２）を介して第３のノード（Ｎ２２）には、前記第５の信号線（７１−２）又は第７の信号線の信号（７２−２）が出力される。第７のトランジスタ（３３）の第２の拡散層と第８のトランジスタ（３４）の第２の拡散層は第４のノード（Ｎ２５）で共通接続され、前記第３及び第４の入力信号に応じて導通される第７のトランジスタ又は第８のトランジスタ（３３又は３４）を介して第４のノード（Ｎ２５）には、第６の信号線（７１−４）又は第８の信号線（７２−４）の信号が出力される。

本発明において、前記第１の領域と前記第２の領域の間に、前記第１の領域の前記第１及び第２のノード（Ｎ１２、Ｎ１５）の信号と、前記第２の領域の前記第３及び第４のノード（Ｎ２２、Ｎ２５）の信号と、を入力し、対応する２値の入力信号に基づき、少なくとも１つを選択して出力する選択回路部（４０）を備えている。

本発明において、前記第１の配線層の前記第１の信号線（７１−１）と前記第２の配線層（７２）の前記第３の信号線（７２−１）同士、前記第１の配線層の前記第２の信号線（７１−３）と前記第２の配線層の前記第４の信号線（７２−３）同士が、前記各配線層の上方からみた平面上で少なくとも一部で重なる。第１の配線層の前記第５の信号線（７１−２）と前記第２の配線層の前記第７の信号線（７２−２）同士、前記第１の配線層の前記第６の信号線（７１−４）と前記第２の配線層の前記第８の信号線（７２−４）同士が前記各配線層の上方からみた平面上で少なくとも一部で重なる。以下、実施例に即して説明する。

図１は、本発明の一実施形態のデータドライバ９８０の構成を示す図である。図１を参照すると、データドライバ９８０は、デコーダ群１０、参照電圧発生回路１１、増幅回路群１２を備えている。

デコーダ群１０はｑ個の出力端Ｓ１〜Ｓｑにそれぞれ対応して配置される第１乃至第ｑのデコーダ１０−１〜１０−ｑを備えている。

増幅回路群１２も、ｑ個の出力端Ｓ１〜Ｓｑにそれぞれ対応して、第１乃至第ｑの増幅回路１２−１〜１２−ｑを備えている。

参照電圧発生回路１１は、デコーダ１０−ｐとデコーダ１０−（ｐ＋１）（ただし、（ｐ＋１）≦ｑ）の間に配置されている。

参照電圧発生回路１１は、第１の電圧Ｅ１と第２の電圧Ｅ２（Ｅ１＞Ｅ２）を分圧する抵抗ストリングで構成され、抵抗ストリングの各接続ノードから、互いに異なる複数の電圧レベルの参照電圧信号が生成される。

複数レベルの参照電圧信号は、全出力Ｓ１〜Ｓｑに共通な参照電圧信号線群７０により、デコーダ１０−１〜１０−ｑに入力される。

デコーダ１０−１〜１０−ｑの各々には、出力ごとに、レベルシフタから出力された（ｎ＋１）ビットのデータ信号Ｄ０〜Ｄｎと、その相補信号Ｄ０Ｂ〜ＤｎＢが入力され、データ信号に応じた参照電圧信号がそれぞれ選択されＯＵＴより出力される。デコーダ１０−１〜１０−ｑで選択された参照電圧信号は、増幅回路１２−１〜１２−ｑから出力端Ｓ１〜Ｓｑへそれぞれ増幅出力される。なお、増幅回路１２−１〜１２−ｑは、１つの参照電圧信号を入力して対応する階調電圧信号を増幅出力する構成のみならず、複数の参照電圧信号を入力して演算増幅し、対応する階調電圧信号を出力する構成でもよい。例えば、特許文献２（図７）に開示されているような、２つの参照電圧信号を入力して、前記２つの参照電圧信号の中間電圧を階調電圧信号として増幅出力する構成を用いることもできる。これに対応して、図１のデコーダ１０−１〜１０−ｑの各々は、１つ又は複数の参照電圧信号を選択してＯＵＴから出力する構成とされる。また、図１では、レベルシフタ出力データ信号はＤ０Ｂ〜Ｄｎが図示されており、相補信号Ｄ０Ｂ〜ＤｎＢは省略し、不図示とされる。

特に制限されないが、図１において、第１乃至第ｑのデコーダ１０−１〜１０−ｑは同一導電型のトランジスタスイッチで構成される。また、隣接するデコーダは、境界（ａ）及び（ｂ）を対称軸として、それぞれ、ミラー配置（鏡映対称の関係で配置）される。境界（ａ）の左側のデコーダを（ａ）を軸として折り返すと、境界（ａ）の右側のデコーダとなる。境界（ｂ）の左側のデコーダを（ｂ）を軸として折り返すと、境界（ｂ）の右側のデコーダとなる。

図２は、本発明が適用されるデコーダの回路構成を示す図である。図１の一の出力に対応するデコーダ１０−ｋ（ｋは１〜ｑの任意の整数）の構成を示す図である。

図２を参照すると、デコーダ１０−ｋは、（ｎ＋１）ビットのデータ信号Ｄ０〜Ｄｎとその相補信号Ｄ０Ｂ〜ＤｎＢを入力とし、入力したデータ信号に応じた参照電圧信号を選択してＯＵＴに出力する。図２には、（ｎ＋１）ビットのデータ信号Ｄ０〜Ｄｎ、これらの相補信号Ｄ０Ｂ〜ＤｎＢの中の１ビットの信号ＤＸとその相補信号ＤＸＢによる選択回路部と、別の１ビットの信号ＤＹとその相補信号ＤＹＢによる選択回路部の構成の詳細が示されている。

信号（ＤＸＢ、ＤＸ）で選択される選択回路部は、４個のスイッチトランジスタを１グループとした同一構成の選択回路部２０−（ｊ−１）、２０−ｊ、２０−（ｊ＋１）が代表して示されており、同様の構成の選択回路部を図の縦方向に複数備えている。ここでは、選択回路部２０−ｊについて詳しく説明する。

選択回路部２０−ｊは、信号（ＤＸＢ、ＤＸ）によりオン、オフ制御される４個のスイッチトランジスタ２１〜２４により、４個の参照電圧信号Ｖｈ、Ｖｈ＋１、Ｖｈ＋２、Ｖｈ＋３から２つの参照電圧信号を選択する。

スイッチトランジスタ２１は、参照電圧信号Ｖｈが供給されるノードＮ１１とノードＮ１２間に接続される。スイッチトランジスタ２２は、参照電圧信号Ｖｈ＋１が供給されるノードＮ１３とノードＮ１２間に接続される。スイッチトランジスタ２３は、参照電圧信号Ｖｈ＋２が供給されるノードＮ１４とノードＮ１５間に接続される。スイッチトランジスタ２４は、参照電圧信号Ｖｈ＋３が供給されるノードＮ１６とノードＮ１５間に接続される。ノードＮ１２とノードＮ１５は、それぞれ、選択された参照電圧信号を、選択回路部４０に入力する。スイッチトランジスタ２１、２３は共通にオン・オフされ、スイッチトランジスタ２２、２４は共通に、且つ、スイッチトランジスタ２１、２３とは相補にオン・オフされる。スイッチトランジスタ２１、２３がオンのとき、スイッチトランジスタ２２、２４はオフ、スイッチトランジスタ２１、２３がオフのとき、スイッチトランジスタ２２、２４はオンとなる。

選択回路部２０−（ｊ−１）、２０−（ｊ＋１）についても同様の構成とされ、信号（ＤＸＢ、ＤＸ）に応じて、４つの参照電圧信号から２つの参照電圧信号を選択して選択回路部４０に入力する。なお、信号ＤＸは、例えば、スイッチトランジスタ２２、２４のオン・オフ制御を共通に行うとき、信号ＤＸＢは、スイッチトランジスタ２１、２３のオン・オフ制御を共通に行う構成とされる。または、信号ＤＸと信号ＤＸＢが入れ替わって、信号ＤＸＢがスイッチトランジスタ２２、２４の制御を共通に行い、信号ＤＸがスイッチトランジスタ２１、２３の制御を共通に行う構成としてもよい。

信号（ＤＹ、ＤＹＢ）で選択される選択回路部は４個のスイッチトランジスタを１グループとした同一構成の選択回路部３０−（ｊ−１）、３０−ｊ、３０−（ｊ＋１）が代表して示されており、同様の構成を、図の縦方向に複数備えている。以下、選択回路部３０−ｊについて詳しく説明する。

選択回路部３０−ｊは、信号（ＤＹ、ＤＹＢ）によりオン、オフ制御される４個のスイッチトランジスタ３１〜３４により、４個の参照電圧信号Ｖｉ、Ｖｉ＋１、Ｖｉ＋２、Ｖｉ＋３から２つの参照電圧信号を選択する。スイッチトランジスタ３１は、参照電圧信号Ｖｉが供給されるノードＮ２１とノードＮ２２間に接続される。スイッチトランジスタ３２は、参照電圧信号Ｖｉ＋１が供給されるノードＮ２３とノードＮ２２間に接続される。スイッチトランジスタ３３は、参照電圧信号Ｖｉ＋２が供給されるノードＮ２４とノードＮ２５間に接続される。スイッチトランジスタ３４は、参照電圧信号Ｖｉ＋３が供給されるノードＮ２６とノードＮ２５間に接続される。ノードＮ２２とノードＮ２５は、それぞれ、選択された信号を選択回路部４０に入力する。

選択回路部３０−（ｊ−１）、３０−（ｊ＋１）についても同様の構成とされ、信号（ＤＹ、ＤＹＢ）に応じて、４つの参照電圧信号から２つの参照電圧信号を選択して選択回路部４０に入力する。なお信号ＤＹは、例えば、スイッチトランジスタ３２、３４のオン・オフ制御を共通に行うとき、信号ＤＹＢは、スイッチトランジスタ３１、３３のオン・オフ制御を共通に行う構成とされる。また、信号ＤＹと信号ＤＹＢが入れ替わった構成でもよい。

選択回路部４０は、ＤｎＢ〜Ｄ０Ｂ、Ｄｎ〜Ｄ０のうち、信号（ＤＸＢ、ＤＸ）、（ＤＹ、ＤＹＢ）以外のデータ信号（信号とその相補信号）を入力とし、信号（ＤＸＢ、ＤＸ）、（ＤＹ、ＤＹＢ）で選択された複数の参照電圧信号から、（ＤＸＢ、ＤＸ）、（ＤＹ、ＤＹＢ）を除くデータ信号に対応した参照電圧信号を選択し、ＯＵＴに出力する。

なお、Ｘ、Ｙは０〜ｎまでの整数のいずれかで、ＸとＹは同一でもよい。具体例は、図１２及び図１３を参照して後述する。

図３は、本発明が適用されるデコーダのレイアウトイメージを示す図である。図３は、図２のデコーダ１０−ｋの回路構成に対応している。図３には、データ信号（ＤＸＢ、ＤＸ）、（ＤＹ、ＤＹＢ）で制御されるスイッチトランジスタがレイアウトイメージで示されている。

スイッチトランジスタは二つの拡散層５６と拡散層５６をまたぐようにゲート層５１（ゲート電極）が設けられている。ゲート層５１を間に挟む拡散層５６はスイッチトランジスタのドレイン領域又はソース領域で、図中の四角■と丸●は、ドレイン領域、又はソース領域の接続ノードを表す。■は参照信号が供給されるノード、●は参照電圧信号が出力されるノードを表す。

なお図３に示す例は、２つのスイッチトランジスタは、出力側ノード●を共通接続したレイアウトイメージを示している。

図の左右方向がデータドライバの長辺方向であり、図の上下方向がデータドライバの短辺方向に対応している。

このため２つのスイッチトランジスタの一端（ノード●）を共通化することで、デコーダのピッチ（１出力分のデコーダの幅）を小さくできる。

またデータドライバの長辺方向に延在して複数の参照電圧信号線群７０が配置されている。参照電圧信号線群７０は、後述する第１のメタル層７１と第２のメタル層７２で構成される。図３においては、参照電圧信号線群７０の各信号線は直線で示している。

以下では、図２と同様に、代表して選択回路部２０−ｊと、選択回路部３０−ｊについて説明する。

選択回路部２０−ｊは、ノードＮ１２が共通接続され、行方向に隣接した２つのスイッチトランジスタ２１、２２と、ノードＮ１５が共通接続され、行方向に隣接した２つのスイッチトランジスタ２３、２４を備えている。また、スイッチトランジスタ２１、２３及びスイッチトランジスタ２２、２４はそれぞれ列方向でも互いに隣接している。

選択回路部３０−ｊは、ノードＮ２２が共通接続され、行方向に隣接した２つのスイッチトランジスタ３１、３２と、ノードＮ２５が共通接続され、行方向に隣接した２つのスイッチトランジスタ３３、３４を備える。また、スイッチトランジスタ３１、３３及びスイッチトランジスタ３２、３４はそれぞれ列方向でも互いに隣接している。

参照電圧信号線群７０のうち、第１及び第２のメタル層７１、７２の各４本よりなる８本の参照電圧信号線が、選択回路部２０−ｊ及び３０−ｊに共通に対応し、スイッチトランジスタ２１〜２４、３１〜３４のレイアウト位置の真上、又は、最寄りの位置に配線されている。

図３において、選択回路部２０−ｊの２行２列の４個のスイッチトランジスタ２１〜２４が、８本の参照電圧信号線のうちの第１のメタル層７１の２本、及び第２のメタル層７２の２本から、それぞれ参照電圧信号が供給され、且つ、隣接トランジスタ間で異なるメタル層から信号が供給されている。かかる構成は、本発明の特徴の１つをなしている。

具体的には、スイッチトランジスタ２１、２４のノードＮ１１、Ｎ１６が、メタル層７１、７２の一方と接続される場合、スイッチトランジスタ２２、２３のノードＮ１３、Ｎ１４は、メタル層７１、７２のうちの他方と接続される。

選択回路部３０−ｊの２行２列の４個のスイッチトランジスタ３１〜３４が、８本の参照電圧信号線のうちの残りの第１のメタル層７１の２本、及び残りの第２のメタル層７２の２本からそれぞれ参照電圧信号が供給され、且つ、隣接トランジスタ間で異なるメタル層から信号が供給される。かかる構成は、本発明の特徴の１つをなしている。具体的には、スイッチトランジスタ３１、３４のノードＮ２１、Ｎ２６がメタル層７１、７２の一方と接続されるとき、スイッチトランジスタ３２、３３のノードＮ２３、Ｎ２４は、メタル層７１、７２の他方と接続される。

図３において、ノードＮ１１、Ｎ１４を含むノード群を通る直線を、隣り合うデコーダ（例えばデコーダ１０−（ｋ−１））との境界（ａ）とし、ノードＮ２１、Ｎ２４を含むノード群を通る直線を隣り合うデコーダ（例えばデコーダ１０−（ｋ＋１））との境界（ｂ）として、図１のように、境界線（ａ）、（ｂ）に対して、ミラー配置（鏡映対称）とすれば、境界線を通る各ノードが、隣接デコーダ間で共有されるため、デコーダのピッチ（１出力分のデコーダの幅）を小さくできる。

選択回路部２０−ｊ、又は選択回路部３０−ｊの行及び列方向に隣接する４個のトランジスタは、必要に応じて、配置が多少ずれていても構わない。

また、選択回路部２０−ｊと選択回路部３０−ｊどうしも、８本の参照電圧信号線を共有できる配置であれば選択回路部４０を挟む配置が多少ずれていても構わない。選択回路部４０は、図２と同様であり、説明は省略する。

本発明の実施形態に係る集積回路装置に好適な構造について説明する。図１５は、本発明の一実施の形態におけるトランジスタ及び配線の断面構造を示す図である。図１５（Ａ）は、シリコン基板表面にトランジスタが形成される構成、図１５（Ｂ）が、絶縁基板上にトランジスタを形成する構成（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を模式的に示す。図１５（Ａ）に示すように、基板５０Ａ表面の拡散層に形成されたソース領域及びドレイン領域５６と、ソース領域及びドレイン領域５６間のチャネル領域上にゲート絶縁膜５８を介して設けられたゲート電極５１からなるトランジスタが形成され、トランジスタ間やその他の素子間を接続するメタル層７１、メタル層７２、メタル層５５を少なくとも備える。上記各層間には、絶縁膜（層間絶縁膜）５９が形成されている。なお、トランジスタのゲート５１、ソース（拡散層）５６及びドレイン（拡散層）５６は、コンタクト５４（以下、コンタクトは「ＣＴ」とも略記される）を介して、メタル層５５と接続される。メタル層５５は、スルーホール６２（以下、スルーホールは「ＴＨ」とも略記される）を介して、上層の第２メタル層７２と接続される。更に、メタル層７２は、ＴＨ６１を介して、上層のメタル層７１と接続される。ＴＨ６１は、メタル層７２を挟んで、ＴＨ６２の直上に構成することもできる。ＴＨ６２は、メタル層５５を挟んで、ＣＴ５４の直上に構成することもできる。

一般に、集積回路装置では、メタル層５５、７１、７２として加工性がよく安価なアルミニウム又はアルミニウム合金が配線材料（ＡＬ）として用いられる。アルミニウム以外のメタル材料（例えば銅（Ｃｕ）など）でもよい。図１５においては、メタル層５５、７２、７１の３層構成の例を示したが、メタル層７１の上層に更に別のメタル層を備えてもよい。最上層のメタル層は、ＰＡＤ部において、バンプを介して外部と接続され、外部から信号供給を受けることも、又は、外部へ信号出力することも可能である。基板５０Ａは、単結晶シリコンの半導体基板が一般的に用いられるが、図１５（Ｂ）に示すように、ガラスなどの絶縁性基板５０Ｂであってもよい。絶縁性基板５０Ｂ上に形成されるトランジスタは、一般的に、薄膜トランジスタ（ＴＦＴ）と呼ばれ、ソース領域及びドレイン領域５６と、ソース領域及びドレイン領域５６間のチャネル領域上にゲート絶縁膜５８を介して設けられたゲート電極５１からなるトランジスタが形成され、トランジスタ間やその他の素子間を接続するメタル層７１、メタル層７２、メタル層５５を少なくとも備える。上記各層間には、絶縁膜５９（層間絶縁膜）が形成されている。

図４（Ａ）、図４（Ｂ）は、本発明の一実施の形態における高密度配線レイアウトを示す図である。

図４は、図３のデコーダ１０−ｋの選択回路部２０−ｊ及び３０−ｊの８個のスイッチトランジスタ２１〜２４、３１〜３４に参照電圧信号を供給する、８本の参照電圧信号線のレイアウトパターンを示している。

８本の参照電圧信号線のうちメタル層７１で構成される４本の参照電圧信号線を７１−１〜７１−４とし、図４（Ａ）に示す。一方、メタル層７２で構成される４本の参照電圧信号線を７２−１〜７２−４とし、図４（Ｂ）に示す。

なお、説明を容易にするため、図４における構造は、図１５に示す構造と同様とする。また、各スイッチトランジスタについても、理解を容易とするため、各選択回路部ごとに２行２列の４個の四角形で簡易的に示す。

図４（Ａ）では、メタル層７１から下層のメタル層７２に接続するＴＨ６１も併せて示す。

図４（Ｂ）では、メタル層７２から下層のメタル層５５に接続するＴＨ６２も併せて示す。なお、メタル層５５及びメタル層５５とスイッチトランジスタのノード（ソース、ドレイン）を接続するコンタクト（ＣＴ）については、図面の煩雑さを避けるため記載を省略する。ただし、図４（Ｂ）に示すＴＨ６２は、最寄のトランジスタのノードに接続されているものとする。また、ＴＨ６２の最寄のスイッチトランジスタが複数ある場合は、ＴＨ６２から接続先のスイッチトランジスタへ矢印で示す（例えば、図４（Ｂ）のＴＨ６２からスイッチトランジスタ３１のノードＮ２１への接続）。なお、ＴＨ６２と接続されるＴＨ６１は、メタル層７２を介してＴＨ６２の直上に構成される場合の例で示すが、ＴＨ６１とＴＨ６２の位置がずれていても構わないことは勿論である。

また図４（Ａ）、図４（Ｂ）において、図３の選択回路部４０の記載は省略する。図中の記号（ａ）、（ｂ）で示される直線は、図３において説明した隣接デコーダとの境界を示す。

図４（Ａ）、図４（Ｂ）に示すように、選択回路部２０−ｊ、３０−ｊのそれぞれの２行２列の４個のスイッチトランジスタの電圧供給を受ける各ノードは、メタル層７１の２本の参照電圧信号線と、メタル層７２の２本の参照電圧信号線にそれぞれ接続され、且つ、隣接トランジスタ間で異なるメタル層と接続されている。

具体的には、図４（Ａ）を参照すると、メタル層７１で構成される４本の参照電圧信号線７１−１〜７１−４のうち参照電圧信号線７１−１は、電圧信号Ｖｈを供給し、ＴＨ６１とＴＨ６２を介して、選択回路部２０−ｊのスイッチトランジスタ２１のノードＮ１１と接続される。なお、ＴＨ６１、ＴＨ６２は、図の左側の隣接デコーダ（不図示）との境界線（ａ）上、又は、近傍に配置され、スイッチトランジスタ２１のノードＮ１１と共に、該隣接デコーダと共有する構成としてもよい。

参照電圧信号線７１−１に隣接する参照電圧信号線７１−２は、電圧信号Ｖｉを供給し、ＴＨ６１とＴＨ６２を介して、選択回路部３０−ｊのスイッチトランジスタ３１のノードＮ２１と接続される。なお、ＴＨ６１、ＴＨ６２は、図の右側の隣接デコーダ（不図示）との境界線（ｂ）上又は近傍に配置され、スイッチトランジスタ３１のノードＮ２１と共に、該隣接デコーダと共有する構成としてもよい。

参照電圧信号線７１−２に隣接する参照電圧信号線７１−３は、電圧信号Ｖｈ＋３を供給し、ＴＨ６１とＴＨ６２を介して、選択回路部２０−ｊのスイッチトランジスタ２４のノードＮ１６と接続される。

参照電圧信号線７１−３に隣接する参照電圧信号線７１−４は、電圧信号Ｖｉ＋３を供給し、ＴＨ６１、ＴＨ６２を介して、択回路部３０−ｊのスイッチトランジスタ３４のノードＮ２６と接続される。

一方、図４（Ｂ）を参照すると、メタル層７２で構成される４本の参照電圧信号線７２−１〜７２−４のうち参照電圧信号線７２−１は、電圧信号Ｖｈ＋１を供給し、ＴＨ６２を介して、選択回路部２０−ｊのスイッチトランジスタ２２のノードＮ１３と接続される。

参照電圧信号線７２−１に隣接する参照電圧信号線７２−２は、電圧信号Ｖｉ＋１を供給し、ＴＨ６２を介して、選択回路部３０−ｊのスイッチトランジスタ３２のノードＮ２３と接続される。

参照電圧信号線７２−２に隣接する参照電圧信号線７２−３は、電圧信号Ｖｈ＋２を供給し、ＴＨ６２を介して、選択回路部２０−ｊのスイッチトランジスタ２３のノードＮ１４と接続される。なお、ＴＨ６２は、図の左側の隣接デコーダ（不図示）との境界線（ａ）上又は近傍に配置され、スイッチトランジスタ２３のノードＮ１４と共に、該隣接デコーダと共有する構成としてもよい。

参照電圧信号線７２−３に隣接する参照電圧信号線７２−４は、電圧信号Ｖｉ＋２を供給し、ＴＨ６２を介して、選択回路部３０−ｊのスイッチトランジスタ３３のノードＮ２４と接続される。なお、ＴＨ６２は、図の右側の隣接デコーダ（不図示）との境界線（ｂ）上又は近傍に配置され、スイッチトランジスタ３３のノードＮ２４と共に、該隣接デコーダと共有する構成としてもよい。

すなわち、図４（Ａ）、図４（Ｂ）に示した例においては、選択回路部２０−ｊのスイッチトランジスタ２１、２４は、メタル層７１と接続され、スイッチトランジスタ２２、２３が、メタル層７２と接続される。

選択回路部３０−ｊのスイッチトランジスタ３１、３４がメタル層７１と接続され、スイッチトランジスタ３２、３３がメタル層７２と接続される。

図４（Ａ）、図４（Ｂ）において、メタル層７１とトランジスタ間を接続するＴＨ６１、ＴＨ６２は、メタル層７２の参照電圧信号線７２−１〜７２−４と所定の分離距離を取らなければならない。

一方、メタル層７２とトランジスタ間を接続するＴＨ６２は、メタル層７２の配線直下に取ることができる。

このため、本実施形態では、隣接トランジスタ間では、ドレインノードがコンタクト、スルーホールを介して異なる層のメタル配線層と接続する構成としている。

図４（Ａ）において、メタル層７１の参照電圧信号線７１−１は、選択回路部２０−ｊにおけるスイッチトランジスタ２１、２２の領域、及び選択回路部３０−ｊにおけるスイッチトランジスタ３２、３１の領域上を行方向（２×２のトランジスタ２１〜２４、３１〜３４の配列の行方向）に直線状に延在されている。特に制限されないが、選択回路部２０−ｊにおいて、スイッチトランジスタ２１のノードＮ１１と接続するためのＴＨ６１は、メタル層７１の参照電圧信号線７１−１から隣の参照電圧信号線７１−２側に位置し、メタル層７１の参照電圧信号線７１−１は、ＴＨ６１に接続するための接続部として、参照電圧信号線７１−１の延在方向に対して直角方向に突設させたパターンを有する。

メタル層７１の参照電圧信号線７１−２は、スイッチトランジスタ２１、２３の領域の間を延在させ（スイッチトランジスタ２１、２３の領域の間に限定されるものでなく、一部でオーバラップしてもよい）、スイッチトランジスタ２１のノードＮ１１に接続するＴＨ６１に対応する位置を通過し、さらに延在させたところで、参照電圧信号線７１−１側に向かって折曲させて延在させ、ＴＨ６１に対応した位置でさらに折曲させた上でメタル層７１の参照電圧信号線７１−１と平行に直線状に延在させ、選択回路部３０−ｊにおけるスイッチトランジスタ３２、３１の領域上を行方向に直線状に配設されている。選択回路部３０−ｊにおいて、スイッチトランジスタ３１のノードＮ２１と接続するためのＴＨ６１は、メタル層７１の参照電圧信号線７１−２からメタル層７１の参照電圧信号線７１−３側に位置し、メタル層７１の参照電圧信号線７１−２はＴＨ６１に接続するための接続部として参照電圧信号線７１−２の延在方向に対して直角方向に突設させたパターンを有する。

メタル層７１の参照電圧信号線７１−３は、選択回路部２０−ｊにおけるスイッチトランジスタ２３の領域を直進しスイッチトランジスタ２４のノードＮ１６に接続するＴＨ６１に達するまえに、又はＴＨ６１上を経由して、参照電圧信号線７１−２側に折曲させて延在させ、さらに折曲させてメタル層７１の参照電圧信号線７１−１、７１−２と平行に直線状に延在させ、選択回路部３０−ｊにおいて、メタル層７１の参照電圧信号線７１−２のＴＨ６１の前で参照電圧信号線７１−４側に折曲させて所定距離延在させ、さらに折曲させて参照電圧信号線７１−４と平行に延在させたパターンとされる。

メタル層７１の参照電圧信号線７１−４は、選択回路部２０−ｊにおけるスイッチトランジスタ２３、２４の領域、及び選択回路部３０−ｊにおけるスイッチトランジスタ３４、３３の領域上を行方向に直線状に配設される。特に制限されないが、選択回路部３０−ｊにおいて、スイッチトランジスタ３４のノードＮ２６と接続するためのＴＨ６１は、メタル層７１の参照電圧信号線７１−４からメタル層７１の参照電圧信号線７１−３側に位置し、メタル層７１の参照電圧信号線７１−４は、ＴＨ６１に接続するための接続部として、延在方向に対して直角方向に突設させたパターンを有する。

図４（Ｂ）において、メタル層７２の参照電圧信号線７２−１は、選択回路部２０−ｊにおけるスイッチトランジスタ２１、２２の領域、及び選択回路部３０−ｊにおけるスイッチトランジスタ３２、３１の領域上を行方向（２×２のトランジスタ２１〜２４、３１〜３４の配列の行方向）に直線状に配設されている。メタル層７２の参照電圧信号線７２−１には、選択回路部２０−ｊにおいて、スイッチトランジスタ２２のノードＮ１３と接続するためのＴＨ６２が設けられている。

メタル層７２の参照電圧信号線７２−２は、スイッチトランジスタ２１、２３の領域の間を延在させ、選択回路部２０−ｊにおいて、スイッチトランジスタ２１のノードＮ１１と接続されるＴＨ６２を、メタル層７２の参照電圧信号線７２−１との間に挟む位置から延在させ、ノードＮ１１と接続されるＴＨ６２を通過しさらに所定距離延在させたところで、メタル層７２の参照電圧信号線７２−１側に向かって折曲させ、メタル層７２の参照電圧信号線７２−１と平行に直線状に延在させ、選択回路部３０−ｊにおけるスイッチトランジスタ３２、３１の領域上を行方向に直線状に配設されている。選択回路部３０−ｊにおいて、スイッチトランジスタ３２のノードＮ２３と接続するためのＴＨ６２は、メタル層７２の参照電圧信号線７２−２に設けられている。

メタル層７２の参照電圧信号線７２−３は、選択回路部２０−ｊにおけるスイッチトランジスタ２３の領域を直進し、スイッチトランジスタ２４のノードＮ１６に接続するＴＨ６２に達するまえに、メタル層７２の参照電圧信号線７２−２側に折曲させて延在させ、さらに、折曲させてメタル層７２の参照電圧信号線７２−１、７２−２と平行に直線状に延在させ、選択回路部３０−ｊにおいて、スイッチトランジスタ３４のノードＮ２６に接続されるＴＨ６２を通過し、スイッチトランジスタ３１のノードＮ２１に接続されるＴＨ６２に達する前に参照電圧信号線７２−４側に折曲させ、さらに折曲させて参照電圧信号線７２−４と平行に延在させたパターンとされる。なお、スイッチトランジスタ３４のノードＮ２６に接続されるＴＨ６２は、参照電圧信号線７２−３と７２−４の間に配置されている。

メタル層７２の参照電圧信号線７１−４は、選択回路部２０−ｊにおけるスイッチトランジスタ２３、２４の領域、及び選択回路部３０−ｊにおけるスイッチトランジスタ３４、３３の領域上を行方向に直線状に配設される。特に制限されないが、選択回路部３０−ｊにおいて、スイッチトランジスタ３３のノードＮ２４と接続するためのＴＨ６２は、メタル層７２の参照電圧信号線７２−４に設けられている。

図４に示す例では、図４（Ａ）のメタル層７１の参照電圧信号線７１−１〜７１−４の配線パターンは、図４（Ｂ）の下層のメタル層７２の参照電圧信号線７２−１〜７２−４と平面上重なる。図４（Ｂ）のメタル層７２において、ノードＮ１１に接続するＴＨ６２とノード２４に接続するＴＨ６２間に、ライン１本分が収容される配線パタンとされる。また、スイッチトランジスタ２１、２３、３１、３３の各ノードに接続されるＴＨ６１、ＴＨ６２は、スイッチトランジスタ２１、２３の左側、又は、スイッチトランジスタ３１、３３の右側でそれぞれ隣接するデコーダ（不図示）との境界線（ａ）、又は境界線（ｂ）上に配置されることにより、前記各ノードと共に、隣接デコーダ（不図示）と共有させることができる。この結果、ＴＨ６２から、各スイッチトランジスタへのメタル層５５（図１５参照）を介した接続配線が容易となる。

上記レイアウトにより、メタル層７１、７２の参照電圧信号線のレイアウト（配線パターン）は、参照電圧信号線４本に対して、５本分の面積を確保すればよい。すなわち、平面的に高密度な配線を実現することができる。また、隣接トランジスタ間の距離を縮めたレイアウトも実現できる。例えば、選択回路部２０−ｊのスイッチトランジスタ２１、２２でノードＮ１２（図３）を共有する構成や、スイッチトランジスタ２１と２３の分離距離を縮めることも可能である。したがって、本実施形態は、省面積化を実現することができる。

また図４（Ａ）、図４（Ｂ）の第１及び第２メタル層７１、７２の配線パターンは、スルーホールとの接続部を除いて、互いに重なる配置とされている。参照電圧信号は一般に定電圧信号であり、参照電圧信号線間の寄生容量が大きいほうが信号安定性が増すため、メタル層７１とメタル層７２の配線パターンの重なりが多く、分離距離もできるだけ小さいことが好ましい。なお、スルーホールとの接続部付近では、メタル層７１、７２の配線パターンが多少ずれても構わない。

また図４（Ａ）、図４（Ｂ）のメタル層７１、７２の配線パターンは、１本の信号線が同一層のみで構成され、また信号線の折り曲げ箇所は最大４個とされ、複数のデコーダにまたがった配置でも配線抵抗の増加を最小限に抑えることができる。１本の信号線が複数のメタル層で構成される場合には、接続部のスルーホールの抵抗が加わるため配線抵抗が増加する。また折り曲げ箇所が多い場合にも配線抵抗が増加する。

本実施形態では、信号線が同一層のみで、折り曲げ箇所も少ないため、低抵抗の配線となる。なお、図４（Ａ）、図４（Ｂ）において、信号線の折り曲げは、９０度の例を示したが、４５度で折り曲げれば、更に低抵抗とすることができる。

図１６は、比較例のレイアウトの一例を示す図である。本発明の参照電圧信号線のレイアウトの効果を明確にするため、本発明と異なる参照電圧信号線のレイアウトの例について図１６を参照して説明する。図１６は、選択回路部２０−ｊ、３０−ｊのそれぞれの２行２列の４個のスイッチトランジスタの電圧供給を受ける各ノードが、列方向に隣接するトランジスタ間で同一のメタル層と接続されたレイアウトである。なお、図４と同様、スイッチトランジスタ２１、２３、３１、３３の各ノードに接続されるＴＨ６１、ＴＨ６２を、図の左右の隣接デコーダ（不図示）との境界線（ａ）又は（ｂ）上に配置した場合を示す。

図１６（Ａ）、図１６（Ｂ）を参照すると、選択回路部２０−ｊのスイッチトランジスタ２１、２３は、共に、メタル層７１と接続される配置とされ、ＴＨ６１、ＴＨ６２は、メタル層７２の参照電圧信号線と所定の分離距離ｄｓ１を取らなければならない。分離距離ｄｓ１は、メタル層７１とスイッチトランジスタを接続するＴＨ６２とメタル層７２との間の分離距離２個分と、ＴＨ６２の幅１個分との合計距離となる。

選択回路部３０−ｊのスイッチトランジスタ３１、３３についても同様で、ＴＨ６１、ＴＨ６２は、メタル層７２の参照電圧信号線と所定の分離距離ｄｓ１を取らなければならない。このため、スイッチトランジスタ２１、２３付近及びスイッチトランジスタ３１、３３付近のメタル層７２の参照電圧信号線は分離距離ｄｓ１を連続してとるため、列方向の信号密度が、図４（Ａ）、図４（Ｂ）と比べて低くなる。具体的には、信号線４本に対して６本分の面積が必要となる。したがって、スイッチトランジスタ２１、２３間の分離距離と同様に、スイッチトランジスタ３１、３３間の分離距離も縮められず、面積が大きくなる。

図５乃至図１１は、図４に示した実施例の変更例を示す図である。図５乃至図１１においても、図４と同様に、選択回路部２０−ｊ、３０−ｊのそれぞれの２行２列の４個のスイッチトランジスタの電圧供給を受ける各ノードが、メタル層７１の２本の参照電圧信号線とメタル層７２の２本の参照電圧信号線にそれぞれ接続され、且つ、隣接トランジスタ間で異なるメタル層と接続される。また、スイッチトランジスタ２１、２３、３１、３３の各ノードに接続されるＴＨ６１、ＴＨ６２を、図の左右の隣接デコーダ（不図示）との境界線（ａ）又は（ｂ）上に配置した例を示す。いずれも図４と同様の効果を実現することができる。

図５は、図４の実施例の第１の変形例を示す図である。図５（Ａ）、図５（Ｂ）は、図４（Ａ）、図４（Ｂ）のメタル層７１の参照電圧信号線７１−１と７１−２の順序が入れ替わった配線パターンである。これにより参照電圧信号線７１−１と選択回路部３０−ｊのスイッチトランジスタ３１とを接続するＴＨ６１、ＴＨ６２の位置が少し変わる。メタル層７１の参照電圧信号線７１−１、７１−２は、選択回路部２０−ｊのスイッチトランジスタ２１上を平行に選択回路部３０−ｊのスイッチトランジスタ３１に領域まで延在され、参照電圧信号線７１−１は、参照電圧信号線７１−２のＴＨ６１に達する前に、参照電圧信号線７１−３側に一旦折曲させたのち再び参照電圧信号線７１−２と平行に延在される。メタル層７１の参照電圧信号線７１−１にはスイッチトランジスタ２１のノードＮ１１と接続するＴＨ６１が設けられている。なお、参照電圧信号線７１−３、７１−４の順序、及び、メタル層７２の各参照電圧信号線７２−１〜７２−４の順序は、図４（Ａ）、（Ｂ）と同じである。また、選択回路部２０−ｊ、３０−ｊの各トランジスタの配置や、各トランジスタと各参照電圧信号線７１−１〜７１−４、７２−１〜７２−４の接続関係、及び、各参照電圧信号線から供給される参照電圧信号の関係も図４（Ａ）、図４（Ｂ）と同じである。

本発明において、メタル層７１の参照電圧信号線７１−１と７１−２の順序が入れ替わった配線パターンでも、図４のレイアウトにより実現できる効果と同様の効果を得ることができる。すなわち、メタル層７１、７２の各層の参照電圧信号線のレイアウト（配線パターン）は、参照電圧信号線４本に対して、５本分の面積しか占有しておらず、平面的に高密度な配線を実現することができる。そして同時に隣接トランジスタ間の距離を縮めたレイアウトも実現できる。また、メタル層７１、７２の配線パターンは、１本の信号線が同一層のみで構成され、また信号線の折り曲げ箇所が最大４個のため、複数のデコーダにまたがった配置でも配線抵抗の増加を最小限に抑えることができる。

図６は、図４の第２の変更例である。図６（Ａ）、図６（Ｂ）は、図４（Ａ）、図４（Ｂ）のメタル層７１の参照電圧信号線７１−３と７１−４の順序のみが入れ替わった配線パターンである。その他の参照電圧信号線の順序、各トランジスタの配置、各トランジスタと各参照電圧信号線の接続関係、及び、各参照電圧信号線から供給される参照電圧信号の関係は図４（Ａ）、図４（Ｂ）と同じである。メタル層７１の参照電圧信号線７１−３はスイッチトランジスタ２４のノードＮ１６と接続するＴＨ６１に対して図の下側に位置しており、参照電圧信号線７１−３からＴＨ６１への接続部が設けられ、メタル層７１の参照電圧信号線７１−４はスイッチトランジスタ３４のノードＮ２６と接続するＴＨ６１に対して図の上側に位置しており、参照電圧信号線７１−４からＴＨ６１への接続部が設けられている。図６においても、図４のレイアウトにより実現できる効果と同様の効果を得ることができる。

図７は、図４の第３の変更例を示す図である。図７（Ａ）、図７（Ｂ）は、図４（Ａ）、図４（Ｂ）のメタル層７１の参照電圧信号線７１−１と７１−２の順序が入れ替わり、更に参照電圧信号線７１−３と７１−４の順序も入れ替わった配線パターンである。その他の参照電圧信号線の順序、各トランジスタの配置、各トランジスタと各参照電圧信号線の接続関係、及び、各参照電圧信号線から供給される参照電圧信号の関係は図４（Ａ）、図４（Ｂ）と同じである。図７においても、図４のレイアウトにより実現できる効果と同様の効果を得ることができる。

図８は、図４の第４の変更例を示す図である。図８（Ａ）、図８（Ｂ）は、図４（Ａ）、（Ｂ）のメタル層７２の参照電圧信号線７２−１と７２−２の順序が入れ替わった配線パターンである。その他の参照電圧信号線の順序、各トランジスタの配置、各トランジスタと各参照電圧信号線の接続関係、及び、各参照電圧信号線から供給される参照電圧信号の関係は図４（Ａ）、図４（Ｂ）と同じである。図８においても、図４のレイアウトにより実現できる効果と同様の効果を得ることができる。

図９は、図４の第５の変更例を示す図である。図９（Ａ）、図９（Ｂ）は、図４（Ａ）、図４（Ｂ）のメタル層７２の参照電圧信号線７２−３と７２−４の順序が入れ替わった配線パターンである。その他の参照電圧信号線の順序、各トランジスタの配置、各トランジスタと各参照電圧信号線の接続関係、及び、各参照電圧信号線から供給される参照電圧信号の関係は図４（Ａ）、図４（Ｂ）と同じである。図９においても、図４のレイアウトにより実現できる効果と同様の効果を得ることができる。

図１０は、図４の第６の変更例を示す図である。図１０（Ａ）、図１０（Ｂ）は、図４（Ａ）、図４（Ｂ）のメタル層７２の参照電圧信号線７２−１と７２−２の順序が入れ替わり、更に参照電圧信号線７２−３と７２−４の順序も入れ替わった配線パターンである。その他の参照電圧信号線の順序、各トランジスタの配置、各トランジスタと各参照電圧信号線の接続関係、及び、各参照電圧信号線から供給される参照電圧信号の関係は図４（Ａ）、図４（Ｂ）と同じである。図１０においても、図４のレイアウトにより実現できる効果と同様の効果を得ることができる。

図１１は、図４の第６の変更例を示す図である。図１１（Ａ）、図１１（Ｂ）は、図４（Ａ）、図４（Ｂ）の選択回路部２０−ｊのスイッチトランジスタの列の配置が入れ替わった構成である。スイッチトランジスタ２１と２２の位置が入れ替わり、スイッチトランジスタ２３と２４の位置が入れ替わっている。参照電圧信号線７１−２は直線状に延在さされ、ノードＮ１１に接続するＴＨ６１を迂回し、再び直接状に延長される。これによりスイッチトランジスタ２１〜２４と対応する参照電圧信号線とを接続するＴＨ６１、ＴＨ６２の位置が少し変わる。なお各参照電圧信号線の順序及び、各トランジスタと各参照電圧信号線７１−１〜７１−４、７２−１〜７２−４の接続関係、及び、各参照電圧信号線から供給される参照電圧信号の関係は図４（Ａ）、図４（Ｂ）と同じである。

本発明において、メタル層７１の参照電圧信号線７１−１と７１−２の順序が入れ替わった配線パターンでも、図４のレイアウトにより実現できる効果と同様の効果を得ることができる。

図１１（Ａ）、図１１（Ｂ）のレイアウトは、図３において、スイッチトランジスタ２１、２３を含むスイッチトランジスタ列と、スイッチトランジスタ２２、２４を含むスイッチトランジスタ列との配置を入替え、ゲートに入力されるデータ信号（ＤＸＢ、ＤＸ）を入替えた構成に対応する。このように、スイッチトランジスタ列を入替えても回路的には等価であるため参照電圧信号の選択結果は影響を受けない。

すなわち、本実施形態において、図１１と同様に、図４（Ａ）、図４（Ｂ）の選択回路部３０−ｊのスイッチトランジスタの列の配置を入れ替えたレイアウトとすることもできる。図４（Ａ）、図４（Ｂ）の選択回路部２０−ｊ、３０−ｊそれぞれのスイッチトランジスタの列の配置を入れ替えたレイアウトとしてもよい。これらについては、図面を省略するが、図４のみならず、図５乃至図１０の各図面においても、選択回路部２０−ｊ又は／及び３０−ｊのスイッチトランジスタの列の配置を入れ替えたレイアウトとすることができる。そして、それぞれの変更例においても、図４と同様の効果を実現することができる。

図１２、図１３は、本発明の一実施例の構成を示す図である。図１２、図１３には、図２のデコーダにおいて選択回路部４０の具体例が示されている。

図１２は、（ｎ＋１）ビットのトーナメントデコーダの構成において、ｎ＝４の具体例である。選択回路部２０−ｊ及び３０−ｊ（ｊ＝１〜４）は、参照電圧信号が一端に供給され、トーナメントデコーダの最下位ビット（Ｄ０Ｂ、Ｄ０）で選択されるスイッチトランジスタで構成される。選択回路部４０は、ビット（Ｄ１Ｂ、Ｄ１）〜（Ｄ４Ｂ、Ｄ４）で選択されるトーナメント回路で構成され、選択された１つの参照電圧信号がＯＵＴに出力される。なお、ｎ＝４以外（但し、ｎは１以上）の場合も、同様の原理でトーナメントデコーダが構成可能である。

図１３は、（ｎ＋１）ビットのデコーダで、下位側ビット（ＤｍＢ、Ｄｍ）から最上位ビット（ＤｎＢ、Ｄｎ）までの（ｍ−ｎ＋１）ビットのトーナメント回路を複数個備えたデコーダの構成を示す図である。選択回路部２０−ｊ及び３０−ｊ（ｊ＝１〜４）は、参照電圧信号が一端に供給され、トーナメントデコーダの下位側ビット（ＤｍＢ、Ｄｍ）で選択されるスイッチトランジスタで構成される。なお、（ｍ−ｎ＋１）ビットのトーナメント回路で選択された参照電圧信号から、選択回路４１において、ビット（Ｄ０Ｂ、Ｄ０）〜（Ｄ（ｍ−１）Ｂ、Ｄ（ｍ−１））で選択された少なくとも１つの参照電圧信号がＯＵＴに出力される。選択回路部４０は、（ｍ−ｎ＋１）ビットのトーナメント回路のビット（ＤｍＢ、Ｄｍ）による選択スイッチを除く部分と、選択回路４１とで構成される。なお、ＯＵＴに出力される参照電圧信号は、図１の増幅回路１２−１〜１２−ｑの構成に応じて１つ又は複数個の参照電圧信号とされる。

図１４は、本発明を適用したデータドライバ９８０の構成の一例を示す図で、図１と別の実施例である。図１４に示したデータドライバは、Ｐチャネル型トランジスタで構成されるデコーダ群１０Ｐ（ｑ個のデコーダ１０Ｐ−１、１０Ｐ−２、・・・１０Ｐ−ｐ、１０Ｐ−（ｐ＋１）、・・・１０Ｐ−ｑからなる）と、Ｎチャネル型トランジスタのデコーダ群１０Ｎ（ｑ個のデコーダ１０Ｎ−１、１０Ｎ−２、・・・１０Ｎ−ｐ、１０Ｎ−（ｐ＋１）、・・・１０Ｎ−ｑからなる）の２つの導電型のデコーダを備え、Ｐ、Ｎ導電型のデコーダ群１０Ｐ、１０Ｎのそれぞれに対して参照電圧発生回路１１Ｐ、１１Ｎを備えている。

参照電圧発生回路１１Ｐからの複数レベルの参照電圧信号は共通な参照電圧信号線群７０Ｐにより、デコーダ１０Ｐ−１〜１０Ｐ−ｑに入力され、参照電圧発生回路１１Ｎからの複数レベルの参照電圧信号は、共通な参照電圧信号線群７０Ｎにより、デコーダ１０Ｎ−１〜１０Ｎ−ｑに入力される。デコーダ１０Ｎ−１、１０Ｐ−１で選択された参照電圧信号は、増幅回路１２−１、２に入力され出力端Ｓ１、Ｓ２へそれぞれ増幅出力される。

なお、増幅回路１２−１、２において、デコーダ１０Ｎ−１で選択された参照電圧信号に対応した階調電圧信号が出力端Ｓ１へ出力される（ストレート出力）とき、デコーダ１０Ｐ−１で選択された参照電圧信号に対応した階調電圧信号が出力端Ｓ２へ出力される。あるいは、デコーダ１０Ｎ−１で選択された参照電圧信号に対応した階調電圧信号が出力端Ｓ２へ出力されるとき、デコーダ１０Ｐ−１で選択された参照電圧信号に対応した階調電圧信号が出力端Ｓ１へ出力される（クロス出力）。

同様に、デコーダ１０Ｎ−２、１０Ｐ−２でそれぞれ選択された参照電圧信号は、増幅回路１２−３、４にそれぞれ入力され、それぞれ増幅されて出力端Ｓ３、Ｓ４へストレート出力又はクロス出力される。同様に、デコーダ１０Ｎ−ｑ、１０Ｐ−ｑでそれぞれ選択された参照電圧信号は、増幅回路１２−（２ｑ−１）、２ｑにそれぞれ入力され、出力端Ｓ２ｑ−１、Ｓ２ｑへそれぞれ増幅出力される。図１４のデコーダ１０Ｐ−１〜１０Ｐ−ｑ及びデコーダ１０Ｎ−１〜１０Ｎ−ｑは、それぞれ図２〜図１３に示した構成及びレイアウトパターンを適用することで、各図面で説明した効果により省面積化を実現することができる。

なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０−１〜１０−ｑ デコーダ
１０Ｎ−１〜１０Ｎ−ｑ デコーダ
１０Ｐ−１〜１０Ｐ−ｑ デコーダ
１１ 参照電圧発生回路
１１Ｎ 参照電圧発生回路
１１Ｐ 参照電圧発生回路
１２ 増幅回路群
１２−１〜１２−ｑ 増幅回路
１３ バイアス回路
１４ レベルシフタ群
１５ データレジスタ＆ラッチ部
１６ シフトレジスタ部
２０−（ｊ−１）、２０−ｊ、２０−（ｊ＋１） 選択回路部
２１、２２、２３、２４ スイッチトランジスタ
３１、３２、３３、３４ スイッチトランジスタ
３０−（ｊ−１）、３０−ｊ、３０−（ｊ＋１） 選択回路部
４０ 選択回路部
５０Ａ 半導体基板
５０Ｂ 絶縁基板
５１ ゲート電極
５４ コンタクト
５５ メタル層
５６ 拡散層
５８ ゲート絶縁膜
５９ 層間絶縁膜
６１、６２ スルーホール
７０ 参照電圧信号線群
７１ メタル層
７２ メタル層
７１−１〜７１−４ 参照電圧信号線
７２−１〜７２−４ 参照電圧信号線
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素部
９７０ ゲートドライバ
９８０ データドライバ

Claims (4)

1. ２×２配列に配置される第１乃至第４のトランジスタを第１の領域に備え、
   前記第１の領域の２×２配列において、
   前記第１のトランジスタが配置される行と列に対して、
   前記第２のトランジスタは同一行、別列、
   前記第３のトランジスタは同一列、別行、
   前記第４のトランジスタは別行、別列、
   の関係にそれぞれ配設され、
   前記第１の領域に対応して、第１の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第１乃至第４の信号線と、
   前記第１の配線層と異なる第２の配線層に配置され、前記配列上方を互いに離間して行方向に延在される第５乃至第８の信号線と、
   を備え、
   前記第１のトランジスタの第１の拡散層は前記第１の配線層の前記第１の信号線に接続され、
   前記第２のトランジスタの第１の拡散層は前記第２の配線層の前記第５の信号線に接続され、
   前記第３のトランジスタの第１の拡散層は前記第２の配線層の前記第７の信号線に接続され、
   前記第４のトランジスタの第１の拡散層は前記第１の配線層の前記第３の信号線に接続され、
   前記第１及び第３のトランジスタはそれぞれのゲート電極が共通に２値の第１の入力信号に接続され、
   前記第２及び第４のトランジスタはそれぞれのゲート電極が共通に２値の第２の入力信号に接続され、
   前記第１の入力信号と前記第２の入力信号は互いに相補とされ、
   前記第１のトランジスタの第２の拡散層と前記第２のトランジスタの第２の拡散層は第１のノードで共通接続され、前記第１のノードには、前記第１及び第２の入力信号に応じて、前記第１の信号線又は前記第５の信号線の信号が出力され、
   前記第３のトランジスタの第２の拡散層と前記第４のトランジスタの第２の拡散層は第２のノードで共通接続され、前記第２のノードには、前記第１及び第２の入力信号に応じて、前記第７の信号線又は前記第３の信号線の信号が出力され、
   ２×２配列に配置された第５乃至第８のトランジスタを第２の領域に備え、
   前記第２の領域の２×２配列において、
   前記第５のトランジスタが配置される行と列に対して、
   前記第６のトランジスタは同一行、別列、
   前記第７のトランジスタは同一列、別行、
   前記第８のトランジスタは別行、別列、
   の関係にそれぞれ配設され、
   前記第１乃至第４の信号線は、前記第２の領域に対応して、前記第１の配線層に配置され、前記配列上方を互いに離間して行方向に延在され、
   前記第５乃至第８の信号線は、前記第２の配線層に配置され、前記配列上方を互いに離間して行方向に延在され、
   前記第５のトランジスタの第１の拡散層は前記第１の配線層の前記第２の信号線に接続され、
   前記第６のトランジスタの第１の拡散層は前記第２の配線層の前記第６の信号線に接続され、
   前記第７のトランジスタの第１の拡散層は前記第２の配線層の前記第８の信号線に接続され、
   前記第８のトランジスタの第１の拡散層は前記第１の配線層の前記第４の信号線に接続され、
   前記第５及び第７のトランジスタはそれぞれのゲート電極が共通に２値の第３の入力信号に接続され、
   前記第６及び第８のトランジスタはそれぞれのゲート電極が共通に２値の第４の入力信号に接続され、
   前記第３の入力信号と前記第４の入力信号は互いに相補とされ、
   前記第５のトランジスタの第２の拡散層と前記第６のトランジスタの第２の拡散層は第３のノードで共通接続され、前記第３のノードには、前記第３及び第４の入力信号に応じて、前記第２の信号線又は前記第６の信号線の信号が出力され、
   前記第７のトランジスタの第２の拡散層と前記第８のトランジスタの第２の拡散層は第４のノードで共通接続され、前記第４のノードには、前記第３及び第４の入力信号に応じて、前記第８の信号線又は前記第４の信号線の信号が出力され、
   前記第１の配線層の前記第１の信号線のレイアウトパタンと前記第２の配線層の前記第５の信号線のレイアウトパタンとが少なくとも一部で重なり、
   前記第１の配線層の前記第２の信号線のレイアウトパタンと前記第２の配線層の前記第６の信号線のレイアウトパタンとが少なくとも一部で重なり、
   前記第１の配線層の前記第３の信号線のレイアウトパタンと前記第２の配線層の前記第７の信号線のレイアウトパタンとが少なくとも一部で重なり、
   前記第１の配線層の前記第４の信号線のレイアウトパタンと前記第２の配線層の前記第８の信号線のレイアウトパタンとが少なくとも一部で重なり、
   前記第１及び第２の領域上の前記第１の配線層において、
   前記第１の信号線と前記第２の信号線とが相隣り、前記第３の信号線と前記第４の信号線とが相隣り、
   前記第１及び第２の領域上の前記第２の配線層において、前記第５の信号線と前記第６の信号線とが相隣り、前記第７の信号線と前記第８の信号線とが相隣り、
   前記第１の領域の２×２の配列を１つ又は列方向に複数備え、
   前記第２の領域の２×２の配列を１つ又は列方向に複数備え、
   前記各第１の領域の前記第１及び第２のノードの信号と、前記各第２の領域の前記第３及び第４のノードの信号と、を入力し、２値の入力信号に対応した、少なくとも１つのノードの信号を選択して出力する選択回路部を、前記第１の領域と前記第２の領域の間に備えたデコーダを含む、ことを特徴とする半導体装置。
2. 前記デコーダを、前記２×２の配列の行方向の延長線上に複数備え、
   前記デコーダにおいて、前記第１の領域と前記第２の領域は、前記選択回路部を間に挟んで、前記デコーダの両側に配置され、
   前記デコーダと前記第１の領域側で隣接し前記デコーダと同一構成の第２のデコーダとの境界線上に配置されるスルーホールであって、
   前記第１の配線層の前記第１の信号線と前記第１のトランジスタの第１の拡散層とを接続するための第１のスルーホール、及び、前記第２の配線層の前記第７の信号線と前記第３のトランジスタの第１の拡散層とを接続するための第２のスルーホールは、前記デコーダ及び前記第２のデコーダとで同一のものが用いられ、
   前記デコーダと前記第２の領域側で隣接し前記デコーダと同一構成の第３のデコーダとの境界線上に配置されるスルーホールであって、
   前記第１の配線層の前記第２の信号線と前記第５のトランジスタの第１の拡散層とを接続するための第３のスルーホール、及び、前記第２の配線層の前記第８の信号線と前記第７のトランジスタの第１の拡散層とを接続するための第４のスルーホールは、前記デコーダ及び前記第３のデコーダとで同一のものが用いられる、ことを特徴とする請求項１記載の半導体装置。
3. 前記デコーダと前記第１の領域側で隣接し前記デコーダと同一構成の第２のデコーダの前記デコーダとの境界線上に配設される前記第１、第３のトランジスタのそれぞれの第１の拡散層は、前記デコーダの前記第１、第３のトランジスタのそれぞれの前記第１の拡散層と同一であり、
   前記デコーダと前記第２の領域側で隣接し前記デコーダと同一構成の第３のデコーダの前記デコーダとの境界線上に配設される前記第５、第７のトランジスタのそれぞれの前記第１の拡散層は、前記デコーダの前記第５、第７のトランジスタのそれぞれの前記第１の拡散層と同一である、ことを特徴とする請求項２記載の半導体装置。
4. 複数の参照電圧信号を入力し、２値入力信号に基づき選択するデコーダを含む表示装置のデータドライバが、請求項１乃至３のいずれか１項に記載の半導体装置を含み、前記第１乃至第８の信号線にそれぞれ異なる参照電圧信号が供給されるデータドライバ。

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