CN101901803A - 半导体装置及使用该装置的显示装置的数据驱动器 - Google Patents

Abstract

一种半导体装置及使用该装置的显示装置的数据驱动器，实现节省面积的解码器、及使用该解码器的节省面积(低成本)的数据驱动器。具有：晶体管(21～24)的排列；被配置在第1布线层(71)上，在所述排列的上方彼此分离并沿行方向延伸的多个基准电压信号线；和被配置在第2布线层(72)上，在所述排列的上方彼此分离并沿行方向延伸的多个基准电压信号线，在沿行方向、列方向相邻的晶体管的扩散层(56)上连接有彼此不同的布线层的基准电压信号线。

Description

半导体装置及使用该装置的显示装置的数据驱动器

技术领域

本发明涉及一种半导体装置及使用该装置的显示装置的数据驱动器。

背景技术

最近，扁平面板显示装置除了在手机(移动电话、便携式电话)和笔记本电脑、监视器方面之外，作为大屏幕电视机的需求也在扩大。这些显示装置采用液晶和有机EL作为显示设备，其驱动方式主要采用有源矩阵驱动方式。图17是示意表示代表性的有源矩阵驱动方式的显示装置中与显示部的像素连接的主要部分的结构的图。首先，参照图17简要说明有源矩阵驱动方式的显示装置。

一般，在有源矩阵驱动方式的显示装置中，显示部960由将像素部964和薄膜晶体管(TFT)963配置成矩阵状的半导体基板(例如，彩色SXGA面板为1280×RGB像素列×1024像素行)构成。在液晶显示装置中，像素部964包括被封入到对每个像素部设置的透明电极和相对基板之间的液晶，该相对基板与半导体基板相对设置，并在整个面上形成有一个透明的电极。在有机EL显示装置中，像素部964还包括有机EL元件和控制流向有机EL元件的电流的薄膜晶体管。

通过扫描信号来控制具有开关功能的TFT963的导通/截止，在TFT963导通时，与影像数据信号对应的灰度电压信号提供给像素部964，并作用于各像素部的显示设备来控制各像素的亮度，由此进行显示。在液晶显示装置中，例如，相对于显示装置内部的背照灯，液晶的透射率根据提供给像素部964的灰度电压信号与相对基板电压的电位差而变化，由此进行显示。另一方面，在有机EL显示装置中，根据提供给像素部964的灰度电压信号来控制电流的薄膜晶体管，控制流向有机EL元件的电流，有机EL元件的发光亮度根据该电流而变化，由此进行显示。另外，在有机EL显示装置中，也存在从驱动器直接向像素部提供电流信号的结构，但在本说明书中为从驱动器提供灰度电压信号，并由像素部转换为电流信号的显示装置。

扫描信号从栅极驱动器970提供到扫描线961，向各像素部964提供灰度信号电压是从数据驱动器980经由数据线962进行的。并且，栅极驱动器970和数据驱动器980由显示控制器950控制，栅极驱动器970和数据驱动器980所需要的时钟CLK、控制信号等由显示控制器950提供，影像数据被提供给数据驱动器980。电源电压分别由电源电路940提供。另外，提供给数据驱动器980的影像数据是数字数据。

1个画面量的数据的改写是在1帧期间(在60Hz驱动时通常约为0.017秒)进行，在各扫描线依次选择每1像素行(每行)，在选择期间内，从各数据线向像素部964提供灰度电压信号。另外，既有在扫描线中同时选择多个像素行的结构，也有以60Hz以上的帧频率进行驱动的结构。

另外，栅极驱动器970只要提供至少2值的扫描信号即可，而数据驱动器980则需要由与灰度数对应的多值电平的灰度电压信号来驱动数据线。因此，数据驱动器980具有：解码器，对应于各数据线将影像数据转换为模拟电压；和放大电路，将模拟电压放大输出给数据线962。

图18利用方框表示图17所示的数据驱动器980的主要部分。参照图18说明数据驱动器的结构。

参照图18，数据驱动器980具有移位寄存部16、数据寄存及锁存部15、电平移位器组14、解码器组10、基准电压产生电路11、放大电路组12、偏置电路13、和分别与多个数据线(图17中的962)连接的输出端组S1～Sq。

移位寄存部16根据时钟信号CLK和起动信号，确定与输出对应的数据锁存器的时序。数据寄存及锁存部15输入影像数字数据，根据由移位寄存部16确定的时序来锁存数字数据，并对应于STB信号(选通信号)的时序输出给电平移位器组14。电平移位器组14把作为各输出的位数据而输入的低电压信号转换为高电压信号，并输出给解码器组10。移位寄存部16和数据寄存及锁存部15具有逻辑电路，一般以低电压(0V～3.3V)驱动。

基准电压产生电路11产生对应于灰度数确定的彼此不同相的电平的多个基准电压信号，并提供给解码器组10。解码器组10具有与输出数对应的多个解码电路，各解码器选择与从电平移位器14输出的位数据对应的基准电压信号，并提供给放大电路组12的各放大电路。放大电路组12的各放大电路从偏置电路13接收偏置信号，根据由解码器组10的各解码器选择的基准电压信号，将灰度电压信号放大并输出给输出端组S1～Sq。另外，灰度数一般被设为2的幂乘，幂乘的指数与数据的位数对应。例如，在位数是8时，灰度数是2的8次幂即256。

解码器组10的各解码器具有与灰度数对应的多值电平的多个基准电压线、和多个开关晶体管，通过预定位数的数据(二进位数据)来控制多个开关晶体管导通、截止，从多值电平的基准电压线组70选择与数据对应的基准电压信号。

近年来，随着显示装置的高质量化，其显示颜色数量增加。显示颜色数量依赖于影像数字数据的位数、和从输出放大器输出的灰度电压信号的电压电平数(灰度数)。不仅6位数据(64灰度)，近年来8位数据(256灰度)的显示装置也在增加，另外也开发了10位数据(1024灰度)的显示装置。

在数据的位数增加2时，灰度数增大为4倍，基准电压线数量和开关晶体管数量也相应增加。因此，解码器的面积大幅增加，对数据驱动器的芯片成本增加的影响较大。

并且，为了削减显示装置的驱动器安装成本，要求增加每1芯片的输出数，并减少安装在显示装置上的驱动器LSI的个数。

因此，增加每1芯片的输出数，并减小与输出数对应的各电路的间距的必要性增大。为了应对这些要求，当务之急是尤其需要使解码器组10成为节省面积的结构。

另外，作为缩小芯片的短边方向尺寸及面积，并降低生产成本，缩小液晶显示模块的画框尺寸的解码器(ROM解码器)，专利文献1公开了如下结构，将增强型晶体管和耗尽型晶体管配置成矩阵状，并划分为两部分PROM解码器。另外，专利文献2公开了数字模拟转换电路的如下结构，放大电路采用内插运算两个基准电压并放大输出的放大器，由此减小由解码器选择的基准电压数，并缩小解码器面积。

专利文献1：日本特开2000-163018号公报(参照其图3)

专利文献2：日本特开2006-174180号公报(参照其图7)

下面说明对本发明的分析。

近年来，显示驱动器的多灰度(多位)化得到发展，为了降低成本，强烈要求通过精细工艺来缩小芯片面积。虽然金属的层数较少时工艺成本低，但如果增加金属的层数能够大幅削减面积，则能够降低芯片成本。

发明内容

本发明的目的在于，提供一种实现节省面积的解码器及使用该解码器的节省面积(低成本)的数据驱动器。

并且，本发明的其他目的在于，提供一种数据驱动器，能够实现上述目的，并且还能够应对与输出数对应的解码器电路的窄间距化。

根据本发明，为了解决上述一个或多个问题，大致采用如下结构。

根据本发明，提供一种半导体装置，在第1区域具有构成2×2排列的第1～第4晶体管，在所述2×2排列中，将所述第1～第4晶体管分别配置成下述关系：相对于配置有所述第1晶体管的行和列，所述第2晶体管被配置在同一行、不同列，所述第3晶体管被配置在同一列、不同行，所述第4晶体管被配置在不同行、不同列，对应于所述第1区域，具有：第1及第2信号线，被配置在第1布线层上，在所述排列的上方彼此分离并沿行方向延伸；和第3及第4信号线，被配置与所述第1布线层不同的在第2布线层上，在所述排列的上方彼此分离并沿行方向延伸，所述第1晶体管的第1扩散层与所述第1布线层的所述第1信号线连接，所述第2晶体管的第1扩散层与所述第2布线层的所述第3信号线连接，所述第3晶体管的第1扩散层与所述第2布线层的所述第4信号线连接，所述第4晶体管的第1扩散层与所述第1布线层的所述第2信号线连接。

在本发明中，所述第1及第3晶体管各自的栅极电极共同与2值的第1输入信号连接，所述第2及第4晶体管各自的栅极电极共同与2值的第2输入信号连接，所述第1输入信号和所述第2输入信号互补，所述第1晶体管的第2扩散层和所述第2晶体管的第2扩散层通过第1节点共同连接，根据所述第1输入信号及第2输入信号，所述第1信号线或所述第3信号线的信号被传递到所述第1节点，所述第3晶体管的第2扩散层和所述第4晶体管的第2扩散层通过第2节点共同连接，根据所述第1输入信号及第2输入信号，所述第2信号线或所述第4信号线的信号被传递到所述第2节点。

在本发明中，在沿行方向平行移动所述第1区域而得到的位置所对应的第2区域，具有构成2×2排列的第5～第8晶体管，在所述2×2排列中，将所述第5～第8晶体管配置成下述关系：相对于配置有所述第5晶体管的行和列，所述第6晶体管被配置在同一行、不同列，所述第7晶体管被配置在同一列、不同行，所述第8晶体管被配置在不同行、不同列，对应于所述第2区域，具有：第5及第6信号线，被配置在所述第1布线层上，在所述排列的上方彼此分离并沿行方向延伸；和第7及第8信号线，被配置在所述第2布线层上，在所述排列的上方彼此分离并沿行方向延伸，所述第5晶体管的第1扩散层与所述第1布线层的所述第5信号线连接，所述第6晶体管的第1扩散层与所述第2布线层的所述第7信号线连接，所述第7晶体管的第1扩散层与所述第2布线层的所述第8信号线连接，所述第8晶体管的第1扩散层与所述第1布线层的所述第6信号线连接。

在本发明中，所述第5及第7晶体管各自的栅极电极共同与2值的第3输入信号连接，所述第6及第8晶体管各自的栅极电极共同与2值的第4输入信号连接，所述第3输入信号和所述第4输入信号互补，所述第5晶体管的第2扩散层和所述第6晶体管的第2扩散层通过第3节点共同连接，根据所述第3输入信号及所述第4输入信号，所述第5信号线或所述第7信号线的信号被传递到所述第3节点，所述第7晶体管的第2扩散层和所述第8晶体管的第2扩散层通过第4节点共同连接，根据所述第3输入信号及所述第4输入信号，所述第6信号线或所述第8信号线的信号被传递到所述第4节点。

在本发明中，在从所述各布线层的上方观察的平面上，所述第1布线层的所述第1信号线和所述第2布线层的所述第3信号线之间至少一部分重叠，所述第1布线层的所述第2信号线和所述第2布线层的所述第4信号线之间至少一部分重叠。

在本发明中，在从所述各布线层的上方观察的平面上，所述第1布线层的所述第5信号线和所述第2布线层的所述第7信号线之间至少一部分重叠，所述第1布线层的所述第6信号线和所述第2布线层的所述第8信号线之间至少一部分重叠。在本发明中，在所述第1区域及第2区域上的所述第1布线层中，所述第1信号线和所述第5信号线相邻，所述第1布线层的所述第2信号线和所述第6信号线相邻，在所述第1区域及第2区域上的所述第2布线层中，所述第3信号线和所述第7信号线相邻，所述第2布线层的所述第4信号线和所述第8信号线相邻。

根据本发明，一种半导体装置，包括解码器，该解码器具有一个所述第1区域的2×2排列，或者在列方向上具有多个所述第1区域的2×2排列，并且具有一个所述第2区域的2×2排列，或者在列方向上具有多个所述第2区域的2×2排列，所述解码器在所述第1区域和所述第2区域之间还具有选择电路部，所述选择电路部输入所述各第1区域的所述第1节点及第2节点的信号和所述各第2区域的所述第3节点及第4节点的信号，选择并输出与2值的第5输入信号对应的至少一个节点的信号。

在本发明中，也可以构成为在所述2×2排列的行方向的延长线上具有多个所述解码器，在所述解码器中，所述第1区域和所述第2区域之间夹着所述选择电路部，所述第1区域和所述第2区域被配置在所述解码器的两侧，所述解码器与在所述第1区域一侧相邻的解码器共用第1通孔和第2通孔，所述第1通孔用于将所述第1布线层的所述第1信号线和所述第1晶体管的第1扩散层连接，所述第2通孔用于将所述第2布线层的所述第4信号线和所述第3晶体管的第1扩散层连接，所述解码器与在所述第2区域一侧相邻的解码器共用第3通孔和第4通孔，所述第3通孔用于将所述第1布线层的所述第5信号线和所述第5晶体管的第1扩散层连接，所述第4通孔用于将所述第2布线层的所述第8信号线和所述第7晶体管的第1扩散层连接。所述解码器与在所述第1区域一侧相邻的解码器共用所述第1晶体管、第3晶体管各自的所述第1扩散层，并且与在所述第2区域一侧相邻的解码器共用所述第5晶体管、第7晶体管各自的所述第1扩散层。

根据本发明，提供一种数据驱动器，具有与一个驱动输出对应的解码器，并具有：预定的位数据信号和第1信号线～第8信号线；包括沿行方向和列方向相邻配置的第1晶体管～第4晶体管的第1区域；和包括沿行方向和列方向相邻配置的第5晶体管～第8晶体管的第2区域，所述第1信号线～第8信号线包括被层叠的第1布线层的4个信号线和第2布线层的4个信号线，所述第1区域的所述第1晶体管～第4晶体管分别从所述第1信号线～第8信号线中的所述第1布线层的2个信号线和所述第2布线层的2个信号线供给信号，在相邻的晶体管之间从不同的布线层供给信号，所述第2区域的所述第5晶体管～第8晶体管分别从所述第1信号线～第8信号线中与所述第1区域的所述第1晶体管～第4晶体管所使用的信号线不同的、所述第1布线层的2个信号线和所述第2布线层的2个信号线供给信号，在相邻的晶体管之间从不同的布线层供给信号，所述第1晶体管～第8晶体管从由所述第1信号线～第8信号线供给的信号中选择并输出与所述预定的位数据信号对应的信号。

在本发明中，所述第1布线层的所述4个信号线和所述第2布线层的所述4个信号线分别在同一布线层内相邻配置。

在本发明中，所述第1布线层的所述4个信号线和所述第2布线层的所述4个信号线的路径被配置为包括上下重叠的部分。

在本发明中，在所述第1区域及第2区域的所述第1晶体管～第8晶体管的上层形成有所述第1布线层及第2布线层，在所述第1晶体管～第8晶体管与所述第1布线层及第2布线层之间的中间层还具有第3布线层，所述第1布线层～第3布线层是与所述第1晶体管～第8晶体管的栅极不同的层，并且是与所述第1～第8晶体管最近的3个布线层。

在本发明中，具有与多个驱动器输出对应的多个所述解码器，所述多个信号线由多个所述解码器共用。

在第1区域具有被配置成2×2排列的第1～第4晶体管，在平行移动所述第1区域而得到的第2区域具有被配置成2×2排列的第5～第8晶体管，第1布线层具有沿行方向延伸的第1～第4电压信号线，第2布线层具有沿行方向延伸的第1～第4电压信号线，在第1区域中，沿列方向排列的第1、第3晶体管的栅极共同与2值的第1信号连接，沿列方向排列的第2、第4晶体管的栅极共同与2值的第2信号连接，所述第1晶体管的第1扩散层与第1布线层的第1电压信号线连接，所述第3晶体管的第1扩散层与第2布线层的第3电压信号线连接，所述第2晶体管的第1扩散层与第2布线层的第1电压信号线连接，所述第4晶体管的第1扩散层与第1布线层的第3电压信号线连接，在第2区域中，沿列方向排列的第5、第7晶体管的栅极共同与2值的第3信号连接，沿列方向排列的第6、第8晶体管的栅极共同与2值的第4信号连接，所述第5晶体管的第1扩散层与第1布线层的第2电压信号线连接，所述第7晶体管的第1扩散层与第2布线层的第4电压信号线连接，所述第6晶体管的第1扩散层与第2布线层的第2电压信号线连接，所述第8晶体管的第1扩散层与第1布线层的第4电压信号线连接。

根据本发明，提供一种实现节省面积的解码器及使用该解码器的节省面积(低成本)的数据驱动器。并且，根据本发明，提供一种数据驱动器，能够应对与输出数对应的解码器的窄间距化。

附图说明

图1是表示本发明的一个实施方式的结构的图。

图2是表示本发明的一个实施例的结构的图。

图3是表示本发明的一个实施例的解码器的结构的图。

图4(A)、图4(B)是表示本发明的一个实施例的金属层的布局结构的图。

图5(A)、图5(B)是表示本发明的一个实施例的金属层的另一布局结构的图。

图6(A)、图6(B)是表示本发明的一个实施例的金属层的另一布局结构的图。

图7(A)、图7(B)是表示本发明的一个实施例的金属层的另一布局结构的图。

图8(A)、图8(B)是表示本发明的一个实施例的金属层的另一布局结构的图。

图9(A)、图9(B)是表示本发明的一个实施例的金属层的另一布局结构的图。

图10(A)、图10(B)是表示本发明的一个实施例的金属层的另一布局结构的图。

图11(A)、图11(B)是表示本发明的一个实施例的金属层的另一布局结构的图。

图12是表示可适用本发明的比赛型解码器的结构的图。

图13是表示可适用本发明的比赛型解码器的其他结构的图。

图14是表示本发明的另一个实施方式的结构的图。

图15(A)、图15(B)是表示半导体装置的剖面结构的图。

图16(A)、图16(B)是表示比较示例的金属层的布局结构的图。

图17是表示显示装置的代表性结构的图。

图18是表示数据驱动器的代表性结构示例的图。

具体实施方式

说明本发明的实施方式。在本发明中，具有构成2×2排列的第1～第4晶体管(图3中的21～24)，在所述2×2排列中，将所述第1～第4晶体管配置成下述关系：相对于配置有所述第1晶体管(21)的行和列，所述第2晶体管(22)被配置在同一行、不同列，所述第3晶体管(23)被配置在同一列、不同行，所述第4晶体管(24)被配置在不同行、不同列。具有：第1及第2信号线(例如图4(A)中的71-1、71-3)，被配置在第1布线层(71)上，在所述排列的上方彼此分离并沿行方向延伸；和第3及第4信号线(例如图4(B)中的72-1、72-3)，被配置在与第1布线层(71)不同的第2布线层(72)上，在所述排列的上方彼此分离并沿行方向延伸。第1晶体管(21)的第1扩散层与第1布线层(71)的所述第1信号线(71-1)连接，第2晶体管(22)的第1扩散层与第2布线层(72)的所述第3信号线(72-1)连接，第3晶体管(23)的第1扩散层与第2布线层(72)的第4信号线(72-3)连接，第4晶体管(24)的第1扩散层与第1布线层(71)的所述第2信号线(71-3)连接。在本发明中，第1及第3晶体管(21、23)各自的栅极电极共同与2值的第1输入信号连接，第2及第4晶体管(22、24)各自的栅极电极共同与2值的第2输入信号连接。所述第1输入信号和所述第2输入信号互补。第1晶体管(21)的第2扩散层和第2晶体管(22)的第2扩散层通过第1节点(N12)共同连接，经由根据所述第1输入信号和第2输入信号导通的第1晶体管或第2晶体管(21或22)，第1信号线(71-1)或第3信号线(72-1)的信号被传递到第1节点(N12)。第3晶体管(23)的第2扩散层和第4晶体管(24)的第2扩散层共同与第2节点(N15)连接，经由根据所述第1输入信号和第2输入信号导通的第3晶体管或第4晶体管(23或24)，第2信号线(71-3)或第4信号线(72-3)的信号被传递到第2节点(N15)。

在本发明中，在沿行方向平行移动所述第1区域而得到的位置所对应的第2区域，具有构成2×2排列的第5～第8晶体管(31-34)，在所述2×2排列中，将所述第5～第8晶体管配置成下述关系：相对于配置有第5晶体管(31)的行和列，第6晶体管(32)被配置在同一行、不同列，第7晶体管(33)被配置在同一列、不同行，第8晶体管(34)被配置在不同行、不同列。具有：第5及第6信号线(71-2、71-4)，被配置在第1布线层(71)上，在所述排列的上方彼此分离并沿行方向延伸；和第7及第8信号线(72-2、72-4)，被配置在第2布线层(72)上，在所述排列的上方彼此分离并沿行方向延伸。在本发明中，第5晶体管(31)的第1扩散层与第1布线层(71)的所述第5信号线(71-2)连接，第6晶体管(32)的第1扩散层与第2布线层(72)的所述第7信号线(72-2)连接。第7晶体管(33)的第1扩散层与第2布线层(72)的第8信号线(72-4)连接，第8晶体管(34)的第1扩散层与所述第1布线层的所述第6信号线(71-4)连接。第5及第7晶体管(31、33)各自的栅极电极共同与2值的第3输入信号连接，第6及第8晶体管(32、34)各自的栅极电极共同与2值的第4输入信号连接。所述第3输入信号和所述第4输入信号互补。第5晶体管(31)的第2扩散层和第6晶体管(32)的第2扩散层通过第3节点(图3中的N22)共同连接，经由根据所述第3输入信号和第4输入信号导通的第5晶体管或第6晶体管(31或32)，所述第5信号线(71-2)或第7信号线(72-2)的信号被传递到第3节点(N22)。第7晶体管(33)的第2扩散层和第8晶体管(34)的第2扩散层通过第4节点(N25)共同连接，经由根据所述第3输入信号和第4输入信号导通的第7晶体管或第8晶体管(33或34)，第6信号线(71-4)或第8信号线(72-4)的信号被传递到第4节点(N25)。

在本发明中，在所述第1区域和所述第2区域之间具有选择电路部(40)，所述选择电路部输入所述第1区域的所述第1及第2节点(N12、N15)的信号、和所述第2区域的所述第3及第4节点(N22、N25)的信号，并根据对应的2值的输入信号选择并输出与至少一个信号。

在本发明中，在从所述各布线层的上方观察的平面上，所述第1布线层的所述第1信号线(71-1)和所述第2布线层(72)的所述第3信号线(72-1)之间至少一部分重叠，所述第1布线层的所述第2信号线(71-3)和所述第2布线层的所述第4信号线(72-3)之间至少一部分重叠。在从所述各布线层的上方观察的平面上，第1布线层的所述第5信号线(71-2)和所述第2布线层的所述第7信号线(72-2)之间至少一部分重叠，所述第1布线层的所述第6信号线(71-4)和所述第2布线层的所述第8信号线(72-4)之间至少一部分在重叠。下面，根据实施例进行说明。

图1是表示本发明的一个实施方式的数据驱动器980的结构的图。参照图1，数据驱动器980具有解码器组10、基准电压产生电路11、放大电路组12。

解码器组10具有分别与q个输出端S1～Sq对应配置的第1～第q解码器10-1～10-q。

放大电路组12也与q个输出端S1～Sq分别对应地具有第1～第q放大电路12-1～12-q。

基准电压产生电路11配置在解码器10-p和10-(p+1)(其中，(p+1)≤q)之间。

基准电压产生电路11由对第1电压E1和第2电压E2(E1＞E2)分压的电阻串构成，从电阻串的各连接节点生成彼此不同的多个电压电平的基准电压信号。

多个电平的基准电压信号通过对于全部输出S1～Sq共用的基准电压信号线组70输入到解码器10-1～10-q。

按每个输出，向解码器10-1～10-q分别输入从电平移位器输出的(n+1)位的数据信号D0～Dn、及其互补信号(Complementary signal)D0B～DnB，解码器10-1～10-q分别选择与数据信号对应的基准电压信号并从OUT输出。由解码器10-1～10-q选择的基准电压信号，在由放大电路12-1～12-q分别放大后输出给输出端S1～Sq。另外，放大电路12-1～12-q不仅输入一个基准电压信号，并将对应的灰度电压信号放大输出，还可以输入多个基准电压信号并预算放大，输出对应的灰度电压信号。例如，也可以采用专利文献2(图7)公开的那种结构，即输入两个基准电压信号，将所述两个基准电压信号的中间电压作为灰度电压信号放大输出。与此对应，图1中的解码器10-1～10-q分别选择一个或多个基准电压信号并从OUT输出。并且，在图1中，电平移位器输出数据信号用D0～Dn图示，省略图示互补信号D0B～DnB。

虽然没有特殊限制，但在图1中，第1～第q解码器10-1～10-q由同一导电型的晶体管开关构成。并且，相邻的解码器把边界(a)和(b)作为对称轴，分别呈对称配置(按照镜像对称的关系配置)。以边界(a)为轴，把边界(a)的左侧的解码器折返，就成为边界(a)的右侧的解码器。以边界(b)为轴，把边界(b)的左侧的解码器折返，就成为边界(b)的右侧的解码器。

图2是表示适用本发明的解码器的电路结构的图，是表示与图1所示的一个输出对应的解码器10-k(k是1～q的任意整数)的结构的图。

参照图2，解码器10-k把(n+1)位的数据信号D0～Dn及其互补信号D0B～DnB作为输入，选择与所输入的数据信号对应的基准电压信号，并输出给OUT。图2表示采用(n+1)位的数据信号D0～Dn及其互补信号D0B～DnB中的1位的信号DX及其互补信号DXB的选择电路部，以及采用另一个1位的信号DY及其互补信号DYB的选择电路部的具体结构。

关于由信号(DXB、DX)选择的选择电路部，作为代表示出了把4个开关晶体管作为一组的相同结构的选择电路部20-(j-1)、20-j、20-(j+1)，沿图示的纵方向设置多个相同结构的选择电路部。在此，具体说明选择电路部20-j。

选择电路部20-j通过由信号(DXB、DX)来控制导通、截止的4个开关晶体管21～24，从4个基准电压信号Vh、Vh+1、Vh+2、Vh+3中选择2个基准电压信号。

开关晶体管21连接在供给基准电压信号Vh的节点N11和节点N12之间。开关晶体管22连接在供给基准电压信号Vh+1的节点N13和节点N12之间。开关晶体管23连接在供给基准电压信号Vh+2的节点N14和节点N15之间。开关晶体管24连接在供给基准电压信号Vh+3的节点N16和节点N15之间。节点N12和节点N15分别向选择电路部40输入所选择的基准电压信号。开关晶体管21、23共同导通、截止，开关晶体管22、24共同地、并且与开关晶体管21、23互补地导通、截止。在开关晶体管21、23导通时，开关晶体管22、24截止，在开关晶体管21、23截止时，开关晶体管22、24导通。

选择电路部20-(j-1)、20-(j+1)也是相同的结构，根据信号(DXB、DX)从4个基准电压信号中选择2个基准电压信号，并输入选择电路部40。另外，例如在信号DX对开关晶体管22、24进行相同的导通、截止控制时，信号DXB对开关晶体管21、23进行相同的导通、截止控制。或者，也可以将信号DX和信号DXB切换，信号DXB对开关晶体管22、24进行相同的控制，信号DX对开关晶体管21、23进行相同的控制。

关于由信号(DY、DYB)选择的选择电路部，作为代表示出了把4个开关晶体管作为一组的相同结构的选择电路部30-(j-1)、30-j、30-(j+1)，沿图示的纵方向设置多个相同结构的选择电路部。下面，具体说明选择电路部30-j。

选择电路部30-j通过由信号(DY、DYB)来控制导通、截止的4个开关晶体管31～34，从4个基准电压信号Vi、Vi+1、Vi+2、Vi+3中选择2个基准电压信号。开关晶体管31连接在供给基准电压信号Vi的节点N21和节点N22之间。开关晶体管32连接在供给基准电压信号Vi+1的节点N23和节点N22之间。开关晶体管33连接在供给基准电压信号Vi+2的节点N24和节点N25之间。开关晶体管34连接在供给基准电压信号Vi+3的节点N26和节点N25之间。节点N22和节点N25分别向选择电路部40输入所选择的信号。

选择电路部30-(j-1)、30-(j+1)也是相同的结构，根据信号(DY、DYB)从4个基准电压信号中选择2个基准电压信号，并输入选择电路部40。另外，例如在信号DY对开关晶体管32、34进行相同的导通、截止控制时，信号DYB对开关晶体管31、33进行相同的导通、截止控制。或者，也可以将信号DY和信号DYB切换。

选择电路部40把DnB～D0B、Dn～D0中、除了信号(DXB、DX)、(DY、DYB)之外的数据信号(信号及其互补信号)作为输入，从由信号(DXB、DX)、(DY、DYB)选择的多个基准电压信号中，选择与除了(DXB、DX)、(DY、DYB)之外的数据信号对应的基准电压信号，并输出给OUT。

另外，X、Y可以是0～n的任一个整数，X和Y也可以相同。关于具体示例将在后面参照图12和图13说明。

图3是表示适用本发明的解码器的布局图的图。图3对应于图2所示的解码器10-k的电路结构。在图3中示出了由数据信号(DXB、DX)、(DY、DYB)控制的开关晶体管的布局图。

开关晶体管以跨越两个扩散层56和扩散层56的方式设有栅极层51(栅极电极)。将栅极层51夹在中间的扩散层56表示开关晶体管的漏极区域或源极区域，图中的方框■和圆●表示漏极区域或源极区域的连接节点。■表示供给参照信号的节点，●表示输出基准电压信号的节点。

另外，图3示出的示例表示两个开关晶体管共同连接输出侧节点●的布局图。

图中的左右方向对应于数据驱动器的长边方向，图中的上下方向对应于数据驱动器的短边方向。

因此，通过将两个开关晶体管的一端(节点●)共用，能够减小解码器的间距(与1个输出相应的解码器的宽度)。

并且，多个基准电压信号线组70沿数据驱动器的长边方向延伸配置。基准电压信号线组70由后面叙述的第1金属层71和第2金属层72构成。在图3中，利用直线表示基准电压信号线组70的各信号线。

下面，与图2相同，说明作为代表的选择电路部20-j和选择电路部30-j。

选择电路部20-j具有：共同连接节点N12的、沿行方向相邻的两个开关晶体管21、22；和共同连接节点N15的、沿行方向相邻的两个开关晶体管23、24。并且，开关晶体管21、23及开关晶体管22、24在列方向也分别彼此相邻。

选择电路部30-j具有：共同连接节点N22的、沿行方向相邻的两个开关晶体管31、32；和共同连接节点N25的、沿行方向相邻的两个开关晶体管33、34。并且，开关晶体管31、33及开关晶体管32、34在列方向也分别彼此相邻。

基准电压信号线组70中、由各4个第1及第2金属层71、72构成的8根基准电压信号线，共同对应于选择电路部20-j和30-j，并被布线在开关晶体管21～24、31～34的布局位置的正上方或最近的位置。

在图3中，选择电路部20-j的2行2列的4个开关晶体管21～24，分别从8个基准电压信号线中的两个第1金属层71及两个第2金属层72供给基准电压信号，而且，在相邻晶体管之间从不同的金属层供给信号。这种结构构成本发明的一个特征。

具体地讲，在开关晶体管21、24的节点N11、N16与金属层71、72中的一方连接时，开关晶体管22、23的节点N13、N14与金属层71、72中的另一方连接。

选择电路部30-j的2行2列的4个开关晶体管31～34，分别从8个基准电压信号线中剩余的两个第1金属层71及剩余的两个第2金属层72供给基准电压信号，而且，在相邻晶体管之间从不同的金属层供给信号。这种结构构成本发明的一个特征。具体地讲，在开关晶体管31、34的节点N21、N26与金属层71、72中的一方连接时，开关晶体管32、33的节点N23、N24与金属层71、72中的另一方连接。

在图3中，把通过包括节点N11、N14的节点组的直线设为与相邻的解码器(例如，解码器10-(k-1))的边界(a)，把通过包括节点N21、N24的节点组的直线设为与相邻的解码器(例如，解码器10-(k+1))的边界(b)，如图1所示，如果相对于边界线(a)、(b)形成对称配置(镜像对称)，则通过边界线的各节点在相邻解码器之间被共用，因此能够减小解码器的间距(与1个输出相应的解码器的宽度)。

选择电路部20-j或选择电路部30-j的沿行及列方向延伸的4个晶体管，也可以根据需要多少偏移配置。

并且，选择电路部20-j和选择电路部30-j彼此只要是能够共用8个基准电压信号线的配置，则将选择电路部40夹在之间的配置状态也可以多少偏移。选择电路部40与图2相同，所以省略说明。

说明本发明的实施方式的集成电路装置的优选结构。图15是表示本发明的一个实施方式的晶体管及布线的剖面结构的图。图15(A)示意表示在硅基板表面上形成有晶体管的结构，图15(B)示意表示在绝缘基板上形成晶体管的结构(SOI：Silicon On Insulator(硅绝缘体))。如图15(A)所示，形成有由源极区域和漏极区域56、以及栅极电极51构成的晶体管，上述源极区域和漏极区域56形成于基板50A表面的扩散层上，上述栅极电极51在源极区域和漏极区域56之间的沟道区域上经由栅极绝缘膜58而设置，并至少具有将晶体管之间及其他元件之间连接的金属层71、金属层72、金属层55。在上述各层之间形成有绝缘膜(层间绝缘膜)59。另外，晶体管的栅极51、源极(扩散层)56和漏极(扩散层)56，通过接触件54(以下也将接触件简称为“CT”)与金属层55连接。金属层55通过通孔62(以下也将通孔简称为“TH”)与上层的第2金属层72连接。另外，金属层72通过TH61与上层的金属层71连接。TH61也可以隔着金属层72形成于TH62的正上方。TH62也可以隔着金属层55形成于CT54的正上方。

一般，在集成电路装置中，金属层55、71、72采用加工性能良好且低廉的铝或铝合金作为布线材料(AL)。也可以采用除铝之外的金属材料(例如铜(Cu)等)。在图15中示出了金属层55、72、71的3层结构的示例，但也可以在金属层71的上层还设置其他金属层。最上层的金属层可以在PAD(焊盘)部通过凸块与外部连接，并从外部接收信号供给，或向外部输出信号。基板50A一般采用单晶硅的半导体基板，但也可以是如图15(B)所示的玻璃等绝缘性基板50B。形成于绝缘性基板50B上的晶体管一般被称为薄膜晶体管(TFT)，形成由源极区域和漏极区域56、以及栅极电极51构成的晶体管，上述栅极电极51在源极区域和漏极区域56之间的沟道区域上经由栅极绝缘膜58而设置，并至少具有将晶体管之间及其他元件之间连接的金属层71、金属层72、金属层55。在上述各层之间形成有绝缘膜59(层间绝缘膜)。

图4(A)、图4(B)是表示本发明的一个实施方式的高密度布线布局的图。

图4表示向图3中的解码器10-k的选择电路部20-j和30-j的8个开关晶体管21～24、31～34提供基准电压信号的、8个基准电压信号线的布局图案。

把8个基准电压信号线中由金属层71构成的4个基准电压信号线设为71-1～71-4，并表示于图4(A)。另一方面，把由金属层72构成的4个基准电压信号线设为72-1～72-4，并表示于图4(B)。

另外，为了便于容易进行说明，假设图4所示的结构与图15所示的结构相同。并且，对于各开关晶体管，为了便于容易理解，在各选择电路部中利用2行2列的4个四边形简易示出。

在图4(A)中也一并示出了从金属层71与下层的金属层72连接的TH61。

在图4(B)中也一并示出了从金属层72与下层的金属层55连接的TH62。另外，关于金属层55以及将金属层55和开关晶体管的节点(源极、漏极)连接的接触件(CT)，为了避免附图变复杂而省略记述。但是，假设图4(B)所示的TH62与最近的晶体管的节点连接。并且，在与TH62最近的开关晶体管有多个的情况下，从TH62利用箭头表示连接目标的开关晶体管(例如，从图4(B)的TH62到开关晶体管31的节点N21的连接)。另外，示出了与TH62连接的TH61通过金属层72形成于TH62的正上方的示例，当然TH61与TH62的位置也可以偏移。

并且，在图4(A)、图4(B)中，省略记述图3中的选择电路部40。附图中利用记号(a)、(b)表示的直线，表示在图3中说明的与相邻解码器的边界。

如图4(A)、图4(B)所示，选择电路部20-j、30-j各自的2行2列的4个开关晶体管的接收电压供给的各节点，分别与金属层71的两个基准电压信号线和金属层72的两个基准电压信号线连接，而且在相邻晶体管之间与不同的金属层连接。

具体地讲，参照图4(A)，由金属层71构成的4个基准电压信号线71-1～71-4中的基准电压信号线71-1供给电压信号Vh，并通过TH61和TH62与选择电路部20-j的开关晶体管21的节点N11连接。另外，TH61、TH62也可以配置在与图中左侧的相邻解码器(未图示)的边界线(a)上或者附近，并与开关晶体管21的节点N11一起被该相邻解码器共用。

与基准电压信号线71-1相邻的基准电压信号线71-2供给电压信号Vi，并通过TH61和TH62与选择电路部30-j的开关晶体管31的节点N21连接。另外，TH61、TH62也可以配置在与图中右侧的相邻解码器(未图示)的边界线(b)上或者附近，并与开关晶体管31的节点N21一起被该相邻解码器共用。

与基准电压信号线71-2相邻的基准电压信号线71-3供给电压信号Vh+3，并通过TH61和TH62与选择电路部20-j的开关晶体管24的节点N16连接。

与基准电压信号线71-3相邻的基准电压信号线71-4供给电压信号Vi+3，并通过TH61和TH62与选择电路部30-j的开关晶体管34的节点N26连接。

另一方面，参照图4(B)，由金属层72构成的4个基准电压信号线72-1～72-4中的基准电压信号线72-1供给电压信号Vh+1，并通过TH62与选择电路部20-j的开关晶体管22的节点N13连接。

与基准电压信号线72-1相邻的基准电压信号线72-2供给电压信号Vi+1，并通过TH62与选择电路部30-j的开关晶体管32的节点N23连接。

与基准电压信号线72-2相邻的基准电压信号线72-3供给电压信号Vh+2，并通过TH62与选择电路部20-j的开关晶体管23的节点N14连接。另外，TH62也可以配置在与图中左侧的相邻解码器(未图示)的边界线(a)上或者附近，并与开关晶体管23的节点N14一起被该相邻解码器共用。

与基准电压信号线72-3相邻的基准电压信号线72-4供给电压信号Vi+2，并通过TH62与选择电路部30-j的开关晶体管33的节点N24连接。另外，TH62也可以配置在与图中右侧的相邻解码器(未图示)的边界线(b)上或者附近，并与开关晶体管33的节点N24一起被该相邻解码器共用。

即，在图4(A)、图4(B)所示的示例中，选择电路部20-j的开关晶体管21、24与金属层71连接，开关晶体管22、23与金属层72连接。

选择电路部30-j的开关晶体管31、34与金属层71连接，开关晶体管32、33与金属层72连接。

在图4(A)、图4(B)中，将金属层71和晶体管之间连接的TH61、TH62，必须与金属层72的基准电压信号线72-1～72-4具有预定的分离距离。

另一方面，将金属层72和晶体管之间连接的TH62，可以位于金属层72的布线的正下方。

因此，在本实施方式中，在相邻晶体管之间，漏极节点通过接触件、通孔与不同层的金属布线层连接。

在图4(A)中，金属层71的基准电压信号线71-1在选择电路部20-j的开关晶体管21、22的区域、以及选择电路部30-j的开关晶体管32、31的区域上沿行方向(2×2的晶体管21～24、31～34的排列的行方向)呈直线状延伸。虽然没有特殊限制，但在选择电路部20-j中，用于和开关晶体管21的节点N11连接的TH61，位于从金属层71的基准电压信号线71-1靠向相邻的基准电压信号线71-2一侧的位置，金属层71的基准电压信号线71-1具有沿与基准电压信号线71-1的延伸方向垂直的方向突出设置的图案作为用于与TH61连接的连接部。

金属层71的基准电压信号线71-2在开关晶体管21、23的区域之间延伸(不限于开关晶体管21、23的区域之间，也可以有一部分重叠)，并在通过和开关晶体管21的节点N11连接的TH61所对应的位置后继续延伸的位置，朝向基准电压信号线71-1侧弯折并延伸，然后在与TH61对应的位置继续弯折后，再与金属层71的基准电压信号线71-1平行地呈直线状延伸，并在选择电路部30-j的开关晶体管32、31的区域上沿行方向呈直线状设置。在选择电路部30-j中，用于和开关晶体管31的节点N21连接的TH61，位于从金属层71的基准电压信号线71-2靠向金属层71的基准电压信号线71-3一侧的位置，金属层71的基准电压信号线71-2具有沿与基准电压信号线71-2的延伸方向垂直的方向突出设置的图案作为用于与TH61连接的连接部。

金属层71的基准电压信号线71-3形成为如下图案，在选择电路部20-j的开关晶体管23的区域沿直线延伸，在到达与开关晶体管24的节点N16连接的TH61之前、或者在TH61上经过后，向基准电压信号线71-2侧弯折后延伸，并且再次弯折后与金属层71的基准电压信号线71-1、71-2平行地呈直线状延伸，在选择电路部30-j中，在金属层71的基准电压信号线71-2的TH61前向基准电压信号线71-4侧弯折并延伸预定距离，然后再弯折并与基准电压信号线71-4平行地延伸。

金属层71的基准电压信号线71-4在选择电路部20-j的开关晶体管23、24的区域、以及选择电路部30-j的开关晶体管34、33的区域上，沿行方向呈直线状设置。虽然没有特殊限制，但在选择电路部30-j中，用于和开关晶体管34的节点N26连接的TH61，位于从金属层71的基准电压信号线71-4靠向金属层71的基准电压信号线71-3一侧的位置，金属层71的基准电压信号线71-4具有沿与延伸方向垂直的方向突出设置的图案作为用于与TH61连接的连接部。

在图4(B)中，金属层72的基准电压信号线72-1在选择电路部20-j的开关晶体管21、22的区域、以及选择电路部30-j的开关晶体管32、31的区域上，沿行方向(2×2的晶体管21～24、31～34的排列的行方向)呈直线状设置。在金属层72的基准电压信号线72-1上，设有用于在选择电路部20-j中与开关晶体管22的节点N13连接的TH62。

金属层72的基准电压信号线72-2在开关晶体管21、23的区域之间延伸，在选择电路部20-j中，从与金属层72的基准电压信号线72-1之间夹着与开关晶体管21的节点N11连接的TH62的位置开始延伸，在通过与节点N11连接的TH62后继续延伸预定距离的位置，朝向金属层72的基准电压信号线72-1侧弯折，并与金属层72的基准电压信号线72-1平行地呈直线状延伸，在选择电路部30-j的开关晶体管32、31的区域上沿行方向呈直线状设置。在选择电路部30-j中，用于和开关晶体管32的节点N23连接的TH62被设在金属层72的基准电压信号线72-2上。

金属层72的基准电压信号线72-3形成为如下图案，在选择电路部20-j的开关晶体管23的区域沿直线延伸，在到达与开关晶体管24的节点N16连接的TH62之前，向金属层72的基准电压信号线72-2侧弯折后延伸，并再次弯折后与金属层72的基准电压信号线72-1、72-2平行地呈直线状延伸，在选择电路部30-j中，通过与开关晶体管34的节点N26连接的TH62，在到达与开关晶体管31的节点N21连接的TH62之前，向基准电压信号线72-4侧弯折，然后再弯折并与基准电压信号线72-4平行地延伸。另外，与开关晶体管34的节点N26连接的TH62，被配置在基准电压信号线72-3和72-4之间。

金属层72的基准电压信号线71-4在选择电路部20-j的开关晶体管23、24的区域、以及选择电路部30-j的开关晶体管34、33的区域上，沿行方向呈直线状设置。虽然没有特殊限制，但在选择电路部30-j中，与开关晶体管33的节点N24连接的TH62被设在金属层72的基准电压信号线72-4上。

在图4所示的示例中，图4(A)中的金属层71的基准电压信号线71-1～71-4的布线图案，在俯视图中与图4(B)中的下层金属层72的基准电压信号线72-1～72-4重叠。在图4(B)的金属层72中，成为在与节点N11连接的TH62和与节点N24连接的TH62之间可容纳相当于1行信号线的布线图案。并且，与开关晶体管21、23、31、33的各节点连接的TH61、TH62，被配置于在开关晶体管21、23的左侧或者开关晶体管31、33的右侧分别相邻的解码器(未图示)的边界线(a)或边界线(b)上，由此能够与所述各节点一起被相邻解码器(未图示)共用。结果，容易实现从TH62经由金属层55(参照图15)连接到各开关晶体管的连接布线。

根据上述布局，在金属层71、72的基准电压信号线的布局(布线图案)中，对4个基准电压信号线确保相当于5个基准电压信号线的面积即可。即，能够实现平面上的高密度布线。并且，也能够实现缩小了相邻晶体管之间的距离的布局。例如，能够实现选择电路部20-j的开关晶体管21、22共用节点N12(图3)的结构，也能够缩小开关晶体管21和23的分离距离。因此，本实施方式能够实现节省面积。

并且，图4(A)、图4(B)的第1及第2金属层71、72的布线图案中，除了与通孔的连接部之外，形成彼此重叠的配置。基准电压信号一般是恒定电压信号，基准电压信号线之间的寄生电容越大，信号稳定性越好，所以优选金属层71与金属层72的布线图案的重叠比较多，而且分离距离尽可能小。另外，在与通孔的连接部附近，金属层71、72的布线图案也可以多少偏移。

并且，图4(A)、图4(B)的金属层71、72的布线图案中，1个信号线只形成于同一层，并且信号线的弯折部位最多为4处，即使是跨越多个解码器的配置状态，也能够将布线电阻的增加抑制在最小限度。在1个信号线形成于多个金属层的情况下，由于连接部的通孔的电阻增加，所以布线电阻增加。并且，在弯折部位比较多的情况下，布线电阻也增加。

在本实施方式中，信号线只位于同一层，弯折部位也少，所以实现了低电阻的布线。另外，在图4(A)、图4(B)中，关于信号线的弯折示出了90度的示例，但如果是弯折45度，则能够实现更低的电阻。

图16是表示比较示例的布局的一例的图。为了明确本发明的基准电压信号线的布局的效果，参照图16说明与本发明不同的基准电压信号线的布局的示例。图16所示的布局方式中，选择电路部20-j、30-j各自的2行2列的4个开关晶体管的接收电压供给的各节点，在沿列方向相邻的晶体管之间与同一金属层连接。另外，与图4相同，表示把与开关晶体管21、23、31、33的各节点连接的TH61、TH62配置在与图中左右的相邻解码器(未图示)的边界线(a)或(b)上的情况。

参照图16(A)、图16(B)，选择电路部20-j的开关晶体管21、23被配置成为都与金属层71连接，TH61、TH62必须与金属层72的基准电压信号线具有预定的分离距离ds1。分离距离ds1是将金属层71和开关晶体管连接的TH62与金属层72之间的分离距离的2倍、以及一个TH62的宽度的合计距离。

对于选择电路部30-j的开关晶体管31、33也相同，TH61、TH62必须与金属层72的基准电压信号线具有预定的分离距离ds1。因此，开关晶体管21、23附近及开关晶体管31、33附近的金属层72的基准电压信号线连续设有分离距离ds1，所以列方向的信号密度比图4(A)、图4(B)低。具体地讲，4个信号线需要相当于6个信号线的面积。因此，与开关晶体管21、23之间的分离距离同样地，也不能缩小开关晶体管31、33之间的分离距离，而且面积增大。

图5～图11是表示图4所示的实施例的变更示例的图。在图5～图11中，与图4相同，选择电路部20-j、30-j各自的2行2列的4个开关晶体管的接收电压供给的各节点，分别与金属层71的两个基准电压信号线和金属层72的两个基准电压信号线连接，而且在相邻晶体管之间与不同的金属层连接。并且，表示把与开关晶体管21、23、31、33的各节点连接的TH61、TH62配置在与图中左右的相邻解码器(未图示)的边界线(a)或(b)上的示例。上述变更示例都能够实现与图4相同的效果。

图5是表示图4所示的实施例的第1变更示例的图。图5(A)、图5(B)是将图4(A)、图4(B)中的金属层71的基准电压信号线71-1和71-2的顺序切换后的布线图案。由此，将基准电压信号线71-1和选择电路部30-j的开关晶体管31连接的TH61、TH62的位置略有改变。金属层71的基准电压信号线71-1、71-2在选择电路部20-j的开关晶体管21上平行地延伸一直到选择电路部30-j的开关晶体管31的区域，基准电压信号线71-1在到达基准电压信号线71-2的TH61之前，暂且向基准电压信号线71-3侧弯折，然后再次与基准电压信号线71-2平行地延伸。在金属层71的基准电压信号线71-1上设有与开关晶体管21的节点N11连接的TH61。另外，基准电压信号线71-3、71-4的顺序以及金属层72的各基准电压信号线72-1～72-4的顺序，与图4(A)、图4(B)相同。并且，选择电路部20-j、30-j的各晶体管的配置、各晶体管与各基准电压信号线71-1～71-4、72-1～72-4的连接关系、以及从各基准电压信号线提供的基准电压信号的关系，也与图4(A)、图4(B)相同。

在本发明中，将金属层71的基准电压信号线71-1和71-2的顺序切换后的布线图案，也能够获得与通过图4所示的布局实现的效果相同的效果。即，金属层71、72各层的基准电压信号线的布局(布线图案)中，4个基准电压信号线只占用相当于5个基准电压信号线的面积，能够实现平面上的高密度布线。并且，同时也能够实现缩小了相邻晶体管之间的距离的布局。并且，金属层71、72的布线图案是1个信号线只形成于同一层，信号线的弯折部位最多为4处，所以即使是跨越多个解码器的配置，也能够将布线电阻的增加抑制在最小限度。

图6是表示图4的第2变更示例的图。图6(A)、图6(B)是将图4(A)、图4(B)中的金属层71的基准电压信号线71-3和71-4的顺序切换后的布线图案。其他基准电压信号线的顺序、各晶体管的配置、各晶体管与各基准电压信号线的连接关系、以及从各基准电压信号线提供的基准电压信号的关系，都与图4(A)、图4(B)相同。金属层71的基准电压信号线71-3相对于与开关晶体管24的节点N16连接的TH61，位于图中的下侧，并设有从基准电压信号线71-3到TH61的连接部，金属层71的基准电压信号线71-4相对于与开关晶体管34的节点N26连接的TH61，位于图中的上侧，并设有从基准电压信号线71-4到TH61的连接部。在图6中，也能够获得与通过图4所示的布局实现的效果相同的效果。

图7是表示图4的第3变更示例的图。图7(A)、图7(B)是将图4(A)、图4(B)中的金属层71的基准电压信号线71-1和71-2的顺序切换，还将基准电压信号线71-3和71-4的顺序切换后的布线图案。其他基准电压信号线的顺序、各晶体管的配置、各晶体管与各基准电压信号线的连接关系、以及从各基准电压信号线提供的基准电压信号的关系，都与图4(A)、图4(B)相同。在图7中，也能够获得与通过图4所示的布局实现的效果相同的效果。

图8是表示图4的第4变更示例的图。图8(A)、图8(B)是将图4(A)、图4(B)中的金属层72的基准电压信号线72-1和72-2的顺序切换后的布线图案。其他基准电压信号线的顺序、各晶体管的配置、各晶体管与各基准电压信号线的连接关系、以及从各基准电压信号线提供的基准电压信号的关系，都与图4(A)、图4(B)相同。在图8中，也能够获得与通过图4所示的布局实现的效果相同的效果。

图9是表示图4的第5变更示例的图。图9(A)、图9(B)是将图4(A)、图4(B)中的金属层72的基准电压信号线72-3和72-4的顺序切换后的布线图案。其他基准电压信号线的顺序、各晶体管的配置、各晶体管与各基准电压信号线的连接关系、以及从各基准电压信号线提供的基准电压信号的关系，都与图4(A)、图4(B)相同。在图9中，也能够获得与通过图4所示的布局实现的效果相同的效果。

图10是表示图4的第6变更示例的图。图10(A)、图10(B)是将图4(A)、图4(B)中的金属层72的基准电压信号线72-1和72-2的顺序切换，还将基准电压信号线72-3和72-4的顺序切换后的布线图案。其他基准电压信号线的顺序、各晶体管的配置、各晶体管与各基准电压信号线的连接关系、以及从各基准电压信号线提供的基准电压信号的关系，都与图4(A)、图4(B)相同。在图10中，也能够获得与通过图4所示的布局实现的效果相同的效果。

图11是表示图4的第7变更示例的图。图11(A)、图11(B)是将图4(A)、图4(B)中的选择电路部20-j的开关晶体管的列的配置切换后的结构。开关晶体管21和22的位置被切换，开关晶体管23和24的位置被切换。基准电压信号线71-2呈直线状延伸，并在与节点N11连接的TH61迂回，然后再次呈直线状延伸。由此，将开关晶体管21～24和对应的基准电压信号线连接的TH61、TH62的位置略有变化。另外，各基准电压信号线的顺序、各晶体管与各基准电压信号线71-1～71-4、72-1～72-4的连接关系、以及从各基准电压信号线提供的基准电压信号的关系，都与图4(A)、图4(B)相同。

在本发明中，即使是将金属层71的基准电压信号线71-1和71-2的顺序切换后的布线图案，也能够获得与通过图4所示的布局实现的效果相同的效果。

图11(A)、图11(B)所示的布局对应于，在图3中将包括开关晶体管21、23的开关晶体管列、和包括开关晶体管22、24的开关晶体管列的配置切换，并将输入到栅极的数据信号(DBX、DX)切换后的结构。这样，即使切换开关晶体管列，在电路上也是等效的，所以基准电压信号的选择结果不受影响。

即，在本实施方式中，与图11相同，也能够实现将图4(A)、图4(B)所示的选择电路部30-j的开关晶体管的列的配置切换后的布局。还可以实现将图4(A)、图4(B)所示的选择电路部20-j、30-j各自的开关晶体管的列的配置切换后的布局。省略了这些布局的图示，而且不仅图4，还可以实现在图5～图10的各附图中将选择电路部20-j或/和30-j的开关晶体管的列的配置切换后的布局。并且，各变更示例都能够实现与图4相同的效果。

图12、图13是表示本发明的一个实施例的结构的图。在图12、图13中示出了图2所示的解码器的选择电路部40的具体示例。

图12表示在(n+1)位的比赛型解码器(Tournament decoder)的结构中，n＝4的具体示例。选择电路部20-j及30-j(j＝4)由一端被供给基准电压信号，并由比赛型解码器的最低位的位(D0B、D0)选择的开关晶体管构成。选择电路部40由通过位(D1B、D1)～(D4B、D4)进行选择的比赛型电路构成，所选择的一个基准电压信号被输出给OUT。另外，在除了n＝4之外(其中，n为1以上)的情况下，能够按照相同的原理构成比赛型解码器。

图13是表示(n+1)位的解码器，即具有从低位侧的位(DmB、Dm)到最高位的位(DnB、Dn)的(m-n+1)位的多个比赛型电路的解码器的结构的图。选择电路部20-j及30-j(j＝4)由一端被供给基准电压信号，并由比赛型解码器的低位侧的位(DmB、Dm)选择的开关晶体管构成。另外，在选择电路41中，由位(D0B、D0)～(D(m-1)B、D(m-1))从被(m-n+1)位的比赛型电路选择的基准电压信号中选择的至少一个基准电压信号被输出给OUT。选择电路部40由(m-n+1)位的比赛型电路的除了位(DmB、Dm)的选择开关之外的部分、和选择电路41构成。另外，输出给OUT的基准电压信号根据图1所示的放大电路12-1～12-q的结构，是一个或多个基准电压信号。

图14是表示适用了本发明的数据驱动器980的结构的一例的图，是与图1不同的实施例。图14所示的数据驱动器具有两个导电型的解码器，即由P沟道型晶体管构成的解码器组10P(由q个解码器10P-1、10P-2、…10P-p、10P-(p+1)、…10P-q构成)、和由N沟道型晶体管构成的解码器组10N(由q个解码器10N-1、10N-2、…10N-p、10N-(p+1)、…10N-q构成)，P、N导电型的解码器组10P、10N分别具有基准电压产生电路11P、11N。

来自基准电压产生电路11P的多个电平的基准电压信号，通过共同的基准电压信号线组70P输入到解码器10P-1～10P-q，来自基准电压产生电路11N的多个电平的基准电压信号，通过共同的基准电压信号线组70N输入到解码器10N-1～10N-q。由解码器10N-1～10P-1选择的基准电压信号输入到放大电路12-1、2，并在此分别放大后输出给输出端S1、S2。

另外，在放大电路12-1、2中，与由解码器10N-1选择的基准电压信号对应的灰度电压信号输出给输出端S1(直接输出)时，与由解码器10P-1选择的基准电压信号对应的灰度电压信号输出给输出端S2。或者，与由解码器10N-1选择的基准电压信号对应的灰度电压信号输出给输出端S2时，与由解码器10P-1选择的基准电压信号对应的灰度电压信号输出给输出端S1(交叉输出)。

同样，由解码器10N-2、10P-2分别选择的基准电压信号，分别输入到放大电路12-3、4，在分别被放大后直接输出或交叉输出给输出端S3、S4。同样，由解码器10N-q、10P-q分别选择的基准电压信号，分别输入到放大电路12-(2q-1)、2q，并在分别被放大后输出给输出端S2q-1、S2q。图14所示的解码器10P-1～10P-q和解码器10N-1～10N-q通过分别适用图2～图13所示的结构及布局图案，能够通过各附图中所说明的效果实现节省面积。

另外，上述专利文献、非专利文献的公开内容被引用到了本说明书中。在本发明的全部公开内容(包括权利要求书)的范围内，可进一步根据其基本技术思想进行实施方式及实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合及选择。即，本发明当然包括包含权利要求范围在内的所有公开内容及本领域技术人员可根据其技术思想获得的各种变形、修改。

Claims (15)

1.一种半导体装置，其特征在于，

具有第1区域，该第1区域包含被配置为2×2排列的第1晶体管～第4晶体管，

在所述2×2排列中，所述第1晶体管～第4晶体管分别被配置为下述关系：相对于配置有所述第1晶体管的行和列，所述第2晶体管被配置在同一行、不同列，所述第3晶体管被配置在同一列、不同行，所述第4晶体管被配置在不同行、不同列，

对应于所述第1区域，具有：第1信号线及第2信号线，被配置在第1布线层上，在所述排列的上方彼此分离并沿行方向延伸；和第3信号线及第4信号线，被配置在与所述第1布线层不同的第2布线层上，在所述排列的上方彼此分离并沿行方向延伸，

所述第1晶体管具有与所述第1布线层的所述第1信号线连接的第1扩散层，

所述第2晶体管具有与所述第2布线层的所述第3信号线连接的第1扩散层，

所述第3晶体管具有与所述第2布线层的所述第4信号线连接的第1扩散层，

所述第4晶体管具有与所述第1布线层的所述第2信号线连接的第1扩散层，

所述第1晶体管及第3晶体管具有共同与2值的第1输入信号连接的栅极电极，

所述第2晶体管及第4晶体管具有共同与2值的第2输入信号连接的栅极电极，

所述第1输入信号和所述第2输入信号彼此互补，

所述第1晶体管、第2晶体管具有通过第1节点共同连接的第2扩散层，经由根据所述第1输入信号和第2输入信号导通的所述第1晶体管或第2晶体管，所述第1信号线或所述第3信号线的信号被传递到所述第1节点，

所述第3晶体管、第4晶体管具有通过第2节点共同连接的第2扩散层，经由根据所述第1输入信号和第2输入信号导通的所述第3晶体管或第4晶体管，所述第2信号线或所述第4信号线的信号被传递到所述第2节点。

2.根据权利要求1所述的半导体装置，其特征在于，

还具有第2区域，该第2区域包含被配置为2×2排列的第5晶体管～第8晶体管，

在所述2×2排列中，所述第5晶体管～第8晶体管分别被配置为下述关系：相对于配置有所述第5晶体管的行和列，所述第6晶体管被配置在同一行、不同列，所述第7晶体管被配置在同一列、不同行，所述第8晶体管被配置在不同行、不同列，

对应于所述第2区域，具有：第5信号线及第6信号线，被配置在所述第1布线层上，在所述排列的上方彼此分离并沿行方向延伸；和第7信号线及第8信号线，被配置在所述第2布线层上，在所述排列的上方彼此分离并沿行方向延伸，

所述第5晶体管具有与所述第1布线层的所述第5信号线连接的第1扩散层，

所述第6晶体管具有与所述第2布线层的所述第7信号线连接的第1扩散层，

所述第7晶体管具有与所述第2布线层的所述第8信号线连接的第1扩散层，

所述第8晶体管具有与所述第1布线层的所述第6信号线连接的第1扩散层，

所述第5晶体管及第7晶体管具有共同与2值的第3输入信号连接的栅极电极，

所述第6晶体管及第8晶体管具有共同与2值的第4输入信号连接的栅极电极，

所述第3输入信号和所述第4输入信号彼此互补，

所述第5晶体管、第6晶体管具有通过第3节点共同连接的第2扩散层，经由根据所述第3输入信号和第4输入信号导通的所述第5晶体管或第6晶体管，所述第5信号线或所述第7信号线的信号被传递到所述第3节点，

所述第7晶体管、第8晶体管具有通过第4节点共同连接的第2扩散层，经由根据所述第3输入信号和第4输入信号导通的所述第7晶体管或第8晶体管，所述第6信号线或所述第8信号线的信号被传递到所述第4节点。

3.根据权利要求1所述的半导体装置，其特征在于，

所述第1布线层的所述第1信号线的布局图案和所述第2布线层的所述第3信号线的布局图案至少部分重叠，

所述第1布线层的所述第2信号线的布局图案和所述第2布线层的所述第4信号线的布局图案至少部分重叠。

4.根据权利要求1所述的半导体装置，其特征在于，

所述第1布线层的所述第5信号线的布局图案和所述第2布线层的所述第7信号线的布局图案至少部分重叠，

所述第1布线层的所述第6信号线的布局图案和所述第2布线层的所述第8信号线的布局图案至少部分重叠。

5.根据权利要求2所述的半导体装置，其特征在于，

在所述第1区域及第2区域上的所述第1布线层中，所述第1信号线和所述第5信号线相邻，所述第1布线层的所述第2信号线和所述第6信号线相邻，

在所述第1区域及第2区域上的所述第2布线层中，所述第3信号线和所述第7信号线相邻，所述第2布线层的所述第4信号线和所述第8信号线相邻。

6.根据权利要求2所述的半导体装置，其特征在于，

包括解码器，该解码器具有一个所述第1区域的2×2排列，或者在列方向上具有多个所述第1区域的2×2排列，并且具有一个所述第2区域的2×2排列，或者在列方向上具有多个所述第2区域的2×2排列，

所述解码器在所述第1区域和所述第2区域之间具有选择电路部，所述选择电路部输入各所述第1区域的所述第1节点及第2节点的信号和各所述第2区域的所述第3节点及第4节点的信号，选择并输出与2值的第5输入信号对应的至少一个节点的信号。

7.根据权利要求6所述的半导体装置，其特征在于，

在所述2×2排列的行方向的延长线上具有多个所述解码器，

在所述解码器中，所述第1区域和所述第2区域之间夹着所述选择电路部被配置在所述解码器的两侧，

所述解码器与在所述第1区域一侧相邻的解码器共用第1通孔和第2通孔，所述第1通孔用于将所述第1布线层的所述第1信号线和所述第1晶体管的第1扩散层连接，所述第2通孔用于将所述第2布线层的所述第4信号线和所述第3晶体管的第1扩散层连接，

所述解码器与在所述第2区域一侧相邻的解码器共用第3通孔和第4通孔，所述第3通孔用于将所述第1布线层的所述第5信号线和所述第5晶体管的第1扩散层连接，所述第4通孔用于将所述第2布线层的所述第8信号线和所述第7晶体管的第1扩散层连接。

8.根据权利要求7所述的半导体装置，其特征在于，

所述解码器与在所述第1区域一侧相邻的解码器共用所述第1晶体管、第3晶体管各自的所述第1扩散层，并且与在所述第2区域一侧相邻的解码器共用所述第5晶体管、第7晶体管各自的所述第1扩散层。

9.根据权利要求7所述的半导体装置，其特征在于，

所述第1区域的所述第1晶体管～第4晶体管和所述第2区域的所述第5晶体管～第8晶体管被配置为如下镜像对称：

在所述第1晶体管被配置在所述第1区域的2×2排列的第1行、第1列的情况下，

所述第2晶体管被配置在所述第1区域的2×2排列的第1行、第2列，

所述第3晶体管被配置在所述第1区域的2×2排列的第2行、第1列，

所述第4晶体管被配置在所述第1区域的2×2排列的第2行、第2列，并且，

所述第5晶体管被配置在所述第2区域的2×2排列的第1行、第2列，

所述第6晶体管被配置在所述第2区域的2×2排列的第1行、第1列，

所述第7晶体管被配置在所述第2区域的2×2排列的第2行、第2列，

所述第8晶体管被配置在所述第2区域的2×2排列的第2行、第1列。

10.一种显示装置的数据驱动器，包括输入多个基准电压信号并根据2值输入信号进行选择的解码器，所述数据驱动器的特征在于，包括权利要求1所述的半导体装置。

11.一种数据驱动器，其特征在于，

具有与一个驱动输出对应的解码器，

还具有：预定的位数据信号和第1信号线～第8信号线；包括沿行方向和列方向相邻配置的第1晶体管～第4晶体管的第1区域；和包括沿行方向和列方向相邻配置的第5晶体管～第8晶体管的第2区域，

所述第1信号线～第8信号线包括被层叠的第1布线层的4个信号线和第2布线层的4个信号线，

所述第1区域的所述第1晶体管～第4晶体管分别从所述第1信号线～第8信号线中的所述第1布线层的2个信号线和所述第2布线层的2个信号线供给信号，

在沿行方向和列方向相邻的晶体管之间从不同的布线层供给信号，

所述第2区域的所述第5晶体管～第8晶体管分别从所述第1信号线～第8信号线中与所述第1区域的所述第1晶体管～第4晶体管所使用的信号线不同的、所述第1布线层的2个信号线和所述第2布线层的2个信号线供给信号，在沿行方向和列方向相邻的晶体管之间从不同的布线层供给信号，

所述第1晶体管～第8晶体管从由所述第1信号线～第8信号线供给的信号中选择并输出与所述预定的位数据信号对应的信号。

12.根据权利要求11所述的数据驱动器，其特征在于，

所述第1布线层的所述4个信号线和所述第2布线层的所述4个信号线分别在同一布线层内相邻配置。

13.根据权利要求12所述的数据驱动器，其特征在于，

所述第1布线层的所述4个信号线和所述第2布线层的所述4个信号线的路径被配置为包括上下重叠的部分。

14.根据权利要求11所述的数据驱动器，其特征在于，

在所述第1区域及第2区域的所述第1晶体管～第8晶体管的上层形成有所述第1布线层及第2布线层，

在所述第1晶体管～第8晶体管与所述第1布线层及第2布线层之间的中间层还具有第3布线层，

所述第1布线层～第3布线层是与所述第1晶体管～第8晶体管的栅极不同的层，并且是与所述第1晶体管～第8晶体管最近的3个布线层。

15.根据权利要求11所述的数据驱动器，其特征在于，

具有与多个驱动输出对应的多个所述解码器，多个所述信号线由多个所述解码器共用。

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