KR100343411B1 - 도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를구동하는 구동 유닛 - Google Patents

도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를구동하는 구동 유닛 Download PDF

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Abstract

LCD 드라이버에서 수평 드라이버는 도트 역 구동 설계의 LCD 패널을 구동하기 위해 PROM 디코더 블록 및 NROM 디코더 블록을 갖는 D/A 컨버터 (416) 를 포함한다. 각 데이터 라인 (S1 내지 S6) 은 PROM 디코더 (416P) 에 의해 발생한 양극을 갖는 그레이 스케일 신호 및 NROM 디코더 (416N) 에 의해 발생한 음극을 갖는 그레이 스케일 신호를 교대로 수신하며, 홀수번째 데이터 라인 (S1, S3, S5) 및 짝수번째 데이터 라인 (S2, S4, S6) 은 양극을 갖는 그레이 스케일 신호를 수신한다. 디코더 (416P, 416N) 의 순서는 디스플레이 데이터 및 그레이 스케일 신호를 스위칭함으로써 데이터 라인 (S1 내지 S6) 의 순서를 갖는 스위칭 블록에 의해 정합된다.

Description

도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를 구동하는 구동 유닛{DRIVE UNIT FOR DRIVING AN ACTIVE MATRIX LCD DEVICE IN A DOT REVERSIBLE DRIVING SCHEME}
본 발명은 도트 역 구동 설계의 액티브 매트릭스 LCD 디바이스를 구동하기 위한 구동 유닛에 관한 것으로서, 특히, 구동 유닛의 수평 드라이버의 구조에 관한 것이다.
액티브 매트릭스 LCD 디바이스는 경량, 저전압 작동, 저전력 소모 및 작은 두께라는 장점 때문에 다양하게 응용되어 사용되고 있다. 도 1 은 도트 역 구동 설계의 LCD 패널을 구동하기 위한 LCD 패널 (100) 의 외부 경계에서 구동 유닛 (200) 을 포함하는 종래의 액티브 매트릭스 LCD 모듈을 도시한다.
LCD 패널 (100) 은 액정이 사이에 끼어있는 정면 및 후면 패널을 포함한다. 후면 패널은 행렬로 배치되어 TFT (박막 트랜지스터) 및 픽셀 전극을 각각 포함하는 복수의 픽셀 소자를 갖는 반면, 앞면 패널은 공통 전극 및 컬러 필터를 갖는다. 후면 패널은, 수직 방향으로 배열되어 행으로 배열된 TFT 의 게이트를 구동하기 위해 수평 방향으로 각각 연장하는 복수의 게이트 라인, 열 방향으로 배열된 픽셀에 디스플레이 데이터를 제공하기 위해 수직 방향으로 각각 연장하는 복수의 데이터 라인을 포함한다.
구동 유닛 (200) 은 게이트 라인을 구동하는 수직 드라이버 (210) 및 데이터 라인을 구동하는 수평 드라이버 (220) 를 포함한다. 상응하는 행의 TFT 를 턴온하기 위해 수직 드라이버 (210) 가 주사 신호를 수평 게이트에 제공할 때, 그리고 수평 드라이버가 디스플레이 데이터를 수직 데이터 라인 각각에 제공할 때, 아날로그 디스플레이 신호는 상응하는 TFT 를 통해 픽셀 전극에 인가되는 반면, 픽셀 전극과 공통 전극 간의 액정에 전계가 인가된다. 전계는 액정의 화학적 변화를 발생시켜 디스플레이 데이터에 의거한 이미지를 표시한다.
LCD 패널이 1024 (수평) X 768 (수직) 픽셀이라고 가정한다면, 수직 드라이버 (210) 및 수평 드라이버 (220) 의 구성은 다음과 같다.
(1) 수평 드라이버는 적색, 녹색, 또는 청색으로 각각 지정된 3072 (3 X 1024) 데이터 라인을 구동하고, LCD 패널의 최상위에 배열되어 384 데이터 라인을 구동하는 기능을 각각 갖는 8개의 케스케이드 구동부를 포함한다.
(2) 수직 드라이버는 768 게이트 라인을 구동하고 LCD 패널의 한 측면에 배열되어 192 게이트 라인을 구동하는 기능을 각각 갖는 4개의 케스케이드 구동부를 포함한다.
수직 및 수평 드라이버 (210, 220) 각각은 단일 IC 칩에서 실현되고, TCP (테이프 캐리어 패키지) 위에 장착되며 보다 긴 쪽이 LCD 패널의 상응하는 쪽에 평행하게 배치된다.
도 2 에 도시된 바와같이, 수평 드라이버 (220) 는 64 그레이 스케일 레벨의 양극 또는 음극을 갖는 R, G, B 컬러 데이터를 포함하는 데이터 라인 (S1 내지 S384) 으로 디스플레이 데이터를 전달하여 각 데이터 라인 (S1 내지 S348) 은 교대로 구동 신호를 수신하고, 따라서 홀수번 째 데이터 라인 (S1, S3, S5...) 및 짝수번 째 데이터 라인 (S2, S4, S6...) 은 각 수평 주기에서 상이한 극성을 갖는 수동 신호를 수신한다.
수평 드라이버 (220) 는, 시프트 레지스터 (221), 데이터 레지스터 블록 (222), 래치 블록 (223), 레벨 시프터 블록 (224), D/A 컨버터 블록 (225), 및 전압 팔로우어를 포함하는 출력 스테이지 블록 (226) 을 포함한다. 시프트 레지스터 (221) 는 64비트 양방향 레지스터이며, 시작 펄스를 시프트하는 우측 시프트 동작 또는 좌측 시프트 동작을 선택하기 위해 방향 선택 신호에 응답한다. 시프트 펄스의 방향은 디바이스의 초기 조절동안 결정된다. 시프트 레지스터 (221) 는 클록 신호의 상승 에지에서 하이 레벨의 시작 펄스를 판독하고, 시작 펄스를 시프트함으로써 데이터 레지스터 블록 (222) 을 위한 연속적인 제어 신호를 발생시키고, 입력 디스플레이 데이터를 수신하기 위해 데이터 레지스터 (222) 를제어하는 제어 신호를 전달한다.
데이터 레지스터 블록 (222) 의 6개의 6비트 데이터 레지스터 그룹은 시프트 레지스터 (221) 의 제어 신호에 의거하여 한번에 비트 디스플레이 데이터를 판독한다. 데이터 래치 블록 (223) 의 각 래치는 데이터 레지스터 블록으로부터 디스플레이 데이터를 래치하기 위해 래치 제어 신호의 상승 에지에 응답하고, 데이터 래치 블록 (222) 은 레벨 시프터 블록 (224) 을 통해 수평 주기에서 한 행을 위한 디스플레이 데이터를 D/A 컨버터 블록 (225) 에 전달한다. D/A 컨버터 블록 (225) 은 D/A 컨버터 블록 (225) 의 그레이 스케일 전압 발생기에서 양극을 갖는 64레벨 그레이 스케일 전압 및 음극을 갖는 64레벨 그레이 스케일 전압을 발생시키고, ROM 디코더를 사용하여 디스플레이 데이터에 의거하여 그레이 스케일 전압중 한 개를 연속적으로 선택하며, 각 데이터 라인을 구동하기 위한 구동 전압으로서 전압 팔로우어 (226) 를 통해 그레이 스케일 전압중 선택된 한개를 갖는 그레이 스케일 신호를 전달한다. 데이터 라인을 위한 구동 전압은, 홀수번 째 데이터 라인 (S1, S3, S5) 및 짝수번 째 데이터 라인 (S2, S4, S6) 각각이 각 수평 주기에서 상이한 극성을 갖는 구동 전압에 의해 구동되는 것과 같은 것이며, 각 데이터 라인 (S1 내지 S348) 은 각 수평 주기에서 양극 신호 및 음극 신호를 교대로 수신한다.
도 3 에서, TCP 위에 장착되며 도 2 의 수평 드라이버 (220) 를 실현하는 반도체 칩 (301) 이 도시된다. 예를 들어, 수평 드라이버 (220) 는 384 데이터 라인을 구동하는 기능을 갖는다. 반도체 칩 (301) 은 평면도로 볼 때 직각 형태이고, 내부 회로 (302) 로서 수평 드라이버 (220) 를 포함한다. 반도체 칩(301) 은, 데이터 라인 (S1, S2...S384) 을 구동하기 위해 LCD 패널 근처에 배치된 (도시되지 않은) 출력 패드, 시작 펄스를 구동하기 위해 출력 패드와 대향하는 쪽에 배치된 입력 패드, 시프트 방향 스위칭 신호, 클록 신호, 입력 데이터, 및 래치 제어 신호, 및 전원과 Γ정정 소스를 수신하기 위한 입력 패드에 인접하여 배치된 전원 패드를 포함한다. 출력 패드는 반도체 칩 (301) 의 보다 짧은 측에 배치될 수 있다.
도 4 에서, 간략히 하여 384 데이터 라인중 6개의 데이터 라인 (S1 내지 S6) 을 구동하기 위한 내부 회로 (302) 가 도시된다. 전원 또는 외부 입력뿐만 아니라 그레이 스케일 전압 발생기와 같은 공통 블록은 생략되어 있다.
내부 회로 (302) 는, 시프트 레지스터 (311), 데이터 라인 (S1 내지 S6) 의 수에 상응하는 한 스테이지, 데이터 라인 (S1 내지 S6) 의 수에 상응하는 개수의 레지스터를 갖는 데이터 레지스터 블록 (312), 데이터 레지스터 블록 (312) 의 한 쌍의 레지스터로부터의 출력을 각각 교환하기 위한 3개의 2입력/2출력 스위치를 갖는 제 1 스위치 블록 (313), 제 1 스위치 블록 (313) 으로부터의 데이터 출력을 각각 래치하기 위한 래치 셀을 갖는 래치 블록 (314), 래치 블록 (314) 으로부터의 출력을 각각 레벨 시프트하기 위한 레벨 시프터를 갖는 레벨 시프터 블록 (315), 래치 블록 (315) 으로부터의 출력을 아날로그 신호로 각각 변환하기 위한 컨버터 셀을 갖는 D/A 컨버터 블록 (316), D/A 컨버터 블록 (316) 의 한 쌍의 컨버터 셀로부터의 출력을 각각 교환하기 위한 3개의 2입력/2출력 스위치를 갖는 제 2 스위치 블록 (317), 및 제 2 스위치 블록 (317) 으로부터의 출력을 전송하기 위한 전압 팔로우어를 갖는 출력 스테이지 블록을 포함한다. 각 회로 블록내의 이러한 회로 소자는 데이터 라인의 배열에 따라 LCD 패널 근처에서 반도체 칩 (301) 의 긴 쪽 근처에 배열된다.
내부 회로 (302) 의 동작시, 예를 들어 우측 시프트 동작이 시프트 레지스터 (311) 에서 선택된다면, 시프트 레지스터 (311) 는 각 수평 주기에 대하여 클록 신호의 상승 에지에서 하이 레벨의 시작 펄스를 판독하고, 시작 펄스를 내부 회로 (302) 에서 우측에 배치된 다음 스페이지를 향해 전달한다. 동시에, 데이터를 수신하기 위한 제어 신호도 데이터 레지스터 블록 (312) 의 레지스터에 전달된다. 데이터 레지스터 블록 (312) 은 각 수평 주기에 대하여 시프트 레지스터 (311) 로부터 제공된 제어 신호에 의거하여 6비트 디스플레이 데이터를 수신한다. i 번째 (홀수번째) 레지스터 (i = 1, 3, 5) 에서 수신된 디스플레이 데이터는 스위치의 제 1 입력으로 전달되는 한편 i+1 번째 (짝수번째) 레지스터에서 수신된 디스플레이 데이터는 스위치의 제 2 입력으로 전달된다. 제 1 스위치 블록 (313) 은 스위치의 제 1 입력 및 제 2 입력으로부터 수신된 데이터를 i 번째 및 (i+1) 번째 래치블록 (314) 의 래치로 교대로 전달한다.
래치 블록 (314) 은 래치 제어 신호의 상승 에지에서 레벨 시프트 블록 (315) 을 통해 래치된 디스플레이 데이터를 D/A 컨버터 블록 (316) 으로 한번에 전달한다. D/A 컨버터 블록 (316) 은 컨버터 셀의 입력, 즉, 배치된 NROM 디코더 (316N) 및 PROM 디코더 (316P) 에서 디스플레이 데이터를 수신한다. D/A 컨버터 블록 (316) 은 NROM 디코더 (316N) 에 의해 수신된 디스플레이 데이터에 의거하여 음극을 각각 갖는 그레이 스케일 레벨 신호를 발생시키고, 그레이 스케일 레벨 신호를 제 2 스위치 블록 (317) 에 있는 스위치의 제 1 입력에 전달한다. D/A 컨버터 블록 (316) 은 PROM 디코더 (316P) 에 의해 수신된 디스플레이 데이터에 의거하여 양극을 각각 갖는 그레이 스케일 레벨 신호를 발생시키고, 그레이 스케일 레벨 신호를 제 2 스위치 블록 (317) 에 있는 스위치의 제 2 입력에 전달한다.
제 2 스위치 블록 (317) 은 그레이 스케일 레벨 신호를 출력 스테이지 블록 (318) 의 전압 팔로우어에 전달하여 음극 및 양극을 갖는 그레이 스케일 레벨 신호가 교대로 전달되고 i = 1, 3, 5 일때 각 i번째 전압 팔로우어 및 상응하는 (i+1) 번째 전압 팔로우어는 신호 수평 주기에서 반대극성을 갖는 그레이 스케일 레벨 신호를 수신한다. 따라서, 전압 팔로우어 블록 (318) 은 그레이 스케일 레벨 신호를 전달하여 각 홀수번째 데이터 라인 및 각 짝수번째 데이터 라인은 반대극성을 갖는 그레이 스케일 레벨 신호에의해 구동되고 데이터 라인은 단일 수평 주기에서 양극을 갖는 그레이 스케일 신호 및 음극을 갖는 그레이 스케일 레벨 신호에 의해 교대로 구동된다.
도 5 에서, D/A 컨버터 블록 (316) 의 PROM 디코더 (316P) 는 (그레이 스케일 레벨에 상응하는 ) 64행 및 (디스플레이 데이터에 상응하는) 12열 의 행렬로 배열된 복수의 인핸스먼트형 pMOSFET (1P) 및 복수의 디프레션형 pMOSFET(2P) 를 포함한다. 디프레션형 pMOSFET (2P) 는 보통 온 (on) 이며, 인핸스먼트형 pMOSFET (1P) 는 보통 오프이다. 각 인핸스먼트 pMOSFET (1P) 및 직렬로 연결된 상응하는 디프레션형 pMOSFET (2P) 는 한 비트의 "0" 또는 "1" 을 나타내는 한 쌍을 형성한다. 각 쌍에서 인핸스먼트형 pMOSFET 및 디프레션형 pMOSFET 의 순서는 비트의 "0" 또는 "1" 을 따른다.
각 행은 직렬로 연결된 pMOSFET 의 6개 쌍을 포함하고 가능한 6비트 그레이 스케일 레벨 (000000 내지 111111) 중 한 개에 상응한다. 각 열에서 pMOSFET 는 함께 연결된 게이트를 갖고, 디스플레이 데이터의 인버트된 비트 (/DP1 내지 /DP6) 또는 DP1 내지 DP6 가 인가된다. 보다 상세하게, 각 홀수번 째 행에서 pMOSFET 의 공통 게이트에는 디스플레이 데이터의 비트 (DP1 내지 DP6) 중 상응하는 한 개가 인가되고, 각 짝수번 째 행에서 pMOSFET 의 공통 게이트에는 디스플레이 데이터의 인버트된 비트 (/DP1 내지 /DP6) 중 상응하는 한 개가 인가된다. 각 행에서 제 1 열의 pMOSFET 의 소스에는 양극을 갖는 그레이 스케일 전압 (VP1 내지 VP64) 이 인가된다. 마지막 열에 배열된 pMOSFET 의 드레인은 PROM 디코더의 출력 라인에 함께 연결되고 그레이 스케일 전압 (VP1 내지 VP64) 중 한 개를 디스플레이 데이터에 상응하는 그레이 스케일 레벨 신호로서 다음 스테이지에 전달한다.
도 6 에서, D/A 컨버터 블록 (316) 의 NROM 디코더 (316N) 는 64행 12열의 행렬로 배열된 복수의 인핸스먼트 nMOSFET (1N) 및 복수의 디프레션형 nMOSFET (2N) 을 포함한다. 디프레션형 nMOSFET (2N) 는 보통 온 이며, 인핸스먼트 nMOSFET (1N) 은 보통 오프이다. 각 인핸스먼트 nMOSFET 및 직렬로 연결된 상응하는 디프레션형 nMOSFET 는 한 비트의 "0" 또는 "1" 을 나타내는 한 쌍을 형성한다. 각 쌍에서 인핸스먼트형 nMOSFET (1N) 및 디프레션형 pMOSFET (2N) 의 순서는 비트의 "0" 또는 "1" 을 따른다.
각 행은 직렬로 연결된 nMOSFET 의 6개 쌍을 포함하고 가능한 6비트 그레이 스케일 레벨 (000000 내지 111111) 중 한 개에 상응한다. 각 열에서 nMOSFET 는 함께 연결된 게이트를 갖고, 디스플레이 데이터의 인버트된 비트 (/DN1 내지 /DN6) 또는 DN1 내지 DN6 가 인가된다. 보다 상세하게, 각 홀수번 째 행에서 nMOSFET 의 공통 게이트에는 디스플레이 데이터의 비트 (DN1 내지 DN6) 중 상응하는 한 개가 인가되고, 각 짝수번 째 행에서 nMOSFET 의 공통 게이트에는 디스플레이 데이터의 인버트된 비트 (/DN1 내지 /DN6) 중 상응하는 한 개가 인가된다. 각 행에서 제 1 열의 nMOSFET 의 드레인에는 음극을 갖는 그레이 스케일 전압 (VN1 내지 VN64) 이 인가된다. 마지막 열에 배열된 nMOSFET 의 소스는 NROM 디코더의 출력 라인에 함께 연결되고 그레이 스케일 전압 (VN1 내지 VN64) 중 한 개를 디스플레이 데이터에 상응하는 그레이 스케일 레벨 신호로서 다음 스테이지에 전달한다.
디코더 (316P, 316N) 의 동작시, 각 행에는 제 1 열에서 그레이 스케일 레벨 전압 (VP1 내지 VP64 또는 VN1 내지 VN64) 중 상응하는 한 개가 인가도니다. 반면에, 각 행에서 MOSFET 의 각 쌍의 게이트에는 디스플레이 데이터의 상응하는 비트 및 디스플레이 데이터의 인버트된 비트가 각각 인가된다. 한 행에 있는 모든 pMOSFET 가 온 이라면, 그 행에 인가되는 그레이 스케일 레벨 전압은 6비트 디스플레이 데이터에 상응하는 그레이 스케일 레벨 신호로서 다음 스테이지 블록으로 전달된다.
디코더 (316P 및 316N) 의 배열을 도시하는 도 7 에서, PROM 디코더 (316P) 및 NROM 디코더 (316N) 은 반도체 칩 (301) 의 긴 측을 따라 교대로 배열된다. 각 PROM 디코더 (316P) 는 p형 반도체 기판 (11) 에 형성된 n웰 (12) 내에 배치되는 한편, 각 NROM 디코더 (316N) 는 p형 반도체 기판 (11) 에 형성된 p형 영역에 배치된다.
각 디코더 (316P 또는 316N) 의 제 1 열에 배열된 각 MOSFET 에는 소스 또는 드레인에서 상응하는 그레이 스케일 전압 (VP1, VN1, VP2, VN2...VP64, VN64) 이 인가된다. 각 디코더 (316P 또는 316N) 의 마지막 열에 배열된 모든 MOSFET 는 (직각 도트로 각각 표시된) 드레인 또는 소스에서 각 디코더의 출력 라인 (VPO 또는 VNO) 에 함께 연결된다. 출력 라인은 그레이 스케일 전압 (VP1, VN1,...VP64, VN64) 중 한 개를 6비트 디스플레이 데이터 입력에 상응하는 그레이 스케일 신호로서 전달한다.
상기한 PROM 디코더 (316P) 및 NROM 디코더 (316N) 의 배열에서, PROM 디코더 (316P) 및 인접하는 NROM 디코더 (316N) 간에 비교적 넓은 공간이 필요하며, 이에따라 반도체 칩의 긴 쪽을 따라 치수를 증가시키는 문제점이 있다.
게다가, 양극 전압 및 음극 전압을 전달하는 신호 라인 (25P, 25N) 이 각 디코더 영역에 섞여 있고, 신호 라인 (25P, 25N) 간의 공간이 넓어야 하기에, 반도체 칩 (301) 의 짧은 쪽을 따른 치수가 증가된다.
이러한 점에서, 본 발명의 목적은, 상기한 종래의 구동 유닛에 비교하여 보다 작은 치수를 갖는, 도트 역 구동 설계의 LCD 디바이스를 구동하는 구동 유닛을 제공하는 것이다.
본 발명은 LCD 패널의 복수의 데이터 라인을 구동하기 위한 구동 유닛내에 LCD 드라이버를 제공하며, LCD 드라이버는, 각 회로 블록이, 상기 데이터 라인중 한 개를 위한 디스플레이 데이터를 각각 수신하는 복수의 데이터 레지스터를 포함하는 데이터 레지스터 블록을 포함하는, 반도체 칩의 내부회로에 정렬된 복수의 상기 회로 블록; 아날로그 그레이 스케일 신호를 출력하기 위해 상기 데이터 레지스터중 상응하는 한 개를 위해 각각 배치된 복수의 PROM 디코더 및 복수의 NROM 디코더를 포함하는 D/A 컨버터 블록; 상기 PROM 디코더 및 상기 NROM 디코더중 상응하는 한 개의 출력에 의거하여 상기 데이터 라인중 상응하는 한 개를 구동하며, 상기 PROM 디코더 및 상기 NROM 디코더중 상응하는 한 개를 위해 각각 배치된 출력 스테이지 블록; 및 상기 디스플레이 데이터 및 상기 아날로그 그레이 스케일 신호를 전환하여 인접하는 2개의 데이터 라인은 반대 극성을 갖는 아날로그 그레이 스케일 신호를 수신하고 또한 양극을 갖는 아날로그 그레이 스케일 신호 및 음극을 갖는 아날로그 그레이 스케일 신호를 교대로 수신하는 스위칭 시스템을 포함하며, 상기 PROM 디코더 및 상기 NROM 디코더는 NROM 디코더 블록 및 PROM 디코더 블록을 각각 형성하며, 상기 반도체 칩의 측면을 따라 연속적으로 배열된다.
본 발명에 따라, PROM 디코더 및 NROM 디코더의 위치가 데이터 라인의 배열과 정합하지 않을 지라도, 스위칭 시스템은 디스플레이 데이터 및 아날로그 그레이스케일 신호를 전환하여 PROM 디코더 및 NROM 디코더에 의해 디코딩된 그레이 스케일 신호는 데이터 라인을 적절히 구동한다. PROM 디코더 블록의 PROM 디코더 및 NROM 디코더 블록의 NROM 디토더의 배열로 인해 반도체 칩의 부피가 감소된다.
본 발명의 상기한 목적 및 다른 목적, 특징 및 장점은 첨부된 도면과 함께 다음에 따르는 상세한 설며에서 보다 명백할 것이다.
도 1 은 전형적인 LCD 디바이스의 정면도.
도 2 는 도트 역 구동 설계의 LCD 디바이스를 구동하기 위한 종래의 구동 유닛의 수평 드라이버의 블록도.
도 3 은 도 2 에 도시된 수평 드라이버를 실현하는 반도체 칩의 평면도.
도 4 는 도 3 에 도시된 내부 회로의 블록도.
도 5 는 도 4 에 도시된 PROM 디코더의 회로도.
도 6 은 도 4 에 도시된 NROM 디코더의 회로도.
도 7 은 도 4, 5, 6 에 도시된 디코더의 개략적인 평면도.
도 8 은 본 발명의 제 1 실시예에 따른 LCD 디바이스를 구동하기 위한 구동 유닛의 수평 드라이버를 실현하는 반도체 칩의 평면도.
도 9 는 도 3 에 도시된 내부 회로의 블록도.
도 10 은 도 4 에 도시된 디코더의 평면도.
도 11 은 본 발명의 제 2 실시예에 따른 구동 유닛의 수평 드라이버를 실현하는 반도체 칩의 평면도.
도 12 는 도 11 에 도시된 D/A 컨버터 블록의 블록도.
도 13 은 도 12 에 도시된 D/A 컨버터 블록의 디코더의 개략적인 평면도.
도면의 주요부분에 대한 부호설명
401 반도체 칩 402 내부 회로
403 회로 블록 411 시프트 레지스터
412 데이터 레지스터 블록 413 제 1 스위치 블록
414 래치 블록 415 레벨 시프터 블록
416 D/A 컨버터 417 제 2 스위치 블록
424 6비트 신호 경로
S1~S6 데이터 라인
이제, 본 발명은 첨부된 도면과 함께 보다 상세히 설명될 것이다.
본 발명의 제 1 실시예에 따른 구동 유닛은 도 1 에 도시된 바와같은 LCD 패널을 구동하는데 사용된다.
구동 유닛은 수평 드라이버 및 수직 드라이버를 포함하고, 본 발명은 수평 드라이버의 실현에 관한 것이다.
도 8 에서, 본 발명의 구동 유닛에서 사용되는 수평 드라이버는 직각 형태의 반도체 칩 (401) 위에 형성된 내부 회로 (402) 로서 실현된다. 반도체 칩 (401) 은 384개 데이터 라인 (S1 내지 S384) 을 구동하기 위한 반도체 칩 (401) 의 긴 쪽 근처에 배열된 (도시되지 않은) 출력 패드, 시작 펄스를 수신하기 위한 입력 패드, 시프트 방향 스위칭 신호, 디스플레이 데이터, 클록 신호, 래치 제어 신호 등, 및 전원과 Γ정정 소스를 수신하기 위한 소스 패드를 구비한다. 이러한 패드는 내부 회로 (402) 에 연결된다. Γ정정 소스는 이미지 품질을 조절하기 위한 그레이 스케일 전압을 정정하는데 사용된다.
내부 회로 (402) 는 각각 6개 데이터 라인을 구동하는 회로 블록 (403a 및403b) 으로 분할되고, 홀수번 째 회로 블록 (403a) 은 짝수번 째 회로 블록 (403b) 의 회로 배열과는 다소 다른 회로 배열을 갖는다.
회로 블록 (403a) 중 한 개의 구성을 도시하는 도 9 에서, 회로 블록 (403a) 은, 데이터 라인 (S1 내지 S6) 의 수 (N; 이경우 N=6) 에 상응하는 단일 스테이지의 시프트 레지스터 (411), 각각 데이터 라인 (S1 내지 S6) 중 한 개에 상응하는 6개 레지스터를 갖는 데이터 레지스터 블록 (412), 데이터 레지스터 블록 (412) 의 한 쌍의 레지스터 셀로부터의 출력을 각각 교환하는 3개의 2입력/2출력 스위치를 갖는 제 1 스위치 블록 (413), 래치 제어 신호의 상승 에지에서 래치된 데이터를 출력하기 위해 제 1 스위치 블록 (413) 으로부터의 데이터 출력을 각각 래치하는 6개의 래치 소자를 갖는 래치 블록 (414), 각각 래치 블록 (414) 으로부터의 출력을 레벨 시프트하는 6개의 시프터 소자를 갖는 레벨 시프터 블록 (415), 아날로그 디스플레이 신호를 전달하기 위해 레벨 시프터 (415) 로부터의 출력을 각각 컨버트하는 6개의 디코더를 갖는 D/A 컨버터 블록 (416), D/A 컨버터 블록 (416) 의 한 쌍의 디코더로부터의 출력을 각각 교환하기 위한 3개의 2입력/2출력 스위치를 갖는 제 2 스위치 블록 (417), 및 아날로그 디스플레이 신호를 데이터 라인 (S1 내지 S6) 중 한개에 전달하기 위해 제 2 스위치 블록 (317) 으로부터의 출력을 각각 전송하기 위한 6개의 전압 팔로우어를 갖는 출력 스테이지 블록 (418) 을 포함한다. 각 회로 블록 (411 내지 418) 에서의 이러한 회로 소자는 LCD 패널 근처의 반도체 칩 (401) 의 긴 쪽 근처에 연속적으로 배열된다.
시프트 레지스터 (411) 는 클록 신호의 상승 에지에서 시작 펄스의 하이 레벨을 판독함으로써 디스플레이 데이터를 수신하기 위해 데이터 레지스터 블록 (412) 을 제어하는 제어 신호를 발생시킨다. 데이터 레지스터 블록 (412) 내의 각 데이터 레지스터는 6비트 디스플레이 데이터를 수신하기 위해 제어 신호에 응답한다. 제 1 스위치 블록 (413) 의 각 2입력/2출력 스위치는 각 수평 주기에서 홀수번 째 데이터 레지스터로부터의 출력 및 짝수번 째 데이터 레지스터로부터의 출력을 교환한다. 래치 블록 (414) 에서 각 래치 소자는 제 1 스위치 블록 (413) 으로부터의 출력을 래치한다. D/A 컨버터 블록 (416) 은 음극을 갖는 그레이 스케일 신호를 출력하도록 래치 블록 (415) 의 제 1 내지 제 3 래치로부터의 출력을 디코드하기 위한 3개의 NROM 디코더 (416N), 및 양극을 갖는 그레이 스케일 신호를 출력하도록 래치 블록 (415) 의 제 4 내지 제 6 래치로부터의 출력을 디코드하기 위한 3개의 PROM 디코더 (416P) 를 포함한다.
도 9 에 도시된 바와같이, 각 홀수번째 회로 블록 (403a) 의 NROM 디코더 (416N) 및 PROM 디코더 (416P) 가 배열되어 제 1 내지 제 3 NROM 디코더 (416N) 는 제 1 내지 제 3 데이터 라인 (S1 내지 S3) 을 위해 각각 배치되고, 제 1 내지 제 3 PROM 디코더 (416P) 는 제 4 내지 제 6 데이터 라인 (S4 내지 S6) 을 위해 각각 배치된다. 반면에, 각 짝수번째 회로 블록 (403b) 의 PROM 디코더 (416P) 및 NROM 디코더 (416N) 가 배열되어 제 1 내지 제 3 PROM 디코더 (416P) 는 제 1 내지 제 3 데이터 라인 (S1 내지 S3) 을 위해 각각 배치되고, 제 1 내지 제 3 NROM 디코더 (416N) 는 제 4 내지 제 6 데이터 라인 (S4 내지 S6) 을 위해 각각 배치된다. 각 PROM 디코더 (416P) 는 도 5 에서 설명한 구성과 유사한 6비트 구성으로 되고,각 NROM 디코더 (416N) 는 도 6 에서 설명한 구성과 유사한 6비트 구성으로 된다.
신호 라인 (412) 은 시프트 레지스터 (411) 의 스테이지 출력을 6개의 6비트 데이터 레지스터 (412) 의 입력에 연결하며, 홀수번째 6비트 신호 경로 (422) 는 상응하는 홀수번째 데이터 레지스터 (412) 의 제 1 입력을 제 1 스위치 블록 (413) 의 상응하는 스위치의 제 1 입력에 연결하고, 짝수번째 6비트 신호 경로 (422) 는 상응하는 짝수번째 데이터 레지스터의 출력을 제 1 스위치 블록 (413) 의 상응하는 스위치의 입력에 연결한다. 6비트 신호 경로 (423) 는 제 1 스위치 블록 (413) 을 래치 블록 (414) 의 입력에 연결하여 제 1 스위치의 제 1 출력은 제 1 의 6비트 래치의 입력에 연결되고, 제 2 스위치의 제 2 입력은 제 5 의 6비트 래치의 입력에 연결되며, 제 2 스위치의 제 2 입력은 제 4 의 6비트 래치의 입력에 연결되고, 제 3 스위치의 제 1 입력은 제 2 의 6비트 래치의 입력에 연결되며, 제 3 스위치의 제 2 입력은 제 6 의 6비트 래치의 입력에 연결된다.
6비트 신호 경로 (424) 는 래치 블록 (414) 의 각 래치의 출력을 레벨 시프터 블록 (415) 의 상응하는 레벨 시프터의 입력에 연결한다. 12비트 신호 경로는 레벨 시프터 블록 (415) 을 D/A 컨버터 (416) 의 입력에 연결하여 제 1 내지 제 3 레벨 시프터의 출력은 제 1 내지 제 3 NROM 디코더 (416N) 의 입력에 각각 연결되고, 제 4 내지 제 6 레벨 시프터의 출력은 제 1 내지 제 3 PROM 디코더 (416P) 의 입력에 각각 연결된다.
신호 라인 (426) 은 D/A 컨버터 (416) 의 출력을 제 2 스위치 블록 (417) 의 입력에 연결하여 제 1 내지 제 3 NROM 디코더 (416N) 는 제 1 스위치, 제 3 스위치, 및 제 2 스위치의 제 1 입력에 각각 연결되고, PROM 디코더 (416P) 의 출력은 제 2 스위치, 제 1 스위치 및 제 3 스위치의 제 2 입력에 각각 연결된다. 신호 라인 (417) 은 제 2 스위치 블록 (417) 을 출력 스테이지 블록의 입력에 연결하여 제 1 스위치의 제 1 및 제 2 출력은 데이터 라인 (S1 및 S2) 을 각각 구동하는 제 1 및 제 2 전압 팔로우어의 입력에 연결되며, 제 2 스위치의 제 2 출력은 데이터 라인 (S3 및 S4) 을 각각 구동하는 제 3 내지 제 4 전압 팔로우어의 입력에 연결되고, 제 3 스위치의 제 1 및 제 2 출력은 데이터 라인 (S5, S6) 을 각각 구동하는 제 5 및 제 6 전압 팔로우어의 입력에 연결된다. 회로 블록 (403b) 에서, NROM (416N) 디코더 및 PROM 디코더 (416P) 는, 도 9 에 도시된 구성과 유사하지만 다른 구성인, 도 9 에 도시된 구성으로부터 반대로 된다.
회로 블록 (403a) 의 동작시, 우측 시프트 동작이 회로 블록 (403a) 의 시프트 레지스터 (411) 에서 선택된다면, 하이 레벨의 시작 펄스가 각 수평 주기에서 클록 펄스의 상승 에지에서 시프트 레지스터 (411) 에 의해 수신되고, 우측 시프트 동작을 위해 그 다음 스테이지 회로 블록 (403b) 을 동작하기 위한 그 다음 스테이지 회로 블록 (403b) 으로 출력된다. 동시에, 디스플레이 데이터를 수신하기 위한 제어 신호는 데이터 레지스터 블록 (412) 의 6개 데이터 레지스터에 전달된다. 따라서, 모든 데이터 레지스터는 각 수평 주기동안 6비트 디스플레이 데이터를 각각 수신한다. 각 홀수번째 데이터 레지스터는 6비트 디스플레이 데이터를 제 1 스위치 블록 (413) 의 상응하는 스위치의 제 1 입력으로 전달하고, 각 짝수번 째 데이터 레지스터는 6비트 디스플레이 데이터를 상응하는 스위치의 제 2입력에 전달한다. 이 스테이지의 동작시, i번째 데이터 레지스터가 회로 블록 (403a) 의 i번째 데이터 라인을 위한 디스플레이 데이터를 각각 수신한다면, 회로 블록 (403b) 에서, 각 홀수번째 (i번째) 데이터 레지스터는 상응하는 짝수번째 ((i+1)번째) 데이터를 위한 디스플레이 데이터를 수신하고 각 짝수번째 ((i+1)번째) 데이터 레지스터는 상응하는 홀수번째 데이터 라인 (i번째) 을 위한 디스플레이 데이터를 수신하고, 또한 역으로 해서 수신한다.
제 1 스위치 블록 (413) 의 제 1 스위치의 제 1 및 제 2 입력으로 전달된 디스플레이 데이터는 래치 블록 (414) 의 제 1 및 제 5 래치에 교대로 전달된다. 제 2 스위치의 제 1 및 제 2 입력으로 전달된 디스플레이 데이터는 제 3 및 제 4 래치로 교대로 전달된다. 제 3 스위치의 제 1 및 제 2 입력으로 전달된 디스플레이 데이터는 제 2 및 제 6 래치로 교대로 전달된다. 디스플레이 데이터는 수평 주기에서 제 1 내지 제 6 래치로부터 레벨 시프터 블록 (415) 을 통해 D/A 컨버터 블록 (416) 에서 제 1 내지 제 3 NROM 디코더 (416N) 및 제 1 내지 제 3 PROM 디코더 (416P) 으로 각각 한 번 전달된다. 이것은 회로 블록 (403a) 에 적용된다. 반면에, 회로 블록 (403b) 에서, 디스플레이 데이터는 제 1 내지 제 6 래치로부터 제 1 내지 제 3 PROM 디코더 (416P) 및 제 1 내지 제 3 NROM 디코더 (416N) 으로 각각 전달된다.
D/A 컨버터의 각 디코더는 공급된 디스플레이 데이터에 의거하여 64레벨 그레이 스케일 디스플레이 신호를 발생시킨다. 제 1 내지 제 3 NROM 디코더 (416N) 는 음극을 갖는 그레이 스케일 신호를 제 1, 제 3, 및 제 2 스위치의 제 1입력에 각각 전달하고, 제 1 내지 제 3 PROM (416P) 디코더는 양극을 갖는 그레이 스케일 신호를 제 2 스위치 블록 (417) 에서 제 2, 제 1, 및 제 3 스위치의 제 2 입력에 전달한다.
제 2 스위치 블록 (417) 의 제 3 스위치는 전압 팔로우어를 통해 그레이 스케일 신호를 데이터 라인 (S1 내지 S6) 으로 전달하여 각 홀수번째 데이터 라인 (S1, S3, S5) 및 각 짝수번째 데이터 라인 (S2, S4, S6) 은 상이한 극성을 갖는 그레이 스케일 신호를 전달하여 데이터 라인 (S1 내지 S6) 의 각각에 대한 그레이 스케일 신호는 각 수평 주기에서 극성을 변경시킨다.
회로 블록 (403a) 의 D/A 컨버터 블록 (416) 의 디코더의 개략적인 패턴 구성을 도시하는 도 10 에서, 6비트 구성용인 12 X 64 트랜지스터를 각각 갖는 3개의 PROM 디코더 (416P) 를 포함하는 PROM 디코더 블록이 도의 우측에 배치된다. 6비트용인 12 X 64 트랜지스터를 각각 갖는 3개의 NROM 디코더를 포함하는 NROM 디코더 블록은 도의 좌측에 배치된다. PROM 디코더 (416P) 의 각 행 및 NROM 키도더 (416N) 의 각 행은 열 방향으로 교대로 배치되어, 각 PROM 디코더 (416P) 및 NROM 디코더 (416N) 를 위한 64 행을 형성한다.
P형 확산 영역 (23P) 은 P형 반도체 기판 (21) 에 형성된 n 웰내에 3 X 64 행렬로 배열되고, 각 P형 확산 영역 (23P) 은 12개 pMOS 트랜지스터의 소스/드레인 역할을 한다. 게이트 전극 라인 (24P) 의 6쌍은 각 p형 확산 영역 (23P) 을 열 방향으로 통과한다. 행으로 배열된 한 그룹의 p형 확산 영역 (23P) 의 제 1 pMOS 트랜지스터는 소스 영역에서 함께 연결되고 (각각은 원형 도트로 표시되며)금속 라인 (25P) 에 의해 상응하는 전압원 (VP1, VP2, V64) 에 연결된다. 열로 배열된 PROM 디코더 (416P) 의 p형 확산 영역의 마지막 pMOS 트랜지스터는 금속 라인 (26P) 에 의해 드레인 영역에서 함께 연결되고 (각각은 직각 도트로 표시되며), 양극을 갖는 그레이 스케일 신호 (VPO) 를 상응하는 데이터 라인에 전달한다.
N형 확산 영역 (23N) 은 반도체 기판 (21) 의 P형 영역에서 3 X 64 행렬로 배열되고, N형 확산 영역 (23N) 의 각각은 12개 nMOS 트랜지스터의 소스/드레인 역할을 한다. 6쌍의 게이트 전극 (24N) 은 열 방행으로 N형 확산 영역 (23N) 을 통과한다. 행으로 배열된 N형 확산 영역의 한 그룹의 제 1 nMOS 트랜지스터는 드레인 영역에서 함께 연결되고 (각각은 원형 도트로 표시되며) 금속 라인 (25N) 에 의해 상응하는 전압원 (VN1, VN2, ...VN64) 에 연결된다. 열로 배열된 NROM 디코더 (416N) 의 n형 확산 영역의 마지막 nMOS 트랜지스터는 금속 라인 (26N) 에 의해 소스 영역에서 함께 연결되고 (각각은 직각 도트로 표시되며), 음극을 갖는 그레이 스케일 신호 (VNO) 를 상응하는 데이터 라인에 전달한다.
회로 블록 (403b) 에서, PROM 디코더 (416P) 및 NROM 디코더 (416N) 의 배열은 도 10 에 도시된 배열과 반대로 된다. 회로 블록 (403b) 의 배열은 회로 블록 (403a) 의 배열에 대하여 거울 대칭이다. 이것은 인접하는 2개의 회로 블록 (403a 및 403b) 에서 2개의 인접하는 PROM 디코더 블록 (또는 2개의 인접하는 NROM 디코더 블록) 이 단일 n 웰내에 배치될 수 있게 또는 단일 블록으로서 배치될 수 있게 한다.
대체하여, 각 디코더 블록에서 행으로 배치된 2개의 인접하는 PROM 디코더 (또는 NROM 디코더) 각각은 서로 거울 대칭하여 배치될 수도 있고, 확산 영역은 디코더중 한 개내의 마지막 트랜지스터 및 나머지 디코더내의 제 1 트랜지스터에 대하여 공통일 수도 있다.
상기한 PROM 디코더 (16P) 및 NROM 디코더 (416N) 의 블록 배열은 반도체 칩, 특히 반도체 칩의 긴 쪽 방향에서 공간을 절약할 수 있다. 예를 들어, 도 7 에 도시된 PROM 디코더 및 NROM 디코더의 종래 배열은, 384개 데이터 라이능ㄹ 구동하기 위한 구동 유닛에서 PROM 디코더 (316P) 및 인접하는 NROM 디코더 (316N) 간의 인터페이스를 포함한다. 인터페이스를 위해 필요한 공간 또는 길이가 50㎛ 라고 가정하면, 인터페이스의 전체 길이는 약 19mm (383 x 50㎛) 이다. 반면에, 본 발명의 실시예에서, 각 회로 블록에서 PROM 디코더 (416P) 및 NROM 디코더 (416N) 간의 인터페이스는 한 개만이 존재하기에, 64개 회로 블록의 인터페이스를 위한 전체 길이는 약 3mm (64 x 50㎛) 이며, 이것은 종래의 구동 유닛의 인터페이스의 전체 길이에 대하여 20 % 감소된 것이다.
도 8 과 유사하게 본 발명의 제 2 실시예에 따른 구동 유닛의 수평 드라이버를 도시하는 도 11 에서, 수평 드라이버는 제 1 실시예와 유사하게 384개 데이터 라인을 구동하는 것으로 도시된다. 반도체 칩 (501) 의 내부 회로 (502) 는 칩의 긴 쪽 방향으로 4개의 회로 블록 (503) 으로 분리되고, 회로 블록 (530) 각각은 96개 데이터 라인을 구동한다. 제 2 실시예는 특히 반도체 칩의 짧은 쪽을 따른 길이의 감소를 획득한다.
각 회로 블록은 각 회로 블록에 의해 구동되는 데이터 라인 수 (본 발명에서96개) 를 제외하고 도 9 에 도시된 회로 블록 (403a) 의 구성을 갖는다. 많은 수의 데이터 라인에는 D/A 컨버터를 위한 보다 넓은 공간이 필요하다는 문제점이 있다. 그러나, 그 문제점은 일본특개평 평성10 - 308800 호에 설명된 구성에 의해 해결될 수 있다.
도 12 에서, 도 11 의 각 회로 블록 (503) 에 배치된 D/A 컨버터 (504) 는, 48개 데이터 라인을 구동하기 위한 48개의 PROM 디코더 (506P) 를 갖는 PROM 디코더 블록, 다른 48개 데이터 라인을 구동하기 위한 48개의 NROM 디코더 (506N) 을 갖는 NROM 디코더 블록, 및 음극을 갖는 64레벨 그레이 스케일 전압뿐만 아니라 양극을 갖는 64레벨 그레이 스케일 전압을 발생시키기 위한 PROM 디코더 블록 및 NROM 디코더 블록 간에 배치된 그레이 스케일 전압 발생기 (505) 를 포함한다. PROM 디코더 블록의 PROM 디코더 (506P) 및 NROM 디코더 블록의 NROM 디코더 블록 (506N) 의 배열은 도 5 및 도 6 에 도시된 바와같은 배열과 유사하다.
도 12 의 D/A 컨버터 (504) 의 개략적인 배열을 도시하는 도 13 에서, 그레이 스케일 전압 발생기 (505) 는 레지스터 래더의 각 노드에서 그레이 스케일 레벨 전압을 전달하는 레지스터 래더를 포함한다. 레지스터 래더는 폴리실ㄹ콘 레지스터에 의해 실현된다. PROM 디코더 블록은 n 웰 (32) 내에 배치되고 행 방향으로 배열된 48개의 PROM 디코더 (506P) 를 포함한다. 각 PROM 디코더는 p형 확산 영역 (33P) 및 게이트 라인 (34P) 을 포함하는 64 x 12 pMOS 트랜지스터를 포함한다. 행으로 배열된 PROM 디코더 (506P) 의 P형 확산 영역의 제 1 pMOS 트랜지스터는 소스에서 함께 연결되고 (각각은 원형 도트로 표시되며) 금속 라인(35P) 에 의해 그레이 스케일 전압 발생기 (505) 의 상응하는 노드에 연결된다. 열로 배열된 P형 확산 영역의 마지막 pMOS 트랜지스터는 드레인에서 금속 라인 (36) 에 의해 함께 연결되고 (각각은 직각 도트로 표시되며), 양극성을 갖는 디코딩된 출력을 전달한다.
NROM 디코더 블록은 행 방향으로 배열되고 반도체 기판 (31) 의 P형 확산 영역에 배치된 48개의 NROM 디코더 (506N) 를 포함한다. 각 NROM 디코더는 열방향으로 배열되며 12개의 nMOS 트랜지스터를 각각 포함하는 64개의 n형 확산 영역을 포함한다. 행으로 배열된 n형 확산 영역 (33N) 의 제 1 nMOS 트랜지스터는 드레인에서 함께 연결되고 (각각은 원형 도트로 표시되며) 금속 라인 (35N) 에 의해 그레이 스케일 전압 발생기 (505) 의 상응하는 노드에 연결된다. 열로 배열된 n형 확산 영역의 마지막 트랜지스터는 소스인에서 금속 라인 (36N) 에 의해 함께 연결되고 (각각은 직각 도트로 표시되며), 음극성을 갖는 디코딩된 출력을 전달한다.
디코더 블록에서, 디코더의 제 1 트랜지스터의 드레인 및 인접하는 디코더의 마지막 트랜지스터의 소스는 서로 인접하여 배치된다. 그러나, 각 디코더 블록의 인접하는 2개의 디코더는 서로 거울 대칭하여 배열될 수도 있어 공통 확산 영역이 인접하는 디코더의 각 열에 대하여 제공된다.
제 2 실시예에서, PROM 디코더의 각 행은 NROM 디코더의 상응하는 행과 정렬된다. 그러나, 각 행은 PROM 디코더 또는 NROM 디코더를 포함할 수도 있다.
그레이 스케일 전압 발생기 (505) 가 사이에 위치하는 한 쌍의 블륵으로서PROM 디코더 및 NROM 디코더가 배치된 제 2 실시예의 상기 배열에서, 열 방향으로 디코더 간에 더 작은 공간을 제공하는 이유는 각 블록이 그레이 스케일 레벨을 위한 양극 또는 음극 전압만을 수신하기 때문이다.
또한, PROM 디코더 블록 및 NROM 디코더 블록간에 배치된 그레이 스케일 전압 발생기 (505) 에서는 넓은 공간이 필요없게 된다. 게다가, PROM 디코더 및 NROM 디코더 간의 인터페이스 수는 384개 데이터 라인을 구동하기 위한 구동 유닛에서 3개 뿐이다. 이것은 행 방향으로 PROM 디코더 및 NROM 디코더간의 공간을 감소시킨다. PROM 디코더 및 NROM 디코더 간의 공간 길이가 50㎛이라고 가정하면, 전체 인터페이스 길이는 약 19mm 의 공간을 갖는 종래의 D/A 컨버터에 비하여 약 0.15mm 이다.
게다가, P형 확산 영역 및 n형 확산 영역 간의 공간이 절약될 수 있다.
상기한 실시예에 따라, 반도체 칩의 긴 쪽이 감소될 수 있다. 긴 쪽에 대하여 절약된 공간은 반도체 칩의 짧은 쪽을 감소시키는데 사용될 수도 있다. 예를 들어, 제 1 및 제 2 실시예에서, 각 디코더의 구성은 도 5 또는 도 6 에 도시된다. 그러나, 그 구성은 일본 특개평 평성10-335615 호에 의해 제시된 바와 같은 구성을 사용함으로써 짧은 쪽의 감소를 위해 대체될 수도 있다.
홀수번째 회로 블록 및 짝수번째 회로 블록 간의 거울 대칭 배열은 단지 한 예일 뿐이며, 거울 대칭 배열은 이러한 회로 블록의 동일한 배열로 대체될 수도 있다.
제 1 실시예에서, 제 2 실시예에서 사용된 그레이 스케일 전압 발생기의 샌드위치 배열이 사용될 수도 있다.
게다가, 반도체 기판은 n형 기판일 수도 있고, NROM 디코더는 n형 반도체 기판위에 형성된 p웰에 배치된다.
상기한 실시예는 단지 예로서 설명되었기에, 본 발명은 상기 실시예에 한정되지 않으며 본 발명의 범위를 벗어나지 않고 당해 기술에 숙련된 당업자에 의해 다양한 변경 및 수정이 가능하다.
PROM 디코더 블록 및 NROM 디코더 블록간에 배치된 그레이 스케일 전압 발생기 (505) 에서는 넓은 공간이 필요없게 된다.
P형 확산 영역 및 n형 확산 영역 간의 공간이 절약될 수 있다.
상기한 실시예에 따라, 반도체 칩의 긴 쪽이 감소될 수 있다. 긴 쪽에 대하여 절약된 공간은 반도체 칩의 짧은 쪽을 감소시키는데 사용될 수도 있다.

Claims (10)

  1. LCD 패널의 복수의 데이터 라인을 구동하기 위한 구동 유닛의 LCD 드라이버에 있어서,
    각 회로 블록이, 상기 데이터 라인 (S1 내지 S6) 중 한 개를 위한 디스플레이 데이터를 각각 수신하는 복수의 데이터 레지스터를 포함하는 데이터 레지스터 블록 (412) 을 포함하는, 반도체 칩 (401) 의 내부회로 (402) 에 정렬된 복수의 상기 회로 블록 (403a, 403b);
    아날로그 그레이 스케일 신호를 출력하기 위해 상기 데이터 레지스터중 상응하는 한 개를 위해 각각 배치된 복수의 PROM 디코더 (416P, 506P) 및 복수의 NROM 디코더 (416N, 506N) 를 포함하는 D/A 컨버터 블록 (416);
    상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 중 상응하는 한 개의 출력에 의거하여 상기 데이터 라인 (S1 내지 S6) 중 상응하는 한 개를 구동하며, 상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 중 상응하는 한 개를 위해 각각 배치된 출력 스테이지 블록 (418); 및
    상기 디스플레이 데이터 및 상기 아날로그 그레이 스케일 신호를 전환하여 인접하는 2개의 데이터 라인은 반대 극성을 갖는 아날로그 그레이 스케일 신호를 수신하고 또한 양극을 갖는 아날로그 그레이 스케일 신호 및 음극을 갖는 아날로그 그레이 스케일 신호를 교대로 수신하는 스위칭 시스템 (413, 417) 을 포함하며,
    상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 는 NROM디코더 블록 및 PROM 디코더 블록을 각각 형성하며, 상기 반도체 칩 (401) 의 측면을 따라 연속적으로 배열된 것을 특징으로 하는 LCD 드라이버.
  2. 제 1 항에 있어서, 상기 회로 블록 (403a, 403b) 중 인접하는 2개의 상기 PROM 디코더 (416P) 는 서로 거울 대칭하여 배치되고, 상기 회로 블록 (403a, 403b) 중 인접하는 2개의 상기 NROM 디코더 (416N) 는 서로 거울 대칭하여 배치되는 것을 특징으로 하는 LCD 드라이버.
  3. 제 1 항에 있어서, 상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 중 한 개는 웰에 배치되고 나머지 한 개는 상기 반도체 칩 (401, 501) 의 기판 영역에 배치되는 것을 특징으로 하는 LCD 드라이버.
  4. 제 3 항에 있어서, 상기 회로 블록 (403a, 403b) 중 한 개에서 상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 중 한 개, 및 상기 회로 블록 (403a, 403b) 중 인접하는 한 개에서 상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 중 한 개는 단일 웰 (22, 32) 에 배치된 것을 특징으로 하는 LCD 드라이버.
  5. 제 1 항에 있어서, 상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 중 한 개는 양극을 갖는 아날로그 그레이 스케일 신호를 출력하고 나머지 한 개는 음극을 갖는 아날로그 그레이 스케일 신호를 출력하는 것을 특징으로 하는 LCD 드라이버.
  6. 제 1 항에 있어서, 상기 PROM 디코더 (416P, 506P) 및 상기 NROM 디코더 (416N, 506N) 각각은, 가능한 그레이 스케일 전압 레벨 (VP1 내지 VP64, VN1 내지 VN64) 중 한 개에 각각 상응하는 복수의 행을 포함하고, 상기 각 행은 직렬로 연결된 복수의 MOSFET (1P, 2P) 쌍을 포함하며, 상기 쌍은 직렬로 연결된 인핸스먼트형 MOSFET (1P) 및 디프레션형 MOSFET (2P) 을 포함하는 것을 특징으로 하는 LCD 드라이버.
  7. 제 1 항에 있어서, 상기 PROM 디코더 블록 및 상기 NROM 디코더 블록 사이에는 그레이 스케일 전압 발생기 (505) 가 위치하는 것을 특징으로 하는 LCD 드라이버.
  8. 제 7 항에 있어서, 상기 PROM 디코더 (416P, 506P) 의 한 행은 상기 NROM 디코더 (416N, 506N) 의 상응하는 행과 함께 정렬된 것을 특징으로 하는 LCD 드라이버.
  9. 제 7 항에 있어서, 상기 그레이 스케일 전압 발생기 (505) 는 폴리실리콘 막에 의해 형성된 레지스터를 포함하는 것을 특징으로 하는 LCD 드라이버.
  10. 제 1 항에 있어서, 상기 LCD 디바이스는 단일 반도체 칩 (401) 에서 실현되는 것을 특징으로 하는 LCD 드라이버.
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