KR101028947B1 - 쉬프트 레지스터 회로 - Google Patents

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Abstract

본 발명에 의한 쉬프트 레지스터 회로는, 스타트 펄스 또는 이전 스테이지의 출력 신호 및 피드백(feedback)된 클럭신호가 입력되는 OR 게이트부와; 상기 OR 게이트부의 출력 신호에 의해 동작 구간이 정해지며, 입력되는 클럭신호의 스윙전압을 레벨 쉬프팅하는 레벨 쉬프트부와; 상기 레벨 쉬프트부의 출력을 다음 스테이지의 입력으로 전달하는 버퍼부가 포함되는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 외부회로로부터 입력되는 낮은 스윙전압을 가지는 클럭신호를 쉬프트 클럭으로 사용함으로써, 모듈 내에서 구동 부하를 줄여 전력 소비를 저감할 수 있다는 장점이 있다.
또한, 쉬프트 클럭을 레벨 쉬프팅시키는 레벨 쉬프트 회로가 쉬프트 레지스터 회로 내에 포함되고, 이러한 레벨 쉬프트 회로가 OR 게이트에 의해 특정 구간에 대해서만 동작함으로써 불필요한 전력 소비를 억제하는 장점이 있다.
또한, 2-phase clock을 사용함으로써 외부회로의 전압이 작아져도 보다 넓은 동작영역을 가질 수 있다는 장점이 있다.

Description

쉬프트 레지스터 회로{shift resister circuit}
도 1은 종래의 폴리 실리콘을 채용한 액정표시장치의 구성을 개략적으로 도시한 블록도.
도 2는 도 1에 도시된 쉬프트 레지스터의 구성을 도시한 블록도.
도 3은 도 2에 도시된 쉬프트 레지스터의 입출력 파형도.
도 4는 본 발명에 의한 쉬프트 레지스터의 구성을 나타내는 블록도.
도 5는 도 4에 도시된 쉬프트 레지스터의 각 스테이지에 구비된 쉬프트 레지스터 회로를 나타내는 도면.
도 6은 도 5에 도시된 쉬프트 레지스터 회로의 입출력 신호 파형도.
<도면의 주요 부분에 대한 부호의 설명>
500 : 쉬프트 레지스터 회로 510 : OR 게이트부
512 : NOR 게이트 514 : 인버터
520 : 레벨 쉬프트부 530 : 버퍼부
본 발명은 쉬프트 레지스터 회로에 관한 것으로, 특히 구동회로 일체형 액정 표시장치에 구비되는 쉬프트 레지스터 회로에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다.
화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속되고, 박막트랜지스터의 게이트단자는 게이트라인들 중 어느 하나에 접속된다.
구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버를 구비하며, 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 또한, 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 비디오신호를 공급한다.
이에 따라, 액정표시장치는 액정셀별로 비디오신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
이러한 액정표시장치에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 사용하는지 여부에 따라 아 몰퍼스 실리콘형과 폴리 실리콘형으로 구분된다.아몰퍼스 실리콘형 박막트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있으나 전하 이동도가 비교적 작아 화소 밀도를 향상시키는 경우에는 적용이 어려운 단점이 있다. 또한, 아몰퍼스 실리콘형 박막트랜지스터를 사용하는 경우 상기 게이트 드라이버와 데이터 드라이버와 같은 주변 구동회로들은 별도로 제작하여 액정패널에 실장시켜야 하므로 액정표시장치의 제조비용이 높다는 단점이 있다.
반면에, 폴리 실리콘형 박막트랜지스터는 전하 이동도가 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로들을 액정패널에 내장할 수 있게 되어 제조단가를 낮출 수 있는 장점을 가지고 있다. 이에 따라, 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치가 대두되고 있다.
도 1은 종래의 폴리 실리콘 박막트랜지스터를 이용한 액정표시장치의 구성을 개략적으로 도시한다.
도 1의 액정표시장치는 화상표시부(12), 데이터 및 게이트 쉬프트 레지스터(14, 16), 그리고 샘플링 스위치 어레이(15)가 형성된 액정패널(10)과, 제어회로 및 데이터 드라이브 IC가 집적화된 제어칩(22)과 레벨 쉬프터 어레이(24)가 실장된 PCB(Printed Circuit Board)(20)와, 액정패널(10)과 PCB(20)를 전기적으로 접속시키는 FPC(Flexible Printed Circuit) 필름(18)을 구비한다.
화상표시부(12)는 액정셀들(LC) 매트릭스를 통해 화상을 표시하며, 액정셀들(LC) 각각은 게이트라인(GL)과 데이터라인(DL)의 교차점에 접속된 스위칭소자로서 폴리 실리콘을 이용한 박막트랜지스터(TFT)를 포함한다. 아몰퍼스 실리콘 보다 전하 이동도가 100배 정도 빠른 폴리 실리콘을 이용함에 따라 박막트랜지스터(TFT)의 응답속도가 빠르므로 액정셀들(LC)은 통상 점순차 방식으로 구동된다. 데이터라인들(DL)은 데이터 쉬프트 레지스터(14)에 의해 구동되는 샘플링 스위치 어레이(15)로부터 비디오신호를 공급받으며, 게이트라인들(GL)은 게이트 쉬프트 레지스터(16)로부터 스캔펄스를 공급받는다.
데이터 쉬프트 레지스터(14)는 샘플링 스위치 어레이(15)의 샘플링 스위치에 출력단이 각각 접속된 다수의 스테이지들로 구성되며, 다수의 스테이지들은 도 2에 도시된 바와 같이 종속적으로 접속되어 제어칩(22)으로부터의 소스 스타트 펄스를 쉬프트시킴으로써 샘플링 스위치들에 순차적으로 샘플링 신호를 공급한다.
상세히 하면, 도 2에 도시된 다수의 스테이지들(ST1 내지 STn)은 소스 스타트 펄스(SP) 입력라인에 종속 접속됨과 아울러 4상 클럭신호(C1 내지 C4) 공급라인 중 3개의 클럭신호 공급라인에 각각 접속된다.
4상 클럭신호(C1 내지 C4)는 도 3에 도시된 바와 같이 순차적으로 한 클럭만큼씩 위상지연된 형태로 공급된다. 이러한 클럭신호들(C1 내지 C4) 중 3개의 클럭신호를 이용하여 스테이지들(ST1 내지 STn) 각각은 스타트 펄스(SP)를 한 클럭만큼씩 쉬프트시켜 출력한다.
이러한 쉬프트 레지스터의 각 스테이지(ST1 내지 STn)로부터 각각 출력되는 신호들(SO1 내지 SOn)은 샘플링신호로 공급됨과 아울러 다음단 스테이지의 스타트 펄스로 공급된다.
또한, 게이트 쉬프트 레지스터(16)는 게이트 라인들(GL) 각각에 출력단이 각 각 접속된 다수의 스테이지들로 구성된다. 다수의 스테이지들은 도 2에 도시된 바와 같이 종속적으로 접속되어 제어칩(22)으로부터의 스타트 펄스를 쉬프트시킴으로써 게 이트라인들(GL)에 순차적으로 스캔 펄스를 공급한다.
샘플링 스위치 어레이(15)는 데이터 라인들(DL)에 출력단이 각각 접속되고 데이터 쉬프트 레지스터(14)로부터의 샘플링 신호에 의해 구동되는 다수의 샘플링스위치들(도시하지 않음)로 구성된다. 샘플링 스위치들은 상기 샘플링신호에 응답하여 제어칩(22)으로부터의 비디오 신호를 순차적으로 샘플링하여 데이터 라인들(DL)에 공급한다.
이렇게 액정패널(10)에 포함되는 화상표시부(12)와 데이터 쉬프트 레지스터(14) 및 샘플링 스위칭 어레이(15)와 게이트 쉬프트 레지스터(16)는 폴리 실리콘을 채용함에 따라 동일공정으로 형성된다. 이 경우, 액정패널(10)에 포함되는 박막트랜지스터들을 NMOS 또는 PMOS 박막트랜지스터, 즉 동일타입 채널의 박막트랜지스터로만 구성하는 경우 CMOS 박막트랜지스터로 구성하는 경우보다 제조단가를 절감할 수 있게 된다.
이는 CMOS 박막트랜지스터들을 이용하는 경우 P채널과 N채널을 모두 포함하므로 구동전압의 범위가 넓고 회로 집적화가 용이한 장점이 있으나, 공정수가 많아 제조단가가 높고 신뢰성이 떨어지는 단점이 있다. 따라서, 액정패널(10)은 공정수를 줄여 제조단가를 낮추고 상대적으로 신뢰성이 높은 PMOS 또는 NMOS 박막트랜지스터만을 이용하는 방향으로 발전되고 있다.
제어칩(22)에 포함되는 제어회로(도시하지 않음)는 외부로부터 자신에게 공 급되는 비디오 데이터들을 데이터 구동 IC(도시하지 않음)로 전송함과 아울러 데이터 쉬프트 레지스터(14) 및 게이트 쉬프트 레지스터(16)에 필요한 구동 제어신호들을 제공한다.
데이터 구동 IC(도시하지 않음)는 제어회로(도시하지 않음)로부터 입 력된 비디오 데이터를 아날로그 신호인 비디오 신호로 변환하여 FPC 필름(18)을 통해 샘플링 스위치 어레이(15)로 공급한다.
레벨 쉬프터 어레이(24)는 제어회로로부터 입력되는 구동제어신호들(클럭신호 등)의 스윙폭을 증대시켜 데이터 쉬프트 레지스터(14) 및 게이트 쉬프트 레지스터(16)에 공급한다.
예를 들면, 레벨 쉬프터 어레이(24)는 제어회로에서 발생되어 10V 이하의 스윙전압을 가지는 클럭신호를, 부극성 전압을 포함하여 10V 이상의 스윙폭을 가지게 레벨 쉬프팅하여 출력한다. 이는 액정패널(10)에 형성된 박막트랜지스터를 구동하기 위해서는 10V 이상의 스윙전압을 가지는 펄스를 공급해야 하기 때문이다.
다시 말하여, 액정패널(10)이 PMOS 박막트랜지스터로 구성되는 경우 샘플링 스위치 어레이(15) 및 화소영역(12)에 포함되는 PMOS 박막트랜지스터들을 구동하기 위한 구동펄스로는 부극성 방향으로 10V 이상의 스윙폭을 가지는 펄스가 필요하다.
이러한 구동펄스를 공급하기 위하여, 게이트 및 데이터 쉬프트 레지스터(14, 16)에는 클럭신호들로서 부극성 방향으로 10V 이상의 스윙폭을 가지는 펄스가 공급되어야 한다. 그러나, 외부회로들을 제어칩(22)과 같이 단일칩으로 구현하는 경우 10V 이내의 스윙폭을 가지는 클럭신호는 용이하게 생성되지만 그 이상의 전압이나 부극성의 전압을 생성하기는 곤란하다.
다시 말하여, 10V 이상의 스윙폭을 가지는 전압이나 부극성 전압을 발생시키기 위한 소자 특성 확보가 곤란하여 IC 단일칩 제작에 어려움이 따르게 된다. 이에 따라, 종래에는 10V의 구동펄스를 부극성전압을 포함하여 10V 이상의 스윙폭을 가지게끔 레벨 쉬프팅시켜주기 위한 레벨 쉬프터 어레이(24)를 별도의 칩으로 구현하여 PCB(20) 상에 장착하여야만 하였다.
그러나, 이 경우 PCB(20) 상에 실장되는 외부회로의 컴팩트화가 곤란하다는 단점이 있다.
또한, 외부회로로부터 액정패널(10)의 데이터 쉬프트 레지스터(14) 및 게이트 쉬프트 레지스터(16)에 정극성과 부극성의 전압을 포함한 10V 이상의 스윙폭을 가지는 클럭신호가 공급되어야 하므로 전력소비가 크다는 문제점이 있다.
본 발명은 구동회로 일체형 액정표시장치에 있어서, 외부회로로부터 입력되는 낮은 스윙전압을 가지는 클럭신호를 쉬프트 클럭으로 사용함으로써, 모듈 내에서 구동 부하를 줄여 전력 소비를 저감하는 쉬프트 레지스터 회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 쉬프트 레지스터 회로는, 스타트 펄스 또는 이전 스테이지의 출력 신호 및 피드백(feedback)된 클럭신호가 입력되는 OR 게이트부와; 상기 OR 게이트부의 출력 신호에 의해 동작 구간이 정해지며, 입력되는 클럭신호의 스윙전압을 레벨 쉬프팅하는 레벨 쉬프트부와; 상기 레벨 쉬프트부의 출력을 다음 스테이지의 입력으로 전달하는 버퍼부가 포함되는 것을 특징으로 한다.
여기서, 상기 클럭신호는 서로 반전된 형태로 공급되는 2상의 클럭신호(HCK, HCKB)이고, 상기 2상 클럭신호로 외부회로로부터 입력되는 10V 이하의 낮은 스윙전압이 사용됨을 특징으로 한다.
또한, 상기 OR 게이트부는 NOR 게이트 회로 및 인버터 회로의 직렬 연결로 구성되어 있고, 상기 NOR 게이트 회로는 직렬 연결된 2개의 PMOS 트랜지스터(T1, T2) 및 병렬 연결된 2개의 NMOS 트랜지스터(T3, T4)가 직렬 연결되어 구성되며, 상기 인버터 회로는 NMOS, PMOS 한 쌍의 트랜지스터(T5, T6)로 구성됨을 특징으로 한다.
또한, 상기 레벨 쉬프트부는 다수의 NMOS 트랜지스터(D1 ~ D4) 및 PMOS 트랜지스터(D5 ~ D7)로 구성되며, 소정의 바이어스 전압(HBIAS)이 별도로 인가됨을 특징으로 한다.
또한, 상기 클럭신호의 피드백 신호는, 상기 입력된 클럭신호가 레벨 쉬프트부를 거쳐서 버퍼부에 구비된 제 1인버터를 통해 출력된 신호이고, 상기 T1, T4에는 피드백된 클럭신호가 입력되고, 상기 T2, T3에는 스타트 펄스가 입력되며, 그 출력이 T5, T6으로 구성된 인버터 회로를 거치면서 최종적으로 OR 게이트부의 출력을 생성함을 특징으로 한다.
또한, 상기 레벨 쉬프트부는 상기 OR 게이트부의 출력에 의해 하이 를 출력 하는 구간에 대해서만 동작하고, 상기 버퍼부는 다수의 인버터 회로가 케스케이드(cascade) 연결되어 구성되며, 제 1인버터 회로의 출력이 피드백되어 상기 OR 게이트부의 소정의 트랜지스터에 입력됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 4는 본 발명에 의한 쉬프트 레지스터의 구성을 나타내는 블록도이다.
도시된 바와 같이, 본 발명에 의한 쉬프트 레지스터는 2-phase clock 즉, 2상 클럭신호(HCK, HCKB)가 접속되는 다수의 스테이지들로 구성되며, 다수의 스테이지들은 스타트 펄스(HST)에 의해 소정의 입력 신호를 쉬프트 시킴으로써 순차적으로 샘플링 신호를 공급한다.
즉, 제1 스테이지(ST1)에는 스타트 펄스(HST)가 입력되고, 제2 내지 제n 스테이지들(ST2 내지 STn)에는 이전단 스테이지의 출력신호가 입력된다.
상세히 하면, 도 4에 도시된 다수의 스테이지들(ST1 내지 STn)은 스타트 펄스(HST) 입력라인에 종속 접속됨과 아울러 2상 클럭신호(HCK, HCKB) 공급라인에 각각 접속된다.
2상 클럭신호(HCK, HCKB) 서로 반전된 형태로 공급되며, 이러한 클럭신호를 이용하여 스테이지들(ST1 내지 STn) 각각은 스타트 펄스를 한 클럭 만큼씩 쉬프트시켜 출력한다.
이러한 쉬프트 레지스터의 각 스테이지(ST1 내지 STn)로부터 각각 출력되는 신호들(SO1 내지 SOn)은 샘플링신호로 공급됨과 아울러 다음단 스테이지의 스타트 펄스로 공급된다.
본 발명은 상기 2상 클럭신호를 외부회로로부터 입력되는 10V 이하의 낮은 스윙전압으로 사용하며, 이를 위해 쉬프트 레지스터 회로 내에 레벨 쉬프트 회로가 포함되고, 상기 레벨 쉬프트 회로가 OR 게이트에 의해 스타트 펄스 또는 피드백(feedback)되어 입력되는 클럭신호가 모두 하이(high) 인 경우만 동작하도록 하여 불필요한 전력 소비를 억제하는 것을 그 특징으로 한다.
도 5는 도 4에 도시된 쉬프트 레지스터의 각 스테이지에 구비된 쉬프트 레지스터 회로를 나타내는 도면이고, 도 6은 도 5에 도시된 쉬프트 레지스터 회로의 입출력 신호 파형도이다.
단, 동작을 설명을 위해 스타트 펄스(HST)가 입력되는 제 1스테이지 및 상기 제 1스테이지와 연결된 제 2스테이지를 그 예로 한다.
도 5를 참조하면, 각 스테이지에 구비된 쉬프트 레지스터 회로(500)는, 스타트 펄스 및 피드백(feedback) 클럭신호가 입력되는 OR 게이트부(510)와, 상기 OR 게이트부(520)의 출력 신호에 의해 동작 구간이 정해지는 레벨 쉬프트부(520)와, 상기 레벨 쉬프트부의 출력을 다음 스테이지의 입력으로 전달하는 버퍼부(530)로 구성된다.
본 발명은 레벨 쉬프트부(520)를 각 스테이지에 구비된 쉬프트 레지스터 회로(500) 내부에 내장함으로써, 외부회로로부터 입력되는 10V 이하의 낮은 스윙전압을 쉬프트 클럭(HCK, HCKB)으로 사용할 수 있으며, 또한, 상기 레벨 쉬프트부(520)가 OR 게이트부(510)에 의해 특정 구간에 대해서만 동작함으로써 불필요한 전력 소 비를 억제하도록 구성됨을 특징으로 한다.
또한, 종래와는 달리 클럭신호로 2상 클럭신호((HCK, HCKB)를 사용함으로써, 외부회로의 전압이 작아져도 보다 넓은 동작영역을 가질 수 있다.
이하 본 발명의 일 실시예에 의한 쉬프트 레지스터 회로에 구비된 OR 게이트부(510), 레벨 쉬프트부(520) 및 버퍼부(530)의 구성 및 그 동작을 도 5 및 도 6을 통해 설명하도록 한다.
먼저 OR 게이트부(510)는 NOR 게이트 회로(512) 및 인버터 회로(514)의 직렬 연결로 구성되어 있다.
상기 NOR 게이트 회로(512)는 직렬 연결된 2개의 PMOS 트랜지스터(T1, T2) 및 병렬 연결된 2개의 NMOS 트랜지스터(T3, T4)가 직렬 연결되어 구성되며, 이러한 NOR 게이트 회로(512)의 출력은 NMOS, PMOS 한 쌍의 트랜지스터(T5, T6)으로 이루어진 인버터 회로(514)에 연결되어 결과적으로 OR 게이트부(510)를 형성한다.
여기서, 상기 OR 게이트부(510)의 입력 신호는 제 1스테이지에 입력되는 스타트 펄스(HST) 또는 이전 스테이지의 출력신호와, 각 스테이지에 입력되는 클럭신호의 피드백 신호이다.
여기서, 상기 클럭신호의 피드백 신호는 도 5에 도시된 바와 같이 클럭신호가 입력된 후 레벨 쉬프트부를 거쳐서 버퍼부에 구비된 제 1인버터에 출력된 신호(④)를 의미하는 것으로, 이는 피드백되어 상기 NOR 게이트의 T1 및 T 4에 입력(②)된다.
즉, 상기 OR 게이트부(510)에 있어서, 상기 T1, T4에는 피드백된 클럭신호가 입력(②)되고, 상기 T2, T3에는 스타트 펄스(HST)가 입력(①)되며, 그 출력이 T5, T6으로 구성된 인버터 회로를 거치면서 최종적으로 OR 게이트부의 출력(③)을 생성한다.
상기 OR 게이트부는 입력신호가 모두 로우(low) 가 아닌 경우에는 하이(high) 를 출력하므로, 도 6에 도시된 바와 같은 출력 파형을 생성한다. 즉, 스타트 펄스(HST)가 하이 인 구간 또는 피드백된 클럭신호가 하이 인 구간에 대해 하이 를 출력하게 되며, 이와 같은 OR 게이트부(510)의 출력(③)은 레벨 쉬프트부(520)가 동작하는 구간(기간)을 결정하게 된다.
이는 상기 레벨 쉬프트부(520)의 동작 여부를 결정하는 NMOS 트랜지스터(D1)의 게이트 전극이 상기 OR 게이트부(510)의 출력단과 연결되어 있기 때문이며, 상기 NMOS 트랜지스터(D1)의 게이트 전극이 온(ON) 되지 않는 경우는 상기 레벨 쉬프트부(520)가 동작하지 않는다.
따라서, 상기 레벨 쉬프트부(520)는 OR 게이트부(510)의 출력 즉, 하이 를 출력하는 구간에 대해서만 동작하게 되는 것이며, 이와 같이 상기 레벨 쉬프트부(520)가 OR 게이트부(510)에 의해 특정 구간에 대해서만 동작함으로써 불필요한 전력 소비를 억제할 수 있게 되는 것이다.
상기 레벨 쉬프트부(520)는 클럭신호로 사용되는 10V 이하의 스윙전압을 10V 이상의 스윙폭을 가지도록 레벨 쉬프팅하여 출력하는 역할을 수행한다. 이는 액정패널에 형성된 박막트랜지스터를 구동하기 위해서는 10V 이상의 스윙전압을 가지는 펄스를 공급해야 하기 때문이다.
종래의 경우 상기 레벨 쉬프트부를 쉬프트 레지스터 외부에 별도의 칩으로 구현하여 PCB 상에 장착하였으나, 이는 PCB 상에 실장되는 외부회로의 컴팩트화가 곤란하고, 또한, 외부회로로부터 액정패널의 쉬프트 레지스터에 정극성과 부극성의 전압을 포함한 10V 이상의 스윙폭을 가지는 클럭신호가 공급되어야 하므로 전력소비가 크다는 문제점이 있다.
이에 본 발명은 상기 레벨 쉬프트부(520)를 쉬프트 레지스터 회로(500)에 내장시키고, 또한, 상기 레벨 쉬프트부(520)의 동작을 특정 구간에 대해서만 가능하도록 구현함으로써 전력 소비를 최대한 억제할 수 있는 것이다.
여기서, 상기 레벨 쉬프트부(520)를 이루는 회로의 구성은 도 5에 도시된 바와 같이 다수의 NMOS 트랜지스터(D1 ~ D4) 및 PMOS 트랜지스터(D5 ~ D7)로 구성될 수 있다.
단, 본 발명의 경우 상기 레벨 쉬프트부(520)의 안정적인 동작 구현을 위해 일정한 전압(일례로 약 5V)을 갖는 바이어스 전압(HBIAS)이 상기 D3, D4에 인가된다.
여기서, 상기 레벨 쉬프트부를 이루는 회로의 구성은 도 5에 도시된 바에 한정되지 않으며, 다양한 회로 구성을 통해 그 목적을 달성할 수 있다.
이와 같이 레벨 쉬프트부(520)가 상기 OR 게이트부(510)에 의한 특정 구간 동작함에 의해 상기 레벨 쉬프트부(520)의 D1 또는 D2에 입력되는 클럭신호는 레벨 쉬프팅된다. 즉, 10V 이하의 스윙전압을 갖는 클럭신호가 10V 이상의 스윙폭을 가지도록 레벨 쉬프팅되어 출력되는 것이다. 이는 도 6의 출력 파형도를 통해 확인 할 수 있다.
다음으로 상기 레벨 쉬프트부(520)의 출력은 패스 회로(532)를 거쳐 버퍼부(530)로 입력된다.
상기 버퍼부(530)는 3개의 인버터 회로가 케스케이드(cascade) 연결되어 있으며, 여기서, 제 1인버터 회로(534)의 출력(④)은 앞서 설명한 바와 같이 피드백되어 상기 OR 게이트부(510)의 T1 및 T 4에 입력된다.
상기 버퍼부(530)를 통해 최종 출력되는 신호는 다음 스테이지에 입력되어 상기 제 1스테이지에 입력되는 스타트 펄스(HST)의 역할을 수행하게 된다.
즉, 도 6에 도시된 바와 같이 제 2스테이지에 입력되는 클럭신호(HCKB)는, 상기 제 1스테이지의 출력 신호 및 피드백된 클럭신호(HCKB)에 의해 앞서 설명한 쉬프트 레지스터 회로의 동작을 통해 레벨 쉬프팅되어 출력되는 것이다.
또한, 상기 출력된 신호는 마찬가지로 다음 스테이지에 입력되어 스타트 펄스의 역할을 수행하는 것이다.
이와 같은 본 발명에 의하면, 외부회로로부터 입력되는 낮은 스윙전압을 가지는 클럭신호를 쉬프트 클럭으로 사용함으로써, 모듈 내에서 구동 부하를 줄여 전력 소비를 저감할 수 있다는 장점이 있다.
또한, 쉬프트 클럭을 레벨 쉬프팅시키는 레벨 쉬프트 회로가 쉬프트 레지스터 회로 내에 포함되고, 이러한 레벨 쉬프트 회로가 OR 게이트에 의해 특정 구간에 대해서만 동작함으로써 불필요한 전력 소비를 억제하는 장점이 있다.
또한, 2-phase clock을 사용함으로써 외부회로의 전압이 작아져도 보다 넓은 동작영역을 가질 수 있다는 장점이 있다.

Claims (10)

  1. 스타트 펄스 또는 이전 스테이지의 출력 신호 및 피드백(feedback)된 클럭신호가 입력되는 OR 게이트부와;
    상기 OR 게이트부의 출력 신호에 의해 동작 구간이 정해지며, 입력되는 클럭신호의 스윙전압을 레벨 쉬프팅하는 레벨 쉬프트부와;
    상기 레벨 쉬프트부의 출력을 다음 스테이지의 입력으로 전달하는 버퍼부를 포함하고,
    상기 레벨 쉬프트부에 안정적인 동작을 위해 바이어스 전압이 인가되는 것을 특징으로 하는 쉬프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 클럭신호는 서로 반전된 형태로 공급되는 2상의 클럭신호(HCK, HCKB)임을 특징으로 하는 쉬프트 레지스터 회로.
  3. 제 2항에 있어서,
    상기 2상 클럭신호를 외부회로로부터 입력되는 10V 이하의 낮은 스윙전압으로 사용함을 특징으로 하는 쉬프트 레지스터 회로.
  4. 제 1항에 있어서,
    상기 OR 게이트부는 NOR 게이트 회로 및 인버터 회로의 직렬 연결로 구성되어 있음을 특징으로 하는 쉬프트 레지스터 회로.
  5. 제 4항에 있어서,
    상기 NOR 게이트 회로는 직렬 연결된 2개의 PMOS 트랜지스터(T1, T2) 및 병렬 연결된 2개의 NMOS 트랜지스터(T3, T4)가 직렬 연결되어 구성되고,
    상기 인버터 회로는 NMOS, PMOS 한 쌍의 트랜지스터(T5, T6)로 구성됨을 특징으로 하는 쉬프트 레지스터 회로.
  6. 제 1항에 있어서,
    상기 레벨 쉬프트부는 다수의 NMOS 트랜지스터(D1 ~ D4) 및 PMOS 트랜지스터(D5 ~ D7)로 구성되는 것을 특징으로 하는 쉬프트 레지스터 회로.
  7. 제 1항에 있어서,
    상기 클럭신호의 피드백 신호는, 상기 입력된 클럭신호가 레벨 쉬프트부를 거쳐서 버퍼부에 구비된 제 1인버터를 통해 출력된 신호임을 특징으로 하는 쉬프트 레지스터 회로.
  8. 제 5항에 있어서,
    상기 T1, T4에는 피드백된 클럭신호가 입력되고, 상기 T2, T3에는 스타트 펄스가 입력되며, 그 출력이 T5, T6으로 구성된 인버터 회로를 거치면서 최종적으로 OR 게이트부의 출력을 생성함을 특징으로 하는 쉬프트 레지스터 회로.
  9. 제 1항에 있어서,
    상기 레벨 쉬프트부는 상기 OR 게이트부의 출력에 의해 하이 를 출력하는 구간에 대해서만 동작함을 특징으로 하는 쉬프트 레지스터 회로.
  10. 제 1항에 있어서,
    상기 버퍼부는 다수의 인버터 회로가 케스케이드(cascade) 연결되어 구성되며, 제 1인버터 회로의 출력이 피드백되어 상기 OR 게이트부의 트랜지스터에 입력됨을 특징으로 하는 쉬프트 레지스터 회로.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7755616B2 (en) * 2003-03-28 2010-07-13 Lg Display Co., Ltd. Liquid crystal display device having electromagnetic type touch panel
CN1953030B (zh) * 2005-10-20 2010-05-05 群康科技(深圳)有限公司 控制电路装置和采用该控制电路装置的液晶显示器
KR100826997B1 (ko) * 2006-07-21 2008-05-06 재단법인서울대학교산학협력재단 평판표시장치의 게이트 드라이버용 쉬프트 레지스터
JP5540430B2 (ja) * 2009-04-14 2014-07-02 Ｎｌｔテクノロジー株式会社 走査線駆動回路、表示装置及び走査線駆動方法
KR101799981B1 (ko) * 2010-12-03 2017-11-22 삼성디스플레이 주식회사 표시 장치 및 그것의 구동 방법
CN105849576B (zh) * 2013-07-19 2019-12-10 皇家飞利浦有限公司 降低用于mri成像和核成像的组合式组件中的干扰
CN104464659B (zh) * 2014-11-03 2017-02-01 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管goa电路
CN105609067B (zh) * 2016-01-04 2018-09-11 京东方科技集团股份有限公司 一种goa控制装置以及tft-lcd、显示设备
CN105679238B (zh) * 2016-01-05 2018-06-29 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、阵列基板、显示装置
CN106057117B (zh) * 2016-06-28 2019-11-12 厦门天马微电子有限公司 移位寄存单元、移位寄存器及显示面板
CN106098001B (zh) * 2016-08-04 2018-11-02 武汉华星光电技术有限公司 Goa电路及液晶显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000259132A (ja) * 1999-03-11 2000-09-22 Sharp Corp シフトレジスタ回路および画像表示装置
KR20010007610A (ko) * 2000-09-04 2001-01-26 권오경 액정표시장치의 게이트 드라이버
JP2002189439A (ja) * 2000-12-20 2002-07-05 Toshiba Corp データラッチ回路および液晶表示装置
KR20030032199A (ko) * 2001-10-16 2003-04-26 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 액정표시장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656361A (en) * 1985-09-30 1987-04-07 Xerox Corporation NMOS digital imaging circuit
NL8502811A (nl) * 1985-10-15 1987-05-04 Philips Nv Geintegreerde geheugenschakeling.
US5060244A (en) * 1989-07-28 1991-10-22 Texas Instruments Incorporated Method and apparatus for indicating when the total in a counter reaches a given number
KR100291770B1 (ko) * 1999-06-04 2001-05-15 권오경 액정표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000259132A (ja) * 1999-03-11 2000-09-22 Sharp Corp シフトレジスタ回路および画像表示装置
KR20010007610A (ko) * 2000-09-04 2001-01-26 권오경 액정표시장치의 게이트 드라이버
JP2002189439A (ja) * 2000-12-20 2002-07-05 Toshiba Corp データラッチ回路および液晶表示装置
KR20030032199A (ko) * 2001-10-16 2003-04-26 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 액정표시장치

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