JP5540430B2 - 走査線駆動回路、表示装置及び走査線駆動方法 - Google Patents
走査線駆動回路、表示装置及び走査線駆動方法 Download PDFInfo
- Publication number
- JP5540430B2 JP5540430B2 JP2010054379A JP2010054379A JP5540430B2 JP 5540430 B2 JP5540430 B2 JP 5540430B2 JP 2010054379 A JP2010054379 A JP 2010054379A JP 2010054379 A JP2010054379 A JP 2010054379A JP 5540430 B2 JP5540430 B2 JP 5540430B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate electrode
- scanning line
- line driving
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 19
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 12
- 239000011521 glass Substances 0.000 description 11
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 6
- 101100214494 Solanum lycopersicum TFT4 gene Proteins 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 2
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 2
- 101100489577 Solanum lycopersicum TFT10 gene Proteins 0.000 description 2
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 101100214497 Solanum lycopersicum TFT5 gene Proteins 0.000 description 1
- 101100268327 Solanum lycopersicum TFT6 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal (AREA)
Description
本発明は、走査線駆動回路、表示装置及び走査線駆動方法に関し、特に表示装置の走査線をある期間浮遊状態（フローティング）にする技術に関する。
近年、ガラス基板上などの絶縁基板上に、低温ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）による駆動回路を集積したシステム・オン・グラス液晶ディスプレイが製品化されている。この構成のディスプレイは、ガラス基板上に直接駆動回路を形成するために外付けの駆動用ＩＣの個数を減らす、あるいは駆動用ＩＣを不要とするため、駆動ＩＣをＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）等の手段で実装したディスプレイに比べコストを下げることができる。一般的に、このディスプレイのガラス基板上に形成する駆動回路は、ＰチャネルＴＦＴとＮチャネルＴＦＴを組み合わせて形成した、いわゆるＣＭＯＳ回路である。
しかし、システム・オン・グラス液晶ディスプレイの製造コストを下げるためには、ガラス基板上に集積する駆動回路を単一チャネル（Ｎチャネルのみ、若しくはＰチャネルのみ）のＴＦＴで構成することが好ましい。つまり単一チャネルで構成することで、プロセス工程を節約し、チャネル特性に関連する工程を約半分にすることができるために、コストダウンを図ることができる。このような単一チャネルの駆動回路は、特許文献１などに記載されている。
ところで、駆動周波数を低くしたり、走査方向を上下に切り替えたりする液晶ディスプレイなどでは、走査線を浮遊状態（フローティング）にする機能が走査線駆動回路に求められる。ＣＭＯＳ回路によって走査線を浮遊状態にする方法の一例は、特許文献２の図３に記載されるように、トランスミッションゲートで走査線を切り離すことで浮遊状態を実現している。
以下の分析は本発明において与えられる。
しかしながら、特許文献１には、走査線を浮遊状態とする技術そのものが開示されていない。一方、特許文献２には、走査線を浮遊状態とする方法が記載されるものの、単一チャネルの回路構成で走査線を浮遊状態とする方法が開示されていない。
単一チャネルの回路で走査線を浮遊状態とする場合、単に特許文献２と同様に単一チャネルのＴＦＴスイッチで走査線を切り離す方法が考えられる。しかしながら、この方法では、以下のような問題があることを、発明者は見出した。
すなわち、駆動能力が低下し、走査線駆動回路の出力パルスの立ち上がり又は立下りが遅くなる。これは、走査線上にスイッチ用ＴＦＴを設けると、このスイッチ用ＴＦＴのオン抵抗が付加されるために起きる。出力パルスの立ち上がり又は立下りが遅くなる結果、液晶ディスプレイのコントラストが低下してしまうことになる。これは、走査線駆動回路の出力パルスの立ち上がり又は立下りが遅くなることによって画素ＴＦＴのオン時間が短くなり、液晶にかかる電圧が低下するために生じる。
したがって、本発明の目的は、単一チャネルの回路構成（同一導電型のトランジスタ構成）で、走査線を浮遊状態にすることが可能であり、出力パルスの立ち上がり、立下り特性の良好な走査線駆動回路、表示装置及び走査線駆動方法を提供することにある。
本発明の１つのアスペクト（側面）に係る走査線駆動回路は、ソース電極を電源に接続し、ドレイン電極を走査用配線に接続する第１のトランジスタと、ソース電極を走査用配線に接続し、ドレイン電極をクロック信号線に接続する、第１のトランジスタと同一の導電型の第２のトランジスタと、を備え、第１および第２のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成し、ドレイン電極とゲート電極を共通に前記第１のトランジスタのゲート電極に接続し、ソース電極に前記第１のトランジスタの駆動信号を供給する第３のトランジスタと、ソース電極を前記第１のトランジスタのゲート電極に接続し、ゲート電極を前記第３のトランジスタのソース電極に接続し、前記走査用配線を浮遊状態とするための外部制御信号線にドレイン電極を接続する第４のトランジスタと、をさらに備え、前記第１〜第４のトランジスタが同一の導電型のトランジスタで構成され、前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極と、前記クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給される。
本発明によれば、同一導電型のトランジスタで構成され、走査線を浮遊状態にすることが可能であって、出力パルス立ち上がり、立下り時間を短くすることができる。
図１は、本発明の実施形態に係る走査線駆動回路の主要部を示す回路図である。走査線駆動回路を構成するドライバ部１１は、ソース電極を電源ＶＤＤに接続し、ドレイン電極を走査用配線（走査線という）ＳＬに接続する第１のトランジスタＴＦＴ１と、ソース電極を走査用配線ＳＬに接続し、ドレイン電極をクロック信号線ＣＬＫに接続する、第１のトランジスタＴＦＴ１と同一の導電型の第２のトランジスタＴＦＴ２と、を備え、第１および第２のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成する。ここでは、ＴＦＴ１、ＴＦＴ２共にＰチャネルＴＦＴとし、それぞれのゲート電極をハイ（Ｈ）レベルとすることで、ＴＦＴ１、ＴＦＴ２をオフ状態とする。この場合、ＴＦＴ１、ＴＦＴ２がオフ状態にあるので、走査線ＳＬは、浮遊状態（フローティング）となる。
なお、図１において、画素アレイＰＡに含まれるそれぞれの画素は、スイッチトランジスタＴＦＴ０、液晶部（液晶部容量）Ｌｐ、保持容量Ｃ０で構成される。スイッチトランジスタＴＦＴ０は、ゲート電極に走査線ＳＬが接続され、ソース・ドレイン電極の一方に信号線ＳＧが接続され、他方に液晶部容量Ｌｐおよび保持容量Ｃ０の一端がそれぞれ接続されている。液晶部容量Ｌｐ、保持容量Ｃ０の他端は、対向電極Ｅｏに接続される。
画素を駆動する場合には、ＴＦＴ１をオフとし、ＴＦＴ２をオンとすると共にクロック信号線ＣＬＫをロー（Ｌ）レベルとすることで、走査線ＳＬがローレベルとなる。したがって、ＴＦＴ０がオンとなり信号線ＳＧの信号が液晶部容量Ｌｐに供給されることとなる。
さらに、以上のような走査線駆動回路において、以下のような変形が可能である。
ドレイン電極とゲート電極を共通に第１のトランジスタのゲート電極に接続し、ソース電極に第１のトランジスタの駆動信号を供給する第３のトランジスタと、ソース電極を第１のトランジスタのゲート電極に接続し、ゲート電極を第３のトランジスタのソース電極に接続し、走査用配線を浮遊状態とするための外部制御信号線にドレイン電極を接続する第４のトランジスタと、をさらに備え、第１〜第４のトランジスタが同一の導電型のトランジスタで構成され、第１のトランジスタのゲート電極と、第２のトランジスタのゲート電極と、クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されるようにしてもよい（図２の１１ａ）。
第１〜第４のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を第１のトランジスタのゲート電極に接続し、ゲート電極を第２のトランジスタのゲート電極に接続し、ソース電極を電源に接続する第５のトランジスタをさらに備えるようにしてもよい（図６の１１ｃ）。
第１〜第４のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を第２のトランジスタのゲート電極に接続し、ゲート電極を電源と異なる他の電源に接続し、ソース電極を第５のトランジスタのゲート電極に接続する第６のトランジスタをさらに備え、第５のトランジスタのゲート電極は、第６のトランジスタを介して第２のトランジスタのゲート電極に接続されるようにしてもよい（図８の１１ｄ）。
表示装置は、上記に記載の走査線駆動回路を備えるようにしてもよい。
表示装置は、一本の走査用配線に対し、２組の上記の走査線駆動回路を接続するようにしてもよい。
表示装置は、走査用配線が配線される表示エリアを挟んで２組の上記の走査線駆動回路を対向して配置し、２組の一方における外部制御信号線をアクティブとするようにしてもよい。
以下、実施例に即し、詳細に説明する。
図２は、本発明の第１の実施例に係る走査線駆動回路の回路図である。図２において、走査線駆動回路置は、図示されない隣接するシフトレジスタ部との間でシフトした信号の送受を行う単位回路となるシフトレジスタ部１０と、走査線ＳＬを駆動するドライバ部１１ａとからなる。シフトレジスタ部１０は、ＰチャネルのトランジスタＴＦＴ１０〜ＴＦＴ１６を備え、ドライバ部１１ａは、ＰチャネルのトランジスタＴＦＴ１〜ＴＦＴ４を備える。
ＴＦＴ１は、ソース電極を電源ＶＤＤに接続し、ドレイン電極を走査線ＳＬに接続する。ＴＦＴ２は、ソース電極を走査線ＳＬに接続し、ドレイン電極をクロック信号線ＣＬＫ１に接続する。ＴＦＴ３は、ドレイン電極とゲート電極を共通にＴＦＴ１のゲート電極に接続し（ノードＮ３）、ソース電極にＴＦＴ１の駆動信号を供給する（ノードＮ２）。ＴＦＴ４は、ソース電極をＴＦＴ１のゲート電極に接続し、ゲート電極をＴＦＴ３のソース電極に接続し、走査線ＳＬを浮遊状態とするための外部制御信号線Ｚ＿ＣＴＲＬにドレイン電極を接続する。ＴＦＴ１のゲート電極（ノードＮ３）と、ＴＦＴ２のゲート電極（ノードＮ１）と、クロック信号線ＣＬＫ１とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給される。
ＴＦＴ１０は、ソース電極を電源ＶＤＤに接続し、ドレイン電極をノードＮ２に接続し、ゲート電極に入力信号ＩＮを供給する。ＴＦＴ１１は、ソース電極を電源ＶＤＤに接続し、ドレイン電極をノードＮ２に接続し、ゲート電極をＴＦＴ１２のドレイン電極に接続する。ＴＦＴ１２は、ソース電極を電源ＶＤＤに接続し、ドレイン電極を出力信号ＯＵＴを出力するＴＦＴ１３のソース電極に接続し、ゲート電極をノードＮ２に接続し、出力信号ＯＵＴによって次段のシフトレジスタ部にハイレベルを転送するために機能する。ＴＦＴ１３は、ソース電極をＴＦＴ１２のドレイン電極に接続し、ドレイン電極をクロック信号線ＣＬＫ１に接続し、ゲート電極をノードＮ１に接続し、出力信号ＯＵＴによって次段のシフトレジスタ部にローレベルを転送するために機能する。ＴＦＴ１４は、ソース電極を電源ＶＤＤに接続し、ドレイン電極をノードＮ１に接続し、ゲート電極をノードＮ２に接続し、ノードＮ１に電源ＶＤＤを供給するように機能する。ＴＦＴ１５は、ソース電極をノードＮ１に接続し、ドレイン電極を電源ＶＳＳに接続し、ゲート電極に入力信号ＩＮを供給する。ＴＦＴ１６は、ドレイン電極とゲート電極を共通にクロック信号線ＣＬＫ２に接続し、ソース電極をノードＮ２に接続する。なお、単位回路となる単一チャネルのシフトレジスタ部１０の構成は、クロック信号線ＣＬＫ１、ＣＬ２における位相のずれた２つのクロック信号によってシフト機能を実現する回路であれば図２に示す構成に限定されない。
次に、ドライバ部１１ａがどのような動作で、走査線を浮遊状態とするかについて説明する。始めに、走査線ＳＬを浮遊状態とする機能を含まないドライバ部について説明する。
図３は、走査線ＳＬを浮遊状態とする機能を含まないドライバ部を有する走査線駆動回路の回路図である。ドライバ部１１ｂは、図２のドライバ部１１ａにおいて、ＴＦＴ３、ＴＦＴ４を省き、ノードＮ２、Ｎ３間を短絡したものである。
ドライバ部１１ｂは、ブートストラップ効果を用いて最大（フル）振幅のパルス信号を走査線ＳＬに出力する。ブートストラップ効果とは、フル振幅のパルス信号を出力するために、図４（ａ）に示すように、ドレイン−ゲート間の容量結合を使って、図４（ｂ）の期間Ｔ２におけるノードＮ１の電圧波形に示すように、ゲート電位（ノードＮ１の電位）をＶＳＳ以下に引き下げる効果をいう。ゲート電位がＶＳＳ以下に引き下げられることによって、ＴＦＴ２のゲート−ソース間電圧がしきい値以上になり、出力パルスの電位がＶＳＳとなるパルス信号（図４（ｂ）の期間Ｔ２のＯＵＴ）を出力することができる。
このように、パルス信号の出力時である期間Ｔ１、Ｔ２では、ＴＦＴ１のゲート電極（ノードＮ２）はハイレベル状態（ＶＤＤ以上の電位）、ＴＦＴ２のゲート電極（ノードＮ１）はローレベル状態（ＶＳＳ以下の電位）にある。
また、パルスを出力しない期間Ｔ３では、図４（ｂ）に示すように、ノードＮ２はローレベル状態、ノードＮ１はハイレベル状態にある。
したがって、ドライバ部１１ｂは、ＴＦＴ１及びＴＦＴ２は、任意の期間においては、どちらか一方がオンしており、走査線ＳＬを浮遊状態にすることがない。
そこで、図２のドライバ部１１ａは、ＴＦＴ３、ＴＦＴ４を付加し、さらにその回路に外部制御信号線Ｚ＿ＣＴＲＬからハイレベルを与えてノードＮ３をコントロールすることで、走査線ＳＬの浮遊状態を作りだす。
図５は、図２において、走査線ＳＬがパルス出力時、パルス出力以外の出力時、及び浮遊状態の各状態にあるときのノードＮ１、Ｎ２、Ｎ３の各電圧（レベル）状態を示す。図５に示すように、パルス出力以外の出力時は、ノードＮ２は、ローレベルの状態にあるのでＴＦＴ４はオンとなる。そこで、外部制御信号線Ｚ＿ＣＴＲＬによってノードＮ３の電圧を制御することができる。すなわち、外部制御信号線Ｚ＿ＣＴＲＬからハイレベルの電圧を印加すれば、ノードＮ３はハイレベルとなる。また、ノードＮ２がローレベルであるため、ＴＦＴ１４がオンとなってノードＮ１はハイレベルとなる。ノードＮ３とノードＮ１が共にハイレベルとなるため、ＴＦＴ１及びＴＦＴ２を共にオフ状態にすることができ、走査線ＳＬの浮遊状態を作り出すことができる。
また、ＴＦＴ３は、ゲート電極とドレイン電極を接続したいわゆるダイオード接続の構成となっている。このため、ノードＮ３の電圧をハイレベルの電圧を印加してもＴＦＴ３はオン状態とならないので、ノードＮ３にハイレベルの電圧を印加しつつ、ノードＮ２をローレベルに保持することができる。ノードＮ２をローレベルに保持することができれば、ＴＦＴ１４はオン状態を保つこととなり、ノードＮ１もハイレベルを保つことができる。すなわち、ノードＮ１及びノードＮ３を同時にハイレベルの電圧を印加することが可能となる。
本実施例の走査線駆動回路によれば、図３においてＴＦＴ１のゲート電極に接続されていたノードＮ２を、図２に示すようにダイオード接続されたＴＦＴ３を介してノードＮ２とノードＮ３とに分離することで、一方（ノードＮ３）をハイレベル、他方（ノードＮ２）をローレベルに保持し、ＴＦＴ１とＴＦＴ２の双方のゲートにハイレベルの電圧を印加することができる。すなわち、外部制御信号線Ｚ＿ＣＴＲＬをハイレベルとすることで走査線ＳＬを浮遊状態にすることができる。この場合、外部制御信号線Ｚ＿ＣＴＲＬがローレベルならば、等価回路は、図３に示すようになり、シフトレジスタ部１０がドライバ部１１ｂを直接駆動することとなり、出力パルス立ち上がり、立下り時間が長くなることがない。
次に、第１の実施例の変形例について説明する。
前述のとおり、ＴＦＴ３は、回路動作上、２端子素子であるダイオードと等価となるように利用される。また、ＴＦＴ４は、薄膜トランジスタであり、ドレイン・ソース間をオンオフさせるスイッチとして利用しているため、２端子間のオンオフを制御する電圧制御スイッチ回路と等価である。したがって、図２に示したドライバ部１１ａは、図１６に示すようにダイオードＤ１と電圧制御スイッチ回路ＳＷ１とを用いて置き換えられる。つまり図１６のドライバ部１１ｅは、図２のドライバ部１１ａと等価である。
図１６において、ダイオードＤ１は、ＴＦＴ３を置き換えたものであり、アノードをノードＮ２に接続し、カソードをノードＮ３に接続する。ダイオードＤ１は、ＴＦＴを形成する半導体装置において、ウェル、拡散層におけるＰＮ接合によって形成される。あるいは、メタルを注入してＰＩショットキーダイオードとして構成してもよい。このようなダイオードＤ１は、ＰチャネルのＴＦＴの製造プロセスと同一のプロセスを適用して作成可能である。
また、電圧制御スイッチ回路ＳＷ１は、ＴＦＴ４を置換えたものである。ＳＷ１のノードａとノードｅがオンオフの対象となるノードであって、ノードｃはオンオフを制御する電圧を与える制御電圧入力ノードである。このＳＷ１がＴＦＴ４の置き換えであることを考慮すると、ノードａまたはｅのどちらか高電位な側のノードの電位と、ノードｃの電位Ｖｃとの電位差によってオンオフが制御される。ＳＷ１の動作をさらに詳しく述べると、ＳＷ１は、ノードａの電位Ｖａがノードｅの電位Ｖｅより高い場合、Ｖｃａ（＝Ｖｃ−Ｖａ）によってオンオフが決定され、Ｖｃａ＜０のときオン、Ｖｃａ＞０のときオフとされる。一方、ノードｅの電位Ｖｅがノードａの電位Ｖａより高い場合、Ｖｃｅ（＝Ｖｃ−Ｖｅ）によってオンオフが決定されＶｃｅ＜０のときオン、Ｖｃｅ＞０のときオフとされる。
次に、以上のように動作する電圧制御スイッチ回路ＳＷ１の具体的な構成例について説明する。図１７は、電圧制御スイッチ回路ＳＷ１の具体的な回路図である。図１７（Ａ）に示すように、図２のＴＦＴ４に相当するＰチャネルのＴＦＴ４ａ、ＴＦＴ４ｂを備え、ＴＦＴ４ａ、ＴＦＴ４ｂのそれぞれのソース、ドレイン、ゲートを共通に並列接続した回路として電圧制御スイッチ回路ＳＷ１を構成しても良い。
また、図１７（Ｂ）に示すように、図２のＴＦＴ４に相当するＰチャネルのＴＦＴ４ｃ、ＴＦＴ４ｄを備え、ＴＦＴ４ｃ、ＴＦＴ４ｄを直列接続すると共に、ゲートを共通にノードｃとして接続した回路として電圧制御スイッチ回路ＳＷ１を構成しても良い。
さらに、図１７（Ｃ）に示すように、図２のＴＦＴ４とＴＦＴ４を駆動するＰチャネルのＴＦＴ４ｅとを備え、ＴＦＴ４ｅは、ゲートをノードｃとするソースホロワ回路であって、ソースを負荷ＲＬおよびＴＦＴ４のゲートに接続した回路として電圧制御スイッチ回路ＳＷ１を構成しても良い。なお、負荷ＲＬは、拡散層抵抗やＰチャネルのＴＦＴを用いた定電流源によって構成してもよい。
また、図１７（Ｄ）に示すように、図２のＴＦＴ４とＴＦＴ４を駆動するＰチャネルのＴＦＴ４ｆとを備え、ＴＦＴ４ｆは、ゲートをノードｃとするソース接地アンプであって、ドレインを負荷ＲＬおよびＴＦＴ４のゲートに接続した回路として電圧制御スイッチ回路ＳＷ１を構成しても良い。
次に、図１６および図５を用いて具体的な動作例を説明する。図５に示すとおり、パルス出力以外の出力時の状態では、走査線ＳＬにはハイレベルが出力されている。このとき、外部制御信号線Ｚ＿ＣＴＲＬは、ローレベルである。ノードＮ１、Ｎ２、Ｎ３のレベルは、図５に示す通り、それぞれＨｉｇｈ、Ｌｏｗ、Ｌｏｗである。
この状態から、外部制御信号線Ｚ＿ＣＴＲＬを十分速くハイレベルに遷移させた直後の動作に着目すると、ノードｅはハイレベル、ノードａはローレベルであり、高電位な方のノードｅとノードｃとの電位差によってオンオフが制御される。ノードｃとノードｅとの電位差Ｖｃｅは、負の値となるため、ＳＷ１はオンする。この結果、ノードＮ３は、電圧制御スイッチ回路ＳＷ１を介してハイレベルまで充電され、図５の浮遊状態に示す状態となる。ノードＮ１、Ｎ３が共にハイレベルであるため、ＴＦＴ１、ＴＦＴ２は共にオフ状態であり、故に走査線ＳＬは浮遊状態となる。
図６は、本発明の第２の実施例に係る走査線駆動回路の回路図である。図６において、図２と同一の符号は同一物を表し、その説明を省略する。図６のドライバ部１１ｃは、図２のドライバ部１１ａに対して、ＰチャネルのトランジスタＴＦＴ５が追加される。ＴＦＴ５は、ドレイン電極をＴＦＴ１のゲート電極（ノードＮ３）に接続し、ゲート電極をＴＦＴ２のゲート電極（ノードＮ１）に接続し、ソース電極を電源ＶＤＤに接続する。ＴＦＴ５を付加することで、以下のように動作する。
図６の走査線駆動回路は、パルス入力時（図７の「Ｔ１」の期間）及びパルス出力時（図７の「Ｔ２」の期間）には、ノードＮ１はローレベルに、ノードＮ２はハイレベル（ＶＤＤ）になる。このとき、Ｎ３は、Ｎ２がハイレベルに充電されるに従ってハイレベルに向かって電位が上昇するが、ＶＤＤよりＴＦＴのしきい値分下がったところ（ＶＤＤ−｜Ｖｔｈ｜）で、電位の上昇が止まる。これは、ＴＦＴ３はドレイン電極とゲート電極が接続されているために、ドレイン電極の電位が上昇するにしたがってゲート電極の電極も上昇するために生じる。
図６の走査線駆動回路のタイミングチャートを図７に示す。図７に示すように、ノードＮ３の電位がＶＤＤ−｜Ｖｔｈ｜までしか上昇しないと、ＴＦＴ１のゲートの電極がしきい値分下がっている状態になる。したがって、パルス入力時（「Ｔ１」の期間）及びパルス出力時（「Ｔ２」の期間）にはＴＦＴ１はオン状態になる。また、ＴＦＴ２のゲート電極も、パルス出力時（「Ｔ２」の期間）には、ブートストラップ効果によって電圧がしきい値以下になっているため、ＴＦＴ２もオン状態になる。そうすると、期間Ｔ２において、電源ＶＤＤから電源ＶＳＳに向かってＴＦＴ１、ＴＦＴ２を貫通する電流（以下、貫通電流）が流れ、消費電力が増大してしまう。
そこで、貫通電流が流れないようにするために、パルス出力時、ノードＮ３の電位をＶＤＤまで上昇させ、ＴＦＴ１を完全にオフ状態とし、貫通電流を遮断する。具体的には、ソース電極が電源電圧ＶＤＤに接続され、ドレイン電極がノードＮ３に接続され、ゲート電極がノードＮ１に接続されたＴＦＴ５を介して、パルス出力時ノードＮ３の電位をＶＤＤまで上昇させる。
本実施例の走査線駆動回路によれば、走査線を浮遊状態する機能を持ち、かつ、貫通電流が流れず低消費電力が実現される。
図８は、本発明の第３の実施例に係る走査線駆動回路の回路図である。図６と同一の符号は同一物を表し、その説明を省略する。図８のドライバ部１１ｄは、図６のドライバ部１１ｃに対して、ＴＦＴ１４のドレイン電極、ＴＦＴ１５のソース電極、およびＴＦＴ５のゲート電極と、ＴＦＴ２およびＴＦＴ１３のゲート電極との間に、ＰチャネルのトランジスタＴＦＴ６が追加挿入される。ＴＦＴ６は、ドレイン電極をＴＦＴ２のゲート電極に接続し（ノードＮ１）、ゲート電極を電源ＶＳＳに接続し、ソース電極をＴＦＴ５のゲート電極に接続する（ノードＮ４とする）。なお、ここでは、図示の記載上、ＴＦＴ１３をドライバ部１１ｄに含めて記載しているが、元来はシフトレジスタ部１０に属する。
図８のドライバ部１１ｄは、図６のドライバ部１１ｃと同様に、パルス出力時にＴＦＴ５によってノードＮ３の電位をＶＤＤまで上昇させ、貫通電流が流れるのを防止する。さらに、図１１のドライバ部１１ｄは、図６のドライバ部１１ｃに比べ、ＴＦＴ５のゲート電極にかかる電圧が高いという特徴を持つ。すなわち、ＴＦＴ５は、ゲート電極にかかる電圧ストレスが低い。これは、以下のように説明される。
図６のドライバ部１１ｃは、パルス出力時に、ノードＮ１の電圧がブートストラップ効果によってＶＳＳ以下に下げられる。この電圧がＴＦＴ５のゲート電極に印加され、ＴＦＴ５がオン状態となりノードＮ３の電位がＶＤＤに持ち上げられる。
一方、図８のドライバ部１１ｄは、ＴＦＴ２のゲート電極に接続されるノードＮ１を、ＴＦＴ６を介在させてノードＮ１とノードＮ４とに分離する。このように分離することで、ブートストラップ効果によってＮ１の電圧がＶＳＳ以下に下げられた場合、ＴＦＴ６はオフ状態となり、図９に示すように、Ｎ４の電圧はＶＳＳ以下の電圧に下ることがない。
図８のドライバ部１１ｄは、Ｎ４の電圧をＴＦＴ５のゲート電極に印加しており、ブートストラップ効果により下げられた、ＶＳＳより低い電圧がＴＦＴ５のゲート電極に印加されず、高い電圧を印加することができる。したがって、信頼性の面で有利である。
以上、実施例１、２、３で説明した走査線駆動回路は、ＰチャネルのみのＴＦＴで構成した例を示したが、ＮチャネルのみのＴＦＴで構成したものであっても良い。例えば、図８のＰチャネルのみから構成されたシフトレジスタの単位回路は低消費電力、低耐圧の特徴を有するが、図１０に示すようなＮチャネルのみから構成した場合であっても、同様の特徴を有する回路が実現される。Ｎチャンネルのみから構成した場合の各ノードの電位と、Ｐチャンネルのみから構成した場合の各ノードの電位が反転関係にあることに注意すれば、Ｎチャンネルのみから構成した場合における動作も、上記と同様に説明することができる。
以上、実施例１、２、３で説明した走査線駆動回路によれば、以下のような効果を奏する。
（１）ディスプレイのコントラスト低下等の画質低下を引き起こすことなく、走査線を浮遊状態にするシフトレジスタを提供できる。走査線上にスイッチＴＦＴを設ける必要がなく負荷抵抗が増えないため、出力パルスの立下り又は立ち上がりが遅くならないからである。
（２）しきい値変動等の特性劣化をおこさない、信頼性の高い、走査線を浮遊状態にするシフトレジスタを提供できる。従来のシフトレジスタでは走査線上にスイッチＴＦＴを設けていた。このスイッチＴＦＴは、走査線を浮遊状態とする、わずかな期間を除いて、スイッチＴＦＴがオン状態に保たれている。この状態では、スイッチＴＦＴに電流ストレスがかかり、スイッチＴＦＴが劣化し、閾値などのＴＦＴ特性が変動してしまう。このため液晶ディスプレイのコントラストの低下などディスプレイの画質が低下する。本発明では走査線上にスイッチＴＦＴを設けないため、電流ストレスがかかる特定の状態に置かれるＴＦＴがなく、回路内で使用するＴＦＴに電流ストレスがかかりにくい。
（３）走査線を浮遊状態にするシフトレジスタ回路を単一チャネルＴＦＴで構成しているので、ＣＭＯＳ構成の回路に比較してプロセス工程を減らすことができる。
以下、実施例１、２、３で説明した走査線駆動回路を表示装置に適用する場合の例について説明する。
図１１は、本発明の第４の実施例に係る走査線駆動回路の回路図である。図１１において、走査線駆動回路置は、実施例１、２、３で説明した走査線駆動回路を縦続に多段接続して構成される。ここでは、実施例１の走査線駆動回路を縦続接続した例を図示している。それぞれのシフトレジスタ部１０は、前段のＯＵＴと自身のＩＮとを接続し、各段でパルス幅だけ位相のずれるクロック信号が供給されるクロック信号線ＣＬＫ１、ＣＬＫ２、・・・を接続し、クロック信号によって初段の入力ＩＮの信号を次々とシフトするように機能する。また、それぞれのシフトレジスタ部１０は、ドライバ部１１ｄを介して走査線ＳＬ１、ＳＬ２、・・・に駆動信号ＢＯＵＴ１、ＢＯＵＴ２、・・・を供給する。
図１２は、本発明の第４の実施例に係る走査線駆動回路の動作を表すタイミングチャートである。走査線駆動回路は、パルス幅だけそれぞれ位相のずれたクロック信号ＣＬＫ１〜ＣＬＫ４によって初段のシフトレジスタ部１０における入力ＩＮの信号を次々とシフトして駆動信号ＢＯＵＴ１〜ＢＯＵＴ４として出力する。ここで、外部制御信号線Ｚ＿ＣＴＲＬをハイレベルとすると、ノードＮ１、Ｎ３がハイレベルとなり、駆動信号ＢＯＵＴ１〜ＢＯＵＴ４は浮遊状態（Ｈｉ−Ｚ）となる。
なお、図１１の走査線駆動回路は、４つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４で駆動する例を示しているが、駆動クロック信号の数は３つであっても、２つであってもよい。
図１３は、本発明の第５の実施例に係る表示装置の構成を示す図である。図１３において、表示装置は、ガラス基板２０の上に、走査線駆動回路２１、信号線駆動回路２２、画素エリアである表示エリア２３を配し、走査線駆動回路２１および信号線駆動回路２２と配線される外部接続端子２４を設ける。走査線駆動回路２１は、実施例４で説明したような走査線駆動回路であって、水平方向の走査線ＳＬを介して走査信号（駆動信号）によって表示エリア２３のそれぞれの画素を駆動する。信号線駆動回路２２は、垂直方向の信号線ＳＧを介して画像信号によって表示エリア２３のそれぞれの画素に画像信号を供給する。
ここで、信号線駆動回路２２は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）として実装しても良いし、図１４のようにＴＦＴによってガラス基板上に集積化した信号線駆動回路２２ａであってもよい。
図１５は、本発明の第６の実施例に係る表示装置の構成を示す図である。図１５において、図１３と同一に符号は、同一物を表し、その説明を省略する。本実施例の表示装置は、図１５に示すように表示エリア２３の両側（左右）に２つの走査線駆動回路２１ａ、２１ｂを対向して配置し、一つの走査線ＳＬを共通に接続することで、表示部の走査方向を変えることができる。
例えば、左の走査線駆動回路２１ａを下部から走査するように動作させ、右の走査線駆動回路２１ｂを上部から走査するように動作させる。そして、図示されない外部制御信号線Ｚ＿ＣＴＲＬによってハイインピーダンスとする走査線駆動回路を左右切り替えることで、表示装置の走査方向を変えることができる。例えば、左の走査線駆動回路２１ａの出力を浮遊状態にして、右の走査線駆動回路２１ｂの出力によって上部から走査線ＳＬを走査することができる。逆に、右の走査線駆動回路２１ｂの出力を浮遊状態にして、左の走査線駆動回路２１ａの出力によって下部から走査することができる。
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０ シフトレジスタ部
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ ドライバ部
２０ ガラス基板
２１、２１ａ、２１ｂ 走査線駆動回路
２２、２２ａ 信号線駆動回路
２３ 表示エリア
２４ 外部接続端子
Ｃ０ 保持容量
ＣＬＫ、ＣＬＫ１〜ＣＬＫ４ クロック信号線
Ｅｏ 対向電極
Ｌｐ 液晶部（液晶部容量）
ＳＬ、ＳＬ１〜ＳＬ４ 走査用配線（走査線）
ＴＦＴ０〜ＴＦＴ６、ＴＦＴ１０〜ＴＦＴ１６、ＴＦＴ４ａ〜ＴＦＴ４ｆ ＰチャネルＴＦＴ
ＴＦＴ０ａ〜ＴＦＴ６ａ、ＴＦＴ１０ａ〜ＴＦＴ１６ａ ＮチャネルＴＦＴ
ＶＤＤ、ＶＳＳ 電源
Ｚ＿ＣＴＲＬ 外部制御信号線
Ｄ１ ダイオード
ＲＬ 負荷
ＳＷ１ 電圧制御スイッチ回路
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ ドライバ部
２０ ガラス基板
２１、２１ａ、２１ｂ 走査線駆動回路
２２、２２ａ 信号線駆動回路
２３ 表示エリア
２４ 外部接続端子
Ｃ０ 保持容量
ＣＬＫ、ＣＬＫ１〜ＣＬＫ４ クロック信号線
Ｅｏ 対向電極
Ｌｐ 液晶部（液晶部容量）
ＳＬ、ＳＬ１〜ＳＬ４ 走査用配線（走査線）
ＴＦＴ０〜ＴＦＴ６、ＴＦＴ１０〜ＴＦＴ１６、ＴＦＴ４ａ〜ＴＦＴ４ｆ ＰチャネルＴＦＴ
ＴＦＴ０ａ〜ＴＦＴ６ａ、ＴＦＴ１０ａ〜ＴＦＴ１６ａ ＮチャネルＴＦＴ
ＶＤＤ、ＶＳＳ 電源
Ｚ＿ＣＴＲＬ 外部制御信号線
Ｄ１ ダイオード
ＲＬ 負荷
ＳＷ１ 電圧制御スイッチ回路
Claims (11)
- ソース電極を電源に接続し、ドレイン電極を走査用配線に接続する第１のトランジスタと、
ソース電極を前記走査用配線に接続し、ドレイン電極をクロック信号線に接続する、第１のトランジスタと同一の導電型の第２のトランジスタと、
を備え、
前記第１および第２のトランジスタを同時にオフ状態となるバイアスを供給可能とするように構成し、
ドレイン電極とゲート電極を共通に前記第１のトランジスタのゲート電極に接続し、ソース電極に前記第１のトランジスタの駆動信号を供給する第３のトランジスタと、
ソース電極を前記第１のトランジスタのゲート電極に接続し、ゲート電極を前記第３のトランジスタのソース電極に接続し、前記走査用配線を浮遊状態とするための外部制御信号線にドレイン電極を接続する第４のトランジスタと、
をさらに備え、
前記第１〜第４のトランジスタが同一の導電型のトランジスタで構成され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極と、前記クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されることを特徴とする走査線駆動回路。 - 前記第１〜第４のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を前記第１のトランジスタのゲート電極に接続し、ゲート電極を前記第２のトランジスタのゲート電極に接続し、ソース電極を前記電源に接続する第５のトランジスタをさらに備えることを特徴とする請求項１記載の走査線駆動回路。
- 前記第１〜第４のトランジスタと同一の導電型のトランジスタであって、ドレイン電極を前記第２のトランジスタのゲート電極に接続し、ゲート電極を前記電源と異なる他の電源に接続し、ソース電極を前記第５のトランジスタのゲート電極に接続する第６のトランジスタをさらに備え、
前記第５のトランジスタのゲート電極は、前記第６のトランジスタを介して前記第２のトランジスタのゲート電極に接続されることを特徴とする請求項２記載の走査線駆動回路。 - 請求項１乃至３のいずれか一に記載の走査線駆動回路を備える表示装置。
- 一本の前記走査用配線に対し、２組の請求項１乃至３のいずれか一に記載の走査線駆動回路を接続する表示装置。
- 前記走査用配線が配線される表示エリアを挟んで前記２組の走査線駆動回路を対向して配置し、前記２組の一方における前記外部制御信号線をアクティブとすることを特徴とする請求項５記載の表示装置。
- 前記外部制御信号線を制御することで走査方向を反転することを特徴とする請求項６記載の表示装置。
- 請求項１乃至３のいずれか一に記載の走査線駆動回路を用いて、走査線を駆動する走査線駆動方法であって、前記第１および前記第２のトランジスタを同時にオフ状態となるように前記バイアスを印加する走査線駆動方法。
- 前記第３のトランジスタに替えて、一端を前記第１のトランジスタのゲート電極に接続し、他端に前記第１のトランジスタの駆動信号が供給されるダイオードと、
前記第４のトランジスタに替えて、一端を前記第１のトランジスタのゲート電極に接続し、制御端を前記ダイオードの他端に接続し、前記走査用配線を浮遊状態とするための外部制御信号線に他端を接続する電圧制御スイッチ回路と、
をさらに備え、
前記ダイオードは、前記第１のトランジスタがＰ型トランジスタである場合に一端をカソードとして他端をアノードとし、前記第１のトランジスタがＮ型トランジスタである場合に一端をアノードとして他端をカソードとし、
前記電圧制御スイッチ回路は、前記第１のトランジスタと同一の導電型のトランジスタから構成される回路であって、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極と、前記クロック信号線とに対し、シフトレジスタとして機能するためのシフト動作に係るそれぞれの信号が供給されることを特徴とする請求項１記載の走査線駆動回路。 - 前記第１のトランジスタと同一の導電型の第３のトランジスタをダイオード接続することで前記ダイオードを構成することを特徴とする請求項９記載の走査線駆動回路。
- 前記クロック信号線の信号のレベルが遷移する際に前記第２のトランジスタのゲート電極が浮遊状態に制御されることを特徴とする請求項１記載の走査線駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010054379A JP5540430B2 (ja) | 2009-04-14 | 2010-03-11 | 走査線駆動回路、表示装置及び走査線駆動方法 |
| US12/759,876 US8421737B2 (en) | 2009-04-14 | 2010-04-14 | Scanning line driving circuit, display device, and scanning line driving method |
| CN201410130784.XA CN103915075B (zh) | 2009-04-14 | 2010-04-14 | 扫描线驱动电路和显示装置 |
| CN201010163256.6A CN101866606B (zh) | 2009-04-14 | 2010-04-14 | 扫描线驱动电路、显示装置以及扫描线驱动方法 |
| US13/785,383 US8884865B2 (en) | 2009-04-14 | 2013-03-05 | Scanning line driving circuit, display device, and scanning line driving method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009098240 | 2009-04-14 | ||
| JP2009098240 | 2009-04-14 | ||
| JP2010054379A JP5540430B2 (ja) | 2009-04-14 | 2010-03-11 | 走査線駆動回路、表示装置及び走査線駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010266849A JP2010266849A (ja) | 2010-11-25 |
| JP5540430B2 true JP5540430B2 (ja) | 2014-07-02 |
Family
ID=42934007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010054379A Active JP5540430B2 (ja) | 2009-04-14 | 2010-03-11 | 走査線駆動回路、表示装置及び走査線駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8421737B2 (ja) |
| JP (1) | JP5540430B2 (ja) |
| CN (2) | CN101866606B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101805228B1 (ko) * | 2010-05-21 | 2017-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 펄스 출력 회로, 시프트 레지스터, 및 표시 장치 |
| TWI453722B (zh) * | 2011-04-12 | 2014-09-21 | Au Optronics Corp | 液晶顯示器之掃描線驅動裝置 |
| WO2013007024A1 (zh) * | 2011-07-13 | 2013-01-17 | 广东中显科技有限公司 | 基于金属诱导横向结晶技术的pmos多晶硅tft寄存器电路 |
| JP2013040981A (ja) | 2011-08-11 | 2013-02-28 | Sony Corp | 表示装置および電子機器 |
| JP2015114376A (ja) * | 2013-12-09 | 2015-06-22 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2021047336A (ja) * | 2019-09-19 | 2021-03-25 | 株式会社ジャパンディスプレイ | 表示装置及び表示装置の検査方法 |
| CN112365857A (zh) * | 2020-12-04 | 2021-02-12 | 深圳市华星光电半导体显示技术有限公司 | 驱动电路、显示面板以及显示装置 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214484B1 (ko) * | 1996-06-07 | 1999-08-02 | 구본준 | 순차 및 이중스캐닝방식을 위한 티에프티-엘씨디구동회로 |
| JP3077650B2 (ja) | 1997-10-27 | 2000-08-14 | 日本ビクター株式会社 | アクティブマトリクス方式液晶パネルの駆動装置 |
| JPH11272234A (ja) * | 1998-03-19 | 1999-10-08 | Denso Corp | Ｅｌ表示装置 |
| KR100405026B1 (ko) * | 2000-12-22 | 2003-11-07 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| JP5044876B2 (ja) * | 2001-05-31 | 2012-10-10 | パナソニック株式会社 | 液晶表示装置の駆動方法および液晶表示装置 |
| JP2003150128A (ja) * | 2001-11-15 | 2003-05-23 | Sharp Corp | マトリックス型表示装置 |
| JP4425547B2 (ja) * | 2003-01-17 | 2010-03-03 | 株式会社半導体エネルギー研究所 | パルス出力回路、シフトレジスタ、および電子機器 |
| KR101012972B1 (ko) * | 2003-12-30 | 2011-02-10 | 엘지디스플레이 주식회사 | 액티브 매트릭스 표시장치 |
| JP4494050B2 (ja) * | 2004-03-17 | 2010-06-30 | シャープ株式会社 | 表示装置の駆動装置、表示装置 |
| JP2005300948A (ja) * | 2004-04-13 | 2005-10-27 | Hitachi Displays Ltd | 表示装置及びその駆動方法 |
| KR101028947B1 (ko) * | 2004-05-31 | 2011-04-12 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 회로 |
| JP4656870B2 (ja) * | 2004-06-25 | 2011-03-23 | 株式会社半導体エネルギー研究所 | 半導体表示装置及び電子機器 |
| US7830351B2 (en) * | 2005-10-11 | 2010-11-09 | Au Optronics Corporation | LCD gate driver circuitry having adjustable current driving capacity |
| KR100732828B1 (ko) * | 2005-11-09 | 2007-06-27 | 삼성에스디아이 주식회사 | 화소 및 이를 이용한 발광 표시장치 |
| JP5079350B2 (ja) * | 2006-04-25 | 2012-11-21 | 三菱電機株式会社 | シフトレジスタ回路 |
| JP5386069B2 (ja) * | 2006-06-02 | 2014-01-15 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器 |
| JP2008020675A (ja) | 2006-07-13 | 2008-01-31 | Mitsubishi Electric Corp | 画像表示装置 |
| EP1895545B1 (en) * | 2006-08-31 | 2014-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| KR100796137B1 (ko) * | 2006-09-12 | 2008-01-21 | 삼성에스디아이 주식회사 | 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치 |
| JP4415393B2 (ja) * | 2006-09-26 | 2010-02-17 | エプソンイメージングデバイス株式会社 | 駆動回路、液晶装置、電子機器、および液晶装置の駆動方法 |
| JP2008276849A (ja) * | 2007-04-27 | 2008-11-13 | Mitsubishi Electric Corp | 画像表示装置および半導体装置 |
| JP4968681B2 (ja) | 2007-07-17 | 2012-07-04 | Ｎｌｔテクノロジー株式会社 | 半導体回路とそれを用いた表示装置並びにその駆動方法 |
| WO2009104307A1 (ja) * | 2008-02-19 | 2009-08-27 | シャープ株式会社 | シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 |
| CN101625495A (zh) * | 2009-08-18 | 2010-01-13 | 友达光电股份有限公司 | 具双向扫描机制的显示装置与其栅极信号扫描方法 |
| TWI783356B (zh) | 2009-09-10 | 2022-11-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置和顯示裝置 |
-
2010
- 2010-03-11 JP JP2010054379A patent/JP5540430B2/ja active Active
- 2010-04-14 US US12/759,876 patent/US8421737B2/en active Active
- 2010-04-14 CN CN201010163256.6A patent/CN101866606B/zh active Active
- 2010-04-14 CN CN201410130784.XA patent/CN103915075B/zh active Active
-
2013
- 2013-03-05 US US13/785,383 patent/US8884865B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100259535A1 (en) | 2010-10-14 |
| CN101866606A (zh) | 2010-10-20 |
| CN103915075B (zh) | 2017-06-09 |
| JP2010266849A (ja) | 2010-11-25 |
| US8421737B2 (en) | 2013-04-16 |
| US20130181890A1 (en) | 2013-07-18 |
| US8884865B2 (en) | 2014-11-11 |
| CN101866606B (zh) | 2014-04-16 |
| CN103915075A (zh) | 2014-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10685616B2 (en) | Shift register circuit, method for driving the same, gate drive circuit, and display panel | |
| KR101957066B1 (ko) | 자기보상 기능을 구비하는 게이트 전극 구동회로 | |
| US8040163B2 (en) | Bootstrap circuit | |
| US7050036B2 (en) | Shift register with a built in level shifter | |
| KR101879144B1 (ko) | 자기보상 기능을 구비하는 게이트 전극 구동회로 | |
| US7233308B2 (en) | Shift register | |
| JP5540430B2 (ja) | 走査線駆動回路、表示装置及び走査線駆動方法 | |
| US7636412B2 (en) | Shift register circuit and image display apparatus equipped with the same | |
| US7532701B2 (en) | Shift register and driving method thereof | |
| US9489907B2 (en) | Gate driver circuit basing on IGZO process | |
| KR101957067B1 (ko) | 자기보상 기능을 구비하는 게이트 전극 구동회로 | |
| JP6914270B2 (ja) | シフトレジスタユニット及びその駆動方法、ゲート駆動回路 | |
| US20160125955A1 (en) | Shift Register, Driving Method Thereof and Gate Driving Circuit | |
| US20120294411A1 (en) | Shift register and row-scan driving circuit | |
| JP2008276849A (ja) | 画像表示装置および半導体装置 | |
| JP2009094927A (ja) | バッファ、レベルシフト回路及び表示装置 | |
| JP5433966B2 (ja) | シフトレジスタおよびそれを用いた表示装置 | |
| US10276122B2 (en) | Unit shift register circuit, shift register circuit, control method for unit shift register circuit, and display device | |
| JP4831657B2 (ja) | 液晶表示駆動用半導体集積回路 | |
| KR100941843B1 (ko) | 인버터 및 이를 구비한 표시장치 | |
| KR102557841B1 (ko) | 게이트 구동회로와 이를 이용한 표시장치 | |
| JP2014085648A (ja) | 表示装置及び駆動回路 | |
| JP2015060100A (ja) | 表示装置及び駆動回路 | |
| CN100483241C (zh) | 液晶显示装置、栅极驱动电路及其驱动电路单元 | |
| JP2009017076A (ja) | バッファ回路及び表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131217 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140417 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5540430 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |