JP2015060100A - 表示装置及び駆動回路 - Google Patents

Abstract

【課題】デプレッション型の動作となるトランジスタを用いた場合であっても、消費電力を抑えることが可能な表示装置及び駆動回路を提供する。
【解決手段】表示領域に、走査線等の配線群を備え、それら配線群を駆動する駆動回路を備えた表示装置において、前記駆動回路は、入力された入力信号の位相をシフトさせて出力するシフトレジスタ回路を備え、前記シフトレジスタ回路はＮ型のＭＯＳトランジスタで構成され、前記シフトレジスタ回路の出力信号を生成するトランジスタに対して、このトランジスタをオフする際に出力信号のＬｏｗ側電位よりも低い第１の電位を前記トランジスタのゲート端子に供給するようになされる表示装置である。
【選択図】 図３

Description

本発明の実施形態は、表示装置及び駆動回路に関する。

液晶表示装置に代表される表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。

近年、従来の液晶表示装置に用いられていたアモルファスシリコン薄膜トランジスタThin Film Transistor (ＴＦＴ)に比べて電子移動度が高い、酸化物半導体膜を用いた薄膜トランジスタの研究開発が活発化している。これにより、複数の走査線と複数の信号線との各交差部に配置したトランジスタを有する画素部と各トランジスタを駆動する駆動回路とを同一の製造プロセスによって電極基板上に一体的に形成することができるようになった。

特開２０１２−１９１０８号公報

ところで、上記酸化物半導体膜では、水素ガス等の進入により、電気的に浅い不純物準位が形成され低抵抗化を引き起こすことが報告されている。このような酸化物半導体膜を薄膜トランジスタに用いた場合、ゲート電圧を印加しなくてもドレイン電流が流れるノーマリーオン型、すなわちデプレッション型の動作となり、欠陥準位の増大と共に、しきい値電圧が小さくなり、リーク電流が増大する。

薄膜トランジスタに酸化物半導体膜を用いた場合に限られず、デプレッション型の動作となるトランジスタを用いて駆動回路を用いた場合、通常オフすべきトランジスタにも電流が流れるため、駆動回路の消費電力が増大する問題が発生する。特に負荷の大きい走査線等の出力部を駆動する出力回路では、トランジスタのチャネル幅（Ｗ値）を他のトランジスタより大きく設定する必要があり、消費電力を増加させる大きな要因となっている。

本発明は、斯かる事情に鑑みてなされたものであり、デプレッション型の動作となるトランジスタを用いた場合であっても、消費電力を抑えることが可能な表示装置及び駆動回路を提供することにある。

本発明の一態様による表示装置は、表示領域に、走査線等の配線群を備え、それら配線群を駆動する駆動回路を備えた表示装置において、前記駆動回路は、入力された入力信号の位相をシフトさせて出力するシフトレジスタ回路を備え、前記シフトレジスタ回路はＮ型のＭＯＳトランジスタで構成され、前記シフトレジスタ回路の出力信号を生成するトランジスタに対して、このトランジスタをオフする際に出力信号のＬｏｗ側電位よりも低い第１の電位を前記トランジスタのゲート端子に供給するようになされる表示装置である。

一実施の形態における表示装置の構成を示す回路図である。 一実施の形態における表示装置の駆動回路の内部構成を示す回路図である。 一実施の形態における表示装置の駆動回路に設けられるシフトレジスタの回路図である。 一実施の形態の図３に示すシフトレジスタに先立って検討したシフトレジスタの回路図である。 一実施の形態における表示装置のシフトレジスタの各信号のタイミングチャートである。 一実施の形態における表示装置の時刻ｔ１−ｔ２の期間におけるシフトレジスタの各ノードの電位を示す図である。 ｎＭＯＳエンハンス型トランジスタと、デプレッション型トランジスタのＶｇｓ−Ｉｄｓ特性を比較して示す図である。 一実施の形態における表示装置の時刻ｔ２−ｔ３の期間におけるシフトレジスタの各ノードの電位を示す図である。 一実施の形態における表示装置の時刻ｔ３−ｔ４の期間におけるシフトレジスタの各ノードの電位を示す図である。 バリエーションの形態のシフトレジスタの回路図である。

図１は、一実施の形態における表示装置の構成を示す回路図である。ここでは、アクティブマトリクス型の液晶表示装置を例に説明する。同図の表示装置は、透明基板１０上に画素部１１、走査線駆動回路２１、信号線駆動回路３１を備える。

画素部１１では、複数の走査線Ｇ１，Ｇ２，・・・Ｇｎ（以下「Ｇ」と総称する）と、複数の信号線Ｓ１，Ｓ２，・・・Ｓｍ（以下「Ｓ」と総称する）とが交差するように配置され、各交差部にスイッチング素子１２、画素電極１３、液晶容量１４、補助容量１５を備える。スイッチング素子には、一例として、酸化物半導体薄膜トランジスタを用いる。

走査線駆動回路２１は、電気的に縦続接続された複数のシフトレジスタからなる垂直シフトレジスタ２２を備える。信号線駆動回路３１は、電気的に縦続接続された複数のシフトレジスタからなる水平シフトレジスタ３２と、映像信号が供給されてくる映像信号線３４と、映像信号線３４を各信号線Ｓに接続するための複数のアナログスイッチ３５とを備える。

垂直シフトレジスタ２２、水平シフトレジスタ３２にはスタートパルス信号（ＳＴＰ）とクロック信号（ＣＫ）とが入力される。ここでは、垂直シフトレジスタ２２に入力されるスタートパルス信号をＳＴＶ、水平シフトレジスタ３２に入力されるスタートパルス信号をＳＴＨと呼ぶ。また、垂直シフトレジスタ２２に入力されるクロック信号をＣＫＶ、水平シフトレジスタ３２に入力されるクロック信号をＣＫＨと呼ぶ。

垂直シフトレジスタ２２、水平シフトレジスタ３２は、入力されたスタートパルス信号ＳＴＰの位相をシフトさせて出力する。走査線駆動回路２１は、内部の各シフトレジスタから各走査線Ｇに対して垂直走査パルスを１段ずつ位相をシフトさせながら出力する。信号線駆動回路３１は、内部の各シフトレジスタから各信号線Ｓに設けられたアナログスイッチ３５に対して水平走査パルスを１段ずつ位相をシフトさせながら出力してアナログスイッチ３５をオンさせ、外部から映像信号線３４に供給されてきた映像信号をアナログスイッチ３５を通じて各信号線Ｓに出力させる。

各駆動回路は、製造工程を短縮し低コスト化を実現するために、ｎＭＯＳ又はｐＭＯＳのいずれか一方のトランジスタのみを用いて構成することが望ましい。

図２は、一実施の形態における表示装置の駆動回路の内部構成を示す回路図である。走査線駆動回路２１も信号線駆動回路３１も基本的には同様の構成である。もちろん、いずれか一方の駆動回路だけを同図の構成としてもよい。この駆動回路は、電気的に縦列接続された複数のシフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎ（以下、総称ＳＲ）と、各シフトレジスタＳＲに対して位相をずらした３本のクロック信号ＣＫ１，ＣＫ２，ＣＫ３を有するクロック線３６と、位相をずらした３本のクロック信号ＣＫ１ａ，ＣＫ２ａ，ＣＫ３ａを有するクロック線３６ａとを備えた構成である。なお、クロック信号ＣＫ１〜ＣＫ３はそれぞれクロック信号ＣＫ１ａ〜ＣＫ３ａと同じタイミングでＯＮ−ＯＦＦするクロック信号であるが、信号のローレベルの電位が異なっている。詳細については後述する。各クロック信号ＣＫ１〜ＣＫ３、ＣＫ１ａ〜ＣＫ３ａは、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。

各シフトレジスタＳＲは、第１クロック端子４１、第２クロック端子４２を有する。シフトレジスタＳＲ１では、第１クロック端子４１にクロック線３６の第１クロック信号ＣＫ１が入力され、第２クロック端子４２にクロック線３６ａの第２クロック信号ＣＫ２ａが入力される。シフトレジスタＳＲ２では、第１クロック端子４１にクロック線３６の第２クロック信号ＣＫ２が入力され、第２クロック端子４２にクロック線３６ａの第３クロック信号ＣＫ３ａが入力される。

各シフトレジスタＳＲは、入力された入力信号ＩＮの位相を２つのクロック信号に同期するようにシフトさせて出力信号ＯＵＴとして出力する。入力信号ＩＮとして、初段のシフトレジスタＳＲ１ではスタートパルス信号ＳＴＰが入力され、２段目以降のシフトレジスタＳＲでは前段のシフトレジスタＳＲの出力信号ＯＵＴが入力される。

走査線駆動回路２１では、各シフトレジスタＳＲからの出力信号ＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、信号線駆動回路３１では、各シフトレジスタＳＲからの出力信号ＯＵＴを水平走査パルスとして各アナログスイッチ３５の制御電極に出力する。

図３は、一実施の形態における表示装置の駆動回路に設けられるシフトレジスタＳＲの回路図である。以下、図２及び図３を参照しつつシフトレジスタＳＲの回路構成を説明する。

入力端子４３には入力信号ＩＮが入力される。また、クロック線３６及びクロック線３６ａのそれぞれのクロック信号のうちの１本のクロック信号がそれぞれ第１及び第２クロック端子４１、４２に入力される。図３では、一例として、クロック線３６の第１クロック信号ＣＫ１（入力信号Ｃ１）が第１クロック端子４１に入力され、クロック線３６ａの第２クロック信号ＣＫ２ａ（入力信号Ｃ２）が第２クロック端子４２に入力される。そして、出力端子４４からは出力信号ＯＵＴが出力される。なお、シフトレジスタＳＲに含まれるトランジスタは一例として全てｎＭＯＳトランジスタである。

シフトレジスタＳＲは、入力回路ＳＲＩＣ、リセット回路ＳＲＳＴ、インターフェース回路ＳＲＩＦ及び出力回路ＳＲＯＣを備えている。なお、シフトレジスタＳＲには、ノードｎ０、ノードｎ１、ノードｎ２、ノードｎ３を規定している。

[入力回路]
入力回路ＳＲＩＣは、第１トランジスタＴ１、第２トランジスタＴ２、第８トランジスタＴ８、及び容量素子Ｃａにより構成される。第１トランジスタＴ１のドレインは電源電極４５に、ゲートはノードｎ０に、ソースはノードｎ１にそれぞれ電気的に接続される。また、第２トランジスタＴ２のドレインはノードｎ２に、ゲートはノードｎ０に、ソースは電源電極４７にそれぞれ電気的に接続される。そして、第８トランジスタのドレインはノードｎ０に、ゲートは第２クロック端子４２に、ソースは電源電極４８にそれぞれ電気的に接続される。更に、入力端子４３が容量素子Ｃａを介してノードｎ０と接続している。

電源電極４５にはハイレベルの電源電圧ＶＧＨが供給され、電源電極４８にはローレベルの電源電圧ＶＧＬ３が供給され、電源電極４７にはローレベルの電源電圧ＶＧＬ２が供給される。この入力回路ＳＲＩＣは、入力端子４３を通じて入力信号ＩＮを受け、また第２クロック端子４２を介して入力信号Ｃ２（第２クロック信号ＣＫ２ａ）を受けてノードｎ０の電位を変化させる。そして、第１トランジスタＴ１、第２トランジスタＴ２を介して、ノードｎ１にハイレベル電圧ＶＧＨ、ノードｎ２にローレベル電圧ＶＧＬ２を供給する。

[リセット回路]
リセット回路ＳＲＳＴは、第６トランジスタＴ６、第７トランジスタＴ７により構成される。第６トランジスタＴ６のドレインはノードｎ１に、ゲートは第２クロック端子４２に、ソースは電源電極４７にそれぞれ電気的に接続される。第７トランジスタＴ７のゲートは第２クロック端子４２に、ドレインは電源電極４５に、ソースはノードｎ２にそれぞれ電気的に接続される。

電源電極４５にはハイレベルの電源電圧ＶＧＨが供給され、電源電極４７にはローレベルの電源電圧ＶＧＬ２が供給される。リセット回路ＳＲＳＴは、ノードｎ１、ノードｎ２を所定の電位にリセットする。

[インターフェース回路]
インターフェース回路ＳＲＩＦは、第３トランジスタＴ３、容量素子Ｃｂ、容量素子Ｃｃにより構成される。第３トランジスタＴ３のゲートは電源電極４５に、ドレインはノードｎ１に、ソースはノードｎ３にそれぞれ電気的に接続される。容量素子Ｃｂは、一端を電源電極４７と接続し他端をノードｎ１と電気的に接続する。容量素子Ｃｃは、一端を電源電極４７と接続し他端をノードｎ２と電気的に接続する。

インターフェース回路ＳＲＩＦは、リセット回路ＳＲＳＴから出力回路に供給する信号レベルを整える。

[出力回路]
出力回路ＳＲＯＣは、第４トランジスタＴ４、第５トランジスタＴ５により構成される。第４トランジスタＴ４のドレインは第１クロック端子４１に、ソースは出力端子４４に、ゲートはノードｎ３にそれぞれ電気的に接続される。第５トランジスタＴ５のドレインは出力端子４４に、ソースは電源電極４６に、ゲートはノードｎ２にそれぞれ電気的に接続される。

第１クロック端子４１には入力信号Ｃ１（第１クロック信号ＣＫ１）が入力され、電源電極４６にはローレベルの電源電圧ＶＧＬ１が供給される。第４トランジスタＴ４がオンで第５トランジスタＴ５がオフのときには、第１クロック信号ＣＫ１が出力信号ＯＵＴとして出力端子４４に出力され、第４トランジスタＴ４がオフで第５トランジスタＴ５がオンのときには、電源電圧ＶＧＬ１が出力信号ＯＵＴとして出力端子４４に出力される。

入力信号Ｃ１（第１クロック信号ＣＫ１）のハイレベルの電圧は電源電圧ＶＧＨである。したがって出力ＯＵＴのハイレベルの電圧はＶＧＨである。なお、入力信号Ｃ２（第２クロック信号ＣＫ２ａ）のハイレベルの電圧も電源電圧ＶＧＨである。

一方、出力ＯＵＴのローレベルの電圧はＶＧＬ１である。この電圧ＶＧＬ１は、入力信号Ｃ１（第１クロック信号ＣＫ１）のローレベルの電圧と一致している。第１の実施の形態におけるシフトレジスタＳＲでは、電源電圧ＶＧＬ２は電源電圧ＶＧＬ１よりも低い電圧に設定されている。また、電源電圧ＶＧＬ３は電源電圧ＶＧＬ２よりも低い電圧に設定されている。即ち、電源電圧ＶＧＬ１＞電源電圧ＶＧＬ２＞電源電圧ＶＧＬ３の関係が成立する。そして、入力信号Ｃ２のローレベルの電圧はＶＧＬ３と一致している。

図４は、一実施の形態の図３に示すシフトレジスタに先立って検討したシフトレジスタの回路図である。図３に示すシフトレジスタＳＲとは次の点で異なっている。

（１）図４に示すシフトレジスタでは、容量素子ＣａとトランジスタＴ８とが設けられておらず、トランジスタＴ１とトランジスタＴ２のゲートに直接入力信号ＩＮが接続されている。（２）図４に示すシフトレジスタでは、ローレベルの電源電圧は全てＶＧＬ１であり、また、入力信号Ｃ２のローレベルの電圧もＶＧＬ１である。これに対して、本実施の形態のシフトレジスタでは複数の電源電極のローレベル電圧はそれぞれ所定の関係にある異なった値である。

続いて本実施の形態のシフトレジスタの動作について詳細に説明する。

図５は、一実施の形態における表示装置のシフトレジスタの各信号のタイミングチャートである。
即ち、図５は、シフトレジスタＳＲにおけるクロック信号ＣＫ１〜ＣＫ３、ＣＫ１ａ〜ＣＫ３ａ、入力信号ＩＮ、ノードｎ１〜ｎ３、シフトレジスタの出力信号ＯＵＴの関係を示すタイミングチャートである。シフトレジスタの出力信号ＯＵＴは、入力信号ＩＮの位相をシフトさせた信号である。ここで、クロック信号ＣＫ１〜ＣＫ３のローレベル電圧ＶＧＬ１とクロック信号ＣＫ１ａ〜ＣＫ３ａのローレベル電圧ＶＧＬ３とが異なっている点に留意されたい。

なお、図５のタイミングチャートでは、第１クロック端子４１にクロック信号ＣＫ１が入力され、第２クロック端子４２にクロック信号ＣＫ２ａが入力されるシフトレジスタＳＲについての信号が記載されているが、他のシフトレジスタＳＲについても図５のタイミングチャートに従って同様に動作する。

[時刻ｔ１−ｔ２]
時刻ｔ１−ｔ２の期間において、入力信号ＩＮの電位がローレベル電圧ＶＧＬ１からハイレベル電圧ＶＧＨになると、容量素子Ｃａを介してノードｎ０の電位が引き上げられる。後述するようにノードｎ０の初期電位はＶＧＬ３となっているため，引き上げられたノードｎ０の電位はほぼ”ＶＧＨ−ＶＧＬ１＋ＶＧＬ３”になる。この結果トランジスタＴ１とＴ２とがオンする。

トランジスタＴ２がオンすることで、ノードｎ２の電位がＶＧＬ２になり、トランジスタＴ５がオフする。ノードｎ１の初期電位は後述するように低レベルのＶＧＬ２であるため、トランジスタＴ１がオンすることでノードｎ１の電位は上昇する。ところで、電源電圧ＶＧＬ１＞電源電圧ＶＧＬ３の関係から、ノードｎ０の電位”ＶＧＨ−ＶＧＬ１＋ＶＧＬ３”はＶＧＨよりも低い値である。ノードｎ０の電位がＶＧＨよりも低いため、ノードｎ１の電位は、ＶＧＨまで上昇せず、電位は”ＶＧＨ−α”になる。即ち、ノードｎ１の電位はＶＧＨより少し低い電圧である。

しかし、電位”ＶＧＨ−α”はトランジスタＴ４をオンするために必要な電位となるように設定されている。ここでトランジスタＴ３はオンしているため、ノードｎ１の電位が”ＶＧＨ−α”となるとノードｎ３の電位も”ＶＧＨ−α”となり、トランジスタＴ４がオンする。この結果、端子４４にはトランジスタＴ４を介してクロック信号ＣＫ１の電位ＶＧＬ１が供給される。出力信号ＯＵＴはローレベルＶＧＬ１となる。

図６は、一実施の形態における表示装置の時刻ｔ１−ｔ２の期間におけるシフトレジスタの各ノードの電位を示す図である。

時刻ｔ１−ｔ２の期間では、トランジスタＴ５、Ｔ６、Ｔ７はオフしている。そして、トランジスタＴ５、Ｔ６、Ｔ７のゲート・ソース間電圧Ｖｇｓは、それぞれ”ＶＧＬ２−ＶＧＬ１”、”ＶＧＬ３−ＶＧＬ２”、”ＶＧＬ３−ＶＧＬ２”である。従って、ＶＧＬ１＞ＶＧＬ２＞ＶＧＬ３の関係から、ゲート・ソース間電圧Ｖｇｓはいずれも負の値となっている。

図７は、ｎＭＯＳエンハンス型トランジスタと、デプレッション型トランジスタの
Ｖｇｓ−Ｉｄｓ特性を比較して示す図である。図７に示すとおり、エンハンス型においては、ゲート・ソース間電圧Ｖｇｓが０Ｖの時、ソース・ドレイン間にほとんど電流は流れないが、デプレッション型においては、ゲート・ソース間電圧Ｖｇｓが０Ｖの時であっても、ソース・ドレイン間に電流が流れてしまう。

このように、シフトレジスタＳＲで使用されるトランジスタがデプレッション型の場合、トランジスタがオフであっても電流が流れてしまう。このリークが発生する結果、消費電流が多くなり、ノードの電位が想定する電位からずれてしまうことでシフトレジスタが動作しなくなる恐れがある。

本実施の形態のシフトレジスタＳＲでは、上述のようにゲート・ソース間電圧Ｖｇｓが負の値に設定されている。従って、図７に示すようにリーク電流を低減することができるためデプレッション型のトランジスタを用いた場合であっても消費電流が低減でき、動作の安定性が向上できる点で従来の回路よりも優れている。

ところで、時刻ｔ１−ｔ２の期間では、トランジスタＴ８もオフしているが、そのゲート・ソース間電圧Ｖｇｓは０Ｖであり、負の値ではない。トランジスタＴ８のゲートに加えるクロック信号である入力信号Ｃ２のローレベル電圧をＶＧＬ３よりも低い電圧に設定すれば他のトランジスタと同様にトランジスタＴ８についてもリークを抑えることができる。しかし、そのためには制御信号を更に増やすことが必要である。

但し、トランジスタＴ８については、この素子がリークするとノードｎ０のハイレベル電位が徐々に下がるが、トランジスタＴ１、Ｔ２がそれぞれノードｎ１およびノードｎ２に所定の電圧を書き込む時間だけハイレベル電位を確保することができれば、シフトレジスタの動作及び消費電流については実用上問題とならない。従って、本実施の形態ではトランジスタＴ８についてはオフ状態でのゲート・ソース間電圧Ｖｇｓを０Ｖとした。

[時刻ｔ２−ｔ３]
時刻ｔ２−ｔ３の期間では、入力信号ＩＮの電位がハイレベル電圧ＶＧＨからローレベル電圧ＶＧＬ１になる。ノードｎ０の電位は、容量素子Ｃａを介してＶＧＬ３に引き下げられ、トランジスタＴ１、Ｔ２がオフする。そのため、ノードｎ１、ｎ３は電源および信号源から切り離されたフローティング状態となる。

また、時刻ｔ２−ｔ３の期間では、入力信号Ｃ１（第１クロック信号ＣＫ１）がハイレベル電圧ＶＧＨになる。このとき、トランジスタＴ４のゲート容量により、フローティング状態にあるノードｎ３の電位が変動し、ハイレベル電位よりさらに高い電位”ＶＧＨ＋β”に引き上げられる。この結果、トランジスタＴ４は、十分にオン状態を保持し、入力信号Ｃ１のハイレベル電圧ＶＧＨが出力端子４４（出力信号ＯＵＴ）へ供給される。このように、接続先のトランジスタにおける電位変動の影響を受けてフロ一ティング状態にあるゲートの電位が変動する現象のことをブートストラップといい、このときのノード（ｎ３）のことをブートストラップノードという。

なお、ノードｎ１はトランジスタＴ３がオンの状態ではノードｎ３と同時に引き上げられるが、ノードｎ１の電圧がＶＧＨよりも大きくなるとトランジスタＴ３がオフすることになるので、ノードｎ１の電圧はＶＧＨが上限となる。

図８は、一実施の形態における表示装置の時刻ｔ２−ｔ３の期間におけるシフトレジスタの各ノードの電位を示す図である。

時刻ｔ２−ｔ３の期間では、図中のトランジスタＴ１、Ｔ２、Ｔ５、Ｔ６、Ｔ７はオフしており、トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６、Ｔ７のゲート・ソース間電圧Ｖｇｓは、それぞれ”ＶＧＬ３−ＶＧＨ”、”ＶＧＬ３−ＶＧＬ２”、”ＶＧＬ２−ＶＧＬ１”、”ＶＧＬ３−ＶＧＬ２”、”ＶＧＬ３−ＶＧＬ２”である。従って、ＶＧＬ１＞ＶＧＬ２＞ＶＧＬ３の関係から、ゲート・ソース間電圧Ｖｇｓはいずれも負の値となっている。

[時刻ｔ３−ｔ４]
時刻ｔ３−ｔ４の期間では、入力信号Ｃ１（第１クロック信号ＣＫ１）がローレベル電圧ＶＧＬ１になり出力信号ＯＵＴの電位がＶＧＬ１になる。また入力信号Ｃ２（第２クロック信号ＣＫ２ａ）がハイレベル電圧ＶＧＨとなり、トランジスタＴ６，Ｔ７，Ｔ８がオンする。この結果ノードｎ０には電圧ＶＧＬ３、ノードｎ１には電圧ＶＧＬ２、ノードｎ２には電圧ＶＧＨが供給され、トランジスタＴ４がオフし、トランジスタＴ５がオンする。出力信号ＯＵＴにはトランジスタＴ５を介して電源ＶＧＬ１からローレベル電圧が供給される。

図９は、一実施の形態における表示装置の時刻ｔ３−ｔ４の期間におけるシフトレジスタの各ノードの電位を示す図である。

時刻ｔ３−ｔ４の期間では、図中のトランジスタＴ１，Ｔ２、Ｔ４はオフしている。そして、トランジスタＴ１、Ｔ２、Ｔ４ゲート・ソース間電圧Ｖｇｓは、それぞれ”ＶＧＬ３−ＶＧＬ２”、”ＶＧＬ３−ＶＧＬ２”、”ＶＧＬ２−ＶＧＬ１”である。従って、ＶＧＬ１＞ＶＧＬ２＞ＶＧＬ３の関係から、ゲート・ソース間電圧Ｖｇｓはいずれも負の値となっている。

[時刻ｔ４以降（時刻ｔ１以前）]
時刻ｔ４以降（時刻ｔ１以前）の期間では、入力信号Ｃ１（第１クロック信号ＣＫ１）、入力信号Ｃ２（第２クロック信号ＣＫ２ａ）が変化しても、ノードｎ０〜ｎ３の電位は変化しない。即ち、入力信号ＩＮの電位がハイレベルになるまでは、時刻ｔ３−ｔ４の期間の状態が維持される。

以上、説明したシフトレジスタＳＲでは、トランジスタがオフしている時のゲート・ソース間電圧Ｖｇｓが負の値に設定されている。従って、リーク電流が低減されているためデプレッション型のトランジスタを用いた場合であっても消費電流が低減でき、動作の安定性が向上できる。

なお、上述のシフトレジスタを駆動する回路の構成における主たる内容は次のとおりである。

（１）本回路のトランジスタＴ４およびＴ５は出力端子４４に電荷を供給するトランジスタであり、オフする際のゲート電圧がＶＧＬ２となっており、出力信号ＯＵＴのローレベル電圧ＶＧＬ１よりも低く設定されている。

（２）本回路のトランジスタＴ４をオンするためのハイレベル電圧を供給するトランジスタＴ１と、オフするためのローレベル電圧を供給するトランジスタＴ６はそれぞれオフする際のゲート電圧がノードｎ１のローレベル電圧ＶＧＬ２よりも低い電圧ＶＧＬ３に設定されている。またトランジスタＴ５をオンするためのハイレベル電圧を供給するトランジスタＴ７と、オフするためのローレベル電圧を供給するトランジスタＴ２はそれぞれオフする際のゲー卜電圧がノードｎ２のローレベル電圧ＶＧＬ２よりも低い電圧ＶＧＬ３に設定されている。

（３）本回路の入力信号ｌＮのローレベル電圧ＶＧＬ１は電圧ＶＧＬ３よりも高く、入力信号ｌＮは容量素子Ｃａを介してトランジスタＴ１およびＴ２のゲートに接続されている。またトランジスタＴ８によって入力信号ＩＮがローレベル電位ＶＧＬ１になっている期間にノードｎ０に電圧ＶＧＬ３が供給される。

[バリエーション]
なお、本実施の形態の駆動回路が適用されるシフトレジスタＳＲは、上述の構成のものに限らず、入力信号の位相をシフト可能なものであれば、どのような構成のものであってもよい。

図１０は、バリエーションの形態のシフトレジスタＳＲの回路図である。上述の形態においては、シフトレジスタにｎＭＯＳトランジスタを用いることとして、凸型パルスが上に向くスタートパルス信号ＳＴＰを伝送する駆動回路について説明を行ったが、これに限られず、図１０に示すように、シフトレジスタをｐＭＯＳトランジスタを用いて構成することとし、凸型パルスが下に向くスタートパルス信号ＳＴＰを伝送する駆動回路の構成としても良い。この際、ＶＧＨ１＜ＶＧＨ２＜ＶＧＨ３の関係がある。この場合にも、上記と同様の効果を得ることができる。

また、本実施の形態においては、液晶表示装置に本発明の駆動回路を適用した場合を例にとって説明したが、他の表示装置、例えば有機ＥＬ等を用いた表示装置などにも本発明の駆動回路を適用できることは言うまでもない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＳＲ…シフトレジスタ、ＳＲＩＣ…入力回路、ＳＲＳＴ…リセット回路、ＳＲＩＦ…インターフェース回路、ＳＲＯＣ…出力回路、Ｔ１〜Ｔ８…トランジスタ、Ｃａ…容量素子、ＶＧＨ…電源電圧、ＯＵＴ…出力信号、ｎ０〜ｎ３…ノード、Ｖｇｓ…ゲート・ソース間電圧、ＣＫ１〜ＣＫ３…クロック信号、ＣＫ１ａ〜ＣＫ３ａ…クロック信号、ＶＧＨ…電源電圧、ＶＧＬ１〜ＶＧＬ３…電源電圧、２１…走査線駆動回路、２２…垂直シフトレジスタ、３１…信号線駆動回路、３２…水平シフトレジスタ、４３…入力端子、４４…出力端子。

Claims (11)

1. 表示領域に、走査線等の配線群を備え、それら配線群を駆動する駆動回路を備えた表示装置において、
   前記駆動回路は、入力された入力信号の位相をシフトさせて出力するシフトレジスタ回路を備え、
   前記シフトレジスタ回路はＮ型のＭＯＳトランジスタで構成され、前記シフトレジスタ回路の出力信号を生成するトランジスタに対して、このトランジスタをオフする際に出力信号のＬｏｗ側電位よりも低い第１の電位を前記トランジスタのゲート端子に供給するようになされる、表示装置。
2. 前記シフトレジスタ回路の出力信号を生成する前記トランジスタのゲート端子に対して、前記トランジスタをオンするためのＨｉｇｈ電位を供給する第１のトランジスタと、前記トランジスタをオフするための前記第１の電位を供給する第２のトランジスタを備え、
   前記第１または第２のトランジスタをオフする際に、前記第１または第２のトランジスタのゲート端子に対して前記第１の電位よりも低い第２の電位を供給する、請求項１に記載の表示装置。
3. 前記シフトレジスタ回路の入力信号のＬｏｗ側電位が前記第２の電位より高く、前記入力信号が容量素子を介して、前記第１または第２のトランジスタのゲート端子に接続され、かつ、このゲート端子に、前記入力信号がＬｏｗ状態のタイミングで前記第２の電位を供給するようになされる、請求項２に記載の表示装置。
4. 表示領域に、走査線等の配線群を備え、それら配線群を駆動する駆動回路を備えた表示装置において、
   前記駆動回路は、入力された入力信号の位相をシフトさせて出力するシフトレジスタ回路を備え、
   前記シフトレジスタ回路はＰ型のＭＯＳトランジスタで構成され、前記シフトレジスタ回路の出力信号を生成するトランジスタに対して、このトランジスタをオフする際に出力信号のＨｉｇｈ側電位よりも高い第１の電位を前記トランジスタのゲート端子に供給するようになされる、表示装置。
5. 前記シフトレジスタ回路の出力信号を生成する前記トランジスタのゲート端子に対して、前記トランジスタをオンするためのＬｏｗ電位を供給する第１のトランジスタと、前記トランジスタをオフするための前記第１の電位を供給する第２のトランジスタを備え、
   前記第１または第２のトランジスタをオフする際に、前記第１または第２のトランジスタのゲート端子に対して前記第１の電位よりも高い第２の電位を供給する、請求項４に記載の表示装置。
6. 前記シフトレジスタ回路の入力信号のＨｉｇｈ側電位が前記第２の電位より低く、前記入力信号が容量素子を介して、前記第１または第２のトランジスタのゲート端子に接続され、かつ、このゲート端子に、前記入力信号がＨｉｇｈ状態のタイミングで前記第２の電位を供給するようになされる、請求項５に記載の表示装置。
7. 請求項１乃至６のうちのいずれか１項に記載の前記駆動回路。
8. 表示領域に、走査線等の配線群を備え、それら配線群を駆動する駆動回路を備えた表示装置において、
   前記、駆動回路は、入力された入力信号の位相をシフトさせて出力するシフトレジスタ回路を備え、
   前記シフトレジスタ回路は、前記入力信号から駆動信号を生成する入力回路と、前記駆動信号によって駆動された出力信号を生成する出力回路と、前記駆動信号を伝送する信号線の電位をリセットするリセット回路とを備え、
   前記入力回路は、
   第１の電源電圧が印加される第１電極、ゲート電極及び第１の駆動信号を出力する第２電極を有する第１トランジスタ（Ｔ１）と、
   第２の駆動信号を出力する第１電極、ゲート電極及び第２の電源電圧が印加される第２電極を有する第２トランジスタ（Ｔ２）と、
   前記第２トランジスタ（Ｔ２）のゲート電極と接続する第１電極、前記シフトレジスタ回路を駆動する第１のクロック信号（Ｃ２）が入力されるゲート電極及び第３の電源電圧が印加される第２電極とを有する第８トランジスタ（Ｔ８）と、
   一端に前記入力信号が入力され、他端が前記第１及び第２トランジスタのゲート電極に接続する容量素子と、を備え、
   前記出力回路は、
   前記シフトレジスタ回路を駆動する第２のクロック信号（Ｃ１）が入力される第１電極、前記第１の駆動信号が入力されるゲート電極及び前記出力信号を出力する第２電極を有する第４トランジスタ（Ｔ４）と、
   第１電極が前記第４トランジスタ（Ｔ４）の第２電極に接続され、前記第２の駆動信号が入力されるゲート電極及び第４の電源電圧が印加される第２電極を有する第５トランジスタ（Ｔ５）と、を備え、
   前記リセット回路は、
   前記第１トランジスタ（Ｔ１）の第２電極と接続する第１電極、前記第１のクロック信号（Ｃ２）が入力されるゲート電極及び前記第２の電源電圧が印加される第２電極を有する第６トランジスタ（Ｔ６）と、
   前記第２トランジスタ（Ｔ２）の第１電極と接続する第２電極、前記第１のクロック信号（Ｃ２）が入力されるゲート電極及び前記第１の電源電圧が印加される第１電極を有する第７トランジスタ（Ｔ７）と、を備える、
   表示装置。
9. 前記シフトレジスタ回路はＮ型のＭＯＳトランジスタで構成され、
   前記第１乃至第７のトランジスタは、オフ時のゲート電極の電位が第２電極の電位よりも低い、請求項８に記載の表示装置。
10. 前記シフトレジスタ回路はＰ型のＭＯＳトランジスタで構成され、
    前記第１乃至第７のトランジスタは、オフ時のゲート電極の電位が第２電極の電位よりも高い、請求項８に記載の表示装置。
11. 請求項８乃至１０のうちのいずれか１項に記載の前記駆動回路。

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