JP2009229683A - 表示装置 - Google Patents
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Abstract
【解決手段】走査線駆動回路がシフトレジスタ回路を有する表示装置であって、前記シフトレジスタ回路は複数の基本回路17からなり、各基本回路は内部の第1ノードが第1電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路14と、前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルに充電するノード充電回路15と、内部の第2ノードが前記第1電圧レベルの時に、前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路16とを有し、第1電極が前記ノード放電回路の前記第2ノードに接続され、第2電極に第1基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第1ノードに接続される安定化トランジスタTsを有する。
【選択図】図7
Description
図8に示す基本回路17では、ある時刻t1の時点で、入力端子(IN3)にスタートパルスあるいは前段の基本回路の走査電圧が入力されると、トランジスタ(T7)がオンとなり、ノードN1にHighレベル(以下、Hレベルという)の高電圧(VGH)が入力されるので、ノードN1がHレベルに充電され、トランジスタ(T1)がオン状態となる。
また、入力端子(IN3)に入力されるスタートパルス、あるいは前段の基本回路の走査電圧はトランジスタ(T4)のゲートにも入力されるので、トランジスタ(T4)はオンとなる。これにより、ノードN2がLowレベル(以下、Lレベルという)となるので、トランジスタ(T2)、トランジスタ(T6)がオフとなる。なお、この時点で、入力端子(IN4)にはLレベルが入力されているので、トランジスタ(T5)、トランジスタ(T8)もオフとなる。
次の時刻t2の時点で、入力端子(IN1)に第1クロックが入力され、オン状態のトランジスタ(T1)は、入力端子(IN1)に入力される第1クロックを取り込み、対応する走査線に走査電圧(G(n))を出力する。
また、次の時刻t3の時点で、入力端子(IN2)に第2クロックが入力され、ノードN2がHレベルとなるので、トランジスタ(T2)、トランジスタ(T6)がオンとなる。同時に、入力端子(IN4)に次段の走査電圧が入力されるので、トランジスタ(T5)、トランジスタ(T8)がオンとなる。
これにより、ノードN1に、VGLのLレベルの低電圧が入力されるので、ノードN1がLレベルとなるとともに、走査電圧(G(n))がLレベルとなる。
そのため、高温下の動作や、元々の製造ばらつきによりしきい値電圧(Vth)が低い場合などで、ノードN1の電位が上昇した時に、トランジスタ(T5)、トランジスタ(T6)のゲート電圧が寄生容量のカップリングにより上昇し、トランジスタ(T5)あるいはトランジスタ(T6)のリーク電流によりノードN1の電位が低下することが想定される。
そして、ノードN1の電圧が低下すれば、トランジスタ(T1)のオン抵抗が上昇し、走査電圧(G(n))の電圧レベルが低下するので、画素に十分な書込みが行えなくなる恐れがある。
トランジスタ(T5)のゲートは次段の基本回路17の走査電圧出力回路14の走査電圧出力端子に接続されているため、比較的安定であるが、トランジスタ(T6)のゲートは、容量素子(C2)によって保持されているため、トランジスタ(T5)に比較して不安定であり、もっぱらリーク電流の原因となるのはトランジスタ(T6)である。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、シフトレジスタ回路を内蔵する表示装置において、シフトレジスタ回路の動作温度範囲、あるいはしきい値電圧のマージンを拡大することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)本発明は、複数の画素と、前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、前記シフトレジスタ回路は、複数の基本回路を有し、前記複数の基本回路の各基本回路は、内部のノードが第1電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、前記走査電圧出力回路の前記ノードを前記第1電圧レベルに充電するノード充電回路と、前記走査電圧出力回路の前記ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に第1基準電圧が入力される安定化容量素子を有する。
(2)本発明は、複数の画素と、前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、前記シフトレジスタ回路は、複数の基本回路を有し、前記複数の基本回路の各基本回路は、内部の第1ノードが第1電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルに充電するノード充電回路と、内部の第2ノードが前記第1電圧レベルの時に、前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、第1電極が前記ノード放電回路の前記第2ノードに接続され、第2電極に第1基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第1ノードに接続される安定化トランジスタを有する。
(3)また、本発明は、前述の(2)の表示装置において、前記安定化トランジスタに加えて、一方の電極が前記走査電圧出力回路の前記第1ノードに接続され、他方の電極に第1基準電圧が入力される安定化容量素子とを有する。
(5)本発明において、前記放電回路は、第1電極に前記第1基準電圧とは電圧レベルが異なる第2基準電圧が入力され、第2電極が前記第2トランジスタの前記制御電極に接続される第3トランジスタと、第1電極が前記第3トランジスタの前記第2電極に接続され、第2電極に前記第1基準電圧が入力される第4トランジスタと、前記第4トランジスタの前記第1電極と前記第4トランジスタの前記第2電極との間に接続される第2容量素子と、第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力される第5トランジスタと、第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力されるとともに、制御電極が前記第3トランジスタの前記第2電極に接続される第6トランジスタとを有し、前記第3トランジスタの制御電極には、第2クロックが入力され、前記第4トランジスタの制御電極には、第3クロックが入力され、前記第5トランジスタの制御電極には、第4クロックが入力される。
(7)本発明において、nを1以上の整数とするとき、{4(n−1)+1}番目の基本回路に入力される前記第1クロックは第1基本クロック、前記第2クロックは第3基本クロックであり、{4(n−1)+2}番目の基本回路に入力される前記第1クロックは第2基本クロック、前記第2クロックは第4基本クロックであり、{4(n−1)+3}番目の基本回路に入力される前記第1クロックは前記第3基本クロック、前記第2クロックは前記第1基本クロックであり、{4(n−1)+4}番目の基本回路に入力される前記第1クロックは前記第4基本クロック、前記第2クロックは前記第2基本クロックであり、前記各基本回路に入力される前記第3クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、前記各基本回路に入力される前記第4クロックは次々段の基本回路から出力される走査電圧であり、前記第1基本クロックないし前記第4基本クロックは、4相の互いに位相が異なるクロックである。
本発明の表示装置によれば、動作温度範囲、あるいは、しきい値電圧マージンを拡大することが可能となり、信頼性低下の問題がなく、高効率と安定動作を実現することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例1]
図1は、本発明の実施例1の液晶表示装置の全体構成を示す概略図である。
本実施例の表示装置は、表示部1と駆動ドライバ2を有し、ガラス基板上に形成された表示部1には、画素部4がマトリクス状に配置されている。
画素部4は、信号線(映像線、ドレイン線ともいう)6と走査線(ゲート線ともいう)5の交差部に、アクティブ素子を構成する薄膜トランジスタ(TFT;Thin Film Transistor)7が存在する構造となっており、薄膜トランジスタ7のゲートには走査線5が、第1電極(ドレインまたはソース)には信号線6が、第2電極(ソースまたはドレイン)には画素電極8が各々接続されている。なお、薄膜トランジスタ7の第1電極と第2電極を区別して説明するが、両者に機能上の差はない。
画素電極8と対向電極10との間には液晶層が挟持されるので、画素電極8と対向電極10との間には液晶容量9が存在する。対向電極10は、図示しない対向電極駆動回路によって、所定の電位に保持されている。
なお、図示は省略するが、画素電極8と対向電極10との間には保持容量も存在する。また、本実施例では、一般的な縦電界方式の液晶表示装置について説明するが、本発明は走査線の駆動回路に係るものであり、横電界方式の液晶表示装置や、有機EL等、走査線を走査することによって画像を表示するような、マトリクス型の表示装置には全て適用可能である。
一方、シフトレジスタ回路11は、薄膜トランジスタ7と同様の構造を持つ、即ち、半導体層として非晶質シリコン(アモルファスシリコン)を用いる薄膜トランジスタ(MOSトランジスタ)を複数用いて構成され、表示部1と同時にガラス基板上に形成される。
なお、図1では、駆動ドライバ2は1チップのドライバICであるが、データ出力回路2−1と、シフトレジスタ制御回路2−2を個別のICで構成することも考えられる。その場合のブロック図を図2に示す。
また、シフトレジスタ回路11を、表示部1の両側に配置する例について、図3に概略図を示す。
図3に示す表示装置では、表示部1と、駆動ドライバ2と、表示部1の一方の片側に設けたシフトレジスタ回路11Aと、表示部1の他方の片側に設けたシフトレジスタ回路11Bを有する。シフトレジスタ回路11Aは奇数ラインを、シフトレジスタ回路11Bは偶数ラインを各々駆動するよう構成されている。
このように構成することにより、ガラス基板上に形成される回路の信号線6の延在方向の配置幅を広げることが可能になり、レイアウトの自由度が向上する。
シフトレジスタ回路11は、基本回路17を複数段接続して構成される。1番目の走査線(G1)を駆動する基本回路を基本回路(17−1)、2番目の走査線G2を駆動する基本回路を基本回路(17−2)というように、以下同様に全ての走査線に対して基本回路が接続されている。
各基本回路は、IN1、IN2、IN3、IN4、VIN1、VIN2の入力端子と、OUTの出力端子を有する。
シフトレジスタ回路11に入力される、シフトレジスタ制御信号群12は、以下の7つである。即ち、4相の互いに位相の異なる基本クロックCK1〜CK4と、スタートパルス(CKS)と、VGHのHレベルの電圧と、VGLのLレベルの電圧である。各々の波形については後述する。
基本回路(17−1)の入力端子(IN1)には基本クロック(CK1)が入力され、以下、基本回路(17−2)の入力端子(IN1)には基本クロック(CK2)が、基本回路(17−3)の入力端子(IN1)には基本クロック(CK3)が、基本回路(17−4)の入力端子(IN1)には基本クロック(CK4)が、基本回路(17−5)の入力端子(IN1)には基本クロック(CK1)が入力される。即ち、各基本回路17の第1の入力端子(IN1)には、各基本クロック(CK1〜CK4)が順次入力される(5番目以降の基本回路17では再び基本クロック(CK1)に戻り、4つ毎に繰り返す)。
即ち、各基本回路の入力端子(IN1)に入力されるクロックをi番目の基本クロック(CKi)とすると、入力端子(IN2)にはクロック{CK(i+2)}が入力される。但し、i=3のときは、入力端子(IN2)には基本クロック(CK1)が、i=4のときは、入力端子(IN2)には基本クロック(CK2)が各々入力される。
入力端子(IN3)には、1番目の基本回路(17−1)を除いては、直前の基本回路の出力端子(OUT)が出力される走査電圧(G(n−1))が入力される。基本回路(17−1)には、スタートパルス(CKS)が入力される。
入力端子(IN4)には、次々段の基本回路17の出力端子(OUT)から出力される走査電圧(G(n+2))が入力される。
入力端子(VIN1)には、全ての基本回路共通で、VGHのHレベルの電圧が、入力端子(VIN2)には、同様に、VGLのLレベルの電圧が入力される。
各基本回路17の出力端子(OUT)から出力される走査電圧(G(n))は、前述したように互いの基本回路に入力されるとともに、対応する走査線5に各々出力される。
基本回路17は、走査電圧出力回路14と、ノード充電回路15と、ノード放電回路16の3つの回路で構成される。
走査電圧出力回路14は、薄膜トランジスタ(T1,T2)と、容量素子(C1)とで構成される。また、ノード充電回路15は、薄膜トランジスタ(T7)で構成され、ノード放電回路16は、薄膜トランジスタ(T3,T4,T5,T6)と、容量素子(C2)とで構成される。
薄膜トランジスタ(T1)の第1電極(ドレイン)は入力端子(IN1)に接続され、ゲート(制御電極)は容量素子(C1)の一方の電極とノードN1に接続され、第2電極(ソース)は容量素子(C1)の他方の電極に各々接続されると共に、出力端子(OUT)に接続される。
容量素子(C1)は、薄膜トランジスタ(T1)の制御電極と第2電極との間に接続される。
薄膜トランジスタ(T2)の第1電極は薄膜トランジスタ(T1)の第2電極に接続され、ゲートはノードN2に接続され、第2電極は入力端子(VIN2)に各々接続される。
薄膜トランジスタ(T3)の第1電極は入力端子(VIN1)に接続され、ゲートは入力端子(IN2)に接続され、第2電極はノードN2に各々接続される。
薄膜トランジスタ(T4)の第1電極はノードN2に接続され、ゲートは入力端子(IN3)に接続され、第2電極は入力端子(VIN2)に各々接続される。
容量素子(C2)は、薄膜トランジスタ(T4)の第1電極と第2電極との間、即ち、ノードN2と入力端子(VIN2)との間に接続される。
薄膜トランジスタ(T5)の第1電極はノードN1に接続され、ゲートは入力端子(IN4)に接続され、第2電極は入力端子(VIN2)に各々接続される。
薄膜トランジスタ(T6)の第1電極はノードN1に接続され、ゲートはノードN2に接続され、第2電極は入力端子(VIN2)に各々接続される。
薄膜トランジスタ(T7)の第1電極は入力端子(VIN1)に接続され、ゲートは第3の入力端子(IN3)に接続され、第2電極はノードN1に各々接続される。
安定化容量素子(Cs)は、ノードN1と入力端子(VIN2)との間に接続される。
図5に示すシフトレジスタ回路11の動作を図6のタイミングチャートを用いて説明する。
図6において、CK1〜CK4は第1ないし第4の基本クロック、CKSはスタートパルスであり、N1(1)は基本回路(17−1)におけるノードN1の電圧波形、N2(1)は基本回路(17−1)におけるノードN2の電圧波形、G1は基本回路(17−1)における出力端子(OUT)から出力される電圧波形を各々示す。N1(2)、N2(2)、G2も同様に基本回路(17−2)における各点の電圧波形を各々示す。
図6の時刻t0より、1走査期間が開始される。
時刻t0に先立つ時刻t(n)において、スタートパルス(CKS)がHレベルとなる。スタートパルス(CKS)は基本回路(17−1)の入力端子(IN3)に入力されているので、基本回路(17−1)の薄膜トランジスタ(T7)はオン状態となる。
これによって、ノードN1は充電され、ノードN1の電圧は概ね(VGH−Vth(T1))となり、薄膜トランジスタ(T1)をオン状態にする。同時に、薄膜トランジスタ(T4)もオン状態となり、ノードN2の電圧を概ねLレベルの電圧(VGL)まで放電する。
時刻t0において、スタートパルス(CKS)がLレベルとなり、薄膜トランジスタ(T7)と薄膜トランジスタ(T4)がオフ状態となると共に、基本回路(17−1)の入力端子(IN1)に入力される基本クロック(CK1)がHレベルとなる。
このとき、薄膜トランジスタ(T1)はオン状態であるため、出力端子(OUT)をHレベルまで引き上げる。このとき、容量素子(C1)によるブートストラップ効果により、ノードN1の電圧は、下記(1)式の電圧値まで引き上げられる。
(VGH−Vth(T1))+VGH×(C1/(C1+Cp+Cs))
・・・・・・・・・・・・・・・・・・・・・ (1)
ここで、Cpは不図示の寄生容量の容量値を示す。寄生容量としては、例えば、薄膜トランジスタ(T7)のゲートと第1電極との間の容量等がある。
容量素子(C1)の容量値を、前述の寄生容量Cpと安定化容量素子(Cs)を勘案して、しきい値による電圧低下をカバーできるような値に設定しておけば、薄膜トランジスタ(T1)のゲートの電圧は、VGHの電圧よりも高い値となり、出力端子(OUT)にはVGHの電圧が出力される。
安定化容量素子(Cs)の働きについては後述する。
次の時刻t2において、次々段の出力端子(OUT)からHレベルの走査電圧(G3)が出力され、第4の入力端子(IN4)に入力される。すると、薄膜トランジスタ(T5)がオン状態となり、ノードN1の電荷を放電し、ノードN1の電位をLレベルまで引き下げ、薄膜トランジスタ(T1)をオフ状態とする。
また、この時刻t2において、入力端子(IN2)に入力される基本クロック(CK3)も同時にHレベルとなり、ノードN2もHレベルとなる。すると、薄膜トランジスタ(T2)はオン状態となり、出力端子(OUT)とLレベルの電圧が供給される入力端子(VIN2)とを接続する。同時に、薄膜トランジスタ(T6)もオン状態となり、ノードN1と入力端子(VIN2)とを接続する。
これによって、ノードN1はVGLのLレベルの電圧となり、次に入力端子(IN3)にHレベルのパルス(スタートパルス(CKS))が入力されるまで、出力端子(OUT)はLレベルを保つ。
次の時刻t3では、次々段の出力端子(OUT)から出力される走査電圧(G3)がLレベルとなり、第4の入力端子(IN4)もLレベルとなる。すると、薄膜トランジスタ(T5)はオフ状態となる。しかし、ノードN2は依然としてHレベルであるため、薄膜トランジスタ(T2)と薄膜トランジスタ(T6)とはオン状態を保ち、ノードN1を安定にLレベルに保つ。このノードN2は、次に第3の入力端子(IN3)にHレベルのパルス(スタートパルス(CKS))が入力されるまでの間、Hレベルを保つ。以下、同様の動作を繰り返して走査が進行していく。
出力端子(OUT)が、VGLのLレベルの電圧を保持すべき期間中は、これまで述べた回路の働きにより、薄膜トランジスタ(T1)はオフ状態を保っている(たとえば基本回路(17−1)における時刻t2以降ではノードN1はLレベルとなっている)。
しかし、入力端子(IN1)に入力される基本クロックのLレベルからHレベルの立ち上がり時に、薄膜トランジスタ(T1)の第1電極とゲート間との間の寄生容量によって、ノードN1の電圧が上昇し、本来遮断すべきである基本クロック(たとえば基本回路(17−1)における時刻t4における基本クロックCK1)を、僅かに出力端子(OUT)に伝達してしまう恐れがある(たとえば基本回路(17−1)において時刻t4に出力端子(OUT)からHレベルの走査電圧(G1)を出力してしまう恐れがある)。
特に、薄膜トランジスタ(T1)に、半導体層が非晶質シリコン(アモルファスシリコン)からなるa−Si・TFTを用いた場合には、高温環境下においてしきい値電圧(Vth)が低下する傾向にあるため、このような不具合が発生しやすい。
これを防止するために、本実施例では、ノードN1と、VGLのLレベルの電圧が入力される入力端子(VIN2)との間に、安定化容量素子(Cs)が設けられる。この安定化容量素子(Cs)が存在することで、ノードN1の電圧上昇を抑制することができ、前述のような不具合を防止し、動作可能な温度範囲を拡大することができる。
但し、高温環境下における動作不具合の恐れは他にもある。
先に述べた時刻t0において、入力端子(IN1)に入力される基本クロック(CK1)が、LレベルからHレベルに変化し、ノードN1の電圧を上昇させるとき、薄膜トランジスタ(T6)の第1電極とゲートとの間の寄生容量によって、ノードN2の電圧が僅かに上昇する。
このタイミングでノードN2の電圧が上昇し、薄膜トランジスタ(T6)の抵抗が低下すると、ノードN1の電荷が薄膜トランジスタ(T6)を通して、VGLのLレベル電圧へとリークしてしまい、薄膜トランジスタ(T1)の抵抗値が上昇する。これによって、出力端子(OUT)の電圧が低下してしまう恐れがある。
安定化容量素子(Cs)は、前述したノードN1の電位が薄膜トランジスタ(T6)のリーク電流により低下するのを防止することができる。
前述したように、入力端子(IN1)に接続された基本クロック(CK1)が、LレベルからHレベルに変化し、ノードN1の電圧を上昇させるとき、薄膜トランジスタ(T6)の第1電極とゲートとの間の寄生容量によって、ノードN2の電圧が僅かに上昇し、出力端子(OUT)の電圧が低下してしまう恐れがあるが、安定化容量素子(Cs)だけでは、この現象の対策は不十分である恐れがあるので、本実施例では、安定化MOSトランジスタ(Ts)を設け、前述したノードN1の電位が薄膜トランジスタ(T6)のリーク電流により低下するのを防止するようにしたものである。
図7は、本発明の実施例2のシフトレジスタ回路の基本回路17の回路構成を示す回路図である。基本的な動作は、前述の実施例1と同様であるので、詳細は割愛する。
図7に示す基本回路17は、安定化容量素子(Cs)が省略され、安定化薄膜トランジスタ(Ts)が付加されている点で、図5−1に示す基本回路17と相違する。
安定化薄膜トランジスタ(Ts)の第1電極はノードN2に接続され、ゲートはノードN1に接続され、第2電極は入力端子(VIN2)に各々接続されている。
したがって、ノードN1の電圧が上昇しようとすると、安定化薄膜トランジスタ(Ts)のゲート電圧が上昇し、抵抗値が下がる。そうすると、ノードN2に、VGLのLレベルの電圧を入力し、ノードN2の電圧が上昇するのを防止し、薄膜トランジスタ(T6)の抵抗値を低下させないように働く。
このため、先に述べた、ノードN1の電位が薄膜トランジスタ(T6)のリーク電流により低下するのを抑制することができ、薄膜トランジスタ(T1)の抵抗値上昇を防止することができる。この働きによって、高温環境下でも安定した動作が可能となる。
また、薄膜トランジスタ(T3)の第1電極を入力端子(VIN1)に接続し、ゲートを第2の入力端子(IN2)に各々接続する代わりに、図5−2に示すように、薄膜トランジスタ(T3)の第1電極とゲートとを接続し、第1電極を入力端子(IN2)に接続するようにしてもよい。
同様に、薄膜トランジスタ(T7)の第1電極を入力端子(VIN1)に接続し、ゲートを入力端子(IN3)に各々接続する代わりに、図5−3に示すように、薄膜トランジスタ(T7)の第1電極とゲートとを接続し、第1電極を入力端子(IN3)に接続するようにしてもよい。
また、前述の説明では、薄膜トランジスタは、半導体層が、非晶質シリコン(アモルファスシリコン)からなるMOSトランジスタについて説明したが、有機TFT等のトランジスタでも、同様の課題を有しているので、本発明は、有機TFT等を使用するシフトレジスタ回路にも同様に適用可能である。
以上説明したように、本実施例のシフトレジスタ回路によれば、広範囲な温度環境下で安定して動作可能となるので、信頼性低下の問題がなく、高効率と安定動作を実現できる。これにより、広範囲な温度環境下で安定して動作可能な表示装置を提供することが可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
2 駆動ドライバ
2−1 データ出力回路
2−2 シフトレジスタ制御回路
3 シフトレジスタ制御回路
4 画素部
5 走査線(ゲート線)
6 信号線(映像線あるいはドレイン線)
7 アクティブ素子
8 画素電極
9 液晶容量
10 対向電極
11,11A,11B シフトレジスタ回路
12 シフトレジスタ制御信号群
14 走査電圧出力回路
15 ノード充電回路
16 ノード放電回路
17 基本回路
T1〜T8 薄膜トランジスタ(TFT;Thin Film Transistor)
Ts 安定化薄膜トランジスタ
C1,C2 容量素子
Cs 安定化容量素子
N1,N2 ノード
Claims (19)
- 複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部のノードが第1電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを前記第1電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、
一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に第1基準電圧が入力される安定化容量素子を有することを特徴とする表示装置。 - 複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部の第1ノードが第1電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルに充電するノード充電回路と、
内部の第2ノードが前記第1電圧レベルの時に、前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、
第1電極が前記ノード放電回路の前記第2ノードに接続され、第2電極に第1基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第1ノードに接続される安定化トランジスタを有することを特徴とする表示装置。 - 複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部の第1ノードが第1電圧レベルの時にクロックを取り込み、走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルに充電するノード充電回路と、
内部の第2ノードが前記第1電圧レベルの時に、前記走査電圧出力回路の前記第1ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、
一方の電極が前記走査電圧出力回路の前記第1ノードに接続され、他方の電極に第1基準電圧が入力される安定化容量素子と、
第1電極が前記ノード放電回路の前記第2ノードに接続され、第2電極に前記第1基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記第1ノードに接続される安定化トランジスタとを有することを特徴とする表示装置。 - 複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部にノードを有し走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを前記第1電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、
前記走査電圧出力回路は、制御電極が前記ノードに接続され、第1電極に第1クロックが入力されるとともに、第2電極から前記走査電圧を出力する第1トランジスタと、
前記第1トランジスタの前記制御電極と前記第1トランジスタの前記第2電極との間に接続される第1容量素子と、
第1電極が前記第1トランジスタの前記第2電極に接続されとともに、第2電極に第1基準電圧が入力され、制御電極に前記ノード放電回路の出力が入力される第2トランジスタとを有し、
一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に前記第1基準電圧が入力される安定化容量素子を有することを特徴とする表示装置。 - 前記放電回路は、第1電極に前記第1基準電圧とは電圧レベルが異なる第2基準電圧が入力され、第2電極が前記第2トランジスタの前記制御電極に接続される第3トランジスタと、
第1電極が前記第3トランジスタの前記第2電極に接続され、第2電極に前記第1基準電圧が入力される第4トランジスタと、
前記第4トランジスタの前記第1電極と前記第4トランジスタの前記第2電極との間に接続される第2容量素子と、
第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力される第5トランジスタと、
第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力されるとともに、制御電極が前記第3トランジスタの前記第2電極に接続される第6トランジスタとを有し、
前記第3トランジスタの制御電極には、第2クロックが入力され、
前記第4トランジスタの制御電極には、第3クロックが入力され、
前記第5トランジスタの制御電極には、第4クロックが入力されることを特徴とする請求項4に記載の表示装置。 - 前記第3トランジスタは、第1電極に前記第2基準電圧が入力される代わりに、第1電極と制御電極とが接続され、前記第1電極に前記第2クロックが入力されることを特徴とする請求項5に記載の表示装置。
- 前記充電回路は、第1電極に前記第2基準電圧が入力され、第2電極が前記走査電圧出力回路の前記ノードに接続される第7トランジスタを有し、
前記第7トランジスタの制御電極には、前記第3クロックが入力されることを特徴とする請求項5または請求項6に記載の表示装置。 - 前記第7トランジスタは、第1電極に前記第2基準電圧が入力される代わりに、第1電極と制御電極とが接続され、前記第1電極に前記第3クロックが入力されることを特徴とする請求項7に記載の表示装置。
- nを1以上の整数とするとき、{4(n−1)+1}番目の基本回路に入力される前記第1クロックは第1基本クロック、前記第2クロックは第3基本クロックであり、
{4(n−1)+2}番目の基本回路に入力される前記第1クロックは第2基本クロック、前記第2クロックは第4基本クロックであり、
{4(n−1)+3}番目の基本回路に入力される前記第1クロックは前記第3基本クロック、前記第2クロックは前記第1基本クロックであり、
{4(n−1)+4}番目の基本回路に入力される前記第1クロックは前記第4基本クロック、前記第2クロックは前記第2基本クロックであり、
前記各基本回路に入力される前記第3クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、
前記各基本回路に入力される前記第4クロックは次々段の基本回路から出力される走査電圧であり、
前記第1基本クロックないし前記第4基本クロックは、4相の互いに位相が異なるクロックであることを特徴とする請求項5ないし請求項8のいずれか1項に記載の表示装置。 - 複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部にノードを有し走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを第1電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、
前記走査電圧出力回路は、制御電極が前記ノードに接続され、第1電極に第1クロックが入力されるとともに、第2電極から前記走査電圧を出力する第1トランジスタと、
前記第1トランジスタの前記制御電極と前記第1トランジスタの前記第2電極との間に接続される第1容量素子と、
第1電極が前記第1トランジスタの前記第2電極に接続されとともに、第2電極に第1基準電圧が入力される第2トランジスタとを有し、
前記放電回路は、第1電極に前記第1基準電圧とは電圧レベルが異なる第2基準電圧が入力され、第2電極が前記第2トランジスタの前記制御電極に接続される第3トランジスタと、
第1電極が前記第3トランジスタの前記第2電極に接続され、第2電極に前記第1基準電圧が入力される第4トランジスタと、
前記第4トランジスタの前記第1電極と前記第4トランジスタの前記第2電極との間に接続される第2容量素子と、
第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力される第5トランジスタと、
第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力されるとともに、制御電極が前記第3トランジスタの前記第2電極に接続される第6トランジスタとを有し、
前記第3トランジスタの制御電極には、第2クロックが入力され、
前記第4トランジスタの制御電極には、第3クロックが入力され、
前記第5トランジスタの制御電極には、第4クロックが入力され、
第1電極が前記第3トランジスタの前記第2電極に接続され、第2電極に前記第1基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記ノードに接続される安定化トランジスタを有することを特徴とする表示装置。 - 前記第3トランジスタは、第1電極に前記第2基準電圧が入力される代わりに、第1電極と制御電極とが接続され、前記第1電極に前記第2クロックが入力されることを特徴とする請求項10に記載の表示装置。
- 前記充電回路は、第1電極に前記第2基準電圧が入力され、第2電極が前記走査電圧出力回路の前記ノードに接続される第7トランジスタを有し、
前記第7トランジスタの制御電極には、前記第3クロックが入力されることを特徴とする請求項10または請求項11に記載の表示装置。 - 前記第7トランジスタは、第1電極に前記第2基準電圧が入力される代わりに、第1電極と制御電極とが接続され、前記第1電極に前記第3クロックが入力されることを特徴とする請求項12に記載の表示装置。
- nを1以上の整数とするとき、{4(n−1)+1}番目の基本回路に入力される前記第1クロックは第1基本クロック、前記第2クロックは第3基本クロックであり、
{4(n−1)+2}番目の基本回路に入力される前記第1クロックは第2基本クロック、前記第2クロックは第4基本クロックであり、
{4(n−1)+3}番目の基本回路に入力される前記第1クロックは前記第3基本クロック、前記第2クロックは前記第1基本クロックであり、
{4(n−1)+4}番目の基本回路に入力される前記第1クロックは前記第4基本クロック、前記第2クロックは前記第2基本クロックであり、
前記各基本回路に入力される前記第3クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、
前記各基本回路に入力される前記第4クロックは次々段の基本回路から出力される走査電圧であり、
前記第1基本クロックないし前記第4基本クロックは、4相の互いに位相が異なるクロックであることを特徴とする請求項10ないし請求項13のいずれか1項に記載の表示装置。 - 複数の画素と、
前記複数の画素に走査電圧を入力する走査線駆動回路とを備え、
前記走査線駆動回路は、シフトレジスタ回路を有する表示装置であって、
前記シフトレジスタ回路は、複数の基本回路を有し、
前記複数の基本回路の各基本回路は、内部にノードを有し走査電圧を出力する走査電圧出力回路と、
前記走査電圧出力回路の前記ノードを第1電圧レベルに充電するノード充電回路と、
前記走査電圧出力回路の前記ノードを前記第1電圧レベルとは電圧レベルが異なる第2電圧レベルに放電するノード放電回路とを有し、
前記走査電圧出力回路は、制御電極が前記ノードに接続され、第1電極に第1クロックが入力されるとともに、第2電極から前記走査電圧を出力する第1トランジスタと、
前記第1トランジスタの前記制御電極と前記第1トランジスタの前記第2電極との間に接続される第1容量素子と、
第1電極が前記第1トランジスタの前記第2電極に接続されとともに、第2電極に第1基準電圧が入力される第2トランジスタとを有し、
前記放電回路は、第1電極に前記第1基準電圧とは電圧レベルが異なる第2基準電圧が入力され、第2電極が前記第2トランジスタの前記制御電極に接続される第3トランジスタと、
第1電極が前記第3トランジスタの前記第2電極に接続され、第2電極に前記第1基準電圧が入力される第4トランジスタと、
前記第4トランジスタの前記第1電極と前記第4トランジスタの前記第2電極との間に接続される第2容量素子と、
第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力される第5トランジスタと、
第1電極が前記走査電圧出力回路の前記ノードに接続され、第2電極に前記第1基準電圧が入力されるとともに、制御電極が前記第3トランジスタの前記第2電極に接続される第6トランジスタとを有し、
前記第3トランジスタの制御電極には、第2クロックが入力され、
前記第4トランジスタの制御電極には、第3クロックが入力され、
前記第5トランジスタの制御電極には、第4クロックが入力され、
一方の電極が前記走査電圧出力回路の前記ノードに接続され、他方の電極に前記第1基準電圧が入力される安定化容量素子と、
第1電極が前記第3トランジスタの前記第2電極に接続され、第2電極に前記第1基準電圧が入力されるとともに、制御電極が前記走査電圧出力回路の前記ノードに接続される安定化トランジスタとを有することを特徴とする表示装置。 - 前記第3トランジスタは、第1電極に前記第2基準電圧が入力される代わりに、第1電極と制御電極とが接続され、前記第1電極に前記第2クロックが入力されることを特徴とする請求項15に記載の表示装置。
- 前記充電回路は、第1電極に前記第2基準電圧が入力され、第2電極が前記走査電圧出力回路の前記ノードに接続される第7トランジスタを有し、
前記第7トランジスタの制御電極には、前記第3クロックが入力されることを特徴とする請求項15または請求項16に記載の表示装置。 - 前記第7トランジスタは、第1電極に前記第2基準電圧が入力される代わりに、第1電極と制御電極とが接続され、前記第1電極に前記第3クロックが入力されることを特徴とする請求項17に記載の表示装置。
- nを1以上の整数とするとき、{4(n−1)+1}番目の基本回路に入力される前記第1クロックは第1基本クロック、前記第2クロックは第3基本クロックであり、
{4(n−1)+2}番目の基本回路に入力される前記第1クロックは第2基本クロック、前記第2クロックは第4基本クロックであり、
{4(n−1)+3}番目の基本回路に入力される前記第1クロックは前記第3基本クロック、前記第2クロックは前記第1基本クロックであり、
{4(n−1)+4}番目の基本回路に入力される前記第1クロックは前記第4基本クロック、前記第2クロックは前記第2基本クロックであり、
前記各基本回路に入力される前記第3クロックはスタートパルスあるいは前段の基本回路から出力される走査電圧であり、
前記各基本回路に入力される前記第4クロックは次々段の基本回路から出力される走査電圧であり、
前記第1基本クロックないし前記第4基本クロックは、4相の互いに位相が異なるクロックであることを特徴とする請求項15ないし請求項18のいずれか1項に記載の表示装置。
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