JP7315469B2 - シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置 - Google Patents

シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置 Download PDF

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Description

本願は2018年08月01日に提出された中国特許出願第201810863579.2号の優先権を主張し、その全ての内容を引用して本願の一部とする。
本公開の実施例はシフトレジスタユニットおよびその駆動方法、ゲート駆動回路、表示装置に関するものである。
表示技術分野において、表示パネル、例えば、液晶表示パネル（Liquid crystal display, LCD）または有機発光ダイオード（Organic LightEmitting Diode, OLED）表示パネルは、複数のゲートラインを備える。ゲートラインに対する駆動は、ゲート駆動回路によって実現できる。ゲート駆動回路は通常、ゲート駆動チップ（Gate IC）内に集積する。表示技術の急速な発展に伴い、表示パネルはますます高集積化と低コストに移行している。駆動チップの設計では、チップの面積がチップのコストに影響する主な要因であり、チップ面積を如何に効果的に削減するかは、技術開発者が重点的に検討する必要がある問題である。
本公開の少なくとも幾つかの実施例は、第1ノイズ低減回路、第1入力回路と出力回路を備えたシフトレジスタユニットであって、前記第1入力回路は、第1ノードに接続され、かつ、第1入力信号に応答して第1制御信号を前記第1ノードに入力するように配置され、前記出力回路は、前記第1ノードと出力端に接続され、かつ、前記第1ノードのレベルの制御下で第1出力信号を前記出力端に出力するように配置され、前記第1ノイズ低減回路は、前記出力端に接続され、かつ、前記出力端のレベルに応答して前記出力端をノイズ低減するように配置されたシフトレジスタユニットを提供する。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットにおいて、前記第1ノイズ低減回路は、第1ノイズ低減トランジスタを備え、前記出力端は、第1信号出力端を備え、前記第1ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第1信号出力端に接続され、第2極が前記第1ノードに接続されて前記第1ノードのレベル信号を受信し、かつ、前記第1ノイズ低減トランジスタは前記第1信号出力端のレベルに応答して前記第1ノードのレベル信号で前記第1信号出力端をノイズ低減するように配置されたか、または、前記第1ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第1信号出力端に接続され、第2極が出力クロック信号端に接続されて出力クロック信号を受信し、かつ、前記第1ノイズ低減トランジスタは前記第1信号出力端のレベルに応答して前記出力クロック信号で前記第1信号出力端をノイズ低減するように配置された。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットにおいて、前記出力回路は、ゲートが前記第1ノードに接続され、第1極が前記出力クロック信号端に接続されて前記出力クロック信号を受信し、第2極が前記第1信号出力端に接続されるように配置された第1出力トランジスタをさらに備え、前記出力クロック信号は、前記第1出力トランジスタを介して前記第1信号出力端に伝送されて第1サブ出力信号とされ、前記第1出力信号は前記第1サブ出力信号を備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットにおいて、前記第1ノイズ低減回路は、第2ノイズ低減トランジスタをさらに備え、前記出力端は第2信号出力端をさらに備え、前記第2ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第2信号出力端に接続され、第2極が前記第1ノードに接続されて前記第1ノードのレベル信号を受信し、かつ、前記第2ノイズ低減トランジスタは前記第2信号出力端のレベルに応答して前記第1ノードのレベル信号で前記第2信号出力端をノイズ低減するように配置されたか、または、前記第2ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第2信号出力端に接続され、第2極が前記出力クロック信号端に接続されて前記出力クロック信号を受信し、かつ、前記第2ノイズ低減トランジスタは前記第2信号出力端のレベルに応答して前記出力クロック信号で前記第2信号出力端をノイズ低減するように配置された。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットにおいて、前記出力回路は、ゲートが前記第1ノードに接続され、第1極が前記出力クロック信号端に接続されて前記出力クロック信号を受信するように配置され、第2極が前記第2信号出力端に接続された第2出力トランジスタと、第1極が前記第1ノードに接続されるように配置され、第2極が前記第2出力トランジスタの第2極に接続されるように配置された第1キャパシタと、をさらに備え、前記出力クロック信号は、前記第2出力トランジスタを介して前記第2信号出力端に伝送されて第2サブ出力信号とされ、前記第1出力信号は前記第2サブ出力信号を備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、前記第1ノードに接続され、かつ、第2入力信号に基づいて第2制御信号を前記第1ノードに入力するように配置された第2入力回路をさらに備え、前記出力回路はさらに、前記第1ノードのレベルの制御下で、第2入力信号を前記出力端に出力するように配置された。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、制御ノードをさらに備え、前記第2入力回路は、制御ノードに接続され、かつ、第2クロック信号に応答して前記第2入力信号を前記制御ノードに入力するように配置された充電サブ回路と、前記制御ノードに接続され、かつ、前記充電サブ回路で入力した前記第2入力信号を記憶するように配置された記憶サブ回路と、前記制御ノードと前記第1ノードに接続され、かつ、前記制御ノードのレベルと第1クロック信号の制御下で、前記第2制御信号を前記第1ノードに入力するように配置された絶縁サブ回路と、を備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットにおいて、前記第1入力回路は、第1トランジスタを備え、前記第1トランジスタは、ゲートが第1入力信号端に接続されて前記第1入力信号を受信するように配置され、第1極が第2電圧端に接続されて第2電圧を受信するように配置され、第2極が前記第1ノードに接続されるように配置され、前記第1制御信号は前記第2電圧を備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、前記第1ノード、第2ノードと前記出力端に接続され、かつ、前記第2ノードのレベルの制御下で、前記第1ノードと前記出力端に対し同時にノイズ低減を行なうように配置された第2ノイズ低減回路をさらに備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットにおいて、前記出力回路は第1信号出力端と第2信号出力端を備え、前記第2ノイズ低減回路は第2トランジスタ、第3トランジスタと第4トランジスタを備え、前記第2トランジスタは、ゲートが前記第2ノードに接続され、第1極が前記第1ノードに接続され、第2極が第1電圧端に接続されて第1電圧を受信するように配置され、前記第3トランジスタは、ゲートが前記第2ノードに接続され、第1極が前記第1信号出力端に接続され、第2極が第3電圧端に接続されて第3電圧を受信するように配置され、前記第4トランジスタは、ゲートが前記第2ノードに接続され、第1極が前記第2信号出力端に接続され、第2極が前記第1電圧端に接続されて前記第1電圧を受信するように配置された。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、前記第1ノードと第2ノードに接続され、かつ、前記第1ノードのレベルの制御下で、前記第2ノードのレベルを制御するように配置された第1制御回路をさらに備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、第2ノードに接続され、かつ、第3制御信号に応答して前記第2ノードのレベルを制御するように配置された第2制御回路をさらに備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、第2ノードに接続され、かつ、第4制御信号に応答して前記第2ノードのレベルを制御するように配置された第3制御回路をさらに備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、前記第1ノードに接続され、かつ、第1リセット制御信号に応答して前記第1ノードをリセットするように配置された第1リセット回路をさらに備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、前記第1ノードに接続され、かつ、第2リセット制御信号に応答して前記第1ノードをリセットするように配置された第2リセット回路をさらに備えた。
例えば、本公開の幾つかの実施例によるシフトレジスタユニットは、第2入力回路、第2ノイズ低減回路、第1制御回路、第2制御回路、第3制御回路、第1リセット回路と第2リセット回路をさらに備え、前記第1入力回路は、ゲートが第1入力信号端に接続されて前記第1入力信号を受信するように配置され、第1極が第2電圧端に接続されて第2電圧を受信するように配置され、第2極が前記第1ノードに接続された第1トランジスタを備え、前記第1制御信号は前記第2電圧を備え、前記第2ノイズ低減回路は、ゲートが第2ノードに接続され、第1極が前記第1ノードに接続され、第2極が、第1電圧を受信するために第1電圧端に接続されるように配置された第2トランジスタと、ゲートが前記第2ノードに接続され、第1極が前記第1信号出力端に接続され、第2極が、第3電圧を受信するために第3電圧端に接続されるように配置された第3トランジスタと、ゲートが前記第2ノードに接続され、第1極が前記第2信号出力端に接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第4トランジスタと、を備え、前記第2入力回路は、ゲートが第2クロック信号を受信するように配置され、第1極が第2入力信号を受信するように配置され、第2極が制御ノードに接続された第5トランジスタを有する充電サブ回路と、第1極が前記制御ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第2キャパシタを有する記憶サブ回路と、ゲートが前記制御ノードに接続され、第1極が第2制御信号を受信するように配置された第6トランジスタと、第1極が前記第6トランジスタの第2極に接続され、ゲートが第1クロック信号を受信するように配置され、第2極が前記第1ノードに接続された第7トランジスタと、を有する絶縁サブ回路を備え、前記第1制御回路は、ゲートと第1極が接続され、かつ、第4電圧を受信するために第4電圧端に接続されるように配置され、第2極が前記第2ノードに接続された第8トランジスタと、ゲートと第1極が接続され、かつ、第5電圧を受信するために第5電圧端に接続されるように配置され、第2極が前記第2ノードに接続された第9トランジスタと、ゲートが前記第1ノードに接続され、第1極が前記第2ノードに接続され、第2極が、前記第1電圧を受信
するために前記第1電圧端に接続されるように配置された第10トランジスタと、を備え、前記第1リセット回路は、ゲートが第1リセット制御信号を受信するように配置され、第1極が前記第1ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第11トランジスタを備え、前記第2リセット回路は、ゲートが第2リセット制御信号を受信するように配置され、第1極が前記第1ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第12トランジスタを備え、前記第2制御回路は、ゲートが第3制御信号を受信するように配置され、第1極が前記第2ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第14トランジスタを備え、前記第3制御回路は、ゲートが第4制御信号を受信するように配置され、第1極が前記第2ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第16トランジスタを備えた。
本公開の少なくとも幾つかの実施例は、カスケード接続された、シフトレジスタユニットを複数備えたゲート駆動回路をさらに提供する。
例えば、本公開の幾つかの実施例によるゲート駆動回路は、第1サブクロック信号線、第2サブクロック信号線、第3サブクロック信号線と第4サブクロック信号線をさらに備え、第4n-3段目のシフトレジスタユニットは出力クロック信号端が前記第1サブクロック信号線に接続され、第4n-2段目のシフトレジスタユニットは出力クロック信号端が前記第2サブクロック信号線に接続され、第4n-1段目のシフトレジスタユニットは出力クロック信号端が前記第3サブクロック信号線に接続され、第4n段目のシフトレジスタユニットは出力クロック信号端が前記第4サブクロック信号線に接続され、nは0より大きい整数である。
例えば、本公開の幾つかの実施例によるゲート駆動回路において、第m+2段目のシフトレジスタユニットの第1入力信号端は第m段目のシフトレジスタユニットの第2信号出力端に接続され、第m+1段目のシフトレジスタユニットの第2入力信号端は第m段目のシフトレジスタユニットの第2信号出力端に接続され、mは0より大きい整数である。
本公開の少なくとも幾つかの実施例は、上記何れか1項に記載のゲート駆動回路を備えた表示装置をさらに提供する。
本公開の少なくとも幾つかの実施例は、前記第1入力信号に応答し、前記第1入力回路によって前記第1制御信号を前記第1ノードに入力する入力段階と、前記第1ノードのレベルの制御下で、前記出力回路によって前記第1出力信号を前記出力端に出力する出力段階と、前記出力端のレベルに応答し、前記第1ノイズ低減回路によって前記出力端をノイズ低減するノイズ低減段階と、を備えた、上記何れか1項に記載のシフトレジスタユニットの駆動方法をさらに提供する。
本公開実施例の技術案をより明瞭に説明するために、実施例の図面について以下に簡単に説明する。以下の記述における図面が本公開の幾つかの実施例のみに関わっており、本公開を限定するものではないことは明らかである。
図1は、本公開の幾つかの実施例によるシフトレジスタユニットのブロック概略図である。 図2は、本公開の幾つかの実施例による別のシフトレジスタユニットのブロック概略図である。 図3は、本公開の幾つかの実施例によるシフトレジスタユニットの第2入力回路のブロック概略図である。 図4Aは、本公開の幾つかの実施例による別のシフトレジスタユニットのブロック概略図である。 図4Bは、本公開の幾つかの実施例によるさらに別のシフトレジスタユニットのブロック概略図である。 図5Aは、図4Aに示すシフトレジスタユニットの回路構成図である。 図5Bは、図4Aに示すシフトレジスタユニットの別の回路構成図である。 図6は、図4Bに示すシフトレジスタユニットの回路構成図である。 図7は、図4Aに示すシフトレジスタユニットのさらに別の回路構成図である。 図8は、本公開の幾つかの実施例によるシフトレジスタユニットの信号シーケンス図である。 図9は、本公開の幾つかの実施例によるゲート駆動回路の模式図である。 図10は、本公開の幾つかの実施例によるゲート駆動回路の信号シーケンス図である。 図11は、本公開の幾つかの実施例による表示装置のブロック概略図である。 図12は、本公開の幾つかの実施例によるシフトレジスタユニットの駆動方法のフローチャートである。
本公開実施例の目的、技術案および利点をより明瞭にするために、以下に本公開実施例の図面を組み合わせて本公開実施例の技術案を明瞭で完全に記述する。明らかに、記述された実施例は本公開の実施例の一部であって、全部の実施例ではない。記述された本公開実施例に基づいて、当業者が創造力を働かせない前提で取得した全ての本公開の実施例は本公開が請求する範囲に属する。
特に定義されない限り、本公開で使用される技術用語または科学用語は、当業者が理解できる通常の意味を有する。本公開で使用される「第１」、「第２」、および近似する用語は、任意の順序、数、または重要性を示すものではなく、異なる構成要素を区別するためのものにすぎない。「備える」または「含む」などの近似する用語は、その用語の前にある部位または部品が、その用語の後にある部位または部品およびその均等物をカバーすることを意味し、ほかの部品または部品を排除しない。「接続された」または「連続された」などの近似する用語は、物理的または機械的な接続に限定されず、直接または間接を問わず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは相対位置関係を示すためにのみ使用され、記述された対象の絶対位置が変更されると、当該相対位置関係も対応して変更される場合がある。
本公開実施例の以下の説明を明瞭かつ簡潔にするために、本公開は、既知の機能および既知の部品の詳細な説明を省略した。
OLED表示パネルにおいて、画素回路における駆動トランジスタの閾値ドリフト、電源線の電圧降下、OLEDの劣化などに起因する表示不均一性を補償するために、外部の電気的補償方法を採用することができる。当該補償方法は、通常、センシングトランジスタおよびセンシングラインを従来の画素回路へ提供し、当該センシングトランジスタおよびセンシングラインによって駆動トランジスタの閾値電圧または画素回路におけるOLED降圧などをセンシングしてセンシングデータを得、また、センシングデータに基づいて補償することを含む。このような画素回路には典型的に3T1C画素回路（走査トランジスタ、駆動トランジスタ、センシングトランジスタおよび記憶キャパシタを備える）があり、対応してその作動周期も表示期間およびセンシング期間（またはブランキング期間）を備える。
同様に、OLED表示パネルにおいて、ゲート駆動回路のシフトレジスタユニットは少なくとも2つのサブ回路を備えてこれらを組み合わせて構成し、すなわち、画素回路における走査トランジスタへ表示走査信号を提供する表示走査サブ回路および、表示走査サブ回路で出力した表示走査信号を提供する接続サブ回路（またはゲート回路またはHiz回路）である。また、幾つかのシフトレジスタユニットにおいては、検出サブ回路をさらに備えてよく、すなわち、シフトレジスタユニットは検出サブ回路、表示走査サブ回路および、両者の複合パルスを出力する接続サブ回路を備え、この際、シフトレジスタユニットは、異なる幅とシーケンスを有する2つの波形で構成された複合波形の出力パルスを出力して、画素回路における走査トランジスタおよびセンシングトランジスタへ表示走査信号およびブランキング走査信号をそれぞれ提供することができる。しかしながら、上記のシフトレジスタユニットの構造は非常に複雑でサイズが大きく、高解像度および狭いフレームを実現するに不利であり、チップ面積を小さくしてコストを削減するにも不利である。
ゲート駆動回路の動作時間が長くなると、長期に順方向電圧によって制御されるトランジスタの閾値電圧がドリフト（たとえば、正ドリフト）を生じ、つまり、N型トランジスタの閾値電圧は徐々に大きくなり、P型トランジスタの閾値電圧は徐々に小さくなり、これによって、出力クロック信号が高電圧にジャンプするとき、出力回路の出力端の信号は容量結合によりノイズを生じるが、出力端のノイズがタイムリーにトランジスタによって伝送されない場合、出力端にはノイズ現像が生じる。
本公開の少なくとも幾つかの実施例は、シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置を提供し、シフトレジスタユニットは、第1ノイズ低減回路、第1入力回路と出力回路を備え、第1入力回路は、第1ノードに接続され、かつ、第1入力信号に応答して第1制御信号を前記第1ノードに入力するように配置され、出力回路は、第1ノードと出力端に接続され、かつ、第1ノードのレベルの制御下で第1出力信号を出力端に出力するように配置され、第1ノイズ低減回路は、出力端に接続され、かつ、出力端のレベルに応答して前記出力端をノイズ低減するように配置された。当該シフトレジスタユニットの回路構成は簡単で、出力端をノイズ低減することができ、トランジスタ閾値電圧ドリフト後の出力信号への影響を防止し、ゲート駆動回路の長期動作による出力端のノイズ発生の問題を解消し、ゲート駆動回路の信頼性を向上させる。
以下、図面を組み合わせて本公開の幾つかの実施例について詳細に説明するが、本公開はこれら具体的な実施例に限定されない。
図1は、本公開の幾つかの実施例によるシフトレジスタユニットのブロック概略図である。例えば、図1に示すように、当該シフトレジスタユニット10は第1入力回路100、出力回路200と第1ノイズ低減回路300を備えてよい。複数の当該シフトレジスタユニット10がカスケード接続されることによって、ゲート駆動回路を得ることができ、当該ゲート駆動回路は表示パネルを駆動するのに用いられ、表示パネルの複数のゲートラインに走査信号が順次提供され、1つのフレーム画面を表示パネルが表示する期間にプログレッシブまたはインターレース走査などが行われる。
例えば、図1に示すように、第1入力回路100は、第1ノードQに接続され、かつ、第1入力信号に応答して第1制御信号を第1ノードQ（ここではプルアップノード）に入力するように配置された。例えば、幾つかの例示では、第1入力回路100は第1入力信号端STU1、第1制御信号端Dpと第1ノードQに接続され、第1入力信号端STU1で提供した第1入力信号の制御下で、第1入力回路100がオンされるとき、第1制御信号端Dpが第1ノードQに接続されて、第1制御信号端Dpで提供した第1制御信号が第1ノードQに入力され、第1ノードQの電位を作動電位に引き上げる。
例えば、図1に示すように、出力回路200は、第1ノードQと出力端Otに接続され、かつ、第1ノードQのレベルの制御下で、第1出力信号を出力端Otに出力するように配置された。例えば、幾つかの例示では、出力回路200は第1ノードQ、出力クロック信号端CLKDと出力端Otに接続されてよく、出力回路200が第1ノードQのレベルの制御下でオンされるとき、出力クロック信号端CLKDで提供した出力クロック信号を出力端Otに出力させ、第1出力信号は該出力クロック信号を備える。
例えば、図1に示すように、第1ノイズ低減回路300は出力端Otに接続され、かつ、出力端Otのレベルに応答して出力端Otをノイズ低減するように配置された。例えば、幾つかの例示では、第1ノイズ低減回路300は出力端Otとノイズ低減信号端Nrsに接続されてよく、かつ、第1ノイズ低減回路300が出力端Otのレベルの制御下でオンされるとき、ノイズ低減信号端Nrsで提供した出力ノイズ低減信号を出力端Otに出力させる。
例えば、幾つかの実施例においては、第1ノイズ低減回路300は、第1ノードQに接続されて第1ノードQのレベル信号を受信してよく、出力ノイズ低減信号は第1ノードQのレベル信号を備える。別の幾つかの実施例では、第1ノイズ低減回路300は、出力クロック信号端に接続されて出力クロック信号を受信してもよく、出力ノイズ低減信号は出力クロック信号を備える。
シフトレジスタユニット10が第1ノイズ低減回路300を備えなかった場合、シフトレジスタユニットの長期間作動後に、回路におけるトランジスタの閾値電圧はドリフト、例えば、正ドリフトし易くなるため、出力回路200によって出力端Otに書き込まれた低レベルは予定値より高くなり、すなわち、出力端Otで出力した信号にはノイズ信号が存在し、当該ノイズ信号が適時に除去されることができない場合、出力端Otでノイズリップルが発生することになる。本公開の実施例によるシフトレジスタユニット10は第1ノイズ低減回路300を備え、第1ノイズ低減回路300は出力端Otのレベルを引き下げて出力端Otのノイズ発生の問題を解消することができ、トランジスタ閾値電圧ドリフト後の出力信号への影響を防止し、ゲート駆動回路の信頼性を向上させることができる。
図2は、本公開の幾つかの実施例による別のシフトレジスタユニットのブロック概略図であって、図3は、本公開の幾つかの実施例によるシフトレジスタユニットの第2入力回路のブロック概略図である。
例えば、図2に示すように、当該シフトレジスタユニット10は第2入力回路400をさらに備えてよい。第2入力回路400は第1ノードQに接続され、かつ、第2入力信号に基づいて第2制御信号を第1ノードQに入力するように配置された。例えば、幾つかの例示では、第2入力回路400は第2入力信号端STU2、第2制御信号端Bpと第1ノードQに接続され、かつ、第2入力信号端STU2で提供した第2入力信号を受信して記憶するように配置され、また第2制御信号端Bpで提供した第2制御信号を第2入力信号に基づいて第1ノードQへ出力し、第1ノードQの電位を作動電位に引き上げる。
本公開の実施例によるシフトレジスタユニット10において、第1入力回路100（表示走査サブ回路として実現する）、出力回路200（接続サブ回路として実現する）と第2入力回路400（検出サブ回路として実現する）を整合してよく、複数の当該シフトレジスタユニット10がカスケード接続されて得たゲート駆動回路で表示パネルを駆動するとき、1フレーム画面のブランキング期間のブランキング走査信号と表示期間の表示走査信号とを同じ出力回路によって出力し、これによりシフトレジスタユニットと、これで得たゲート駆動回路の回路構成とを簡易化し、シフトレジスタユニットと、シフトレジスタユニットを備えたゲート駆動回路との寸法を小さくすることができる。
例えば、図2に示すように、出力回路200はさらに、第1ノードQのレベルの制御下で第2入力信号を出力端Otに出力するように配置された。例えば、出力端Otの出力信号は複合出力信号であって、かつ、複合出力信号は第1出力信号と第2入力信号を備えてよく、第1出力信号と第2入力信号は異なる幅とシーケンスを有する互いに独立している2つの波形であってよい。例えば、1フレームの表示期間に、出力回路200は第1ノードQのレベルの制御下で出力端Otを介して、当該出力端Otに接続されたゲートラインに第1出力信号を出力することで、当該出力端Otに接続されたゲートラインによって対応ピクセルユニットにおける走査トランジスタを駆動して、表示する。1フレームのブランキング期間には、出力回路200は第1ノードQのレベルの制御下で出力端Otを介して第2入力信号を出力し、対応ピクセルユニットにおけるセンシングトランジスタを駆動して補償検出を行なう。
例えば、第1入力回路100は1フレームの表示段階で第1ノードQの電位を作動電位に引き上げるように配置され、第2入力回路400は1フレームのブランキング段階で第1ノードQの電位を作動電位に引き上げるように配置された。出力回路200は1フレームの表示段階で第1出力信号を出力端Otに出力するように配置され、出力回路200はさらに、1フレームのブランキング段階で第2入力信号を出力端Otに出力するように配置された。
本公開の実施例によるシフトレジスタユニット10において、第1入力回路100および第2入力回路400は同じ出力回路200を使用して出力信号の出力を実現してもよい。
なお、図2に示すシフトレジスタユニット10の他の回路構成は、図1に示すシフトレジスタユニット10とほぼ同じであり、重複する箇所はここでは説明を省略する。
例えば、図3に示す例示では、第2入力回路400は充電サブ回路410、記憶サブ回路420および絶縁サブ回路430を備える。シフトレジスタユニット10は第1クロック信号端CLKAおよび第2クロック信号端CLKBをさらに備える。
例えば、充電サブ回路410は制御ノードHに接続され、かつ、第2クロック信号に応答して第2入力信号を制御ノードHに入力するように配置された。例えば、幾つかの例示では、充電サブ回路410は、第2入力信号端STU2、第2クロック信号端CLKBおよび制御ノードHに接続され、充電サブ回路410が、第2クロック信号端CLKBで提供された第2クロック信号の制御下でオンされるとき、第2入力信号端STU2を制御ノードHと接続させ、これによって第2入力信号が制御ノードHに書き込まれる。例えば、一例では、第2クロック信号の制御下で、充電サブ回路410がオンされるとき第2入力信号は高レベルとして、制御ノードHを充電してもよい。
例えば、記憶サブ回路420は、制御ノードHに接続され、かつ、充電サブ回路410で制御ノードHに入力された第2入力信号を記憶することで制御ノードHの高レベルを当該フレームのブランキング期間まで保持させるように配置された。
例えば、絶縁サブ回路430は制御ノードHおよび第1ノードQに接続され、かつ、制御ノードHのレベルおよび第1クロック信号の制御下で第2制御信号を第1ノードQに入力するように配置された。絶縁サブ回路430は、第1ノードQと制御ノードHの相互の影響を防ぐために、第1ノードQおよび制御ノードHとの間に設けられている。例えば、第2制御信号を第1ノードQに出力する必要がない場合、絶縁サブ回路430は、第1ノードQと制御ノードHとの間の接続を切断することができる。例えば、幾つかの例示では、絶縁サブ回路430は、制御ノードH、第1ノードQ、第2制御信号端Bpおよび第1クロック信号端CLKAに接続され、制御ノードHのレベルおよび第1クロック信号端CLKAで提供した第1クロック信号の共通制御でオンされ、第2制御信号端Bpおよび第1ノードQを接続させ、第2制御信号を第1ノードQに入力するように配置された。例えば、一例では、絶縁サブ回路130が制御ノードHのレベルおよび第1クロック信号の共通制御でオンされるとき、第2制御信号は高レベルとし、第1ノードQを充電することができる。
なお、本公開の各実施例において、第2の入力回路400は、任意の適用されるサブ回路を含んでよく、上記充電子回路410、記憶サブ回路420、及び絶縁サブ回路430に限定されず、対応する機能を実現すればよい。
例えば、第2入力回路400は、1フレームの表示期間において第2入力信号を受信して第2入力信号を制御ノードHに書き込み、この1フレームのブランキング期間において制御ノードHのレベルおよび第1クロック信号の制御下で第1ノードQへ第2制御信号を出力し、第1ノードQの電位を作動電位に引き上げることができる。さらに、例えば、第2入力回路400は、1フレームのブランキング期間において第2入力信号を受信して第2入力信号を制御ノードHに書き込み、隣接する次の1フレームのブランキング期間に制御ノードHのレベルおよび第1クロック信号の制御下で第1ノードQへ第2制御信号を出力し、第1ノードQの電位を作動電位に引き上げることもできる。
例えば、図2に示すように、シフトレジスタユニット10は第2ノイズ低減回路500（ここではプルダウン回路）をさらに備える。第2ノイズ低減回路500は第1ノードQ、第2ノードQB（対応して、ここではプルダウンノード）と出力端Otに接続され、かつ、第2ノードQBのレベルの制御下で第1ノードQと出力端Otのノイズを同時に低減するように配置された。例えば、幾つかの例示では、第2ノイズ低減回路500は第1ノードQ、第2ノードQB、出力端Otおよび第1電圧端VGL1に接続されている。第2ノードQBのレベルの制御下で、第2ノイズ低減回路500がオンされるとき、第1ノードQと出力端Otはいずれも第1電圧端VGL1に接続され、第1電圧端VGL1を通じて第1ノードQと出力端Otを非作動電位に引き下げ、ノイズ低減を実現する。
なお、本公開の実施例において、第1電圧端VGL1は例えば、直流低レベル信号を提供するように配置されてよい。以下の各実施例はこれと同じであるため、ここでは説明を省略する。
図4Aは、本公開の幾つかの実施例による別のシフトレジスタユニットのブロック概略図であって、図4Bは、本公開の幾つかの実施例によるさらに別のシフトレジスタユニットのブロック概略図である。
例えば、図4Aに示すように、シフトレジスタユニット10は第1制御回路600をさらに備える。第1制御回路600は、第1ノードQのレベルの制御下で第2ノードQBのレベルを制御するように配置された。例えば、第1ノードQおよび第2ノードQBに接続された第1制御回路600は、第1ノードQが高レベルである場合、第2ノードQBのレベルを低レベルに引き下げ、第1ノードQが低レベルである場合、第2ノードQBを高レベルに引き上げるように配置された。例えば、第1制御回路600は反転回路であってよい。
例えば、図4Aに示すように、シフトレジスタユニット10は第2制御回路620をさらに備える。第2制御回路620は第3制御信号に応答して第2ノードQBのレベルを制御するように配置された。例えば、第2制御回路620は、第2ノードQB、第3制御信号端Con1（ここではブランキングプルダウン制御端）および第1電圧端VGL1に接続されている。第2制御回路620は1フレームのブランキング期間に、第3制御信号端Con1で提供した第3制御信号の制御下でオンされるように配置され、これによって第2ノードQBは第1電圧端VGL1に接続され、第1電圧端VGL1によって第2ノードQBの電位を非作動電位に引き下げるため、ブランキング期間において第1ノードQに第2ノードQBが与える影響を低減して、第2入力回路400が第1ノードQをより十分に充電するようにする。
本公開の実施例によるシフトレジスタユニットにおいて、第2制御回路620は、1フレームのブランキング期間において第2ノードQBを引き下げて、第2ノードQBが低レベルであることを確保し、第2入力回路400が高レベルを第1ノードQに書き込むとき、第1ノードQの高レベルを予定値に達することができることから、トランジスタ閾値電圧ドリフト後の出力信号への影響を防止し、回路の信頼性を向上させることができる。
例えば、図4Bに示すように、シフトレジスタユニット10は第3制御回路630をさらに備える。第3制御回路630は第4制御信号に応答して第2ノードQBのレベルを制御するように配置された。例えば、一例では、第3制御回路630は第4制御信号端Con2（ここでは表示プルダウン制御端）、第2ノードQBおよび第1電圧端VGL1に接続されている。1フレームの表示期間には、第3制御回路630は第4制御信号端Con2で提供した第4制御信号の制御下でオンされるように配置され、これによって第2ノードQBは第1電圧端VGL1に接続され、第1電圧端VGL1によって第2ノードQBの電位を非作動電位に引き下げ、これにより表示期間には、第1ノードQに第2ノードQBが与える影響を低減して、第1入力回路100が第1ノードQをより十分に充電するようにする。
本公開の実施例によるシフトレジスタユニットにおいて、第3制御回路630は、1フレームの表示期間において第2ノードQBを引き下げることで第2ノードQBが低レベルであることを確保し、第1入力回路100により高レベルを第1ノードQに書き込むとき、第1ノードQの高レベルが予定値に達させることができるため、トランジスタ閾値電圧ドリフト後の出力信号への影響を防止し、回路の信頼性を向上させることができる。
なお、本公開実施例によるシフトレジスタユニットにおいて、図4Aおよび図4Bに示す例示とは異なり、シフトレジスタユニットは、第3制御回路630のみを備えて、第2制御回路620を備えなくてもよい。
例えば、図4Aと図4Bに示すように、シフトレジスタユニット10は、第1リセット回路700（ここではブランキングリセット回路）および第2リセット回路800（ここでは表示リセット回路）をさらに備える。
例えば、第1リセット回路700は第1リセット制御信号に応答して第1ノードQをリセットするように配置された。例えば、図4Aと図4Bに示すように、第1リセット回路700は第1リセット制御信号端Re1、第1ノードQおよび第1電圧端VGL1に接続されてもよい。第1リセット回路700は第1リセット制御信号端Re1で提供した第1リセット制御信号の制御下でオンされるように配置されることによって、第1ノードQは第1電圧端VGL1に接続され、さらに第1電圧端VGL1により第1ノードQをリセットする。例えば、1フレームのブランキング期間において、出力回路200が第2入力信号を出力した後、第1電圧端VGL1により第1ノードQをリセットする。また、例えば、1フレームの表示期間前に、第1リセット回路700は第1リセット制御信号に応答してオンし、これによって第1電圧端VGL1により第1ノードQをリセットすることができる。
例えば、第2リセット回路800は第2リセット制御信号に応答して第1ノードQをリセットするように配置された。例えば、図4Aと図4Bに示すように、第2リセット回路800は第2リセット制御信号端Re2、第1ノードQおよび第1電圧端VGL1に接続されてもよい。第2リセット回路800は第2リセット制御信号端Re2で提供した第2リセット制御信号の制御下でオンされるように配置されることによって、第1ノードQは第1電圧端VGL1に接続され、さらに第1電圧端VGL1により第1ノードQをリセットする。例えば、1フレームのブランキング期間において、出力回路200が第1入力信号を出力した後、第2リセット回路800は第2リセット制御信号に応答してオンすることができ、これによって第1電圧端VGL1により第1ノードQをリセットすることができる。
図4Aと図4Bに示す例示において、直流低レベル信号を受信できるよう、第1制御回路600、第2制御回路620、第3制御回路630、第1リセット回路700および第2リセット回路800はいずれも第1電源電圧VGL1に接続されているが、これに限定されず、第1制御回路600、第2制御回路620、第3制御回路630、第1リセット回路700および第2リセット回路800も、異なる低レベル信号を受信できるように、異なる電源電圧端にそれぞれ接続されてもよく、対応する機能を実現さえすればよく、本公開はこれを具体的に制限しないことに注意されたい。
なお、図4Aと図4Bに示すシフトレジスタユニット10の他の回路構成は図2に示すシフトレジスタユニット10とほぼ同一で、重複する箇所はここでは説明を省略する。
図5Aは、図4Aに示すシフトレジスタユニットの回路構成図であって、図5Bは、図4Aに示すシフトレジスタユニットの別の回路構成図である。以下、本公開の明細書では、各トランジスタがN型トランジスタである場合を例として説明するが、本開示の実施形態に対する制限を構成するものではない。
例えば、図5Aと図5Bに示すように、第1ノイズ低減回路300は第1ノイズ低減トランジスタM18を備える。出力端Otは第1信号出力端OP1を備える。第1信号出力端OP1は画素回路に駆動信号を提供するのに用いられる。
例えば、図5Aに示すように、幾つかの例示では、第1ノイズ低減トランジスタM18は、ゲートと第1極がいずれも第1信号出力端OP1に接続され、第2極が第1ノードQに接続されることで第1ノードQのレベル信号を受信する。出力ノイズ低減信号は第1ノードQのレベル信号を備え、第1ノイズ低減トランジスタM18は第1信号出力端OP1のレベルに応答して第1ノードQのレベル信号で第1信号出力端OP1をノイズ低減するように配置された。
例えば、図5Aに示すように、第1信号出力端OP1は、負荷容量Cloadおよび負荷抵抗Rloadを備えた負荷回路に接続されている。負荷容量Cloadは、第1極が第1信号出力端OP1に接続され、第2極が接地する。負荷抵抗Rloadは一端が第1信号出力端OP1に接続され、他端が接地する。
例えば、トランジスタ（例えば、図5Aと図5Bに示すM3）の閾値電圧がドリフト（例えば、正ドリフト）するため、トランジスタ（例えば、図5Aと図5Bに示すM3）は比較的低い程度で開かれ、第1信号出力端OP1に書き込まれた低レベルの第1電圧は不足し、ノイズ低減は充分ではなく、第1信号出力端OP1にノイズ信号を生成させ、かつ、当該ノイズ信号は出力ゲートライン上で累積し（例えば、負荷容量Cload上で累積する）、当該ノイズ信号はタイムリーに除去できず、第1信号出力端OP1で出力した信号はノイズリップルを生成する。第1信号出力端OP1で出力した第1サブ出力信号は低レベルで、第1ノードQは低レベル信号で、負荷容量Cload上で累積されたノイズ信号のために、第1サブ出力信号の低レベルは予定値よりも高くなり、第1信号出力端OP1および第1ノードQとの間には電圧差が存在し、第1信号出力端OP1のレベルは第1ノードQのレベルよりも高くなる。これにより、第1ノイズ低減トランジスタM18はオンされ、第1ノードQのレベル信号によって第1信号出力端OP1のレベルを引き下げ、第1信号出力端OP1で出力した第1サブ出力信号を予定値に達させる。このように負荷容量Cload上で累積されたノイズ信号を除去し、第1信号出力端OP1のノイズ問題を解決した。
例えば、出力クロック信号の低レベルは、第1電圧端VGL1で出力した第1電圧の低レベルと同じであってよい。
例えば、図5Bに示すように、別の幾つかの例示では、第1ノイズ低減トランジスタM18は、ゲートと第1極がいずれも第1信号出力端OP1に接続され、第2極が出力クロック信号端CLKDに接続されて出力クロック信号を受信する。出力ノイズ低減信号は出力クロック信号を備え、第1ノイズ低減トランジスタM18は第1信号出力端OP1のレベルに応答して出力クロック信号で第1信号出力端OP1をノイズ低減するように配置された。
例えば、図5Aに示す例示に近似して、第1信号出力端OP1で出力した第1サブ出力信号が低レベルである場合、出力クロック信号も低レベル信号で、負荷容量Cload上で累積されたノイズ信号は、第1サブ出力信号の低レベルが予定値よりも高く、第1信号出力端OP1および出力クロック信号端CLKDの間には電圧差が存在し、第1信号出力端OP1のレベルが出力クロック信号端CLKDのレベルよりも高くなる。これにより、第1ノイズ低減トランジスタM18はオンされ、出力クロック信号で第1信号出力端OP1のレベルを引き下げることによって第1信号出力端OP1で出力した第1サブ出力信号が予定値に達するようにし、負荷容量Cload上で累積されたノイズ信号を解消し、第1信号出力端OP1のノイズ問題を解決する。
例えば、図5Aと図5Bに示すように、出力回路200は第1出力トランジスタM15を備える。第1出力トランジスタM15は、ゲートが第1ノードQに接続され、第1極が出力クロック信号端CLKDに接続されて出力クロック信号を受信し、第2極が第1信号出力OP1端に接続されるように配置された。例えば、第1ノードQが作動電位（例えば、高レベル）である場合、第1出力トランジスタM15はオンされ、出力クロック信号を第1信号出力端OP1に出力して第1サブ出力信号とし、第1出力信号は第1サブ出力信号を備えた。
例えば、図5Aと図5Bに示すように、第1ノイズ低減回路300は第2ノイズ低減トランジスタM17をさらに備え、出力端Otは第2信号出力端CRをさらに備える。複数のシフトレジスタがカスケード接続されてゲート駆動を得るとき、第2信号出力端CRは1つ上位のシフトレジスタユニットへ第2入力信号を提供する。例えば、第1信号出力端OP1および第2信号出力端CRの出力信号は同じであってよい。
例えば、図5Aに示すように、幾つかの例示では、第2ノイズ低減トランジスタM17は、ゲートと第1極がいずれも第2信号出力端CRに接続され、第2極が第1ノードQに接続されて第1ノードQのレベル信号を受信し、かつ、第2ノイズ低減トランジスタM17は第2信号出力端CRのレベルに応答して第1ノードQのレベル信号で第2信号出力端CRをノイズ低減するように配置された。
例えば、図5Bに示すように、別の幾つかの例示では、第2ノイズ低減トランジスタM17は、ゲートと第1極がいずれも第2信号出力端CRに接続され、第2極が出力クロック信号端CLKDに接続されることで出力クロック信号を受信し、出力ノイズ低減信号は当該出力クロック信号を備える。例えば、第2ノイズ低減トランジスタM17は第2信号出力端CRのレベルに応答して出力クロック信号で第2信号出力端CRをノイズ低減するように配置された。
例えば、図5Aと図5Bに示すように、出力回路200は第2出力トランジスタM13と第1キャパシタC1をさらに備える。第2出力トランジスタM13は、ゲートが第1ノードQに接続されるように配置され、第1極が出力クロック信号端CLKDに接続されるように配置されることで出力クロック信号を受信し、第2極が第2信号出力端CRに接続されるように配置された。第1キャパシタC1は、第1極が第1ノードQに接続されるように配置され、第2極が第2出力トランジスタM13の第2極に接続されるように配置された。
例えば、1フレームの表示段階で、出力回路200は第1出力信号を出力端Otに出力するように配置された。具体的には、1フレームの表示段階で、出力クロック信号はトランジスタM15を介して第1信号出力端OP1に伝送されて第1サブ出力信号とされ、出力クロック信号はさらに、第2出力トランジスタM13を介して第2信号出力端CRに伝送されて第2サブ出力信号とされる。出力端Otは第1信号出力端OP1および第2信号出力端CRを備え、第1出力信号は、当該第1サブ出力信号および第2サブ出力信号を備えてよい。
例えば、トランジスタ（例えば、図5Aと図5Bに示すM4）の閾値電圧がドリフト（例えば、正ドリフト）するため、第2信号出力端CRはノイズ信号を生成し、かつ、当該ノイズ信号は第1キャパシタC1上で累積し、当該ノイズ信号はタイムリーに除去できず、第2信号出力端CRで出力した信号はノイズリップルを生成し、第2信号出力端CRで出力した第2サブ出力信号は低レベルとなり、第1ノードQも低レベル信号となる。第2サブ出力信号の低レベルは予定値よりも高いため、第2信号出力端CRおよび第1ノードQとの間には電圧差が存在し、第2ノイズ低減トランジスタM17はオンされ、これによって第1ノードQのレベル信号または出力クロック信号によって第2信号出力端CRのレベルを引き下げ、第2信号出力端CRで出力した第2サブ出力信号を予定値に達させ、第1キャパシタC1上で累積されたノイズ信号を除去し、第2信号出力端CRのノイズ問題を解決する。なお、第2ノイズ低減トランジスタM17によって第2信号出力端CRをノイズ低減する過程は、第1ノイズ低減トランジスタM18によって第1信号出力端OP1をノイズ低減する上記過程に近似し、重複する箇所はここでは説明を省略する。
なお、本公開の各実施例において、第1キャパシタC1および負荷容量Cloadは工程で製造されたキャパシタ部品であってよく、例えば、特別なキャパシタ電極を製造して実現したキャパシタ部品であって、該キャパシタの各電極は金属層、半導体層（例えば、ドープトポリシリコン）などによって実現することができる。第1ノードQのレベルを維持しかつ第1信号出力端OP1または第2信号出力端CRが信号を出力するときブートストラップ作用を実現できる限り、第1キャパシタC1はトランジスタとの間の寄生キャパシタであってもよく、トランジスタ自体およびその他の部品、ラインによって実現することができる。
例えば、図5Aと図5Bに示す実施例において、第2電圧端VDDは前記の第1制御信号端Dpに等しい。例えば、第2電圧端VDDは第2電圧を提供するように配置され、第2電圧は直流高レベル信号（例えば、クロック信号の高レベル部分以上）であってよく、以下、各実施例はこれと同じで、ここでは説明を省略する。
例えば、図5Aと図5Bに示すように、第1入力回路100は第1トランジスタM1を備える。第1トランジスタM1は、ゲートが、第1入力信号を受信するために第1入力信号端STU1に接続されるように配置され、第1極が、第2電圧を受信するために第2電圧端VDDに接続されるように配置され、第2極が第1ノードQに接続されるよう配置された。第1制御信号は第2電圧を備える。第1入力信号が有効レベル（例えば、高レベル）である場合、第1トランジスタM1はオンされ、第2電圧端VDDを第1ノードQに接続させ、これにより第2電圧を第1ノードQに書き込み、第1ノードQの電位を作動電位に引き上げる。
例えば、図5Aと図5Bに示すように、第2ノイズ低減回路500は第2トランジスタM2、第3トランジスタM3および第4トランジスタM4を備える。例えば、幾つかの例示では、第3トランジスタM3のチャンネル幅比および第4トランジスタM4のチャンネル幅比はいずれも第2トランジスタM2のチャンネル幅比よりも大きい。
例えば、第2トランジスタM2は、ゲートが第2ノードQBに接続されるように配置され、第1極が第1ノードQに接続されるように配置され、第2極が、第1電圧を受信するために第1電圧端VGL1に接続されるように配置された。第3トランジスタM3は、ゲートが第2ノードQBに接続されるように配置され、第1極が第1信号出力端OP1に接続されるように配置され、第2極が、第3電圧を受信するために第3電圧端VGL2に接続されるように配置された。第4トランジスタM4は、ゲートが第2ノードQBに接続されるように配置され、第1極が第2信号出力端CRに接続されるように配置され、第2極が、第1電圧を受信するため第1電圧端VGL1に接続されるように配置された。
例えば、第3電圧端VGL2は、直流低レベル信号（例えば、クロック信号の低レベル部分以下）であってよい第3電圧を提供するように配置され、以下の各実施例はこれと同一で、説明を省略する。例えば、一例では、第3電圧端VGL2で提供した第3電圧を、第1電圧端VGL1で提供した第1電圧よりも高くすることで、第1信号出力端OP1の漏れ現像の発生を防止する。別の例示では、第3電圧端VGL2で提供した第3電圧は第1電圧端VGL1で提供した第1電圧と等しくてよい。実際の必要に応じて、第3電圧および第1電圧は同一であっても異なってもよく、本公開ではこれを限定しない。
例えば、当第2ノードQBが有効レベル（例えば、高レベル）である場合、第2トランジスタM2、第3トランジスタM3および第4トランジスタM4はいずれもオンされ、第1ノードQおよび第2信号出力端CRはいずれも第1電圧端VGL1に接続され、第1信号出力端OP1は第2電圧端VGL2に接続され、これによって第1ノードQ、第1信号出力端OP1および第2信号出力端CRを同時にノイズ低減する。なお、本公開の各実施例において、出力端Otが複数の第1信号出力端OP1および/または複数の第2信号出力端CRを備えると、第2ノイズ低減回路500も対応して、複数の第1信号出力端OP1および/または複数の第2信号出力端CRと一対一に接続された複数のトランジスタを備えて、複数の第1信号出力端OP1および/または複数の第2信号出力端CRをノイズ低減する。
例えば、図5Aと図5Bに示すように、充電サブ回路410は第5トランジスタM5を備えてよく、記憶サブ回路420は、第2キャパシタC2を備えてよく、絶縁サブ回路430は第6トランジスタM6および第7トランジスタM7を備えよい。
例えば、第5トランジスタM5は、ゲートが、第2クロック信号を受信するために第2クロック信号端CLKBに接続されるように配置され、第1極が、第2入力信号を受信するために第2入力信号端STU2に接続されるように配置され、第2極が制御ノードHに接続されるように配置された。第2クロック信号が有効レベル（例えば、高レベル）である場合、第5トランジスタM5がオンされ、第2入力信号端STU2が制御ノードHに接続されて、第2入力信号を制御ノードHに書き込み、この際、例えば、第2入力信号は、制御ノードHを充電するために高レベルとする。
例えば、第2キャパシタC2は、第1極が制御ノードHに接続されるように配置され、第2極が、第1電圧を受信するために第1電圧端VGL1に接続されるように配置された。第2入力信号を制御ノードHに書き込んだ後に、制御ノードHは高レベルまで充電され、第2キャパシタC2は、当該制御ノードの書き込まれた第2入力信号（高レベル）を記憶し、制御ノードHを、後続の段階で使用するために高レベルに維持する。
なお、本公開の各実施例において、第2キャパシタC2は工程で製造されたキャパシタ部品であってよく、例えば、特別なキャパシタ電極によってキャパシタ部品を実現し、当該キャパシタの各電極は金属層、半導体層（例えば、ドープトポリシリコン）などで実現でき、かつ、第2キャパシタC2は各部品間の寄生キャパシタであってもよく、トランジスタ自身によって他の部品、回路と実現することができる。第2キャパシタC2の接続方法は上述の方法に限定されず、適用される他の接続方法であってもよく、制御ノードHに書き込まれた第2入力信号を記憶さえすればいい。例えば、別の幾つかの例示では、第2キャパシタC2は、第1極が制御ノードHに接続され、第2極が絶縁サブ回路430の一端（例えば、下記の第3クロック信号端CLKC）に接続されるか、または、第2キャパシタC2は、第1極が制御ノードHに接続され、第2極が絶縁サブ回路130におけるある箇所（例えば、第6トランジスタM6と第7トランジスタM7との間の接続点N）に接続されている。
例えば、図5Aと図5Bに示す実施例において、第3クロック信号端CLKCは前記の第2制御信号端Bpと等しい。
例えば、第6トランジスタM6は、ゲートが制御ノードHに接続されるように配置され、第1極が、第3クロック信号を受信するために第3クロック信号端CLKCに接続されるように配置され、第2極が第7トランジスタM7の第1極に接続されるように配置された。第2制御信号は当該第3クロック信号を備える。第7トランジスタM7は、ゲートが、第1クロック信号を受信するために第1クロック信号端CLKAに接続されるように配置され、第2極が第1ノードQに接続されるように配置された。制御ノードHのレベルが高レベルで、かつ第1クロック信号のレベルも同時に高レベルである場合、第6トランジスタM6および第7トランジスタM7はいずれもオンされ、第3クロック信号端CLKCは第1ノードQに接続され、これによって第3クロック信号を第1ノードQに書き込み、第1ノードQの電位を作動電位に引き上げる。
例えば、図5Aと図5Bに示すように、第1制御回路600は第8トランジスタM8、第9トランジスタM9および第10トランジスタM10を備えてよい。第8トランジスタM8は、ゲートと第1極が接続され、かつ第4電圧を受信するために第4電圧端VDD_Aに接続されるように配置され、第2極が第2ノードQBに接続されるように配置された。第9トランジスタM9は、ゲートと第1極が接続され、かつ、第5電圧を受信するために第5電圧端VDD_Bに接続されるように配置され、第2極が第2ノードQBに接続されるように配置された。第10トランジスタM10は、ゲートが第1ノードQに接続されるように配置され、第1極が第2ノードQBに接続されるように配置され、第2極が第1電圧を受信するために第1電圧端VGL1に接続されるように配置された。
例えば、一例では、第4電圧端VDD_Aは直流低レベル信号を提供するように配置され、第5電圧端VDD_Bは直流高レベル信号を提供するように配置されたため、第8トランジスタM8は終始オフされ、第9トランジスタM9は終始オンされる。例えば、別の例示では、第4電圧端VDD_Aおよび第5電圧端VDD_Bは直流高レベル信号を交互に提供するように配置され、これによって、第8トランジスタM8および第9トランジスタM9は交互にオンされることで、トランジスタを長期間オンしたことによる性能ドリフトを回避する。例えば、第4電圧端VDD_Aが高レベル信号を提供し、第5電圧端VDD_Bが低レベル信号を提供する場合、第8トランジスタM8はオンされ、第9トランジスタM9はオフされる。第5電圧端VDD_Bが高レベル信号を提供し、第4電圧端VDD_Aが低レベル信号を提供する場合、第8トランジスタM8はオフされ、第9トランジスタM9はオンされる。
例えば、第1ノードQが有効レベル（例えば、高レベル）である場合、第10トランジスタM10はオンされ、第10トランジスタM10のチャンネル幅比と、オンされた第8トランジスタM8のチャンネル幅比またはオンされた第9トランジスタM9のチャンネル幅比の比例関係を設計することによって、第2ノードQBの電位を低レベルまで引き下げることができる。第1ノードQが低レベルである場合、第10トランジスタM10はオフされ、また、第8トランジスタM8がオンされ、第9トランジスタM9がオフされる場合、第8トランジスタM8によって第4電圧端VDD_Aで提供した高レベル信号を第2ノードQBに書き込み、第2ノードQBの電位を高レベルまで引き上げる。第8トランジスタM8がオフされ、第9トランジスタM9がオンされる場合、第9トランジスタM9により第5電圧端VDD_Bで提供した高レベル信号を第2ノードQBに書き込み、第2ノードQBの電位を高レベルまで引き上げる。
例えば、図5Aと図5Bに示す実施例において、第2クロック信号端CLKBは前記の第1リセット制御信号端Re1と等しい。
例えば、図5Aと図5Bに示すように、第1リセット回路700は第11トランジスタM11を備えてよい。第11トランジスタM11は、第2クロック信号（すなわち、第1リセット制御信号）を受信するためにゲートが、第2クロック信号端CLKBに接続されるように配置され、第1極が、第1ノードQに接続されるように配置され、第2極が、第1電圧を受信するために第1電圧端VGL1に接続されるように配置された。第1リセット制御信号は、第2クロック信号端CLKBで提供した第2クロック信号を備える。例えば、1フレームのブランキング期間には、第2クロック信号が有効レベル（例えば、高レベル）である場合、第11トランジスタM11はオンされ、第1ノードQが第1電圧端VGL1に接続され、これにより第1ノードQをリセットする。
例えば、図5Aと図5Bに示すように、第2リセット回路800は第12トランジスタM12を備えてよい。第12トランジスタM12は、ゲートが、第2リセット制御信号を受信するために第2リセット制御信号端Re2に接続されるように配置され、第1極が、第1ノードQに接続されるように配置され、第2極が、第1電圧を受信するために第1電圧端VGL1に接続されるように配置された。例えば、1フレームの表示期間において、第2リセット制御信号が有効レベル（例えば、高レベル）である場合、第12トランジスタM12はオンされ、第1ノードQが第1電圧端VGL1に接続され、これにより第1ノードQをリセットする。
例えば、一例では、複数のシフトレジスタユニット10がカスケード接続されてゲート駆動回路を実現する場合は、第n+2段目シフトレジスタユニット10の第2信号出力端CRは第n段目シフトレジスタユニット10の第2リセット制御信号端Re2に接続され、第n+2段目シフトレジスタユニット10の第2信号出力端CRで出力した信号を第n段目シフトレジスタユニット10の第2リセット制御信号とする。ここでは、nは0より大きい整数である。無論、本公開の実施例はこれに限定されず、第2リセット制御信号端Re2は個別設定の信号端に接続されてもよい。
例えば、図5Aと図5Bに示す実施例において、第1クロック信号端CLKAは前記の第3制御信号端Con1と等しく、第3制御信号は第1クロック信号を備える。
例えば、図5Aと図5Bに示すように、第2制御回路620は第14トランジスタM14を備えてよい。第14トランジスタM14は、ゲートが、第1クロック信号（すなわち、第3制御信号）を受信するために第1クロック信号端CLKAに接続されるように配置され、第1極が、第2ノードQBに接続されるように配置され、第2極が、第1電圧を受信するために第1電圧端VGL1に接続されるように配置された。例えば、1フレームのブランキング期間において、第1クロック信号が有効レベル（例えば、高レベル）である場合、第14トランジスタM14がオンされ、第2ノードQBが第1電圧端VGL1に接続され、これにより第2ノードQBを低レベルに引き下げる。
図6は、図4Bに示すシフトレジスタユニットの回路構成図である。
例えば、図6に示すように、第3制御回路630は第16トランジスタM16を備えてよい。第16トランジスタM16は、ゲートが、第4制御信号を受信するために第4制御信号端Con2に接続されるように配置され、第1極が、第2ノードQBに接続されるように配置され、第2極が、第1電圧を受信するために第1電圧端VGL1に接続されるように配置された。当該図6に示すシフトレジスタユニット10におけるほかの構成は、図5Aに記述のシフトレジスタユニット10とほぼ同一で、ここでは説明を省略する。1フレームの表示期間において、第4制御信号は有効レベル（例えば、高レベル）である場合、第16トランジスタM16がオンされ、第2ノードQBが第1電圧端VGL1に接続され、これにより第2ノードQBを低レベルに引き下げる。
例えば、一例では、複数のシフトレジスタユニット10がカスケード接続されてゲート駆動回路を実現する場合、第m-2段目シフトレジスタユニット10の第2信号出力端CRは、第m段目シフトレジスタユニット10の第4制御信号端Con2に接続され、第m-2段目シフトレジスタユニット10の第2信号出力端CRで出力した信号を第m段目シフトレジスタユニット10の第4制御信号とする。ここでは、mは2より大きい整数である。無論、本公開の実施例はこれに限定されず、第4制御信号端Con2は個別設定の信号端に接続されてもよい。
なお、本公開の各実施例において、第1入力回路100、出力回路200、第1ノイズ低減回路300、第2入力回路400、第2ノイズ低減回路500、第1制御回路600、第2制御回路620、第3制御回路630、第1リセット回路700および第2リセット回路800の具体的な実現様態は上述の方法に限定されず、任意の適用される実現様態であってよく、例えば、当業者が熟知している常規接続方法であってよく、対応する機能の実現を保証できればいい。
図7は、図4Aに示すシフトレジスタユニットのさらに別の回路構成図である。
例えば、図7に示すように、複数のリーク防止回路をさらに備えること以外に、当該実施例のシフトレジスタユニット10は図5Aに記述のシフトレジスタユニット10とほぼ同一である。図5Aに示すシフトレジスタユニット10では、第1キャパシタC2で第1ノードQの電位を維持し、第2キャパシタC2で制御ノードHの電位を維持することができる。第1ノードQおよび/または制御ノードHの電位を高レベルで維持するとき、シフトレジスタユニット10における幾つかのトランジスタの第1極は第1ノードQおよび/または制御ノードHに接続され、これらトランジスタの第2極は低レベルの信号線に接続されている。これらトランジスタのゲートが非導通信号を受信した場合であっても、これらトランジスタの第1極および第2極との間には電圧差が存在するため、漏電の現像が生じ、第1ノードQおよび/または制御ノードHの電位を維持する効果は悪くなる可能性がある。よって、図7に示すシフトレジスタユニット10は複数のリーク防止回路を増やし、第1ノードQおよび/または制御ノードHの電位を維持する効果を改善する。
例えば、図7に示すように、第1リーク防止回路は、第1リーク防止トランジスタM5bおよび第2リーク防止トランジスタM21を備えてよく、かつ、制御ノードHが高レベルであるとき、制御ノードHにある電荷は第5トランジスタM5aを介して第2入力信号端STU2に漏電するのを防ぐように配置された。第1リーク防止トランジスタM5bは、ゲートが第5トランジスタM5aのゲート（すなわち、第1リーク防止トランジスタM5bのゲートは第2クロック信号端CLKBに接続される）に接続され、第1極が第5トランジスタM5aの第2極に接続され、第2極が制御ノードHに接続されている。第2リーク防止トランジスタM21は、ゲートが制御ノードHに接続され、第1極が第2電圧端VDDに接続され、第2極が第1リーク防止トランジスタM5bの第1極に接続されている。
例えば、制御ノードHが高レベルであるとき、第2リーク防止トランジスタM21は制御ノードHの制御下でオンされ、第2電圧（高電圧）を第1リーク防止トランジスタM5bの第1極に書き込み、これによって第1リーク防止トランジスタM5bの第1極および第2極は、制御ノードHにある電荷が第1リーク防止トランジスタM5bを介して漏電することを防ぐために、いずれも高レベルの状態にある。この際、第5トランジスタM5aのゲートが第1リーク防止トランジスタM5bのゲートに接続されているため、第1リーク防止トランジスタM5bおよび第5トランジスタM5aの組み合わせで、前記の第5トランジスタM5と同じ機能を実現できると同時に、リーク防止の効果を有する。
近似して、第1ノードQに接続された第2トランジスタM2、第7トランジスタM7、第11トランジスタM11および第12トランジスタM12についても、前記原理と同じリーク防止回路を用いてリーク防止の効果を実現してもよい。例えば、第2リーク防止回路は第3リーク防止トランジスタM2b、第4リーク防止トランジスタM7b、第5リーク防止トランジスタM11b、第6リーク防止トランジスタM12bおよび第7リーク防止トランジスタM20を備えてよい。第2リーク防止回路の接続方法および作動原理は上記第1リーク防止回路に近似し、ここでは説明を省略する。
例えば、第1ノードQが高レベルであるとき、第7リーク防止トランジスタM20はオンされ、リーク防止ノードOFFを高レベルにさせ、第3リーク防止トランジスタM2b、第4リーク防止トランジスタM7b、第5リーク防止トランジスタM11b、第6リーク防止トランジスタM12bの各々の第1極および第2極は、第1ノードQの電荷リークを防止するために、いずれも高レベル状態にある。この際、第3リーク防止トランジスタM2bおよび第2トランジスタM2aの組み合わせで、前記の第2トランジスタM2と同じ機能を実現でき、第4リーク防止トランジスタM7bおよび第7トランジスタM7aの組み合わせで前記の第7トランジスタM7と同じ機能を実現でき、第5リーク防止トランジスタM11bおよび第11トランジスタM11aの組み合わせで、前記の第11トランジスタM11と同じ機能を実現でき、第6リーク防止トランジスタM12bおよび第12トランジスタM12aの組み合わせで、前記の第12トランジスタM12と同じ機能を実現でき、かつ図7に示すシフトレジスタユニット10はリーク防止効果を有する。
なお、当業者は、本公開の実施例によるリーク防止機能を有する回路の実施例によれば、実際の状況に応じて、シフトレジスタユニット10における1つのまたは複数のトランジスタを選択してリーク防止の回路構成を増やし得ることを理解できる。図7は、リーク防止回路を備えた例示的な回路構成を示したものにすぎず、本公開実施例に対する制限を構成しない。
本公開の各実施例の説明では、第1ノードQ、第2ノードQB、制御ノードHおよびリーク防止ノードOFFなどはそれらが実際に存在する構成要素であることを必ずしも意味せず、回路図内の関連する電気接続のジャンクションであってもよいことに注意されたい。
なお、本公開の実施例で採用されるトランジスタはいずれも薄膜トランジスタ、電界効果トランジスタまたは特性が同じであるその他のスイッチングデバイスであってよく、本公開の実施例では、いずれも薄膜トランジスタを例として説明する。ここで採用するトランジスタのソース、ドレインは構造上対称であってよいため、そのソース、ドレインは構造的に相違点がなくてもよい。本公開の実施例において、トランジスタのゲート以外の両極を区別するために、そのうちの一極は第1極で、他極は第2極であることが直接記述されている。
また、本公開の実施例におけるトランジスタはいずれもN型トランジスタを例として説明し、この際、トランジスタの第1極はドレインで、第2極はソースである。なお、本公開はこれを含むが、これに限定されない。例えば、本公開の実施例によるシフトレジスタユニット10における1つのまたは複数のトランジスタは、P型トランジスタ採用してもよく、この際、トランジスタ第1極はソースで、第2極はドレインで、類型の選定されたトランジスタの各極を、本公開の実施例における相応トランジスタの各極を参照しながら対応して接続し、かつ、対応する電圧端に、対応する高電圧または低電圧を提供すればいい。N型トランジスタを採用する場合、インジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide，IGZO）を薄膜トランジスタのアクティブ層とすることができ、低温ポリシリコン（Low Temperature Poly Silicon，LTPS）またはアモルファスシリコン（例えば、水素化アモルファスシリコン）を薄膜トランジスタのアクティブ層とするした場合に比べて、トランジスタのサイズを縮小し、効果的にリークを防止することができる。
図8は、本公開の幾つかの実施例によるシフトレジスタユニットの信号シーケンス図である。以下、図8に示す信号シーケンス図を組み合わせて図6に示すシフトレジスタユニット10の作動原理について説明し、かつ、ここでは各トランジスタがN型トランジスタである場合を例として説明するが、本公開の実施例はこれに限定されない。
図8および下記の記述において、1Fおよび2Fは第1フレームおよび第2フレームのシーケンスをそれぞれ示す。DSは1フレームの表示期間を示し、BLは1フレームのブランキング期間を示す。STU1、STU2、Con2、VDD_A、VDD_B、CLKA、CLKB、CLKC、CLKD、Ot、CRなどは対応する信号端を示すのにも、対応する信号を示すのにも用いられる。以下、各実施例はこれと同一で、ここでは説明を省略する。
初期段階0において、第2クロック信号CLKBは高レベルで、第2入力信号STU2は低レベルで、第11トランジスタM11はオンされて第1電圧端VGL1の第1電圧を第1ノードQに書き込み、第1ノードQをリセットし、第5トランジスタM5はオンされて第2入力信号STU2を制御ノードHに書き込み、制御ノードHをリセットする。
表示期間DSには、第1段階1で第1入力信号STU1、第2入力信号STU2、第2クロック信号CLKB、第5電圧VDD_Bはいずれも高レベルである。第5トランジスタM5および第1トランジスタM1はいずれもオンされ、第2入力信号STU2は第5トランジスタM5を介して制御ノードHに書き込まれ第2キャパシタC2に記憶され、第2電圧（高レベル）は第1トランジスタM1を介して第1ノードQに書き込まれて第1ノードQを高レベルまで引き上げる。例えば、第1入力信号STU1を第4制御信号端Con2に入力して第4制御信号とする。第16トランジスタM16はオンされ、第2ノードQBを低レベルに引き下げる。第9トランジスタM9および第10トランジスタM10はいずれもオンされ、第2ノードQBも低レベルに引き下げる。第1ノードQは高レベルであるため、第1出力トランジスタM15および第2出力トランジスタM13はオンされ、出力クロック信号CLKDを第1信号出力端OP1および第2信号出力端CRに出力する。出力クロック信号CLKDは低レベルであるため、第1信号出力端OP1および第2信号出力端CRはいずれも低レベルを出力する。
なお、当該第1段階1では、第2キャパシタC2は、ブランキング期間において使用するために高レベルの第2入力信号STU2を記憶し1フレームの表示期間終了まで維持する。
例えば、第2段階2では、第1ノードQは高レベルを保ち、第1出力トランジスタM15および第2出力トランジスタM13はオンを保つ。出力クロック信号CLKDは高レベルとなり、第1キャパシタC1のブートストラップ作用により第1ノードQの電位はさらに上昇し、第1出力トランジスタM15および第2出力トランジスタM13はより充分にオンされ、出力クロック信号CLKDの高レベルは第1信号出力端OP1および第2信号出力端CRに出力される。
例えば、第3段階3では、出力クロック信号CLKDは低レベルとなり、第1キャパシタC1のブートストラップ作用により第1ノードQの電位はやや低下しても依然として高レベルを保ち、第1出力トランジスタM15および第2出力トランジスタM13は依然としてオンされ、出力クロック信号CLKDの低レベルは出力端Otのリセットを実現するために第1信号出力端OP1および第2信号出力端CRに出力される。
例えば、第4段階4では、第2リセット制御信号Re2は高レベルで、第12トランジスタM12はオンされ、これによって、第1電圧端VGL1の第1電圧は第1ノードQをリセットするために第1ノードQに書き込まれる。例えば、図6に示す例示において、シフトレジスタユニットが長期間作動した後に、回路におけるトランジスタの閾値電圧はドリフト、例えば、正ドリフトし易くなり、第3トランジスタM3の閾値電圧および第4トランジスタM4の閾値電圧正ドリフトが大きいとき、第1信号出力端OP1および第2信号出力端CRはノイズ信号を発生し、第1ノードQのレベルは低レベルとなるが、第1信号出力端OP1および第2信号出力端CRが出力した低レベル信号と予定値にはズレが存在し、第1信号出力端OP1および第1ノードQとの間には電圧差が存在し、第2信号出力端CRおよび第1ノードQとの間にも電圧差が存在し、第1信号出力端OP1のレベルおよび第2信号出力端CRのレベルはいずれも第1ノードQのレベルよりも高く、これによって第1ノイズ低減トランジスタM18および第2ノイズ低減トランジスタM17はオンされ、第1ノイズ低減トランジスタM18を介して第1信号出力端OP1のレベルを引き下げることができ、第2ノイズ低減トランジスタM17を介して第2信号出力端CRのレベルを引き下げることができ、第1信号出力端OP1で出力した第1サブ出力信号を予定値に達させ、第2信号出力端CRで出力した第2サブ出力信号も予定値に達させ、第1信号出力端OP1および第2信号出力端CRのノイズ信号を除去する。
例えば、第4段階4では、第1ノードQのレベルは低レベルとなり、これによって第10トランジスタM10がオフされ、例えば、第8トランジスタM8がオフされ、第9トランジスタM9がオンされ、これによって第5電圧端VDD_Bの第5電圧は第2ノードQBに書き込まれ、第2ノードQBは高レベルに引き上げられて、第2トランジスタM2がオンされ、さらに第1ノードQをノイズ低減する。第3トランジスタM3および第4トランジスタM4も第2ノードQBの高レベルの作用下でオンされ、これによって第1信号出力端OP1および第2信号出力端CRをノイズ低減する。
例えば、上記各段階では、第1クロック信号CLKAは低レベルを常に保つため、第7トランジスタM7はオフ状態にあり、表示期間の出力信号に制御ノードHのレベルが影響を与えないよう、制御ノードHおよび第1ノードQを隔離する。図8に示すように、第1ノードQのレベルは塔状の波形を呈し、第1信号出力端OP1の出力信号のプルアップおよびリセットはいずれも第1出力トランジスタM15によって実現され、第2信号出力端CRの出力信号のプルアップおよびリセットはいずれも第2出力トランジスタM13によって実現され、第3トランジスタM3および第4トランジスタM4は、第1信号出力端OP1および第2信号出力端CRの出力信号の引き下げを補助する作用を果たすことから、第3トランジスタM3および第4トランジスタM4の体積を小さくすることができ、回路基板図の面積を小さくするに有利である。第1ノイズ低減トランジスタM18および第2ノイズ低減トランジスタM17は、第1信号出力端OP1および第2信号出力端CRをノイズ低減することを実現するのに用いられ、これによって第3トランジスタM3および第4トランジスタM4の閾値電圧ドリフトに起因するノイズ問題を防止し、回路の信頼性を向上させる。
例えば、ブランキング期間BLにおいては、第5段階5では、第1クロック信号CLKA、第3クロック信号CLKCおよび第5電圧VDD_Bは高レベルである。制御ノードHは高レベルを保ち、第6トランジスタM6はオンされる。第1クロック信号CLKAが高レベルであるため、第7トランジスタM7はオンされ、これによって第3クロック信号CLKCは第1ノードQを高レベルに引き上げるために第1ノードQに書き込まれ、すなわち、第1ノードQのレベルは高レベルである。第14トランジスタM14もオンされ、第1電圧端VGL1の第1電圧は、第2ノードQBを低レベルに引き下げるために第2ノードQBに書き込まれる。第9トランジスタM9および第10トランジスタM10はいずれもオンされ、第2ノードQBも低レベルに引き下げる。第1ノードQが高レベルであるため、第1出力トランジスタM15および第2出力トランジスタM13はオンされ、出力クロック信号CLKDを第1信号出力端OP1および第2信号出力端CRに出力する。出力クロック信号CLKDが低レベルであるため、第1信号出力端OP1および第2信号出力端CRはいずれも低レベル信号を出力する。
例えば、第6段階6では、第1クロック信号CLKAは低レベルとなり、第7トランジスタM7がオフされ、これによって第1ノードQは第7トランジスタM7を介してリークすることはない。この際、第14トランジスタM14もオフされる。第1出力トランジスタM15および第2出力トランジスタM13はオンを保ち、出力クロック信号CLKDが高レベルとなるとき、第1キャパシタC1のブートストラップ作用により第1ノードQの電位はさらに上昇し、第1出力トランジスタM15および第2出力トランジスタM13はより充分にオンされ、出力クロック信号CLKDの高レベルは第1信号出力端OP1および第2信号出力端CRに出力される。
例えば、第7段階7では、出力クロック信号CLKDは低レベルとなり、第1キャパシタC1のブートストラップ作用により第1ノードQの電位はやや低下しても依然として高レベルを保ち、第1出力トランジスタM15および第2出力トランジスタM13は依然としてオンされ、出力クロック信号CLKDの低レベルは出力端Otのリセットを実現するために第1信号出力端OP1および第2信号出力端CRに出力される。
例えば、第8段階8（ブランキング期間BLの終わり）では、第2クロック信号CLKBは高レベルであって、第11トランジスタM11はオンされ、これによって第1電圧端VGL1の第1電圧は、第1ノードQをリセットするために第1ノードQに書き込まれる。例えば、シフトレジスタユニットが長期間作動した後に、第3トランジスタM3の閾値電圧および第4トランジスタM4の閾値電圧は、例えば、正ドリフトを発生し、第1信号出力端OP1および第2信号出力端CRはノイズ信号を発生し、かつ、当該ノイズ信号が適時に除去されることができない場合、出力端Otにノイズリップルが発生することになり、第1ノードQのレベルが低レベルとなるとき、第1信号出力端OP1および第2信号出力端CRが出力した低レベル信号と予定値にはズレが存在し、第1信号出力端OP1および第1ノードQとの間には電圧差が存在し、第2信号出力端CRおよび第1ノードQとの間にも電圧差が存在し、これによって第1ノイズ低減トランジスタM18および第2ノイズ低減トランジスタM17はオンされ、これにより、第1ノイズ低減トランジスタM18を介して第1信号出力端OP1のレベルを引き下げることができ、第2ノイズ低減トランジスタM17を介して第2信号出力端CRのレベルを引き下げることができ、第1信号出力端OP1および第2信号出力端CRのノイズ信号を除去する。
例えば、第8段階8では、第2クロック信号CLKBが高レベルであると、第5トランジスタM5がオンされ、第2入力信号STU2は低レベルとなり、かつ第2入力信号STU2は制御ノードHをリセットするために制御ノードHに書き込まれる。こうして、制御ノードHが高レベルを短い時間維持することができ、制御ノードHに接続されたトランジスタ閾値電圧ドリフト（例えば、正ドリフト）のリスクを低減させ、当該回路の信頼性を向上させるに有利である。
なお、本実施例においては、第14トランジスタM14はブランキング期間BLにおいて第1ノードQの高レベルの書き込み能力を高めることができ、第16トランジスタM16は表示期間DSにおいて第1ノードQの高レベルの書き込み能力を高めることができ、これによって、回路におけるトランジスタ閾値電圧ドリフト（例えば、正ドリフト）後に出力信号への影響を防止でき、回路の信頼性を増強した。各1フレームのシーケンス毎に、第14トランジスタM14および第16トランジスタM16にはそれぞれオン期間があり、当該オン期間内に第2ノードQBに接続されたトランジスタの正ドリフト現像を緩和することができる。
なお、本公開の実施例において、例えば、各回路としてN型トランジスタが実現されるとき、「プルアップ」という用語は、1つのノードまたは1つのトランジスタの1つの電極を充電して当該ノードまたは当該電極のレベルの絶対値を上昇させることによって、対応するトランジスタの操作（例えば、オン）を実現することを示す。「プルダウン」という用語は、1つのノードまたは1つのトランジスタの1つの電極を放電して当該ノードまたは当該電極のレベルの絶対値を下げることによって、対応するトランジスタの操作（例えば、オフ）を実現することを示す。「作動電位」という用語は、当該ノードが高電位にあり、1つのトランジスタのゲートが当該ノードに接続されたとき、当該トランジスタがオンされることを示す。「非作動電位」という用語は、当該ノード低電位にあり、1つのトランジスタのゲートが当該ノードに接続されたとき、当該トランジスタはオフされることを示す。さらに、例えば、各回路はP型トランジスタとして実現されるとき、「プルアップ」という用語は、1つのノードまたは1つのトランジスタの1つの電極を放電して当該ノードまたは当該電極のレベルの絶対値を下げることによって、対応するトランジスタの操作（例えば、オン）を実現することを示す。「プルダウン」という用語は、1つのノードまたは1つのトランジスタの1つの電極を充電して当該ノードまたは当該電極のレベルの絶対値を上昇させることによって、対応するトランジスタの操作（例えば、オフ）を実現することを示す。「作動電位」という用語は、当該ノードが低電位にあり、1つのトランジスタのゲートが当該ノードに接続されたとき、当該トランジスタがオンされることを示す。「非作動電位」という用語は、当該ノードが高電位にあり、1つのトランジスタのゲートが当該ノードに接続されたとき、当該トランジスタがオフされることを示す。
本公開の少なくとも幾つかの実施例はゲート駆動回路をさらに提供する。当該ゲート駆動回路は、本公開の任意の実施例に記載したシフトレジスタユニットを備える。当該ゲート駆動回路の回路構成は簡単で、トランジスタ閾値電圧ドリフト後に出力信号への影響を防止でき、ゲート駆動回路長期間作動に起因する出力端のノイズ問題を除去し、回路の信頼性を向上させた。
図9は、本公開の幾つかの実施例によるゲート駆動回路の模式図である。例えば、図9に示すように、当該ゲート駆動回路20は複数のカスケード接続されたシフトレジスタユニット（例えば、A1、A2、A3、A4など）を備える。複数のシフトレジスタユニットの数は制限されず、実際の必要に応じて決定できる。例えば、シフトレジスタユニットは本公開の任意の実施例に記載したシフトレジスタユニット10を採用することができる。例えば、ゲート駆動回路20において、一部または全部のシフトレジスタユニットは本公開の任意の実施例に記載したシフトレジスタユニット10を採用することができる。例えば、当該ゲート駆動回路20は、薄膜トランジスタと同様の製造工程で表示装置のアレー基板上に直接集積することで、プログレッシブ走査駆動機能を実現することができる。これらシフトレジスタの第1信号出力端OP1はそれぞれ、複数のゲートライン（例えば、G1、G2、G3、G4など）と一対一に接続されている。
例えば、各シフトレジスタユニットは、第1入力信号端STU1、第2入力信号端STU2、第1クロック信号端CLKA、第2クロック信号端CLKB、第3クロック信号端CLKC、出力クロック信号端CLKD、第2リセット制御信号端Re2、第1信号出力端OP1および第2信号出力端CRなどを備える。
例えば、図9に示すように、幾つかの実例では、第1段目シフトレジスタユニットA1の第1入力信号端STU1、第2入力信号端STU2および第2段目シフトレジスタユニットA2の第1入力信号端STU1はいずれも入力信号線STUに接続され、例えば、トリガー信号STVを受信する。第1段目シフトレジスタユニットA1以外に、第m+1段目シフトレジスタユニット（例えば、第2段目シフトレジスタユニットA2）の第2入力信号端STU2は第m段目シフトレジスタユニット（例えば、第1段目シフトレジスタユニットA1）の第2信号出力端CRに接続されている。第1段目シフトレジスタユニットA1および第2段目シフトレジスタユニットA2以外に、第m+2段目シフトレジスタユニット（例えば、第3段目シフトレジスタユニットA3）の第1入力信号端STU1は第m段目シフトレジスタユニット（例えば、第1段目シフトレジスタユニットA1）の第2信号出力端CRに接続されている。最後の三段のシフトレジスタユニット以外に、第m段目シフトレジスタユニット（例えば、第1段目シフトレジスタユニットA1）の第2リセット制御信号端Re2は第m+3段目シフトレジスタユニット（例えば、第4段目シフトレジスタユニットA4）の第2信号出力端CR接続に接続され、mは0より大きい整数である。
例えば、ゲート駆動回路20は第1サブクロック信号線CLK_1、第2サブクロック信号線CLK_2、第3サブクロック信号線CLK_3および第4サブクロック信号線CLK_4をさらに備えた。各段目シフトレジスタユニットが上記各サブクロック信号線に接続される方法は以下の通りであって、かつこれをもって類推する。
例えば、図9に示すように、第4n-3段目シフトレジスタユニット（例えば、第1段目シフトレジスタユニットA1）の出力クロック信号端CLKDは第1サブクロック信号線CLK_1に接続され、第4n-2段目シフトレジスタユニット（例えば、第2段目シフトレジスタユニットA2）の出力クロック信号端CLKDは第2サブクロック信号線CLK_2に接続され、第4n-1段目シフトレジスタユニット（例えば、第3段目シフトレジスタユニットA3）の出力クロック信号端は第3サブクロック信号線CLK_3に接続され、第4n段目シフトレジスタユニット（例えば、第4段目シフトレジスタユニットA4）の出力クロック信号端は第4サブクロック信号線CLK_4に接続され、nは0より大きい整数である。
例えば、図9に示すように、ゲート駆動回路20は第5サブクロック信号線CLK_5および第6サブクロック信号線CLK_6をさらに備えた。各段目シフトレジスタユニットが上記各サブクロック信号線と接続される方法は以下の通りであって、かつこれをもって類推する。
例えば、第2n-1段目シフトレジスタユニット（例えば、第1段目シフトレジスタユニットA1および第3段目シフトレジスタユニットA3）の第2クロック信号端CLKBは第5サブクロック信号線CLK_5に接続され、第2n-1段目シフトレジスタユニットの第3クロック信号端CLKCは第6サブクロック信号線CLK_6に接続されている。第2n段目シフトレジスタユニット（例えば、第2段目シフトレジスタユニットA2および第4段目シフトレジスタユニットA4）の第2クロック信号端CLKBは第6サブクロック信号線CLK_6に接続され、第2n段目シフトレジスタユニットの第3クロック信号端CLKCは第5サブクロック信号線CLK_5に接続され、nは0より大きい整数である。
例えば、図9に示すように、ゲート駆動回路20は、各段目シフトレジスタユニット（例えば、第1段目シフトレジスタユニットA1、第2段目シフトレジスタユニットA2、第3段目シフトレジスタユニットA3および第4段目シフトレジスタユニットA4）の第1クロック信号端CLKAに接続されるように配置された第7サブクロック信号線CLK_7をさらに備えた。
例えば、ゲート駆動回路20はシーケンスコントローラーT-CONをさらに備えてよく、シーケンスコントローラーT-CONは、例えば、各段目シフトレジスタユニットへ上記各クロック信号を提供するように配置され、シーケンスコントローラーT-CONはさらに、トリガー信号およびリセット制御信号を提供するように配置された。なお、シーケンスコントローラーT-CONで提供した複数のクロック信号同士の位相関係は実際の必要に応じて決定されてよい。異なる例示では、異なる配置によって、より多くのクロック信号をさらに提供することができる。例えば、当該ゲート駆動回路20は、各段目シフトレジスタユニットへ複数の電圧信号を提供するために、複数の電圧線をさらに備える。
例えば、当該ゲート駆動回路20で表示パネルを駆動するとき、当該ゲート駆動回路20を表示パネルの一側に設けることができる。例えば、当該表示パネルは複数行のゲートライン（例えば、G1、G2、G3、G4など）を備え、ゲート駆動回路20における各段目シフトレジスタユニットの第1信号出力端OP1は、複数行のゲートラインへ走査駆動信号を出力するために、複数行のゲートラインと一対一に接続されるように配置された。無論、表示パネルの両側に当該ゲート駆動回路20をそれぞれ設けることで、バイラテラル駆動を実現でき、本公開の実施例では、ゲート駆動回路20の設置方法に対し制限しない。例えば、奇数行のゲートラインを駆動するために表示パネルの一側にゲート駆動回路20を設け、偶数行のゲートラインを駆動するために表示パネルの他側にゲート駆動回路20を設けることができる。
図10は、本公開の幾つかの実施例によるゲート駆動回路の信号シーケンス図であり、当該信号シーケンス図は図9中に示すゲート駆動回路20のシーケンスであって、当該ゲート駆動回路20におけるシフトレジスタユニットは図6に示すシフトレジスタユニット10である。ゲート駆動回路20の作動原理は、本公開の実施例におけるシフトレジスタユニット10に対する相応記述を参照してよく、ここでは説明を省略する。
なお、図10において、Q<1>およびQ<2>はそれぞれゲート駆動回路20のうち、第1段目および第2段目シフトレジスタユニットにおける第1ノードQを示す。OP1<1>、OP1<2>、OP1<3>およびOP1<4>は、ゲート駆動回路20における第1段目、第2段目、第3段目および第4段目シフトレジスタユニットの第1信号出力端OP1をそれぞれ示す。1F、2F、3Fおよび4Fは第1フレーム、第2フレーム、第3フレームおよび第4フレームをそれぞれ示す。DSは1フレームにおける表示期間を示し、BLは1フレームにおけるブランキング期間を示す。なお、各段目シフトレジスタユニットにおける第1信号出力端OP1および第2信号出力端CRの電位は同一であるため、図10には第2信号出力端CRを示していない。なお、図10に示す信号シーケンス図における信号レベルは模式的なものにすぎず、真のレベル値を表さない。
例えば、表示期間DSには、シフトレジスタユニット10は、最終の行のゲートラインへ走査駆動信号を出力して1フレームの表示を完了するまで複数行のゲートラインへ走査駆動信号を徐々に出力する。ブランキング期間BLには、第n段目シフトレジスタユニット10の第2信号出力端CRは高レベル信号を出力し、当該高レベル信号は第n+1段目シフトレジスタユニット10の第2入力信号として第2入力信号端STU2に入力されることによって、第n+1段目シフトレジスタユニット10の制御ノードHを充電し、第n+1段目シフトレジスタユニット10の第2信号出力端CRは次の1フレームのブランキング期間BLに高レベル信号を出力させる。
例えば、図10に示すように、幾つかの例示では、第1フレーム1Fのブランキング期間BL中には、第1段目シフトレジスタユニットA1の第2信号出力端CRで出力した第2サブ出力信号（すなわち、第1段目シフトレジスタユニットA1の第1信号出力端OP1<1>で出力した第1サブ出力信号）は高レベル信号である。第2フレーム2Fのブランキング期間BL中には、第2段目シフトレジスタユニットA2の第2信号出力端CRで出力した第2サブ出力信号（すなわち、第2段目シフトレジスタユニットA2の第1信号出力端OP1<2>で出力した第1サブ出力信号）は高レベル信号で、これをもって類推する。
例えば、奇数段目のシフトレジスタユニット10の第2クロック信号端CLKBは第5サブクロック信号線CLK_5に接続され、偶数段目のシフトレジスタユニット10の第2クロック信号端CLKBは第6サブクロック信号線CLK_6に接続されている。図10に示すように、第5サブクロック信号CLK_5および第6サブクロック信号CLK_6は各1フレームのブランキング期間の終わりに交互に高レベルとなり、これによって奇数フレームのブランキング期間には、第5サブクロック信号CLK_5は奇数段目のシフトレジスタユニット10の第2クロック信号端CLKBへ高レベルを出力し、偶数フレームのブランキング期間には、第6サブクロック信号CLK_6は、奇数段目および偶数段目のシフトレジスタユニット10の制御ノードHおよび第1ノードQを交互にリセットするために、偶数段目のシフトレジスタユニット10の第2クロック信号端CLKBへ高レベルを出力する。第n段目シフトレジスタユニット10の第2クロック信号端CLKBが高レベルであるとき、第n+1段目シフトレジスタユニット10の第3クロック信号端CLKCは高レベルとなり、第1クロック信号端CLKAが低レベルであることにより、第7トランジスタM7がオフされ、第n+1行シフトレジスタユニット10の第1ノードQは第3クロック信号端CLKCの高レベルのため、誤って高レベルに書き込まれず、異常出力の発生を防止する。
例えば、図10に示すように、第1サブクロック信号CLK_1、第2サブクロック信号CLK_2、第3サブクロック信号CLK_3および第4サブクロック信号CLK_4は1フレームの表示期間内における波形で有効パルスの50%が順次重なり、各フレームのブランキング期間内の波形は順次シフトする。これによって、第1～第4段目シフトレジスタユニットA1～A4の第1信号出力端OP1の出力信号OP1<1>、OP1<2>、OP1<3>およびOP1<4>は1フレームの表示期間内の波形は有効パルスの50%が順次重なり、各フレームのブランキング期間内の波形は順次シフトする。当該ゲート駆動回路20は表示期間内の出力信号に重なる部分があるため、プリチャージ機能を実現でき、画素回路の充電時間を短くすることができ、高リフレッシュレートを実現するに有利である。
なお、本公開の各実施例において、ゲート駆動回路20は図9に記述のカスケード接続方法に限定されず、任意の適用されるカスケード接続方法であってよい。カスケード接続方法またはクロック信号が変わるとき、第1～第4段目シフトレジスタユニットA1～A4の第1信号出力端OP1の出力信号OP1<1>、OP1<2>、OP1<3>およびOP1<4>の表示期間内での波形重複する部分も対応して変化し、例えば、33%または0%（すなわち、重ならない）で重なって、複数種の応用必要を満たす。
本公開の少なくとも幾つかの実施例は表示装置をさらに提供する。当該表示装置は、本公開の任意の実施例に記載したゲート駆動回路を備える。当該表示装置におけるゲート駆動回路の回路構造は簡単で、トランジスタ閾値電圧ドリフト後に出力信号への影響を防止でき、ゲート駆動回路長期間作動に起因する出力端ノイズ問題を除去し、回路の信頼性を向上させた。
図11は、本公開の幾つかの実施例による表示装置のブロック概略図である。例えば、図11に示すように、表示装置30は本公開の任意の実施例に記載したゲート駆動回路であるゲート駆動回路20を備える。表示装置30の技術効果は、上記実施例におけるシフトレジスタユニット10およびゲート駆動回路20に関する相応記述を参照すればいい。ここでは説明を省略する。
例えば、一例では、表示装置30は表示パネル3000、ゲートドライバー3010、タイミングコントローラー3020およびデータドライバー3030をさらに備える。表示パネル3000は、複数のゲートラインGLおよび複数のデータラインDLによってクロス限定されている複数のピクセルユニットPを備える。ゲートドライバー3010は複数のゲートラインGLを駆動するのに用いられる。データドライバー3030複数のデータラインDLを駆動するのに用いられる。タイミングコントローラー3020は表示装置30外部から入力された画像データRGBを処理し、処理された画像データRGBをデータドライバー3030へ提供し、ゲートドライバー3010とデータドライバー3030へ走査制御信号GCSおよびデータ制御信号DCSを出力し、これによってゲートドライバー3010およびデータドライバー3030を制御する。
例えば、ゲートドライバー3010は上記任意の実施例によるゲート駆動回路20を備える。ゲート駆動回路20における複数のシフトレジスタユニット10の第1信号出力端OP1は複数のゲートラインGLに対応して接続されている。ゲート駆動回路20における各段目シフトレジスタユニット10の第1信号出力端OP1は走査駆動信号を複数のゲートラインGLに順次出力し、これによって表示パネル3000における複数行のピクセルユニットPに、表示期間においてプログレッシブまたはインターレース走査を実現させ、ブランキング期間に補償検出を実現させる。例えば、ゲートドライバー3010は、半導体チップとして実現されてもよいし、表示パネル3000に集積してGOA回路を構成してもよい。
例えば、データドライバー3030は、転換されたデータ信号を複数のデータラインDLへ提供する。例えば、データドライバー3030は半導体チップとして実現されてよい。
例えば、タイミングコントローラー3020は、外部入力された画像データRGBを処理することで表示パネル3000のサイズと解像度を合わせ、そして、処理された後の画像データをデータドライバー3030へ提供する。タイミングコントローラー3020は、表示装置30外部から入力された同期信号（例えば、ポイントクロックDCLK、データイネーブル信号DE、水平同期信号Hsyncおよび垂直同期信号Vsync）を使用して複数の走査制御信号GCSおよび複数のデータ制御信号DCSを生成する。タイミングコントローラー3020は、ゲートドライバー3010およびデータドライバー3030を制御するために、生成した走査制御信号GCSおよびデータ制御信号DCSをゲートドライバー3010およびデータドライバー3030へそれぞれ提供する。
当該表示装置30は、例えば、信号復号化回路、電圧変換回路信号などのほかの部品をさらに備えてよく、これら部品は既存の上記部品を採用することができ、ここでは詳しく説明しない。
例えば、表示装置30は液晶パネル、液晶テレビ、ディスプレイ、OLEDパネル、OLEDテレビ、OLEDディスプレイ、電子ペーパー表示装置、携帯電話、タブレットコンピューター、ノートブックコンピューター、デジタルフォトフレーム、ナビゲーションデバイスなどの表示機能を有する任意の製品または部品であってよく、本公開の実施例ではこれを制限しない。
本公開の少なくとも幾つかの実施例は、本公開の任意の実施例によるシフトレジスタユニットを駆動するのに用いることができるシフトレジスタユニットの駆動方法をさらに提供する。
図12は、本公開の幾つかの実施例によるシフトレジスタユニットの駆動方法のフローチャートである。例えば、図12に示すように、当該シフトレジスタユニットの駆動方法は以下のステップを含むことができる。
S10：第1入力信号に応答し、第1入力回路によって第1制御信号を第1ノードに入力する入力段階。
S20：第1ノードのレベルの制御下で、出力回路によって第1出力信号を出力端に出力する出力段階。
S30：出力端のレベルに応答し、第1ノイズ低減回路によって出力端をノイズ低減するノイズ低減段階。
例えば、上記ステップS10～S30はいずれも1フレームの表示期間に実行される。
例えば、別の例示では、シフトレジスタユニット10が第3制御回路630を備える場合、ステップS10は、第4制御信号に応答して、第3制御回路630によって第2ノードQBのレベルを制御して第2ノードQBのレベルを非作動電位に引き下げることをさらに備える。
例えば、別の例示では、シフトレジスタユニット10が第2入力回路400を備える場合、当該シフトレジスタユニット10の駆動方法は、以下のステップをさらに備える。
S40：第2入力信号に応答して、第2入力回路によって第2制御信号を第1ノードに入力するブランキング入力段階
S50：第1ノードのレベルの制御下で、出力回路によって第2入力信号を出力端に出力するブランキング出力段階
S60：出力端のレベルに応答して、第1ノイズ低減回路によって出力端をノイズ低減するブランキングノイズ低減段階
例えば、上記ステップS40～S60はいずれも1フレームのブランキング期間に実行される。
例えば、別の例示では、シフトレジスタユニット10が第2制御回路620を備える場合、ステップS40は、第3制御信号に応答して第2制御回路620によって第2ノードQBのレベルを制御して第2ノードQBのレベルを非作動電位に引き下げることをさらに備える。
なお、当該駆動方法の詳細な記述および技術効果は本公開の実施例におけるシフトレジスタユニット10およびゲート駆動回路20に対する相応の記述を参照することができ、ここでは説明を省略する。
本公開について、さらに以下の点を説明する必要がある。
（1）本公開実施例の図面は、本公開実施例に係わった構造のみに関するものであり、他の構造は、一般的な設計を参照することができる。
（2）矛盾がない場合、本公開実施例および実施例の特徴を互いに組み合わせて、新しい実施例を得ることができる。
上記は本公開の具体的な実施形態にすぎず、本公開の請求範囲はこれらに限定されず、請求項が請求する範囲に準するべきである。
100 第１入力回路
200 出力回路
300 第１ノイズ低減回路
400 第２入力回路
410 充電サブ回路
420 記憶サブ回路
430 絶縁サブ回路
500 第２ノイズ低減回路
600 第１制御回路
620 第２制御回路
630 第３制御回路
700 第１リセット回路
800 第２リセット回路
3010 ゲートドライバー
3020 タイミングコントローラー
3030 データドライバー

Claims (18)

  1. 第1ノイズ低減回路、第1入力回路と出力回路を備えたシフトレジスタユニットであって、
    前記第1入力回路は、第1ノードに接続され、かつ、第1入力信号に応答して第1制御信号を前記第1ノードに入力するように配置され、
    前記出力回路は、前記第1ノードと出力端に接続され、かつ、前記第1ノードのレベルの制御下で第1出力信号を前記出力端に出力するように配置され、
    前記第1ノイズ低減回路は、前記出力端に接続され、かつ、前記出力端のレベルに応答して前記出力端をノイズ低減するように配置され、
    前記シフトレジスタユニットは、第1制御回路をさらに備え、前記第1制御回路は、前記第1ノードと第2ノードに接続され、かつ、前記第1ノードのレベルの制御下で、前記第2ノードのレベルを制御するように配置され、
    前記シフトレジスタユニットは、互いに電気的に並列に接続された第2制御回路と第3制御回路とをさらに備え、前記第2制御回路は、前記第2ノードに接続され、かつ、第3制御信号に応答して前記第2ノードのレベルを制御するように配置され、前記第3制御回路は、前記第2ノードに接続され、かつ、第4制御信号に応答して前記第2ノードのレベルを制御するように配置されたシフトレジスタユニット。
  2. 前記第1ノイズ低減回路は、第1ノイズ低減トランジスタを備え、前記出力端は、第1信号出力端を備え、
    前記第1ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第1信号出力端に接続され、第2極が前記第1ノードに接続されて前記第1ノードのレベル信号を受信し、かつ、前記第1ノイズ低減トランジスタは前記第1信号出力端のレベルに応答して前記第1ノードのレベル信号で前記第1信号出力端をノイズ低減するように配置されたか、または、
    前記第1ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第1信号出力端に接続され、第2極が出力クロック信号端に接続されて出力クロック信号を受信し、かつ、前記第1ノイズ低減トランジスタは前記第1信号出力端のレベルに応答して前記出力クロック信号で前記第1信号出力端をノイズ低減するように配置された、
    請求項1に記載のシフトレジスタユニット。
  3. 前記出力回路は、ゲートが前記第1ノードに接続され、第1極が前記出力クロック信号端に接続されて前記出力クロック信号を受信し、第2極が前記第1信号出力端に接続されるように配置された第1出力トランジスタをさらに備え、
    前記出力クロック信号は、前記第1出力トランジスタを介して前記第1信号出力端に伝送されて第1サブ出力信号とされ、前記第1出力信号は前記第1サブ出力信号を備えた、
    請求項2に記載のシフトレジスタユニット。
  4. 前記第1ノイズ低減回路は、第2ノイズ低減トランジスタをさらに備え、前記出力端は第2信号出力端をさらに備え、
    前記第2ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第2信号出力端に接続され、第2極が前記第1ノードに接続されて前記第1ノードのレベル信号を受信し、かつ、前記第2ノイズ低減トランジスタは前記第2信号出力端のレベルに応答して前記第1ノードのレベル信号で前記第2信号出力端をノイズ低減するように配置されたか、または、
    前記第2ノイズ低減トランジスタは、ゲートと第1極がいずれも前記第2信号出力端に接続され、第2極が前記出力クロック信号端に接続されて前記出力クロック信号を受信し、かつ、前記第2ノイズ低減トランジスタは前記第2信号出力端のレベルに応答して前記出力クロック信号で前記第2信号出力端をノイズ低減するように配置された、
    請求項2または3に記載のシフトレジスタユニット。
  5. 前記出力回路は、
    ゲートが前記第1ノードに接続され、第1極が前記出力クロック信号端に接続されて前記出力クロック信号を受信するように配置され、第2極が前記第2信号出力端に接続された第2出力トランジスタと、
    第1極が前記第1ノードに接続されるように配置され、第2極が前記第2出力トランジスタの第2極に接続されるように配置された第1キャパシタと、をさらに備え、
    前記出力クロック信号は、前記第2出力トランジスタを介して前記第2信号出力端に伝送されて第2サブ出力信号とされ、前記第1出力信号は前記第2サブ出力信号を備えた、
    請求項4に記載のシフトレジスタユニット。
  6. 第2入力回路をさらに備えるシフトレジスタユニットであって、
    前記第2入力回路は、前記第1ノードに接続され、かつ、第2入力信号に基づいて第2制御信号を前記第1ノードに入力するように配置され、
    前記出力回路はさらに、前記第1ノードのレベルの制御下で、第2入力信号を前記出力端に出力するように配置された、
    請求項1～5の何れか1項に記載のシフトレジスタユニット。
  7. 前記第2入力回路は、
    制御ノードに接続され、かつ、第2クロック信号に応答して前記第2入力信号を前記制御ノードに入力するように配置された充電サブ回路と、
    前記制御ノードに接続され、かつ、前記充電サブ回路で入力した前記第2入力信号を記憶するように配置された記憶サブ回路と、
    前記制御ノードと前記第1ノードに接続され、かつ、前記制御ノードのレベルと第1クロック信号の制御下で、前記第2制御信号を前記第1ノードに入力するように配置された絶縁サブ回路と、
    を備えた、
    請求項6に記載のシフトレジスタユニット。
  8. 前記第1入力回路は、第1トランジスタを備え、
    前記第1トランジスタは、ゲートが第1入力信号端に接続されて前記第1入力信号を受信するように配置され、第1極が第2電圧端に接続されて第2電圧を受信するように配置され、第2極が前記第1ノードに接続されるように配置され、前記第1制御信号は前記第2電圧を備えた、
    請求項1～7の何れか1項に記載のシフトレジスタユニット。
  9. 第2ノイズ低減回路をさらに備えたシフトレジスタユニットであって、
    第2ノイズ低減回路は、前記第1ノード、第2ノードと前記出力端に接続され、かつ、前記第2ノードのレベルの制御下で、前記第1ノードと前記出力端に対し同時にノイズ低減を行なうように配置された、
    請求項1に記載のシフトレジスタユニット。
  10. 前記出力回路は第1信号出力端と第2信号出力端を備え、前記第2ノイズ低減回路は第2トランジスタ、第3トランジスタと第4トランジスタを備え、
    前記第2トランジスタは、ゲートが前記第2ノードに接続され、第1極が前記第1ノードに接続され、第2極が第1電圧端に接続されて第1電圧を受信するように配置され、
    前記第3トランジスタは、ゲートが前記第2ノードに接続され、第1極が前記第1信号出力端に接続され、第2極が第3電圧端に接続されて第3電圧を受信するように配置され、
    前記第4トランジスタは、ゲートが前記第2ノードに接続され、第1極が前記第2信号出力端に接続され、第2極が前記第1電圧端に接続されて前記第1電圧を受信するように配置された、
    請求項9に記載のシフトレジスタユニット。
  11. 第1リセット回路をさらに備えたシフトレジスタユニットであって、
    第1リセット回路は、前記第1ノードに接続され、かつ、第1リセット制御信号に応答して前記第1ノードをリセットするように配置された、
    請求項1～10の何れか1項に記載のシフトレジスタユニット。
  12. 第2リセット回路をさらに備えたシフトレジスタユニットであって、
    第2リセット回路は、前記第1ノードに接続され、かつ、第2リセット制御信号に応答して前記第1ノードをリセットするように配置された、
    請求項1～10の何れか1項に記載のシフトレジスタユニット。
  13. 第2入力回路、第2ノイズ低減回路、第1リセット回路、および第2リセット回路をさらに備えるシフトレジスタユニットであって、
    前記第1入力回路は、ゲートが第1入力信号端に接続されて前記第1入力信号を受信するように配置され、第1極が第2電圧端に接続されて第2電圧を受信するように配置され、第2極が前記第1ノードに接続された第1トランジスタを備え、前記第1制御信号は前記第2電圧を備え、
    前記第2ノイズ低減回路は、
    ゲートが第2ノードに接続され、第1極が前記第1ノードに接続され、第2極が、第1電圧を受信するために第1電圧端に接続されるように配置された第2トランジスタと、
    ゲートが前記第2ノードに接続され、第1極が第1信号出力端に接続され、第2極が、第3電圧を受信するために第3電圧端に接続されるように配置された第3トランジスタと、
    ゲートが前記第2ノードに接続され、第1極が第2信号出力端に接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第4トランジスタと、を備え、
    前記第2入力回路は、
    ゲートが第2クロック信号を受信するように配置され、第1極が第2入力信号を受信するように配置され、第2極が制御ノードに接続された第5トランジスタを有する充電サブ回路と、
    第1極が前記制御ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第2キャパシタを有する記憶サブ回路と、
    ゲートが前記制御ノードに接続され、第1極が第2制御信号を受信するように配置された第6トランジスタと、第1極が前記第6トランジスタの第2極に接続され、ゲートが第1クロック信号を受信するように配置され、第2極が前記第1ノードに接続された第7トランジスタと、を有する絶縁サブ回路を備え、
    前記第1制御回路は、
    ゲートと第1極が接続され、かつ、第4電圧を受信するために第4電圧端に接続されるように配置され、第2極が前記第2ノードに接続された第8トランジスタと、
    ゲートと第1極が接続され、かつ、第5電圧を受信するために第5電圧端に接続されるように配置され、第2極が前記第2ノードに接続された第9トランジスタと、
    ゲートが前記第1ノードに接続され、第1極が前記第2ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第10トランジスタと、を備え、
    前記第1リセット回路は、ゲートが第1リセット制御信号を受信するように配置され、第1極が前記第1ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第11トランジスタを備え、
    前記第2リセット回路は、ゲートが第2リセット制御信号を受信するように配置され、第1極が前記第1ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第12トランジスタを備え、
    前記第2制御回路は、ゲートが第3制御信号を受信するように配置され、第1極が前記第2ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第14トランジスタを備え、
    前記第3制御回路は、ゲートが第4制御信号を受信するように配置され、第1極が前記第2ノードに接続され、第2極が、前記第1電圧を受信するために前記第1電圧端に接続されるように配置された第16トランジスタを備えた、
    請求項1～5の何れか1項に記載のシフトレジスタユニット。
  14. カスケード接続された請求項1～13の何れか1項に記載のシフトレジスタユニットを複数備えた、ゲート駆動回路。
  15. 第1サブクロック信号線、第2サブクロック信号線、第3サブクロック信号線と第4サブクロック信号線をさらに備えるゲート駆動回路であって、
    第4n-3段目のシフトレジスタユニットは出力クロック信号端が前記第1サブクロック信号線に接続され、
    第4n-2段目のシフトレジスタユニットは出力クロック信号端が前記第2サブクロック信号線に接続され、
    第4n-1段目のシフトレジスタユニットは出力クロック信号端が前記第3サブクロック信号線に接続され、
    第4n段目のシフトレジスタユニットは出力クロック信号端が前記第4サブクロック信号線に接続され、
    nは0より大きい整数である、
    請求項14に記載のゲート駆動回路。
  16. 第m+2段目のシフトレジスタユニットの第1入力信号端は第m段目のシフトレジスタユニットの第2信号出力端に接続され、
    第m+1段目のシフトレジスタユニットの第2入力信号端は第m段目のシフトレジスタユニットの第2信号出力端に接続され、
    mは0より大きい整数である、
    請求項14または15に記載のゲート駆動回路。
  17. 請求項14～16の何れか1項に記載のゲート駆動回路を備えた表示装置。
  18. 前記第1入力信号に応答し、前記第1入力回路によって前記第1制御信号を前記第1ノードに入力する入力段階と、
    前記第1ノードのレベルの制御下で、前記出力回路によって前記第1出力信号を前記出力端に出力する出力段階と、
    前記出力端のレベルに応答し、前記第1ノイズ低減回路によって前記出力端をノイズ低減するノイズ低減段階と、を備えた、
    請求項1～13の何れか1項に記載のシフトレジスタユニットの駆動方法。
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