CN106157923B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够避免GOA电路中一级移位寄存器单元输出至栅线的栅极驱动信号对输入至下一级移位寄存器单元的信号波形的影响。该移位寄存器单元中的第一上拉模块用于在上拉节点的控制下将第一时钟信号端的信号输出至第一信号输出端；第二上拉模块用于在上拉节点的控制下将第一时钟信号端的信号输出至第二信号输出端；第一下拉模块用于在下拉节点的控制下，分别将上拉节点和第一信号输出端的电位下拉至第二电压端的电位；第二下拉模块用于在下拉节点的控制下，将第二信号输出端的电位下拉至第二电压端的电位。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
显示器，例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)内设置有阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的布线区域。其中周边区域内设置有用于对栅线进行逐行扫描的栅极驱动器。现有的栅极驱动器常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin FilmTransistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域构成GOA电路，以实现窄边框设计。
现有技术中，GOA电路如图1a所示，包括多个级联的移位寄存器单元(RS1、RS2、RS3……)，每一个移位寄存器单元的输出端OUT连接一行栅线(G_1、G_2或G_3……)，用于向栅线输入栅极驱动信号。其中，上一级移位寄存器单元RS的输出端OUT的信号作为下一级移位寄存器单元RS的输入信号。由于每一行栅线与同一行的各个亚像素相连接，亚像素内设置有TFT以及液晶电容和寄生电容等元件，因此上述元件会对输出端OUT输出至下一级移位寄存器单元RS输入端的信号造成延迟。这样一来，如图1b所示，栅极驱动信号的上升沿和下降沿的时间会增加。在此情况下，栅线在逐行扫描的过程中，上述延迟影响会逐行叠加，从而使得最后一行栅线G_n接收到的栅极驱动信号失真较严重，降低了GOA电路的驱动能力。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够避免GOA电路中一级移位寄存器单元输出至栅线的栅极驱动信号对输入至下一级移位寄存器单元的信号波形的影响。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种移位寄存器单元，包括上拉控制模块、第一上拉模块、第二上拉模块、下拉控制模块、第一下拉模块、第二下拉模块、复位模块以及重置模块；所述上拉控制模块连接第一电压端，信号输入端以及上拉节点，用于在所述信号输入端的控制下，将所述第一电压端的电压输出至上拉节点；所述第一上拉模块连接第一时钟信号端、第一信号输出端以及所述上拉节点，用于在所述上拉节点的控制下将所述第一时钟信号端的信号输出至所述第一信号输出端；所述第二上拉模块连接所述第一时钟信号端、第二信号输出端以及所述上拉节点，用于在所述上拉节点的控制下将所述第一时钟信号端的信号输出至所述第二信号输出端；所述下拉控制模块连接第二时钟信号端、所述第一时钟信号端、上拉节点、所述下拉节点以及第二电压端，用于在所述上拉节点的控制下将所述下拉节点的电位下拉至所述第二电压端的电位，或者，用于第一时钟信号端的控制下，将所述第一时钟信号端的信号输出至所述下拉节点，或者用于在第二时钟信号端的控制下，将所述第二时钟信号端的信号输出至所述下拉节点；所述第一下拉模块连接所述下拉节点、所述上拉节点、所述第一信号输出端以及所述第二电压端，用于在所述下拉节点的控制下，分别将所述上拉节点和所述第一信号输出端的电位下拉至所述第二电压端的电位；所述第二下拉模块连接所述下拉节点、所述第二信号输出端以及所述第二电压端，用于在所述下拉节点的控制下，将所述第二信号输出端的电位下拉至所述第二电压端的电位；所述复位模块连接复位信号端、所述上拉节点、第三电压端，用于在所述复位信号端的控制下，将所述上拉节点的电位下拉至所述第三电压端的电位；所述重置模块连接所述第二时钟信号端、第二电压端、第一信号输出端以及第二信号输出端，用于在所述第二时钟信号端的控制下，分别将所述第一信号输出端以及第二信号输出端的电位下拉至所述第二电压端的电位。
优选的，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极连接所述信号输入端，第一极连接所述第一电压端，第二极与所述上拉节点相连接。
优选的，所述第一上拉模块包括第二晶体管和第三晶体管；所述第二晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极与所述第一信号输出端相连接。所述第三晶体管的栅极和第二极连接所述第一信号输出端，第二极与所述第一时钟信号端相连接。
优选的，所述第二上拉模块包括第四晶体管和存储电容；所述第四晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极与所述第二信号输出端相连接；所述存储电容的一端连接所述第四晶体管的栅极，另一端与所述第二信号输出端相连接。
优选的，下拉控制模块包括第五晶体管、第六晶体管以及第七晶体管；所述第五晶体管的栅极和第一极连接所述第二时钟信号端，第二极与所述下拉节点相连接；所述第六晶体管的栅极和第一极连接所述第一时钟信号端，第二极与所述下拉节点相连接；所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第二电压端，第一极与所述下拉节点相连接。
优选的，所述第一下拉模块包括第八晶体管和第九晶体管；所述第八晶体管的栅极连接所述下拉节点，第一极连接所述第二电压端，第二极与所述上拉节点相连接；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述第二电压端，第二极与所述第一信号输出端相连接。
优选的，所述第二下拉模块包括第十晶体管，所述第十晶体管的栅极连接所述下拉节点，第一极连接所述第二电压端，第二极与所述第二信号输出端相连接。
优选的，所述复位模块包括第十一晶体管；所述第十一晶体管的栅极连接所述复位信号端，第一极连接所述第三电压端，第二极与所述上拉节点相连接。
优选的，所述重置模块包括第十二晶体管以及第十三晶体管；所述第十二晶体管的栅极连接所述第二时钟信号端，第一极连接所述第二电压端，第二极与所述第二信号输出端相连接；所述第十三晶体管的栅极连接所述第二时钟信号端，所述第一极连接所述第二电压端，第二极与所述第一信号输出端相连接。
本发明实施例的另一方面，提供一种栅极驱动电路，用于对栅线逐行输入栅极驱动信号，包括多级级联的上所述的任意一种移位寄存器单元，每一级移位寄存器单元的第一信号输出端用于与所述栅线相连接；除了第一级移位寄存器单元以外，上一级移位寄存器单元的第二信号输出端与下一级移位寄存器单元的信号输入端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的第二信号输出端与上一级移位寄存器单元的复位信号端相连接；第一极移位寄存器单元的信号输入端和最后一级移位寄存器单元的复位信号端连接起始信号端。
本发明实施例的另一方面，提供一种显示装置包括如上所述的栅极驱动电路。
本发明实施例的再一方面，提供一种用于驱动如上所述的任意一种移位寄存器单元的驱动方法，一图像帧内，所述驱动方法包括：在初始化阶段的第一子阶段，在所述第二时钟信号端的控制下，所述重置模块将所述第一信号输出端和所述第二信号输出端的电位下拉至所述第二电压端的电位；在初始化阶段的第二子阶段，在第一时钟信号端的控制下，通过下拉控制模块将所述第一时钟信号端的电压输出至下拉节点，并在所述下拉节点的控制下，第一下拉模块分别将上拉节点和第一信号输出端的电位下拉至第二电压端的电位，且在下拉节点的控制下，第二下拉模块将第二信号输出端的电位下拉至所述第二电压端的电位；在输入阶段，在信号输入端的控制下，上拉控制模块将第一电压端的电压输出至上拉节点，并存储至第二上拉模块；在输出阶段，在所述上拉节点的控制下，第一上拉模块将所述第一时钟信号端的电压输出至第一信号输出端，所述第二上拉模块将所述第一时钟信号端的电压输出至第二信号输出端；在复位阶段，在所述复位信号端的控制下，所述复位模块将所述上拉节点的电位下拉至所述第三电压端的电压；在第二时钟信号端的控制下，所述下拉控制模块将所述第二时钟信号端的电压输出至所述下拉节点，并在所述下拉节点的控制下，第一下拉模块分别将上拉节点和第一信号输出端的电位下拉至第二电压端的电位，且在下拉节点的控制下，第二下拉模块将第二信号输出端的电位下拉至所述第二电压端的电位；在下一图像帧之前，重复所述初始化阶段。
本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，该移位寄存器单元包括上拉控制模块、第一上拉模块、第二上拉模块、下拉控制模块、第一下拉模块、第二下拉模块、复位模块以及重置模块。其中上拉控制模块连接第一电压端，信号输入端以及上拉节点，用于在信号输入端的控制下，将第一电压端的电压输出至上拉节点。第一上拉模块连接第一时钟信号端、第一信号输出端以及所述上拉节点，用于在上拉节点的控制下将第一时钟信号端的信号输出至第一信号输出端。第二上拉模块连接第一时钟信号端、第二信号输出端以及上拉节点，用于在上拉节点的控制下将第一时钟信号端的信号输出至第二信号输出端。下拉控制模块连接第二时钟信号端、第一时钟信号端、上拉节点、下拉节点以及第二电压端，用于在上拉节点的控制下将下拉节点的电位下拉至第二电压端的电位，或者，用于第一时钟信号端的控制下，将第一时钟信号端的信号输出至下拉节点，或者用于在第二时钟信号端的控制下，将第二时钟信号端的信号输出至下拉节点。第一下拉模块连接下拉节点、上拉节点、第一信号输出端以及第二电压端，用于在下拉节点的控制下，分别将上拉节点和第一信号输出端的电位下拉至第二电压端的电位。第二下拉模块连接下拉节点、第二信号输出端以及第二电压端，用于在下拉节点的控制下，将第二信号输出端的电位下拉至第二电压端的电位。复位模块连接复位信号端、上拉节点、第三电压端，用于在复位信号端的控制下，将上拉节点的电位下拉至第三电压端的电位。重置模块连接第二时钟信号端、第二电压端、第一信号输出端以及第二信号输出端，用于在第二时钟信号端的控制下，分别将第一信号输出端以及第二信号输出端的电位下拉至第二电压端的电位。
这样一来，当采用上述移位寄存器单元级联构成栅极驱动电路时，该移位寄存器单元中与第一上拉模块相连接的第一信号输出端可以与栅线相连接，用于向栅线提供栅极扫描信号，而与第二上拉模块相连接的第二信号输出端可以与下一级移位寄存器单元的信号输入端相连接，用于向该信号输入端提供输入信号。由于上述第一信号输出端和第二信号输出端可以分别通过第一上拉模块和第二上拉模块单独控制，因此第一信号输出端和第二信号输出端为两个独立的信号输出端，从而可以避免第一信号输出端输出的信号对第二信号输出端输出的信号造成影响，使得相邻两个移位寄存器单元之间的级联关系减弱，达到降低移位寄存器单元信号输入端接收到的信号出现延迟现象的发生几率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为现有技术提供的一种栅极驱动电路输出栅极扫描信号的示意图；
图1b为图1a所示的栅极驱动电路输出的栅极扫描信号出现延时的示意图；
图2为本发明实施例提供的一种移位寄存器单元的结构示意图；
图3为图2中各个模块的一种具体结构示意图；
图4为控制图3所示的移位寄存器单元的一种信号时序图；
图5为本发明实施例提供的一种栅极驱动电路的结构示意图。
附图标记：
10-上拉控制模块；20-第一上拉模块；30-第二上拉模块；40-下拉控制模块；50-第一下拉模块；60-第二下拉模块；70-复位模块；80-重置模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，如图2所示，包括上拉控制模块10、第一上拉模块20、第二上拉模块30、下拉控制模块40、第一下拉模块50、第二下拉模块60、复位模块70以及重置模块80。
其中，上拉控制模块10连接第一电压端VDD，信号输入端INPUT以及上拉节点PU，用于在信号输入端INPUT的控制下，将第一电压端VDD的电压输出至上拉节点PU。
第一上拉模块20连接第一时钟信号端CLK、第一信号输出端OUTPUT1以及上拉节点PU，用于在上拉节点PU的控制下将第一时钟信号端CLK的信号输出至第一信号输出端OUTPUT1。
第二上拉模块30连接第一时钟信号端CLKB、第二信号输出端OUTPUT2以及上拉节点PU，用于在上拉节点PU的控制下将第一时钟信号端CLK的信号输出至第二信号输出端OUTPUT2。
下拉控制模块40连接第二时钟信号端CLKB、第一时钟信号端CLK、上拉节点PU、下拉节点PD以及第二电压端VGL，用于在上拉节点PU的控制下将下拉节点PD的电位下拉至第二电压端VGL的电位，或者，用于第一时钟信号端CLK的控制下，将第一时钟信号端CLK的信号输出至下拉节点PD，或者用于在第二时钟信号端CLKB的控制下，将第二时钟信号端CLKB的信号输出至下拉节点PD。
第一下拉模块50连接下拉节点PD、上拉节点PU、第一信号输出端OUTPUT1以及第二电压端VGL，用于在下拉节点PD的控制下，分别将上拉节点PU和第一信号输出端OUTPUT1的电位下拉至第二电压端VGL的电位。
第二下拉模块60连接下拉节点PD、第二信号输出端OUTPUT2以及第二电压端VGL，用于在下拉节点PD的控制下，将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL的电位。
复位模块70连接复位信号端RESET、上拉节点PU、第三电压端VSS，用于在复位信号端RESET的控制下，将上拉节点PU的电位下拉至第三电压端VSS的电位。
重置模块80连接第二时钟信号端CLKB、第二电压端VGL、第一信号输出端OUTPUT1以及第二信号输出端OUTPUT2，用于在第二时钟信号端CLKB的控制下，分别将第一信号输出端OUTPUT1以及第二信号输出端OUTPUT2的电位下拉至第二电压端VGL的电位。从而对第一信号输出端OUTPUT1以及第二信号输出端OUTPUT2的电位进行重置。
这样一来，当采用上述移位寄存器单元级联构成栅极驱动电路时，该移位寄存器单元中与第一上拉模块相连接的第一信号输出端可以与栅线相连接，用于向栅线提供栅极扫描信号，而与第二上拉模块相连接的第二信号输出端可以与下一级移位寄存器单元的信号输入端相连接，用于向该信号输入端提供输入信号。由于上述第一信号输出端和第二信号输出端可以分别通过第一上拉模块和第二上拉模块单独控制，因此第一信号输出端和第二信号输出端为两个独立的信号输出端，从而可以避免第一信号输出端输出的信号对第二信号输出端输出的信号造成影响，使得相邻两个移位寄存器单元之间的级联关系减弱，达到降低移位寄存器单元信号输入端接收到的信号出现延迟现象的发生几率。
以下对上述各个模块的具体结构进行详细的说明。
具体的，如图3所示，该上拉控制模块10包括第一晶体管M1，第一晶体管M1的栅极连接信号输入端INPUT，第一极连接第一电压端VDD，第二极与上拉节点PU相连接。
第一上拉模块20可以包括第二晶体管M2和第三晶体管M3。其中，第二晶体管M2的栅极连接上拉节点PU，第一极连接第一时钟信号端CLK，第二极与第一信号输出端OUTPUT1相连接。
第三晶体管M3的栅极和第二极连接第一信号输出端OUTPUT1，第二极与第一时钟信号端CLK相连接。
需要说明的是，当上述第一上拉模块20仅包括第二晶体管M2时，同样可以在该晶体管导通的情况下，将第一时钟信号端CLK输出的信号传输至第一信号输出端OUTPUT1。然而当该第一上拉模块20包括第二晶体管M2和第三晶体管M3时，上述两个晶体管可以均作为驱动晶体管，以同时导通向与第一信号输出端OUTPUT1相连接的栅线输出栅极扫描信号，从而提高该栅极扫描信号的驱动能力。
此外，第二上拉模块30包括第四晶体管M4和存储电容C。
第四晶体管M4的栅极连接上拉节点PU，第一极连接第一时钟信号端CLK，第二极与第二信号输出端OUTPUT2相连接。
存储电容C的一端连接第四晶体管T4的栅极，另一端与第二信号输出端OUTPUT2相连接。
下拉控制模块40包括第五晶体管M5、第六晶体管M6以及第七晶体管M7。
第五晶体管M5的栅极和第一极连接第二时钟信号端CLKB，第二极与下拉节点PD相连接。
第六晶体管M6的栅极和第一极连接第一时钟信号端CLK，第二极与下拉节点PD相连接。
第七晶体管M7的栅极连接上拉节点PU，第一极连接第二电压端VGL，第一极与下拉节点PD相连接。
第一下拉模块50包括第八晶体管M8和第九晶体管M9。
第八晶体管M8的栅极连接下拉节点PD，第一极连接第二电压端VGL，第二极与上拉节点PD相连接。
第九晶体管M9的栅极连接下拉节点PD，第一极连接第二电压端VGL，第二极与第一信号输出端OUTPUT1相连接。
第二下拉模块60包括第十晶体管M10，该第十晶体管M10的栅极连接下拉节点PD，第一极连接第二电压端VGL，第二极与第二信号输出端OUTPUT2相连接。
复位模块70包括第十一晶体管M11。
第十一晶体管M11的栅极连接复位信号端RESET，第一极连接第三电压端VSS，第二极与上拉节点PU相连接。
重置模块80包括第十二晶体管M12以及第十三晶体管M13。
第十二晶体管M12的栅极连接第二时钟信号端CLKB，第一极连接第二电压端VGL，第二极与第二信号输出端OUTPUT2相连接。
第十三晶体管M13的栅极连接第二时钟信号端CLKB，第一极连接第二电压端VGL，第二极与第一信号输出端OUTPUT1相连接。
需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管。上述晶体管的第一极可以为源极，第二极可以为漏极；或者第一极为漏极，第二极为源极，本发明对此不作限定。
以下以上述晶体管均为N型晶体管为例，并结合图4对如图5所示的移位寄存器单元中的各个晶体管，在一图像帧的不同的阶段(P1～P4)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端VDD输出高电平，第二电压端VGL以及第三电压端VSS输出低电平为例进行的说明
在此情况下，在如图4所示的初始化阶段P1的第一子阶段P11，CLK＝0，CLKB＝1，INPUT＝0，RESET＝0；其中“0”表示低电平，“1”表示高电平。
此时，在第二时钟信号端CLKB的控制下，第十二晶体管M12和第十三晶体管M13导通，通过第十二晶体管M12可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过十三晶体管M13可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。这样一来，可以在上述初始化阶段P1的第一子阶段P11，对上述第一信号输出端OUTPUT1和第二信号输出端OUTPUT2的电位进行重置，以避免上一图像帧残留的信号对本图像帧输出信号造成影响。
此外，第二时钟信号端CLKB输出高电平，从而可以将第五晶体管导通，并将第二时钟信号端CLKB输出的高电平传输至下拉节点PD，在该下拉节点PD的控制下，第八晶体管M8、第十晶体管M10以及第九晶体管M9处于导通状态。此时，通过第八晶体管M8可以将上拉节点PU的电位下拉至第二电压端VGL，通过第十晶体管M10可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过第九晶体管M9可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。
需要说明的是，在本阶段除了上述导通的晶体管以外，本移位寄存器单元中的其余晶体管均处于截止状态。
在如图4所示的初始化阶段P1的第二子阶段P12，CLK＝1，CLKB＝0，INPUT＝0，RESET＝0。
在此情况下，在第一时钟信号端CLK的控制下，第六晶体管M6导通，从而将第一时钟信号端CLK输出的高电平传输至下拉节点PD。在该下拉节点PD的控制下，第八晶体管M8、第十晶体管M10以及第九晶体管M9处于导通状态。此时，通过第八晶体管M8可以将上拉节点PU的电位下拉至第二电压端VGL，通过第十晶体管M10可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过第九晶体管M9可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。
需要说明的是，在本阶段除了上述导通的晶体管以外，本移位寄存器单元中的其余晶体管均处于截止状态。
综上所述，在上述初始化阶段P1，第一信号输出端OUTPUT1、第二信号输出端OUTPUT2均被下拉至第二信号端VGL的低电平，从而可以避免第一信号输出端OUTPUT1、第二信号输出端OUTPUT2在该阶段出现误输出的现象。
在如图4所示的输入阶段P2，CLK＝0，CLKB＝1，INPUT＝1，RESET＝0。
在此情况下，信号输入端INPUT输入高电平，第一晶体管M1导通，将第一电压端VDD的高电平输出至上拉节点PU，并通过存储电容C对该高电平进行存储。在该上拉节点PU的控制下，第四晶体管M4、第二晶体管M2导通。通过第四晶体管M4可以将第一时钟信号端CLK输出的低电平传输至第二信号输出端OUTPUT2。通过第二晶体管M2可以将第一时钟信号端CLK输出的低电平传输至第一信号输出端OUTPUT1，此时第三晶体管M3截止。
此外，在上拉节点PU的控制下，第七晶体管M7导通，从而将下拉节点PD的电位下拉至第二电压端VGL的电位。此时，第八晶体管M8、第十晶体管M10、第九晶体管M9处于截止状态。第二时钟信号端CLKB输出高电平，第五晶体管M5、第十二晶体管M12、第十三晶体管M13导通，通过第十二晶体管M12可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过十三晶体管M13可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。虽然通过第五晶体管M5，可以将第二时钟信号端CLKB输出的高电平传输至下拉节点PD，但是由于第七晶体管M7导通，因此下拉节点PD的电位又被下拉至第二电压端VGL的电位。
基于此，复位信号端RESET输出低电平，第十一晶体管M11截止。此外，第一时钟信号端CLK输出低电平，因此第六晶体管M6截止。
在如图4所示的输出阶段P3，CLK＝1，CLKB＝0，INPUT＝0，RESET＝0。
在此情况下，信号输入端INPUT输入低电平，第一晶体管M1截止。在存储电容C的自举作用下，上拉节点PU的电位被进一步拉高。在该上拉节点PU的控制下，第四晶体管M4、第二晶体管M2导通。通过第四晶体管M4可以将第一时钟信号端CLK输出的高电平传输至第二信号输出端OUTPUT2，从而使得该第二信号输出端OUTPUT2能够向下一级移位寄存器单元的信号输入端INPUT提供输入信号。此外，通过第二晶体管M2可以将第一时钟信号端CLK输出的高电平传输至第一信号输出端OUTPUT1，此时第三晶体管M3导通，以将第一时钟信号端CLK输出的高电平传输至第一信号输出端OUTPUT1，从而可以增加第一信号输出端OUTPUT1输出的栅极扫描信号的驱动能力。
此外，在上拉节点PU的控制下，第七晶体管M7导通，将下拉节点PD的电位下拉至第二电压端VGL的电位。此时，第八晶体管M8、第十晶体管M10、第九晶体管M9处于截止状态。
第一时钟信号端CLK输出高电平，第六晶体管M6导通，将第一时钟信号端CLK输出的高电平传输至下拉节点PD，但是由于第七晶体管M7导通，因此下拉节点PD的电位又被下拉至第二电压端VGL的电位。
基于此，第二时钟信号端CLKB输出低电平，第五晶体管M5、第十二晶体管M12、第十三晶体管M13截止。复位信号端RESET输出低电平，第十一晶体管M11截止。
综上所述，在本阶段第一信号输出端OUTPUT1向栅线提供栅极扫描信号线，第二信号输出端OUTPUT2向下一级移位寄存器单元的信号输入端INPUT提供输入信号。
在如图4所示的复位阶段P4，CLK＝0，CLKB＝1，INPUT＝0，RESET＝1。
复位信号端RESET输入高电平，第十一晶体管M11导通，将上拉节点PU的电位下拉至第三电压端VSS的电位，以对上拉节点PU进行复位。此时，第四晶体管M4和第二晶体管M2截止，第三晶体管M3也处于截止状态。第二信号输出端OUTPUT2和第一信号输出端OUTPUT1无扫描信号输出。
第二时钟信号端CLKB输出高电平，第五晶体管M5导通，并将第二时钟信号端CLKB输出的高电平传输至下拉节点PD。在下拉节点PD的控制下，第八晶体管M8、第十晶体管M10以及第九晶体管M9处于导通状态。此时，通过第八晶体管M8可以将上拉节点PU的电位下拉至第二电压端VGL，通过第十晶体管M10可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过第九晶体管M9可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。
此外，第二时钟信号端CLKB输出高电平，第十二晶体管M12、第十三晶体管M13导通，通过第十二晶体管M12可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过十三晶体管M13可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。
基于此，信号输入端INPUT输入低电平，第一晶体管M1截止。第一时钟信号端CLK输入低电平，第六晶体管M6截止。
接下来，在下一图像帧之前，重复上述初始化阶段P1，以使得第一信号输出端OUTPUT1和第二信号输出端OUTPUT2的电位持续被下拉至第二电压端VGL。
本发明实施例提供一种栅极驱动电路，用于对栅线逐行输入栅极驱动信号，如图5所示，包括多级级联的如上所述的任意一种移位寄存器单元(RS1、RS2……RSn)。
具体的，每一级移位寄存器单元RS的第一信号输出端OUTPUT1用于与栅线相连接，以向各行栅线输出栅极扫描信号。
除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元的第二信号输出端OUTPUT2与下一级移位寄存器单元的信号输入端INPUT相连接。
除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的第二信号输出端OUTPUT2与上一级移位寄存器单元的复位信号端RESET相连接。最后一级移位寄存器单元RSn的第二信号输出端OUTPUT2可以空置。
第一极移位寄存器单元RS1的信号输入端INPUT和最后一级移位寄存器单元Gn的复位信号端RESET连接起始信号端STV。当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的信号输入端INPUT时，最后一级移位寄存器单元RSn的复位信号端RESET可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn进行复位。或者，最后一级移位寄存器单元RSn的复位信号端RESET可以单独设置的复位信号。
需要说明的是，为了使得每一个移位寄存器单元的第一时钟信号输入端CLK与第二时钟信号输入端CLKB输出的信号如图4所示波形的频率、振幅相同，相位相反。可以如图5所示，不同移位寄存器单元上的第一时钟信号输入端CLK和第二时钟信号输入端CLKB分别与第一系统时钟信号输入端CLK1和第二系统时钟信号输入端CLK2交替连接。
例如，第一级移位寄存器单元RS1的第一时钟信号输入端CLK连接第一系统时钟信号输入端CLK1，第二时钟信号输入端CLKB连接第二系统时钟信号输入端CLK2；第二级移位寄存器单元RS2的第一时钟信号输入端CLK连接第二系统时钟信号输入端CLK2，第二时钟信号输入端CLKB连接第一系统时钟信号输入端CLK3。以下移位寄存器单元的连接方式同上所述。
本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路。具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
本发明实施例提供一种用于驱动如上所述的任意一种移位寄存器单元的驱动方法，如图4所示，一图像帧内，该驱动方法包括：
在如图4所示的初始化阶段P1的第一子阶段P11，在第二时钟信号端CLKB的控制下，重置模块将第一信号输出端OUTPUT1和第二信号输出端OUTPUT2的电位下拉至第二电压端VGL的电位。
具体的，当上述移位寄存器单元中各个模块的结构如图3所示，且各个模块中的晶体管均为N型晶体管时，在第二时钟信号端CLKB的控制下，第十二晶体管M12和第十三晶体管M13导通，通过第十二晶体管M12可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过十三晶体管M13可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。这样一来，可以在上述初始化阶段P1的第一子阶段P11，对上述第一信号输出端OUTPUT1和第二信号输出端OUTPUT2的电位进行重置，以避免上一图像帧残留的信号对本图像帧输出信号造成影响。
在初始化阶段P1的第二子阶段P12，在第一时钟信号端CLK的控制下，通过下拉控制模块40将第一时钟信号端CLK的电压输出至下拉节点PD，并在下拉节点PD的控制下，第一下拉模块50分别将上拉节点PD和第一信号输出端OUTPUT1的电位下拉至第二电压端VGL的电位，且在下拉节点PD的控制下，第二下拉模块60将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL的电位。
具体的，当上述移位寄存器单元中各个模块的结构如图3所示，且各个模块中的晶体管均为N型晶体管时，在第一时钟信号端CLK的控制下，第六晶体管M6导通，从而将第一时钟信号端CLK输出的高电平传输至下拉节点PD。在该下拉节点PD的控制下，第八晶体管M8、第十晶体管M10以及第九晶体管M9处于导通状态。此时，通过第八晶体管M8可以将上拉节点PU的电位下拉至第二电压端VGL，通过第十晶体管M10可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过第九晶体管M9可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。
在输入阶段P2，在信号输入端INPUT的控制下，上拉控制模块10将第一电压端VDD的电压输出至上拉节点PU，并存储至第二上拉模块30。
具体的，当上述移位寄存器单元中各个模块的结构如图3所示，且各个模块中的晶体管均为N型晶体管时，信号输入端INPUT输入高电平，第一晶体管M1导通，将第一电压端VDD的高电平输出至上拉节点PU，并通过存储电容C对该高电平进行存储。
在输出阶段P3，在上拉节点PU的控制下，第一上拉模块20将第一时钟信号端CLK的电压输出至第一信号输出端OUTPUT1，第二上拉模块30将第一时钟信号端CLK的电压输出至第二信号输出端OUTPUT2。
具体的，当上述移位寄存器单元中各个模块的结构如图3所示，且各个模块中的晶体管均为N型晶体管时，信号输入端INPUT输入低电平，第一晶体管M1截止。在存储电容C的自举作用下，上拉节点PU的电位被进一步拉高。在该上拉节点PU的控制下，第四晶体管M4、第二晶体管M2导通。通过第四晶体管M4可以将第一时钟信号端CLK输出的高电平传输至第二信号输出端OUTPUT2，从而使得该第二信号输出端OUTPUT2能够向下一级移位寄存器单元的信号输入端INPUT提供输入信号。此外，通过第二晶体管M2可以将第一时钟信号端CLK输出的高电平传输至第一信号输出端OUTPUT1，此时第三晶体管M3导通，以将第一时钟信号端CLK输出的高电平传输至第一信号输出端OUTPUT1，从而可以增加第一信号输出端OUTPUT1输出的栅极扫描信号的驱动能力。
在复位阶段P4，在复位信号端RESET的控制下，复位模块70将上拉节点PU的电位下拉至第三电压端VSS的电压。在第二时钟信号端CLKB的控制下，下拉控制模块40将第二时钟信号端CLKB的电压输出至下拉节点PD，并在下拉节点PD的控制下，第一下拉模块50分别将上拉节点PU和第一信号输出端OUTPUT1的电位下拉至第二电压端VGL的电位，且在下拉节点PD的控制下，第二下拉模块60将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL的电位。
具体的，当上述移位寄存器单元中各个模块的结构如图3所示，且各个模块中的晶体管均为N型晶体管时，复位信号端RESET输入高电平，第十一晶体管M11导通，将上拉节点PU的电位下拉至第三电压端VSS的电位，以对上拉节点PU进行复位。此时，第四晶体管M4和第二晶体管M2截止，第三晶体管M3也处于截止状态。第二信号输出端OUTPUT2和第一信号输出端OUTPUT1无扫描信号输出。
第二时钟信号端CLKB输出高电平，第五晶体管M5导通，并将第二时钟信号端CLKB输出的高电平传输至下拉节点PD。在下拉节点PD的控制下，第八晶体管M8、第十晶体管M10以及第九晶体管M9处于导通状态。此时，通过第八晶体管M8可以将上拉节点PU的电位下拉至第二电压端VGL，通过第十晶体管M10可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过第九晶体管M9可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。
此外，第二时钟信号端CLKB输出高电平，第十二晶体管M12、第十三晶体管M13导通，通过第十二晶体管M12可以将第二信号输出端OUTPUT2的电位下拉至第二电压端VGL，通过十三晶体管M13可以将第一信号输出端OUTPUT1的电位下拉至第二电压端VGL。
接下来，在下一图像帧之前，重复上述初始化阶段P1，以使得第一信号输出端OUTPUT1和第二信号输出端OUTPUT2的电位持续被下拉至第二电压端VGL。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括上拉控制模块、第一上拉模块、第二上拉模块、下拉控制模块、第一下拉模块、第二下拉模块、复位模块以及重置模块；
所述上拉控制模块连接第一电压端，信号输入端以及上拉节点，用于在所述信号输入端的控制下，将所述第一电压端的电压输出至上拉节点；
所述第一上拉模块连接第一时钟信号端、第一信号输出端以及所述上拉节点，用于在所述上拉节点的控制下将所述第一时钟信号端的信号输出至所述第一信号输出端；
所述第二上拉模块连接所述第一时钟信号端、第二信号输出端以及所述上拉节点，用于在所述上拉节点的控制下将所述第一时钟信号端的信号输出至所述第二信号输出端；
所述下拉控制模块连接第二时钟信号端、所述第一时钟信号端、上拉节点、下拉节点以及第二电压端，用于在所述上拉节点的控制下将所述下拉节点的电位下拉至所述第二电压端的电位，或者，用于第一时钟信号端的控制下，将所述第一时钟信号端的信号输出至所述下拉节点，或者用于在第二时钟信号端的控制下，将所述第二时钟信号端的信号输出至所述下拉节点；
所述第一下拉模块连接所述下拉节点、所述上拉节点、所述第一信号输出端以及所述第二电压端，用于在所述下拉节点的控制下，分别将所述上拉节点和所述第一信号输出端的电位下拉至所述第二电压端的电位；
所述第二下拉模块连接所述下拉节点、所述第二信号输出端以及所述第二电压端，用于在所述下拉节点的控制下，将所述第二信号输出端的电位下拉至所述第二电压端的电位；
所述复位模块连接复位信号端、所述上拉节点、第三电压端，用于在所述复位信号端的控制下，将所述上拉节点的电位下拉至所述第三电压端的电位；
所述重置模块连接所述第二时钟信号端、第二电压端、第一信号输出端以及第二信号输出端，用于在所述第二时钟信号端的控制下，分别将所述第一信号输出端以及第二信号输出端的电位下拉至所述第二电压端的电位；
与所述第一上拉模块连接的所述第一信号输出端与栅线相连接；
与所述第二上拉模块连接的所述第二信号输出端与下一级移位寄存器单元的信号输入端相连接。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极连接所述信号输入端，第一极连接所述第一电压端，第二极与所述上拉节点相连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉模块包括第二晶体管和第三晶体管；
所述第二晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极与所述第一信号输出端相连接；
所述第三晶体管的栅极和第二极连接所述第一信号输出端，第二极与所述第一时钟信号端相连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉模块包括第四晶体管和存储电容；
所述第四晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极与所述第二信号输出端相连接；
所述存储电容的一端连接所述第四晶体管的栅极，另一端与所述第二信号输出端相连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，下拉控制模块包括第五晶体管、第六晶体管以及第七晶体管；
所述第五晶体管的栅极和第一极连接所述第二时钟信号端，第二极与所述下拉节点相连接；
所述第六晶体管的栅极和第一极连接所述第一时钟信号端，第二极与所述下拉节点相连接；
所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第二电压端，第二极与所述下拉节点相连接。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉模块包括第八晶体管和第九晶体管；
所述第八晶体管的栅极连接所述下拉节点，第一极连接所述第二电压端，第二极与所述上拉节点相连接；
所述第九晶体管的栅极连接所述下拉节点，第一极连接所述第二电压端，第二极与所述第一信号输出端相连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉模块包括第十晶体管，所述第十晶体管的栅极连接所述下拉节点，第一极连接所述第二电压端，第二极与所述第二信号输出端相连接。
8.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第十一晶体管；
所述第十一晶体管的栅极连接所述复位信号端，第一极连接所述第三电压端，第二极与所述上拉节点相连接。
9.根据权利要求1所述的移位寄存器单元，其特征在于，所述重置模块包括第十二晶体管以及第十三晶体管；
所述第十二晶体管的栅极连接所述第二时钟信号端，第一极连接所述第二电压端，第二极与所述第二信号输出端相连接；
所述第十三晶体管的栅极连接所述第二时钟信号端，所述第一极连接所述第二电压端，第二极与所述第一信号输出端相连接。
10.一种栅极驱动电路，用于对栅线逐行输入栅极驱动信号，包括多级级联的如权利要求1-9任一项所述的移位寄存器单元，其特征在于，
每一级移位寄存器单元的第一信号输出端用于与所述栅线相连接；
除了第一级移位寄存器单元以外，上一级移位寄存器单元的第二信号输出端与下一级移位寄存器单元的信号输入端相连接；
除了最后一级移位寄存器单元以外，下一级移位寄存器单元的第二信号输出端与上一级移位寄存器单元的复位信号端相连接，最后一级移位寄存器单元的第二信号输出端空置；
第一极移位寄存器单元的信号输入端和最后一级移位寄存器单元的复位信号端连接起始信号端。
11.一种显示装置，其特征在于，包括如权利要求10所述的栅极驱动电路。
12.一种用于驱动如权利要求1-9任一项所述的移位寄存器单元的驱动方法，其特征在于，一图像帧内，所述驱动方法包括：
在初始化阶段的第一子阶段，在所述第二时钟信号端的控制下，所述重置模块将所述第一信号输出端和所述第二信号输出端的电位下拉至所述第二电压端的电位；
在初始化阶段的第二子阶段，在第一时钟信号端的控制下，通过下拉控制模块将所述第一时钟信号端的电压输出至下拉节点，并在所述下拉节点的控制下，第一下拉模块分别将上拉节点和第一信号输出端的电位下拉至第二电压端的电位，且在下拉节点的控制下，第二下拉模块将第二信号输出端的电位下拉至所述第二电压端的电位；
在输入阶段，在信号输入端的控制下，上拉控制模块将第一电压端的电压输出至上拉节点，并存储至第二上拉模块；
在输出阶段，在所述上拉节点的控制下，第一上拉模块将所述第一时钟信号端的电压输出至第一信号输出端，所述第二上拉模块将所述第一时钟信号端的电压输出至第二信号输出端；
在复位阶段，在所述复位信号端的控制下，所述复位模块将所述上拉节点的电位下拉至所述第三电压端的电压；在第二时钟信号端的控制下，所述下拉控制模块将所述第二时钟信号端的电压输出至所述下拉节点，并在所述下拉节点的控制下，第一下拉模块分别将上拉节点和第一信号输出端的电位下拉至第二电压端的电位，且在下拉节点的控制下，第二下拉模块将第二信号输出端的电位下拉至所述第二电压端的电位；
在下一图像帧之前，重复所述初始化阶段。
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