CN107507556B - 移位寄存器单元及驱动方法、栅极驱动电路以及显示装置 - Google Patents

Abstract

本发明的实施例提供移位寄存器单元及驱动方法、栅极驱动电路以及显示装置。移位寄存器单元包括：输入电路，第一上拉点，第二上拉点，时序控制电路，第一输出电路，第二输出电路，下拉控制电路，第一下拉电路，以及第二下拉电路。输入电路控制第一上拉点的电压。时序控制电路与第一上拉点和第二上拉点耦接，并且被配置为基于第一上拉点的电压，控制第二上拉点的电压。第一输出电路控制第一输出端的电压。第二输出电路控制第二输出端的电压。下拉控制电路控制下拉点的电压。第一下拉电路控制第一上拉点的电压。第二下拉电路控制第二上拉点的电压。移位寄存器单元可以输出多级的栅极驱动信号，并且，能够调整栅极驱动信号之间的时序关系。

Description

移位寄存器单元及驱动方法、栅极驱动电路以及显示装置

技术领域

本发明涉及显示技术，尤其涉及移位寄存器单元及驱动方法、栅极驱动电路以及显示装置。

背景技术

在显示面板上，为了实现更窄的边框。栅极驱动电路采用GOA(Gate on Array)技术。栅极驱动电路直接集成在阵列基板上，取代独立设置的栅极驱动芯片。

这样的栅极驱动电路包括多级的移位寄存器单元(GOA单元)。通常，每一级的GOA单元对于一级像素单元输出栅极驱动信号，因此，栅极驱动电路的结构仍然较为复杂，占用空间较多。

为了进一步优化边框的空间，能够为多级像素单元输出栅极驱动信号的GOA单元显得尤为重要。

发明内容

本发明的实施例提供移位寄存器单元及驱动方法、栅极驱动电路以及显示装置。

本发明的第一个方面提供了一种移位寄存器单元。移位寄存器单元包括：输入电路，第一上拉点，第二上拉点，时序控制电路，第一输出电路，第二输出电路，下拉控制电路，第一下拉电路，以及第二下拉电路。输入电路与第一上拉点耦接，并且被配置为基于输入端的电压，控制第一上拉点的电压。时序控制电路与第一上拉点和第二上拉点耦接，并且被配置为基于第一上拉点的电压，控制第二上拉点的电压。第一输出电路与第一上拉点耦接，并且被配置为基于第一上拉点的电压，控制第一输出端的电压。第二输出电路与第二上拉点耦接，并且被配置为基于第二上拉点的电压，控制第二输出端的电压。下拉控制电路经由下拉点与第一下拉电路和第二下拉电路耦接，并且被配置为基于输入端的电压，控制下拉点的电压。第一下拉电路与第一上拉点耦接，并且被配置为基于下拉点的电压，控制第一上拉点的电压。第二下拉电路与第二上拉点耦接，并且被配置为基于下拉点的电压，控制第二上拉点的电压。

在本发明的实施例中，移位寄存器单元还包括：第三上拉点，以及第三输出电路。第三上拉点与第一上拉点和第二上拉点中的一个耦接。第三输出电路与第三上拉点耦接，并且被配置为基于第三上拉点的电压，控制第三输出端的电压。

在本发明的实施例中，时序控制电路包括：第一晶体管。第一晶体管的控制极与第一上拉点耦接，第一晶体管的第一极与时序控制信号端耦接，第一晶体管的第二极与第二上拉点耦接。

在本发明的实施例中，第一输出电路包括：第二晶体管、第一电容。第二晶体管的控制极与第一上拉点耦接，第二晶体管的第一极与第一时钟信号端耦接，第二晶体管的第二极与第一输出端耦接。第一电容与第二晶体管的控制极和第二极耦接。第二输出电路包括：第三晶体管、第二电容。第三晶体管的控制极与第二上拉点耦接，第三晶体管的第一极与第二时钟信号端耦接，第三晶体管的第二极与第二输出端耦接。第二电容与第三晶体管的控制极和第二极耦接。

在本发明的实施例中，输入电路包括：第四晶体管。第四晶体管的控制极与输入端耦接，第四晶体管的第一极与第一电压端耦接，第四晶体管的第二极与第一上拉点耦接。

在本发明的实施例中，下拉控制电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管。第五晶体管的控制极和第一极与第一电压端耦接，第二极与第六晶体管的第一极耦接。第六晶体管的控制极与输入端耦接，第一极与第七晶体管的控制极耦接，第二极与第二电压端耦接。第七晶体管的控制极与第五晶体管的第二极耦接，第一极与下拉控制信号端耦接，第二极与第八晶体管的第一极耦接。第八晶体管的控制极与输入端耦接，第一极与下拉点耦接，第二极与第二电压端耦接。

在本发明的实施例中，第一下拉电路包括：第九晶体管。第九晶体管的控制极与下拉点耦接，第一极与第一上拉点耦接，第二极与第二电压端耦接。第二下拉电路包括：第十晶体管。第十晶体管的控制极与下拉点耦接，第一极与第二上拉点耦接，第二极与第二电压端耦接。

在本发明的实施例中，第一下拉电路还包括：第十一晶体管。第十一晶体管的第一极与第一输出端耦接，第二极与第二电压端耦接，控制极与第二输出端耦接。第二下拉电路还包括：第十二晶体管。第十二晶体管的第一极与第二输出端耦接，第二极与第二电压端耦接，控制极与第一输出端耦接。

在本发明的实施例中，输入电路包括：第十三晶体管，第十四晶体管，第十五晶体管，第十六晶体管，第十七晶体管，以及第十八晶体管。第十三晶体管的控制极和第一极与输入端耦接，第二极与第十四晶体管的第一极耦接。第十四晶体管的控制极与输入端耦接，第一极与第十五晶体管的控制极耦接，第二极与第一上拉点耦接。第十五晶体管的控制极和第二极与第十三晶体管的第二极耦接，第一极与第一电压端耦接。第十六晶体管的控制极与第十五晶体管的控制极耦接，第一极与第一电压端耦接，第二极与第一上拉点耦接。第十七晶体管的控制极与下拉点耦接，第一极与第一上拉点耦接，第二极与第十五晶体管的第二极耦接。第十八晶体管的控制极与下拉点耦接，第一极与第十七晶体管的第二极耦接，第二极与第二电压端耦接。

本发明的第二个方面提供了一种移位寄存器单元，包括：第一晶体管，第二晶体管，第一电容，第三晶体管，第二电容，第四晶体管，第五晶体管，第六晶体管，第七晶体管，第八晶体管，第九晶体管，第十晶体管，输入端，第一上拉点，第二上拉点，第一输出端，第二输出端，下拉点。第一晶体管的控制极与第一上拉点耦接，第一晶体管的第一极与时序控制信号端耦接，第一晶体管的第二极与第二上拉点耦接。第二晶体管的控制极与第一上拉点耦接，第二晶体管的第一极与第一时钟信号端耦接，第二晶体管的第二极与第一输出端耦接。第一电容与第二晶体管的控制极和第二极耦接。第三晶体管的控制极与第二上拉点耦接，第三晶体管的第一极与第二时钟信号端耦接，第三晶体管的第二极与第二输出端耦接。第二电容与第三晶体管的控制极和第二极耦接。第四晶体管的控制极与输入端耦接，第四晶体管的第一极与第一电压端耦接，第四晶体管的第二极与第一上拉点耦接。第五晶体管的控制极和第一极与第一电压端耦接，第二极与第六晶体管的第一极耦接。第六晶体管的控制极与输入端耦接，第一极与第七晶体管的控制极耦接，第二极与第二电压端耦接。第七晶体管的控制极与第五晶体管的第二极耦接，第一极与下拉控制信号端耦接，第二极与第八晶体管的第一极耦接。第八晶体管的控制极与输入端耦接，第一极与下拉点耦接，第二极与第二电压端耦接。第九晶体管的控制极与下拉点耦接，第一极与第一上拉点耦接，第二极与第二电压端耦接。第十晶体管的控制极与下拉点耦接，第一极与第二上拉点耦接，第二极与第二电压端耦接。

在本发明的实施例中，移位寄存器单元还包括：第十一晶体管，第十二晶体管。第十一晶体管的第一极与第一输出端耦接，第二极与第二电压端耦接，控制极与第二输出端耦接。第十二晶体管的第一极与第二输出端耦接，第二极与第二电压端耦接，控制极与第一输出端耦接。

本发明的第三个方面提供了一种移位寄存器单元，包括：第一晶体管，第二晶体管，第一电容，第三晶体管，第二电容，第五晶体管，第六晶体管，第七晶体管，第八晶体管，第九晶体管，第十晶体管，第十三晶体管，第十四晶体管，第十五晶体管，第十六晶体管，第十七晶体管，第十八晶体管，输入端，第一上拉点，第二上拉点，第一输出端，第二输出端，下拉点。第一晶体管的控制极与第一上拉点耦接，第一晶体管的第一极与时序控制信号端耦接，第一晶体管的第二极与第二上拉点耦接。第二晶体管的控制极与第一上拉点耦接，第二晶体管的第一极与第一时钟信号端耦接，第二晶体管的第二极与第一输出端耦接。第一电容与第二晶体管的控制极和第二极耦接。第三晶体管的控制极与第二上拉点耦接，第三晶体管的第一极与第二时钟信号端耦接，第三晶体管的第二极与第二输出端耦接。第二电容与第三晶体管的控制极和第二极耦接。第五晶体管的控制极和第一极与第一电压端耦接，第二极与第六晶体管的第一极耦接。第六晶体管的控制极与输入端耦接，第一极与第七晶体管的控制极耦接，第二极与第二电压端耦接。第七晶体管的控制极与第五晶体管的第二极耦接，第一极与下拉控制信号端耦接，第二极与第八晶体管的第一极耦接。第八晶体管的控制极与输入端耦接，第一极与下拉点耦接，第二极与第二电压端耦接。第九晶体管的控制极与下拉点耦接，第一极与第一上拉点耦接，第二极与第二电压端耦接。第十晶体管的控制极与下拉点耦接，第一极与第二上拉点耦接，第二极与第二电压端耦接。第十三晶体管的控制极和第一极与输入端耦接，第二极与第十四晶体管的第一极耦接。第十四晶体管的控制极与输入端耦接，第一极与第十五晶体管的控制极耦接，第二极与第一上拉点耦接。第十五晶体管的控制极和第二极与第十三晶体管的第二极耦接，第一极与第一电压端耦接。第十六晶体管的控制极与第十五晶体管的控制极耦接，第一极与第一电压端耦接，第二极与第一上拉点耦接。第十七晶体管的控制极与下拉点耦接，第一极与第一上拉点耦接，第二极与第十五晶体管的第二极耦接。第十八晶体管的控制极与下拉点耦接，第一极与第十七晶体管的第二极耦接，第二极与第二电压端耦接。

本发明的第四个方面提供了一种移位寄存器单元的驱动方法，包括：响应于输入端的电压有效，控制第一上拉点的电压有效；响应于第一上拉点的电压有效，并且第一时钟信号端的电压有效，控制第一输出端的电压有效；响应于第一上拉点的电压有效，并且时序控制信号端的电压有效，使得第二上拉点的电压有效；响应于第二上拉点的电压有效，并且第二时钟信号端的电压有效，控制第二输出端的电压有效；响应于输入端的电压无效，并且下拉控制信号端的电压有效，控制下拉点的电压有效；并且响应于下拉点的电压有效，控制第一上拉点和第二上拉点的电压无效。

本发明的第五个方面提供了一种栅极驱动电路，包括多个级联的上述的移位寄存器单元。在相邻的两级中，第一级的移位寄存器单元的输出端中的一个与第二级的移位寄存器单元的输入端耦接。

本发明的第六个方面提供了一种显示面板，包括上述的栅极驱动电路。

本发明的第七个方面提供了一种显示装置，包括上述的显示面板。

根据本发明的实施例的移位寄存器单元及驱动方法、栅极驱动电路以及显示装置，可以利用一级移位寄存器单元输出多级的栅极驱动信号，并且，能够调整多级的栅极驱动信号之间的时序关系，满足不同的应用需求。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是本发明的实施例提供的移位寄存器单元的示例性的框图；

图2是图1所示的移位寄存器单元的一个示例性的电路图；

图3是图2所示电路的附加的部分；

图4是图2所示电路的替换的部分；

图5是本发明的实施例提供的移位寄存器单元的另一个示例性的电路图；

图6是图5所示电路的附加的部分；

图7是本发明的实施例提供的移位寄存器单元的驱动方法的示例性的流程图；

图8是图7所示的驱动方法的一个示例性的时序图；

图9是图7所示的驱动方法的另一个示例性的时序图；

图10是本发明的实施例提供的栅极驱动电路的示例性的框图；

图11是图10所示的栅极驱动电路的一个示例性的时序图；

图12是本发明的实施例提供的一种显示面板的示例性的框图。

具体实施方式

为了使本发明的实施例的技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。

图1是本发明的实施例提供的移位寄存器单元的示例性的框图。如图1所示，移位寄存器单元100包括：输入电路1，第一上拉点P1，第二上拉点P2，时序控制电路5，第一输出电路201，第二输出电路202，下拉控制电路3，第一下拉电路401，以及第二下拉电路402。输入电路1与第一上拉点P1耦接，并且被配置为基于输入端IP的电压，控制第一上拉点P1的电压。时序控制电路5与第一上拉点P1和第二上拉点P2耦接，并且被配置为基于第一上拉点P1的电压，控制第二上拉点P2的电压。第一输出电路201与第一上拉点P1耦接，并且被配置为基于第一上拉点P1的电压，控制第一输出端OP1的电压。第二输出电路202与第二上拉点P2耦接，并且被配置为基于第二上拉点P2的电压，控制第二输出端OP2的电压。下拉控制电路3经由下拉点D与第一下拉电路401和第二下拉电路402耦接，并且被配置为基于输入端IP的电压，控制下拉点D的电压。第一下拉电路401与第一上拉点P1耦接，并且被配置为基于下拉点D的电压，控制第一上拉点P1的电压。第二下拉电路402与第二上拉点P2耦接，并且被配置为基于下拉点D的电压，控制第二上拉点P2的电压。

根据本发明的实施例的移位寄存器单元，通过第一输出电路201，第二输出电路202，可以利用一级移位寄存器单元输出多级的栅极驱动信号。通过与第一上拉点P1和第二上拉点P2耦接的时序控制电路5，能够调整多级的栅极驱动信号之间的时序关系，满足不同的应用需求。

图2是图1所示的移位寄存器单元的一个示例性的电路图。如图2所示，时序控制电路5包括：第一晶体管T1。第一晶体管T1的控制极与第一上拉点P1耦接，第一晶体管T1的第一极与时序控制信号端TC耦接，第一晶体管T1的第二极与第二上拉点P2耦接。

时序控制电路5基于第一上拉点P1的电压，控制第二上拉点P2的电压。具体而言，在第一上拉点P1的电压有效时，第一晶体管T1导通，使得时序控制信号端TC与第二上拉点P2耦接。这样，在第一上拉点P1的电压有效，使得第一输出电路201进入期望的工作状态后，第二上拉点P2的电压不一定立即有效。仅当第一上拉点P1和时序控制信号端TC的电压同时有效时，第二上拉点P2的电压有效。如此，可以通过灵活地设置时序控制信号端TC的电压，改变第二上拉点P2的电压变为有效的时刻，从而控制第二输出电路202进入期望的工作状态的时刻。

基于图2所示的电路，可以以简单的电路结构，实现多级的栅极驱动信号之间的时序关系的调整，满足不同的应用需求。例如，通过设置时序控制信号端TC的电压，第二输出端OP2可以比第一输出端OP1提前输出栅极驱动信号。或者，第二输出端OP2也可以与第一输出端OP1同时输出栅极驱动信号。或者，第二输出端OP2也可以比第一输出端OP1滞后地输出栅极驱动信号。

应当理解，电压“有效”是指该电压能够使得相应的电路或者元件进入期望的工作状态，而不是对于具体电压幅值的限定。例如，第一上拉点P1的电压有效可以是指该电压能够使得第一晶体管T1导通。如果第一晶体管T1是P型晶体管，该“有效”的电压可以是足够低的电压，以使得第一晶体管T1导通。如果第一晶体管T1是N型晶体管，该“有效”的电压可以是足够高的电压，以使得第一晶体管T1导通。同理，“无效”是指该电压不能够使得相应的电路或者元件进入期望的工作状态。例如，第一上拉点P1的电压无效是指该电压使得第一晶体管T1截止，而不是导通。

此外，按照通常的理解，“耦接”包括直接或者间接的电耦接。

在图2的示例中，第一输出电路201，第二输出电路202采用同样的结构。第一输出电路201包括：第二晶体管T2、第一电容C1。第二晶体管T2的控制极与第一上拉点P1耦接，第二晶体管T2的第一极与第一时钟信号端CLK1耦接，第二晶体管T2的第二极与第一输出端OP1耦接。第一电容C1与第二晶体管T2的控制极和第二极耦接，即，与第一上拉点P1和第一输出端OP1耦接。

在第一上拉点P1的电压有效时，第二晶体管T2导通，第一输出端OP1与第一时钟信号端CLK1耦接。此后，当第一时钟信号端CLK1的电压有效时，第一输出端OP1将输出有效的栅极驱动信号。同时，在第一输出端OP1的电压从无效变为有效时，由于第一电容C1的两端的电压差保持恒定，第一上拉点P1的电压也将随之变化。以第一上拉点P1的有效电压为高电压为例，第一上拉点P1的电压将继续增高，使得第二晶体管T2更加稳定地导通。

第二输出电路202包括：第三晶体管T3、第二电容C2。第三晶体管T3的控制极与第二上拉点P2耦接，第三晶体管T3的第一极与第二时钟信号端CLK2耦接，第三晶体管T3的第二极与第二输出端OP2耦接。第二电容C2与第三晶体管T3的控制极和第二极耦接，即，与第二上拉点P2和第二输出端OP2耦接。

在第二上拉点P2的电压有效时，第三晶体管T3导通，第二输出端OP2与第二时钟信号端CLK2耦接。此后，当第二时钟信号端CLK2的电压有效时，第二输出端OP2将输出有效的栅极驱动信号。同时，第二输出端OP2的电压从无效变为有效时，由于第二电容C2的两端的电压差保持恒定，第二上拉点P2的电压也将随之变化。同样地，以第二上拉点P2的有效电压为高电压为例，第二上拉点P2的电压将继续增高，使得第三晶体管T3更加稳定地导通。

第一电容C1/第二电容C2可以使得第二晶体管T2/第三晶体管T3更加稳定地导通。此外，采用同样结构的输出电路，能够很容易地扩展移位寄存器单元输出的栅极驱动信号的级数。

在图2的示例中，输入电路1包括：第四晶体管T4。第四晶体管T4的控制极与输入端IP耦接，第四晶体管T4的第一极与第一电压端V1耦接，第四晶体管T4的第二极与第一上拉点P1耦接。在输入端IP的电压有效时，第一上拉点P1与第一电压端V1耦接。因此，在输入端IP与第一电压端V1的电压同时有效时，第一上拉点P1的电压有效。第一电压端V1可以耦接到始终提供有效电压的电压源。通过电压源向第一上拉点P1提供有效电压，可以保证电压的稳定性，降低噪声。

作为其它的示例，第一电压端V1可以与输入端IP耦接，即，也可以将输入端IP同时耦接到第四晶体管T4的控制极和第一极。此时，只要输入端IP的电压有效，第一上拉点P1的电压就会有效。

在图2的示例中，下拉控制电路3包括：第五晶体管T5，第六晶体管T6，第七晶体管T7和第八晶体管T8。第五晶体管T5的控制极和第一极与第一电压端V1耦接，第二极与第六晶体管T6的第一极耦接。第六晶体管T6的控制极与输入端IP耦接，第一极与第七晶体管T7的控制极耦接，第二极与第二电压端V2耦接。第七晶体管T7的控制极与第五晶体管T5的第二极耦接，第一极与下拉控制信号端DC耦接，第二极与第八晶体管T8的第一极耦接。第八晶体管T8的控制极与输入端IP耦接，第一极与下拉点D耦接，第二极与第二电压端V2耦接。第二电压端V2可以耦接到始终提供无效电压的电压源。

在输入端IP的电压无效时，第六晶体管T6截止，第八晶体管T8截止。在第一电压端V1的有效电压的作用下，第五晶体管T5始终导通。第五晶体管T5的第二极的电压有效，使得第七晶体管T7导通，下拉点D与下拉控制信号端DC耦接。如果下拉控制信号端DC的电压有效，则第一下拉电路401，第二下拉电路402将进入期望的工作状态，对于第一上拉点P1，第二上拉点P2的电压进行下拉。如果下拉控制信号端DC的电压无效，则第一下拉电路401，第二下拉电路402将不会进入期望的工作状态，即，不会对于第一上拉点P1，第二上拉点P2的电压进行下拉。

在输入端IP的电压有效时，第六晶体管T6导通，使得第七晶体管T7的控制极与第二电压端V2耦接，从而第七晶体管T7截止，断开下拉控制信号端DC与下拉点D的耦接。第八晶体管T8导通，使得下拉点D与第二电压端V2耦接，以保证下拉点D的电压始终无效。

通过设定这样的控制逻辑，可以在输入端IP的电压有效时，防止下拉点D的电压受到噪声等的影响成为有效的电压，减小对于栅极驱动信号的输出的影响。

在图2的示例中，对应于输出电路采用相同的结构，第一下拉电路401和第二下拉电路402也可以采用同样的结构。第一下拉电路401包括：第九晶体管T9。第九晶体管T9的控制极与下拉点D耦接，第一极与第一上拉点P1耦接，第二极与第二电压端V2耦接。在下拉点D的电压有效时，第九晶体管T9导通，第一上拉点P1和第二电压端V2耦接。第一上拉点P1的电压无效，使得第一输出电路201不再输出栅极驱动信号。

第二下拉电路402包括：第十晶体管T10。第十晶体管T10的控制极与下拉点D耦接，第一极与第二上拉点P2耦接，第二极与第二电压端V2耦接。在下拉点D的电压有效时，第十晶体管T10导通，第二上拉点P2和第二电压端V2耦接。第二上拉点P2的电压无效，使得第二输出电路202不再输出栅极驱动信号。

下拉点D同时与多个下拉电路耦接，可以简化电路结构。

图2的示例的电路提供了多个优势，例如，可以稳定持续地抑制噪声。输出电路、下拉电路等部分采用同样的结构，使得移位寄存器单元易于扩展，替换，这尤其有利于对于部分损坏的电路进行维修，而不会产生不良影响。尤其有利的是，时序控制电路5提供了灵活调整多级输出之间的时序的手段。

图3是图2所示电路的附加的部分。如图3所示，第一下拉电路401还可以包括第十一晶体管T11。第十一晶体管T11的第一极与第一输出端OP1耦接，第二极与第二电压端V2耦接，控制极与第二输出端OP2耦接。即，在第二输出端OP2为有效电压时，第十一晶体管T11导通，使得第一输出端OP1与第二电压端V2耦接。

第二下拉电路402还可以包括第十二晶体管T12。第十二晶体管T12的第一极与第二输出端OP2耦接，第二极与第二电压端V2耦接，控制极与第一输出端OP1耦接。即，在第一输出端OP1为有效电压时，第十二晶体管T12导通，使得第二输出端OP2与第二电压端V2耦接。

通过这样的设置，防止同时输出多级有效的栅极驱动信号，保证多级栅极驱动信号的时序正确，减少噪声。

图4是图2中所示电路的替换的部分。作为示例性的替换的方案，输入电路1可以包括：第十三晶体管T13，第十四晶体管T14，第十五晶体管T15，第十六晶体管T16，第十七晶体管T17，以及第十八晶体管T18。第十三晶体管T13的控制极和第一极与输入端IP耦接，第二极与第十四晶体管T14的第一极耦接。第十四晶体管T14的控制极与输入端IP耦接，第一极与第十五晶体管T15的控制极耦接，第二极与第一上拉点P1耦接。第十五晶体管T15的控制极和第二极与第十三晶体管T13的第二极耦接，第一极与第一电压端V1耦接。第十六晶体管T16的控制极与第十五晶体管T15的控制极耦接，第一极与第一电压端V1耦接，第二极与第一上拉点P1耦接。第十七晶体管T17的控制极与下拉点D耦接，第一极与第一上拉点P1耦接，第二极与第十五晶体管T15的第二极耦接。第十八晶体管T18的控制极与下拉点D耦接，第一极与第十七晶体管T17的第二极耦接，第二极与第二电压端V2耦接。

在下拉点D的电压有效时，第十七晶体管T17和第十八晶体管T18导通，第一上拉点P1和第二电压端V2耦接，第一上拉点P1的电压无效。

在下拉点D的电压无效时，第十七晶体管T17和第十八晶体管T18截止，断开第一上拉点P1和第二电压端V2的耦接。此时，只要输入端IP的电压有效，第十三晶体管T13，第十四晶体管T14，第十五晶体管T15，第十六晶体管T16导通，使得第一上拉点P1与输入端IP、第一电压端V1耦接。第一上拉点P1的电压有效。

输入电路1与下拉点D耦接，可以保证第一上拉点P1的电压的时序正确，减少噪声的影响。

在图2-4中，以移位寄存器单元包括第一输出电路201和第二输出电路202为例进行了说明。应当理解，移位寄存器单元还可以很容易地扩展以包括更多的输出电路。

图5是本发明的实施例提供的移位寄存器单元的另一个示例性的电路图。如图5所示，移位寄存器单元100还可以包括：第三上拉点P3，第三输出电路203，以及第三下拉电路403。第三上拉点P3与第一上拉点P1耦接。第三输出电路203与第三上拉点P3耦接，并且被配置为基于第三上拉点P3的电压，控制第三输出端OP3的电压。第三下拉电路403与下拉点D耦接，并且被配置为基于下拉点D的电压，控制第三上拉点P3的电压。

基于模块化的设计，第三输出电路203的结构可以与第一输出电路201和第二输出电路202完全相同，第三下拉电路403的结构可以与第一下拉电路401和第二下拉电路402的结构完全相同。

如图5所示，第三输出电路203包括：第十九晶体管T19、第三电容C3。第十九晶体管T19的控制极与第三上拉点P3耦接，第十九晶体管T19的第一极与第三时钟信号端CLK3耦接，第十九晶体管T19的第二极与第三输出端OP3耦接。第三电容C3与第十九晶体管T19的控制极和第二极耦接，即，与第三上拉点P3和第三输出端OP3耦接。

第三下拉电路403包括：第二十晶体管T20。第二十晶体管T20的控制极与下拉点D耦接，第一极与第三上拉点P3耦接，第二极与第二电压端V2耦接。在下拉点D的电压有效时，第二十晶体管T20导通，第三上拉点P3和第二电压端V2耦接。第三上拉点P3的电压无效，使得第三输出电路203不再输出栅极驱动信号。

应当理解，第三上拉点P3也可以第二上拉点P2耦接。第三上拉点P3和第一上拉点P1或者第二上拉点P2的耦接也可以经由额外的时序控制电路完成。

此外，在第三上拉点P3与第一上拉点P1或者第二上拉点P2直接耦接的情况下，可以省略第三下拉电路403。

图6是图5所示电路的附加的部分。如图6所示，第一下拉电路401还包括第十一晶体管T11，第二下拉电路402还包括第十二晶体管T12，第三下拉电路403还包括第二十一晶体管T21。与图3所示的电路相比，增加了第二十一晶体管T21，同时改变了第一下拉电路401中的第十一晶体管T11的耦接方式。第十一晶体管T11的控制极可以与第三输出端OP3耦接，第一极与第一输出端OP1耦接，第二极与第二电压端V2耦接。第十二晶体管T12的耦接方式不变，其控制极可以与第一输出端OP1耦接，第一极与第二输出端OP2耦接，第二极与第二电压端V2耦接。第二十一晶体管T21的控制极可以与第二输出端OP2耦接，第一极与第三输出端OP3耦接，第二极与第二电压端V2耦接。如此，在第一输出端OP1的电压有效时，第二输出端OP2的电压无效。第二输出端OP2的电压有效时，第三输出端OP3的电压无效。第三输出端OP3的电压有效时，第一输出端OP1的电压无效。

通过这样的设置，防止同时输出多级有效的栅极驱动信号，保证多级栅极驱动信号的时序正确，减少噪声。

作为其它未图示的示例，与图3比较，第一下拉电路401中的第十一晶体管T11的耦接方式也可以不变。第二十一晶体管T21的控制极可以与第二输出端OP2或者第一输出端OP1中的任一个耦接，第一极与第三输出端OP3耦接，第二极与第二电压端V2耦接。

图7是本发明的实施例提供的移位寄存器单元的驱动方法的示例性的流程图。如图7所示，移位寄存器单元的驱动方法包括：S701，基于输入端的电压，控制第一上拉点的电压；S702，基于第一上拉点的电压，控制第一输出端的电压；S703，基于第一上拉点的电压，控制第二上拉点的电压；S704，基于第二上拉点的电压，控制第二输出端的电压；S705，基于输入端的电压，控制下拉点的电压；以及S706，基于下拉点的电压，控制第一上拉点和第二上拉点的电压。

图8是图7所示的驱动方法的一个示例性的时序图。以下，同时参照图2的电路和图8的时序图对于图7中的步骤进行示例性的说明。

在步骤S701中，响应于输入端IP的电压有效，第四晶体管T4导通，第一上拉点P1与第一电压端V1耦接，控制第一上拉点P1的电压有效。

在步骤S702中，响应于第一上拉点P1的电压有效，第二晶体管T2导通，第一输出端OP1与第一时钟信号端CLK1耦接。第一时钟信号端CLK1的电压有效，第一输出端OP1将输出有效的栅极驱动信号。

同时，第一输出端OP1的电压从无效变为有效时，由于第一电容C1的两端的电压差保持恒定，第一上拉点P1的电压也将随之变化。以第一上拉点P1的有效电压为高电压为例，第一上拉点P1的电压将继续增高，使得第二晶体管T2更加稳定地导通。

在步骤S703中，响应于第一上拉点P1的电压有效，第一晶体管T1导通，使得时序控制信号端TC与第二上拉点P2耦接。时序控制信号端TC的电压，使得第二上拉点P2的电压有效。

在步骤S704中，响应于第二上拉点P2的电压有效，第三晶体管T3导通，第二输出端OP2与第二时钟信号端CLK2耦接。第二时钟信号端CLK2的电压有效，第二输出端OP2将输出有效的栅极驱动信号。同时，第二输出端OP2的电压从无效变为有效时，由于第二电容C2的两端的电压差保持恒定，第二上拉点P2的电压也将随之变化。以第二上拉点P2的有效电压为高电压为例，第二上拉点P2的电压将继续增高，使得第三晶体管T3更加稳定地导通。

在步骤S705中，响应于输入端IP的电压无效，第六晶体管T6截止，第八晶体管T8截止。在第一电压端V1的有效电压的作用下，第五晶体管T5始终导通。第五晶体管T5的第二极的电压有效，使得第七晶体管T7导通，下拉点D与下拉控制信号端DC耦接。下拉控制信号端DC的电压有效，使得下拉点D的电压有效。

在步骤S706中，下拉点D的电压有效，第九晶体管T9导通，第一上拉点P1和第二电压端V2耦接。第一上拉点P1的电压无效。下拉点D的电压有效，第十晶体管T10导通，第二上拉点P2和第二电压端V2耦接。第二上拉点P2的电压无效。

此外，应当理解，为了便于说明，在图7中以顺序框图的形式示出了移位寄存器单元的驱动方法，然而，这并不是对于各个步骤之间的顺序的限定，例如，步骤S705与步骤S706同时进行。此外，步骤之间的执行顺序可以被调整。

图9是图7所示的驱动方法的另一个示例性的时序图。如图9所示，与图8不同的是，改变了时序控制端TC的电压的波形。时序控制端TC的电压变为有效的时刻提前。相应地，第二上拉点P2的电压提前有效，第二输出端OP2在第一输出端OP1之前输出栅极驱动信号。

在这种时序下，第二输出端OP2输出的信号与输入端IP输入的信号相同。因此，第二输出端OP2输出的信号可用于反馈到上一行，增强信号驱动能力。

根据图8和图9的示例，仅仅改变时序控制端TC的电压，即可以灵活地调整多级输出之间的时序关系。可以利用使用一个移位寄存器单元输出的驱动信号中的一个替换上一级或者下一级的移位寄存器单元输出的驱动信号，这有利于对于发生了“不良”的移位寄存器单元进行维修。

图10是本发明的实施例提供的栅极驱动电路的示例性的框图。栅极驱动电路包括级联的多个上述的移位寄存器单元。作为示例，图10中示出了前面的三级。在相邻的两级中，第一级的移位寄存器单元的输出端中的一个与第二级的移位寄存器单元的输入端耦接。图10中示出了第二输出端OP2与下一级的移位寄存器单元的输入端IP耦接。

栅极驱动电路的第一级移位寄存器单元的输入端IP与扫描启动端STV耦接。第一级的移位寄存器单元与第一行像素单元的栅极线G1，第二行像素单元的栅极线G2耦接。第二级的移位寄存器单元与第三行像素单元的栅极线G3，第四行像素单元的栅极线G4耦接。第三级的移位寄存器单元与第五行像素单元的栅极线G5，第六行像素单元的栅极线G6耦接。所有移位寄存器单元的第一时钟信号端CLK1均耦接到第一时钟信号源CLKS1，第二时钟信号端CLK2均耦接到第二时钟信号源CLKS2。此外，为了保证每一级移位寄存器单元的驱动时序相同，奇数行的移位寄存器单元的时序控制信号端TC耦接到第三时钟信号源CLKS3，下拉控制信号端DC耦接到第四时钟信号源CLKS4。反之，偶数行的移位寄存器单元的时序控制信号端TC耦接到第四时钟信号源CLKS4，下拉控制信号端DC耦接到第三时钟信号源CLKS3。

第一时钟信号源CLKS1与第二时钟信号源CLKS2提供波形相同，相位相差180°的时钟信号。第三时钟信号源CLKS3与第四时钟信号源CLKS4提供波形相同，相位相差180°的时钟信号，并且该时钟信号的周期是第一时钟信号源CLKS1与第二时钟信号源CLKS2提供的信号的周期的2倍。应当理解，该倍数与输出电路的数量有关，例如，在三个输出电路的情况下，该倍数可以为3。

图11是图10所示的栅极驱动电路的一个示例性的时序图。如图11所示，对于第一级的移位寄存器单元而言，在骤S701中，第一时钟信号源CLKS1的低电平的电压提供给第一时钟信号端CLK1，第二时钟信号源CLKS2的高电平的电压提供给第二时钟信号端CLK2，第三时钟信号源CLKS3的低电平的电压提供给时序控制信号端TC，第四时钟信号源CLKS4的高电平的电压提供给下拉控制信号端DC。扫描启动端STV的高电平的电压提供给输入端IP。

对于第二级的移位寄存器单元而言，在骤S701’中，第一时钟信号源CLKS1的低电平的电压提供给第一时钟信号端CLK1，第二时钟信号源CLKS2的高电平的电压提供给第二时钟信号端CLK2，第四时钟信号源CLKS4的低电平的电压提供给时序控制信号端TC，第三时钟信号源CLKS3的高电平的电压提供给下拉控制信号端DC。第二行像素单元的扫描线G2的高电平的电压提供给输入端IP。

因此，对于第二级的移位寄存器单元而言，时序控制信号端TC、下拉控制信号端DC的耦接方式与第一级不同，使得第二级的移位寄存器单元的驱动过程中的时序与第一级相同。

在上述示例中，可以利用一级移位寄存器单元输出多级的栅极驱动信号，并且，能够调整多级的栅极驱动信号之间的时序关系，满足不同的应用需求。栅极驱动电路的每个移位寄存器单元都使用相同的多个时钟信号源驱动，仅仅需要简单地调整相邻的两级移位寄存器单元的与时钟信号源的耦接方式，降低了对于信号源的要求。

图12是本发明的实施例提供的一种显示面板的示例性的框图。显示面板1201包括上述的栅极驱动电路1202以及像素阵列1203。栅极驱动电路1202对于像素阵列1203中的像素单元进行扫描驱动。在显示装置1201中，可以利用一级移位寄存器单元输出多级的栅极驱动信号，并且，能够调整多级的栅极驱动信号之间的时序关系，满足不同的应用需求。

显示面板1201可以用于任意的显示装置，例如，手机、电视、数码相框、导航仪、显示器等等各种具有显示功能的设备。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种移位寄存器单元，包括：输入电路，第一上拉点，第二上拉点，时序控制电路，第一输出电路，第二输出电路，下拉控制电路，第一下拉电路，以及第二下拉电路；

所述输入电路与所述第一上拉点耦接，并且被配置为基于输入端的电压，控制所述第一上拉点的电压；

所述时序控制电路与所述第一上拉点和所述第二上拉点耦接，并且被配置为基于所述第一上拉点的电压，控制所述第二上拉点的电压；

所述第一输出电路与所述第一上拉点耦接，并且被配置为基于所述第一上拉点的电压，控制第一输出端的电压；

所述第二输出电路与所述第二上拉点耦接，并且被配置为基于所述第二上拉点的电压，控制第二输出端的电压；

所述下拉控制电路经由下拉点与所述第一下拉电路和所述第二下拉电路耦接，并且被配置为基于所述输入端的电压，控制所述下拉点的电压；

所述第一下拉电路与所述第一上拉点耦接，并且被配置为基于所述下拉点的电压，控制所述第一上拉点的电压；

所述第二下拉电路与所述第二上拉点耦接，并且被配置为基于所述下拉点的电压，控制所述第二上拉点的电压；

其中，

所述下拉控制电路包括：第五晶体管，第六晶体管，第七晶体管和第八晶体管；

所述第五晶体管的控制极和第一极与第一电压端耦接，第二极与所述第六晶体管的第一极耦接；

所述第六晶体管的控制极与所述输入端耦接，第一极与所述第七晶体管的控制极耦接，第二极与第二电压端耦接；

所述第七晶体管的控制极与所述第五晶体管的第二极耦接，第一极与下拉控制信号端耦接，第二极与所述第八晶体管的第一极耦接；

所述第八晶体管的控制极与所述输入端耦接，第一极与所述下拉点耦接，第二极与所述第二电压端耦接。

2.根据权利要求1所述的移位寄存器单元，还包括：第三上拉点，以及第三输出电路；

所述第三上拉点与所述第一上拉点和所述第二上拉点中的一个耦接；

所述第三输出电路与所述第三上拉点耦接，并且被配置为基于所述第三上拉点的电压，控制第三输出端的电压。

3.根据权利要求1-2中任一项所述的移位寄存器单元，其中，所述时序控制电路包括：第一晶体管；所述第一晶体管的控制极与所述第一上拉点耦接，所述第一晶体管的第一极与时序控制信号端耦接，所述第一晶体管的第二极与所述第二上拉点耦接。

4.根据权利要求1-2中任一项所述的移位寄存器单元，

其中，所述第一输出电路包括：第二晶体管，第一电容；

所述第二晶体管的控制极与所述第一上拉点耦接，所述第二晶体管的第一极与第一时钟信号端耦接，所述第二晶体管的第二极与所述第一输出端耦接；

所述第一电容与所述第二晶体管的控制极和第二极耦接；

其中，所述第二输出电路包括：第三晶体管，第二电容；

所述第三晶体管的控制极与所述第二上拉点耦接，所述第三晶体管的第一极与第二时钟信号端耦接，所述第三晶体管的第二极与所述第二输出端耦接；

所述第二电容与所述第三晶体管的控制极和第二极耦接。

5.根据权利要求1-2中任一项所述的移位寄存器单元，其中，所述输入电路包括：第四晶体管；

所述第四晶体管的控制极与所述输入端耦接，所述第四晶体管的第一极与第一电压端耦接，所述第四晶体管的第二极与所述第一上拉点耦接。

6.根据权利要求1-2中任一项所述的移位寄存器单元，

其中，所述第一下拉电路包括：第九晶体管；

所述第九晶体管的控制极与所述下拉点耦接，第一极与所述第一上拉点耦接，第二极与第二电压端耦接；

其中，所述第二下拉电路包括：第十晶体管；

所述第十晶体管的控制极与所述下拉点耦接，第一极与所述第二上拉点耦接，第二极与第二电压端耦接。

7.根据权利要求6所述的移位寄存器单元，

其中，所述第一下拉电路还包括：第十一晶体管；

所述第十一晶体管的第一极与所述第一输出端耦接，第二极与所述第二电压端耦接，控制极与所述第二输出端耦接；

其中，所述第二下拉电路还包括：第十二晶体管；

所述第十二晶体管的第一极与所述第二输出端耦接，第二极与所述第二电压端耦接，控制极与所述第一输出端耦接。

8.根据权利要求1-2中任一项所述的移位寄存器单元，其中，所述输入电路包括：第十三晶体管，第十四晶体管，第十五晶体管，第十六晶体管，第十七晶体管，以及第十八晶体管；

所述第十三晶体管的控制极和第一极与所述输入端耦接，第二极与第十四晶体管的第一极耦接；

所述第十四晶体管的控制极与所述输入端耦接，第一极与所述第十五晶体管的控制极耦接，第二极与所述第一上拉点耦接；

所述第十五晶体管的控制极和第二极与所述第十三晶体管的第二极耦接，第一极与第一电压端耦接；

所述第十六晶体管的控制极与所述第十五晶体管的控制极耦接，第一极与所述第一电压端耦接，第二极与所述第一上拉点耦接；

所述第十七晶体管的控制极与所述下拉点耦接，第一极与所述第一上拉点耦接，第二极与所述第十五晶体管的第二极耦接；

所述第十八晶体管的控制极与所述下拉点耦接，第一极与所述第十七晶体管的第二极耦接，第二极与第二电压端耦接。

9.一种移位寄存器单元，包括：第一晶体管，第二晶体管，第一电容，第三晶体管，第二电容，第四晶体管，第五晶体管，第六晶体管，第七晶体管，第八晶体管，第九晶体管，第十晶体管，输入端，第一上拉点，第二上拉点，第一输出端，第二输出端，以及下拉点；其中，

所述第一晶体管的控制极与所述第一上拉点耦接，所述第一晶体管的第一极与时序控制信号端耦接，所述第一晶体管的第二极与所述第二上拉点耦接；

所述第二晶体管的控制极与所述第一上拉点耦接，所述第二晶体管的第一极与第一时钟信号端耦接，所述第二晶体管的第二极与所述第一输出端耦接；

所述第一电容与所述第二晶体管的控制极和第二极耦接；

所述第三晶体管的控制极与所述第二上拉点耦接，所述第三晶体管的第一极与第二时钟信号端耦接，所述第三晶体管的第二极与所述第二输出端耦接；

所述第二电容与所述第三晶体管的控制极和第二极耦接；

所述第四晶体管的控制极与所述输入端耦接，所述第四晶体管的第一极与第一电压端耦接，所述第四晶体管的第二极与所述第一上拉点耦接；

所述第五晶体管的控制极和第一极与第一电压端耦接，第二极与所述第六晶体管的第一极耦接；

所述第六晶体管的控制极与所述输入端耦接，第一极与所述第七晶体管的控制极耦接，第二极与第二电压端耦接；

所述第七晶体管的控制极与所述第五晶体管的第二极耦接，第一极与下拉控制信号端耦接，第二极与所述第八晶体管的第一极耦接；

所述第八晶体管的控制极与所述输入端耦接，第一极与所述下拉点耦接，第二极与所述第二电压端耦接；

所述第九晶体管的控制极与所述下拉点耦接，第一极与所述第一上拉点耦接，第二极与第二电压端耦接；

所述第十晶体管的控制极与所述下拉点耦接，第一极与所述第二上拉点耦接，第二极与第二电压端耦接。

10.根据权利要求9所述的移位寄存器单元，还包括：第十一晶体管，第十二晶体管；

所述第十一晶体管的第一极与所述第一输出端耦接，第二极与所述第二电压端耦接，控制极与所述第二输出端耦接；

所述第十二晶体管的第一极与所述第二输出端耦接，第二极与所述第二电压端耦接，控制极与所述第一输出端耦接。

11.一种移位寄存器单元，包括：第一晶体管，第二晶体管，第一电容，第三晶体管，第二电容，第五晶体管，第六晶体管，第七晶体管，第八晶体管，第九晶体管，第十晶体管，第十三晶体管，第十四晶体管，第十五晶体管，第十六晶体管，第十七晶体管，第十八晶体管，输入端，第一上拉点，第二上拉点，第一输出端，第二输出端，以及下拉点；其中，

所述第一晶体管的控制极与所述第一上拉点耦接，所述第一晶体管的第一极与时序控制信号端耦接，所述第一晶体管的第二极与所述第二上拉点耦接；

所述第二晶体管的控制极与所述第一上拉点耦接，所述第二晶体管的第一极与第一时钟信号端耦接，所述第二晶体管的第二极与所述第一输出端耦接；

所述第一电容与所述第二晶体管的控制极和第二极耦接；

所述第三晶体管的控制极与所述第二上拉点耦接，所述第三晶体管的第一极与第二时钟信号端耦接，所述第三晶体管的第二极与所述第二输出端耦接；

所述第二电容与所述第三晶体管的控制极和第二极耦接；

所述第五晶体管的控制极和第一极与第一电压端耦接，第二极与所述第六晶体管的第一极耦接；

所述第六晶体管的控制极与所述输入端耦接，第一极与所述第七晶体管的控制极耦接，第二极与第二电压端耦接；

所述第七晶体管的控制极与所述第五晶体管的第二极耦接，第一极与下拉控制信号端耦接，第二极与所述第八晶体管的第一极耦接；

所述第八晶体管的控制极与所述输入端耦接，第一极与所述下拉点耦接，第二极与所述第二电压端耦接；

所述第九晶体管的控制极与所述下拉点耦接，第一极与所述第一上拉点耦接，第二极与第二电压端耦接；

所述第十晶体管的控制极与所述下拉点耦接，第一极与所述第二上拉点耦接，第二极与第二电压端耦接；

所述第十三晶体管的控制极和第一极与所述输入端耦接，第二极与第十四晶体管的第一极耦接；

所述第十四晶体管的控制极与所述输入端耦接，第一极与所述第十五晶体管的控制极耦接，第二极与所述第一上拉点耦接；

所述第十五晶体管的控制极和第二极与所述第十三晶体管的第二极耦接，第一极与第一电压端耦接；

所述第十六晶体管的控制极与所述第十五晶体管的控制极耦接，第一极与所述第一电压端耦接，第二极与所述第一上拉点耦接；

所述第十七晶体管的控制极与所述下拉点耦接，第一极与所述第一上拉点耦接，第二极与所述第十五晶体管的第二极耦接；

所述第十八晶体管的控制极与所述下拉点耦接，第一极与所述第十七晶体管的第二极耦接，第二极与第二电压端耦接。

12.一种移位寄存器单元的驱动方法，用于驱动如权利要求1所述的移位寄存器单元，包括：

响应于输入端的电压有效，控制第一上拉点的电压有效；

响应于第一上拉点的电压有效，并且第一时钟信号端的电压有效，控制第一输出端的电压有效；

响应于第一上拉点的电压有效，并且时序控制信号端的电压有效，使得第二上拉点的电压有效；

响应于第二上拉点的电压有效，并且第二时钟信号端的电压有效，控制第二输出端的电压有效；

响应于输入端的电压无效，并且下拉控制信号端的电压有效，控制下拉点的电压有效；以及

响应于下拉点的电压有效，控制第一上拉点和第二上拉点的电压无效。

13.一种栅极驱动电路，包括多个级联的如权利要求1-11任一项所述的移位寄存器单元；

在相邻的两级中，第一级的移位寄存器单元的所述输出端中的一个与第二级的移位寄存器单元的输入端耦接。

14.一种显示面板，包括权利要求13所述的栅极驱动电路。

15.一种显示装置，包括权利要求14所述的显示面板。

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