KR20220016350A

KR20220016350A - 스캔 드라이버 및 표시 장치

Info

Publication number: KR20220016350A
Application number: KR1020200095389A
Authority: KR
Inventors: 김성환; 심정훈
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-07-30
Filing date: 2020-07-30
Publication date: 2022-02-09
Also published as: US11551604B2; CN114067755A; US20220036802A1

Abstract

스캔 드라이버는 서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함한다. 복수의 스테이지들 각각은, 입력 신호를 공유 제어 노드에 전송하는 공유 입력 블록, 공유 제어 노드에 연결되고, 공유 제어 노드의 전압을 제1 제어 노드에 전송하고, 제1 제어 노드의 전압 및 제1 클록 신호에 응답하여 제1 스캔 신호를 출력하는 제1 출력 블록, 및 공유 제어 노드에 연결되고, 공유 제어 노드의 전압을 제2 제어 노드에 전송하고, 제2 제어 노드의 전압 및 제2 클록 신호에 응답하여 제2 스캔 신호를 출력하는 제2 출력 블록을 포함한다. 이에 따라, 스캔 드라이버의 각 스테이지는 두 개의 클록 신호들을 이용하여 두 개의 화소 행들에 대한 두 개의 스캔 신호들을 출력할 수 있다.

Description

스캔 드라이버 및 표시 장치{SCAN DRIVER AND DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 스캔 드라이버, 및 상기 스캔 드라이버를 포함하는 표시 장치에 관한 것이다.

표시 장치의 스캔 드라이버는 표시 패널의 복수의 화소 행들에 복수의 스캔 신호들을 출력하는 복수의 스테이지들을 포함한다. 일반적으로, 상기 스캔 드라이버는 상기 화소 행들의 개수와 동일한 개수의 스테이지들을 포함하고, 각 스테이지는 상응하는 화소 행에 하나의 스캔 신호를 출력한다.

본 발명의 일 목적은 감소된 사이즈를 가지는 스캔 드라이버를 제공하는 것이다.

본 발명의 다른 목적은 감소된 사이즈를 가지는 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.

다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 입력 신호를 공유 제어 노드에 전송하는 공유 입력 블록, 상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 전압을 제1 제어 노드에 전송하고, 상기 제1 제어 노드의 전압 및 상기 제1 클록 신호에 응답하여 제1 스캔 신호를 출력하는 제1 출력 블록, 및 상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 상기 전압을 제2 제어 노드에 전송하고, 상기 제2 제어 노드의 전압 및 상기 제2 클록 신호에 응답하여 제2 스캔 신호를 출력하는 제2 출력 블록을 포함한다.

일 실시예에서, 상기 공유 입력 블록은, 상기 입력 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 공유 제어 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 공유 입력 블록은, 상기 제2 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 공유 제어 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 제1 출력 블록 및 상기 제2 출력 블록은 공유 반전 제어 노드에 공통적으로 연결되고, 상기 제1 출력 블록은 상기 공유 반전 제어 노드의 전압에 응답하여 상기 제1 스캔 신호가 출력되는 제1 출력 노드에 게이트 오프 전압을 전송하고, 상기 제2 출력 블록은 상기 공유 반전 제어 노드의 상기 전압에 응답하여 상기 제2 스캔 신호가 출력되는 제2 출력 노드에 상기 게이트 오프 전압을 전송할 수 있다.

일 실시예에서, 상기 제1 출력 블록은, 게이트 온 전압을 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 제1 제어 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 제1 제어 노드에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 제1 스캔 신호가 출력되는 제1 출력 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 상기 제1 제어 노드에 연결된 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터, 및 공유 반전 제어 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 제2 출력 블록은, 상기 제1 클록 신호를 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 제2 제어 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터, 상기 제2 제어 노드에 연결된 게이트, 상기 제2 클록 신호를 수신하는 제1 단자, 및 상기 제2 스캔 신호가 출력되는 제2 출력 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터, 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 출력 노드에 연결된 제2 전극을 포함하는 제2 커패시터, 및 공유 반전 제어 노드에 연결된 게이트, 상기 제2 출력 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 제2 출력 블록은, 상기 제5 트랜지스터의 상기 제2 단자와 상기 제2 제어 노드의 사이에 연결되고, 상기 게이트 온 전압을 수신하는 게이트, 상기 제5 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제2 제어 노드에 연결된 제2 단자를 포함하는 제13 트랜지스터를 더 포함할 수 있다.

일 실시예에서, 상기 복수의 스테이지들 각각은, 공유 반전 제어 노드의 전압에 응답하여 상기 공유 제어 노드에 게이트 오프 전압을 전송하는 공유 안정화 블록을 더 포함할 수 있다.

일 실시예에서, 상기 공유 안정화 블록은, 상기 공유 반전 제어 노드에 연결된 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 제1 클록 신호 및 상기 제1 스캔 신호에 응답하여 공유 반전 제어 노드를 제어하는 공유 인버터 블록을 더 포함할 수 있다.

일 실시예에서, 상기 공유 인버터 블록은, 상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터, 상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터, 상기 제1 스캔 신호가 출력되는 제1 출력 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터, 및 상기 제1 출력 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 제1 클록 신호 및 상기 공유 제어 노드의 상기 전압에 응답하여 공유 반전 제어 노드를 제어하는 공유 인버터 블록을 더 포함할 수 있다.

일 실시예에서, 상기 공유 인버터 블록은, 상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터, 상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터, 상기 공유 제어 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터, 상기 공유 제어 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터, 및 상기 공유 반전 제어 노드에 연결된 제1 전극, 및 상기 게이트 오프 전압을 수신하는 제2 전극을 포함하는 제3 커패시터를 포함할 수 있다.

일 실시예에서, 상기 스캔 드라이버에 포함된 트랜지스터들은 PMOS 트랜지스터들일 수 있다.

일 실시예에서, 상기 스캔 드라이버에 포함된 트랜지스터들은 NMOS 트랜지스터들일 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 입력 신호 또는 상기 제2 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 공유 제어 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 게이트 온 전압을 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 제1 제어 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 제1 제어 노드에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제1 스캔 신호가 출력되는 제1 출력 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 상기 제1 제어 노드에 연결된 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터, 공유 반전 제어 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 상기 제1 클록 신호를 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 제2 제어 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터, 상기 제2 제어 노드에 연결된 게이트, 상기 제2 클록 신호를 수신하는 제1 단자, 및 상기 제2 스캔 신호가 출력되는 제2 출력 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터, 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 출력 노드에 연결된 제2 전극을 포함하는 제2 커패시터, 및 상기 공유 반전 제어 노드에 연결된 게이트, 상기 제2 출력 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함한다.

일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 공유 반전 제어 노드에 연결된 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터, 상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터, 상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터, 상기 제1 출력 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터, 및 상기 제1 출력 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터를 더 포함할 수 있다.

일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 제5 트랜지스터의 상기 제2 단자와 상기 제2 제어 노드의 사이에 연결되고, 상기 게이트 온 전압을 수신하는 게이트, 상기 제5 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제2 제어 노드에 연결된 제2 단자를 포함하는 제13 트랜지스터를 더 포함할 수 있다.

일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 공유 반전 제어 노드에 연결된 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터, 상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터, 상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터, 상기 공유 제어 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터, 상기 공유 제어 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터, 및 상기 공유 반전 제어 노드에 연결된 제1 전극, 및 상기 게이트 오프 전압을 수신하는 제2 전극을 포함하는 제3 커패시터를 포함할 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 복수의 화소들에 데이터 신호들을 제공하는 데이터 드라이버, 상기 복수의 화소들에 스캔 신호들을 제공하고, 서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함하는 스캔 드라이버, 및 상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함한다. 상기 복수의 스테이지들 각각은, 입력 신호를 공유 제어 노드에 전송하는 공유 입력 블록, 상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 전압을 제1 제어 노드에 전송하고, 상기 제1 제어 노드의 전압 및 상기 제1 클록 신호에 응답하여 상기 스캔 신호들 중 제1 스캔 신호를 출력하는 제1 출력 블록, 및 상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 상기 전압을 제2 제어 노드에 전송하고, 상기 제2 제어 노드의 전압 및 상기 제2 클록 신호에 응답하여 상기 스캔 신호들 중 제2 스캔 신호를 출력하는 제2 출력 블록을 포함한다.

본 발명의 실시예들에 따른 스캔 드라이버 및 표시 장치에서, 각 스테이지의 제1 및 제2 출력 블록들은 공유 제어 노드(및 공유 반전 제어 노드)를 공유하고, 상기 제1 출력 블록은 제1 클록 신호에 동기시켜 제1 스캔 신호를 출력하고, 상기 제2 출력 블록은 제2 클록 신호에 동기시켜 제2 스캔 신호를 출력할 수 있다. 이에 따라, 상기 스캔 드라이버의 각 스테이지는 두 개의 클록 신호들을 이용하여 두 개의 화소 행들에 대한 두 개의 스캔 신호들을 출력할 수 있고, 상기 스캔 드라이버의 사이즈가, 각 스테이지가 하나의 스캔 신호를 출력하는 스캔 드라이버에 비하여, 감소될 수 있다.

다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 2는 도 1의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3 내지 도 6은 도 1의 스테이지의 동작의 일 예를 설명하기 위한 회로도들이다.
도 7은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 9는 도 8의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 10은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 11은 도 10의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 12는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 13은 도 12의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 14는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 15는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 16은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 17은 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 스캔 드라이버를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.

도 1을 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버는 서로 다른 위상들을 가지는 제1 및 제2 클록 신호들(CK1, CK2)을 수신하는 복수의 스테이지들을 포함하고, 각 스테이지(100)는 공유 입력 블록(110), 제1 출력 블록(130) 및 제2 출력 블록(150)을 포함할 수 있다. 일 실시예에서, 제1 및 제2 클록 신호들(CK1, CK2)은 서로 반전된 위상들을 가질 수 있다. 또한, 일 실시예에서, 각 스테이지(100)는 공유 안정화 블록(170) 및 공유 인버터 블록(190)을 더 포함할 수 있다.

공유 입력 블록(110)은 입력 신호(SIN)를 공유 제어 노드(NSQ)에 전송할 수 있다. 일 실시예에서, 상기 복수의 스테이지들 중 첫 번째 스테이지는 입력 신호(SIN)로서 스캔 개시 신호를 수신하고, 나머지 스테이지들 각각은 입력 신호(SIN)로서 이전 스테이지의 제2 스캔 신호(SS2)를 수신할 수 있다. 일 실시예에서, 공유 입력 블록(110)은 제2 클록 신호(CK2)에 동기화된 입력 신호(SIN)를 수신할 수 있다. 또한, 일 실시예에서, 도 1에 도시된 바와 같이, 공유 입력 블록(110)은, 입력 신호(SIN)를 수신하는 게이트, 입력 신호(SIN)를 수신하는 제1 단자, 및 공유 제어 노드(NSQ)에 연결된 제2 단자를 포함하는 제1 트랜지스터(T1)를 포함할 수 있다. 즉, 제1 트랜지스터(T1)의 상기 게이트 및 상기 제1 단자가 서로 연결되고, 제1 트랜지스터(T1)는 다이오드-연결될 수 있다.

제1 출력 블록(130) 및 제2 출력 블록(150)은 공유 제어 노드(NSQ)에 공통적으로 연결될 수 있다. 또한, 제1 출력 블록(130) 및 제2 출력 블록(150)은 공유 반전 제어 노드(NSQB)에 공통적으로 연결될 수 있다. 제1 출력 블록(130)은 공유 제어 노드(NSQ)의 전압, 게이트 온 전압(예를 들어, 로우 게이트 전압)(VGL) 및 제1 클록 신호(CK1)에 기초하여 제1 클록 신호(CK1)에 동기시켜 제1 화소 행(또는 제1 행의 화소들)에 제1 스캔 신호(SS1)를 출력하고, 제2 출력 블록(150)은 공유 제어 노드(NSQ)의 상기 전압, 제1 클록 신호(CK1) 및 제2 클록 신호(CK2)에 기초하여 제2 클록 신호(CK2)에 동기시켜 상기 제1 화소 행과 다른 제2 화소 행(또는 제2 행의 화소들)에 제2 스캔 신호(SS2)를 출력할 수 있다.

제1 출력 블록(130)은 공유 제어 노드(NSQ)에 연결되고, 공유 제어 노드(NSQ)의 전압을 제1 제어 노드(NQ1)에 전송할 수 있다. 예를 들어, 제1 출력 블록(130)은 게이트 온 전압(VGL)에 기초하여 턴-온된 제2 트랜지스터(T2)를 이용하여 공유 제어 노드(NSQ)의 상기 전압을 제1 제어 노드(NQ1)에 전송할 수 있다. 또한, 제1 출력 블록(130)은 제1 제어 노드(NQ1)의 전압 및 제1 클록 신호(CK1)에 응답하여 상기 제1 화소 행에 대한 제1 스캔 신호(SS1)를 출력할 수 있다. 예를 들어, 제1 출력 블록(130)은 제1 온 레벨(예를 들어, 제1 로우 레벨)을 가지는 제1 클록 신호(CK1)에 응답하여 제1 제어 노드(NQ1)를 부트스트랩(bootstrap)하여 제1 제어 노드(NQ1)의 전압을 상기 제1 온 레벨로부터 상기 제1 온 레벨보다 큰 절대 값을 가지는 제2 온 레벨(예를 들어, 상기 제1 로우 레벨보다 낮은 제2 로우 레벨)로 변경하고, 상기 제2 온 레벨의 제1 제어 노드(NQ1)의 전압에 기초하여 제1 스캔 신호(SS1)로서 상기 제1 온 레벨의 제1 클록 신호(CK1)를 출력할 수 있다. 또한, 제1 출력 블록(130)은 공유 반전 제어 노드(NSQB)의 전압에 응답하여 제1 스캔 신호(SS1)가 출력되는 제1 출력 노드(NO1)에 게이트 오프 전압(예를 들어, 하이 게이트 전압)(VGH)을 전송할 수 있다. 또한, 일 실시예에서, 도 1에 도시된 바와 같이, 제1 출력 블록(130)은, 게이트 온 전압(VGL)을 수신하는 게이트, 공유 제어 노드(NSQ)에 연결된 제1 단자, 및 제1 제어 노드(NQ1)에 연결된 제2 단자를 포함하는 제2 트랜지스터(T2), 제1 제어 노드(NQ1)에 연결된 게이트, 제1 클록 신호(CK1)를 수신하는 제1 단자, 및 제1 스캔 신호(SS1)가 출력되는 제1 출력 노드(NO1)에 연결된 제2 단자를 포함하는 제3 트랜지스터(T3), 제1 제어 노드(NQ1)에 연결된 제1 전극, 및 제1 출력 노드(NO1)에 연결된 제2 전극을 포함하는 제1 커패시터(C1), 및 공유 반전 제어 노드(NSQB)에 연결된 게이트, 제1 출력 노드(NO1)에 연결된 제1 단자, 및 게이트 오프 전압(VGH)을 수신하는 제2 단자를 포함하는 제4 트랜지스터(T4)를 포함할 수 있다.

제2 출력 블록(150)은 공유 제어 노드(NSQ)에 연결되고, 공유 제어 노드(NSQ)의 상기 전압을 제2 제어 노드(NQ2)에 전송할 수 있다. 예를 들어, 제2 출력 블록(150)은 제1 클록 신호(CK1)에 응답하여 턴-온된 제5 트랜지스터(T5)를 이용하여 공유 제어 노드(NSQ)의 상기 전압을 제2 제어 노드(NQ2)에 전송할 수 있다. 또한, 제2 출력 블록(150)은 제2 제어 노드(NQ2)의 전압 및 제2 클록 신호(CK2)에 응답하여 상기 제2 화소 행에 대한 제2 스캔 신호(SS2)를 출력할 수 있다. 예를 들어, 제2 출력 블록(150)은 상기 제1 온 레벨을 가지는 제2 클록 신호(CK2)에 응답하여 제2 제어 노드(NQ2)를 부트스트랩(bootstrap)하여 제2 제어 노드(NQ2)의 전압을 상기 제1 온 레벨로부터 상기 제1 온 레벨보다 큰 절대 값을 가지는 상기 제2 온 레벨로 변경하고, 상기 제2 온 레벨의 제2 제어 노드(NQ2)의 전압에 기초하여 제2 스캔 신호(SS2)로서 상기 제1 온 레벨의 제2 클록 신호(CK2)를 출력할 수 있다. 또한, 제2 출력 블록(150)은 공유 반전 제어 노드(NSQB)의 상기 전압에 응답하여 제2 스캔 신호(SS2)가 출력되는 제2 출력 노드(NO2)에 게이트 오프 전압(VGH)을 전송할 수 있다. 또한, 일 실시예에서, 도 1에 도시된 바와 같이, 제2 출력 블록(150)은, 제1 클록 신호(CK1)를 수신하는 게이트, 공유 제어 노드(NSQ)에 연결된 제1 단자, 및 제2 제어 노드(NQ2)에 연결된 제2 단자를 포함하는 제5 트랜지스터(T5), 제2 제어 노드(NQ2)에 연결된 게이트, 제2 클록 신호(CK2)를 수신하는 제1 단자, 및 제2 스캔 신호(SS2)가 출력되는 제2 출력 노드(NO2)에 연결된 제2 단자를 포함하는 제6 트랜지스터(T6), 제2 제어 노드(NQ2)에 연결된 제1 전극, 및 제2 출력 노드(NO2)에 연결된 제2 전극을 포함하는 제2 커패시터(C2), 및 공유 반전 제어 노드(NSQB)에 연결된 게이트, 제2 출력 노드(NO2)에 연결된 제1 단자, 및 게이트 오프 전압(VGH)을 수신하는 제2 단자를 포함하는 제7 트랜지스터(T7)를 포함할 수 있다.

공유 안정화 블록(170)은 공유 반전 제어 노드(NSQB)의 상기 전압에 응답하여 공유 제어 노드(NSQ)에 게이트 오프 전압(VGH)을 전송할 수 있다. 예를 들어, 공유 반전 제어 노드(NSQB)의 상기 전압은 제1 및 제2 스캔 신호들(SS1, SS2)이 출력되기 전 및/또는 후에 주기적으로 상기 제1 온 레벨을 가지고, 공유 안정화 블록(170)은 상기 제1 온 레벨을 가지는 공유 반전 제어 노드(NSQB)의 상기 전압에 응답하여 공유 제어 노드(NSQ)에 게이트 오프 전압(VGH)을 전송할 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 공유 안정화 블록(170)은, 공유 반전 제어 노드(NSQB)에 연결된 게이트, 공유 제어 노드(NSQ)에 연결된 제1 단자, 및 게이트 오프 전압(VGH)을 수신하는 제2 단자를 포함하는 제8 트랜지스터(T8)를 포함할 수 있다.

공유 인버터 블록(190)은 제1 클록 신호(CK1) 및 제1 스캔 신호(SS1)에 응답하여 공유 반전 제어 노드(NSQB)를 제어할 수 있다. 예를 들어, 공유 인버터 블록(190)은 제1 및 제2 스캔 신호들(SS1, SS2)이 출력되기 전 및/또는 후에 상기 제1 온 레벨을 가지는 제1 클록 신호(CK1)에 응답하여 공유 반전 제어 노드(NSQB)의 상기 전압이 상기 제1 온 레벨을 가지게 할 수 있고, 상기 제1 온 레벨을 가지는 제1 스캔 신호(SS1)가 출력되는 동안, 제1 클록 신호(CK1)가 상기 제1 온 레벨을 가지더라도, 공유 반전 제어 노드(NSQB)의 상기 전압이 오프 레벨(예를 들어, 하이 레벨)을 가지게 할 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 공유 인버터 블록(190)은, 제1 클록 신호(CK1)를 수신하는 게이트, 제1 클록 신호(CK1)를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터(T9), 제9 트랜지스터(T9)의 상기 제2 단자에 연결된 게이트, 제1 클록 신호(CK1)를 수신하는 제1 단자, 및 공유 반전 제어 노드(NSQB)에 연결된 제2 단자를 포함하는 제10 트랜지스터(T10), 제1 스캔 신호(SS1)가 출력되는 제1 출력 노드(NO1)에 연결된 게이트, 제10 트랜지스터(T10)의 상기 게이트에 연결된 제1 단자, 및 게이트 오프 전압(VGH)을 수신하는 제2 단자를 포함하는 제11 트랜지스터(T11), 및 제1 출력 노드(NO1)에 연결된 게이트, 공유 반전 제어 노드(NSQB)에 연결된 제1 단자, 및 게이트 오프 전압(VGH)을 수신하는 제2 단자를 포함하는 제12 트랜지스터(T12)를 포함할 수 있다.

일 실시예에서, 도 1에 도시된 바와 같이, 상기 스캔 드라이버 또는 각 스테이지(100)에 포함된 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11, T12)은 PMOS 트랜지스터들일 수 있으나, 이에 한정되지 않는다. 예를 들어, 다른 실시예들에서, 도 12, 도 14, 도 15 및 도 16에 도시된 바와 같이, 상기 스캔 드라이버에 포함된 트랜지스터들은 NMOS 트랜지스터들일 수 있다.

상술한 바와 같이, 본 발명의 실시예들에 따른 상기 스캔 드라이버에서, 각 스테이지(100)의 제1 및 제2 출력 블록들(130, 150)은 공유 제어 노드(NSQ) 및 공유 반전 제어 노드(NSQB)를 공유하고, 제1 출력 블록(130)은 제1 클록 신호(CK1)에 동기시켜 제1 스캔 신호(SS1)를 출력하고, 제2 출력 블록(150)은 제2 클록 신호(CK2)에 동기시켜 제2 스캔 신호(SS2)를 출력할 수 있다. 이에 따라, 상기 스캔 드라이버의 각 스테이지(100)는 두 개의 클록 신호들(CK1, CK2)만을 이용하여 두 개의 화소 행들에 대한 두 개의 스캔 신호들(SS1, SS2)을 출력할 수 있고, 상기 스캔 드라이버의 사이즈가, 각 스테이지가 하나의 스캔 신호를 출력하는 스캔 드라이버에 비하여, 감소될 수 있다.

이하, 도 1 내지 도 6을 참조하여 스테이지(100)의 동작의 일 예가 후술된다.

도 2는 도 1의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 3 내지 도 6은 도 1의 스테이지의 동작의 일 예를 설명하기 위한 회로도들이다.

도 1 및 도 2를 참조하면, 각 스테이지(100)는 입력 신호(SIN), 제1 클록 신호(CK1) 및 제2 클록 신호(CK2)를 수신할 수 있다. 입력 신호(SIN)는 스캔 드라이버에 포함된 복수의 스테이지들 중 첫 번째 스테이지에 대하여 스캔 개시 신호이고, 나머지 스테이지들에 대하여 이전 스테이지로부터 출력된 제2 스캔 신호(SS2)일 수 있다. 또한, 제1 및 제2 클록 신호들(CK1, CK2)은 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가질 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 제1 및 제2 클록 신호들(CK1, CK2) 각각에 대하여, 온 구간(예를 들어, 로우 구간)이 오프 구간(예를 들어, 하이 구간)보다 짧을 수 있다. 예를 들어, 제1 및 제2 클록 신호들(CK1, CK2) 각각은 약 20% 내지 약 40%의 듀티 사이클을 가질 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 제1 및 제2 클록 신호들(CK1, CK2) 각각의 상기 온 구간은 상기 오프 구간과 같거나 길 수 있다. 한편, 도 1 내지 도 6에서는, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11, T12)이 PMOS 트랜지스터들이고, 제1 온 레벨이 제1 로우 레벨(L)이고, 제2 온 레벨이 제2 로우 레벨(2L)이고, 오프 레벨이 하이 레벨(H)이며, 게이트 온 전압이 로우 게이트 전압(VGL)이고, 게이트 오프 전압이 하이 게이트 전압(VGH)인 예가 도시되어 있다.

도 2 및 도 3에 도시된 바와 같이, 제1 시점(TP1)으로부터 제2 시점(TP2)까지의 구간에서, 제1 로우 레벨(L)의 입력 신호(SIN)이 인가되고, 제1 클록 신호(CK1)가 하이 레벨(H)을 가지고, 제2 클록 신호(CK2)가 제1 로우 레벨(L)을 가질 수 있다. 다이오드-연결된 제1 트랜지스터(T1)는 공유 제어 노드(NSQ)에 제1 로우 레벨(L)의 입력 신호(SIN)를 전송하고, 공유 제어 노드(NSQ)의 전압(V_NSQ)은 제1 로우 레벨(L)로 변경될 수 있다. 또한, 제2 트랜지스터(T2)는 로우 게이트 전압(VGL)에 응답하여 턴-온되고, 턴-온된 제2 트랜지스터(T2)는 제1 제어 노드(NQ1)에 제1 로우 레벨(L)을 가지는 공유 제어 노드(NSQ)의 전압(V_NSQ)을 전송하고, 제1 제어 노드(NQ1)의 전압(V_NQ1)은 제1 로우 레벨(L)로 변경될 수 있다. 또한, 제3 트랜지스터(T3)는 제1 로우 레벨(L)을 가지는 제1 제어 노드(NQ1)의 전압(V_NQ1)에 응답하여 턴-온되고, 턴-온된 제3 트랜지스터(T3)는 제1 출력 노드(NO1)에 하이 레벨(H)을 가지는 제1 클록 신호(CK1)를 전송하고, 제1 제어 노드(NQ1)의 전압(V_NQ1), 즉 제1 커패시터(C1)의 제1 전극의 전압은 제1 로우 레벨(L)을 가지고, 제1 출력 노드(NO1)의 전압, 즉 제1 커패시터(C1)의 제2 전극의 전압은 하이 레벨(H)을 가질 수 있다.

도 2 및 도 4에 도시된 바와 같이, 제3 시점(TP3)으로부터 제4 시점(TP4)까지의 구간에서, 제1 클록 신호(CK1)는 제1 로우 레벨(L)을 가지고, 제2 클록 신호(CK2)는 하이 레벨(H)을 가질 수 있다. 제1 로우 레벨(L)의 제1 클록 신호(CK1)가 턴-온된 제3 트랜지스터(T3)를 통하여 제1 출력 노드(NO1)에 인가되면, 제1 출력 노드(NO1)의 전압, 즉 제1 커패시터(C1)의 제2 전극의 전압은 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경될 수 있다. 제1 커패시터(C1)의 제2 전극의 전압이 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경되면, 제1 커패시터(C1)의 제1 전극의 전압, 즉 제1 제어 노드(NQ1)의 전압(V_NQ1)이 제1 로우 레벨(L)로부터 제1 로우 레벨(L)보다 낮은 제2 로우 레벨(2L)로 변경될 수 있다. 일 실시예에서, 제1 로우 레벨(L)과 제2 로우 레벨(2L) 사이의 전압 레벨 차이는 하이 레벨(H)과 제1 로우 레벨(L) 사이의 전압 레벨 차이에 상응할 수 있으나, 이에 한정되지 않는다. 한편, 제1 제어 노드(NQ1)의 전압(V_NQ1)이 제1 로우 레벨(L)로부터 제2 로우 레벨(2L)로 변경되는 동작은 부트스트랩(bootstrap) 동작이라 불릴 수 있고, 제1 커패시터(C1)는 부트스트랩 커패시터라 불릴 수 있다.

또한, 제3 트랜지스터(T3)는 제2 로우 레벨(2L)을 가지는 제1 제어 노드(NQ1)의 전압(V_NQ1)에 기초하여 턴-온 상태로 유지될 수 있고, 턴-온된 제3 트랜지스터(T3)는 제1 출력 노드(NO1)에서 제1 출력 신호(SS1)로서 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)를 출력할 수 있다. 또한, 제12 트랜지스터(T12)는 제1 로우 레벨(L)을 가지는 제1 출력 신호(SS1)에 응답하여 턴-온되고, 턴-온된 제12 트랜지스터(T12)는 공유 반전 제어 노드(NSQB)에 하이 게이트 전압(VGH)을 전송하고, 따라서 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)은 하이 레벨(H)을 유지할 수 있다. 한편, 제11 트랜지스터(T11) 또한 제1 로우 레벨(L)을 가지는 제1 출력 신호(SS1)에 응답하여 턴-온되고, 턴-온된 제11 트랜지스터(T11)는 제10 트랜지스터(T10)의 게이트에 하이 게이트 전압(VGH)을 전송할 수 있다. 이에 따라, 제9 트랜지스터(T9)가 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)에 응답하여 턴-온되더라도, 제10 트랜지스터(T10)가 제11 트랜지스터(T11)에 의해 전송된 하이 게이트 전압(VGH)에 의해 턴-온되지 않고, 제10 트랜지스터(T10)를 통하여 공유 반전 제어 노드(NSQB)에 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)가 전송되지 않을 수 있다. 일 실시예에서, 제10 트랜지스터(T10)가 턴-온되지 않도록, 제11 트랜지스터(T11)는 제9 트랜지스터(T9)보다 큰 사이즈를 가질 수 있으나, 이에 한정되지 않는다.

또한, 제5 트랜지스터(T5)는 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)에 응답하여 턴-온되고, 턴-온된 제5 트랜지스터(T5)는 제2 제어 노드(NQ2)에 제1 로우 레벨(L)을 가지는 공유 제어 노드(NSQ)의 전압(V_NSQ)을 전송하고, 제2 제어 노드(NQ2)의 전압(V_NQ2)은 제1 로우 레벨(L)로 변경될 수 있다. 또한, 제6 트랜지스터(T6)는 제1 로우 레벨(L)을 가지는 제2 제어 노드(NQ2)의 전압(V_NQ2)에 응답하여 턴-온되고, 턴-온된 제6 트랜지스터(T6)는 제2 출력 노드(NO2)에 하이 레벨(H)을 가지는 제2 클록 신호(CK2)를 전송하고, 제2 제어 노드(NQ2)의 전압(V_NQ2), 즉 제2 커패시터(C2)의 제1 전극의 전압은 제1 로우 레벨(L)을 가지고, 제2 출력 노드(NO2)의 전압, 즉 제2 커패시터(C2)의 제2 전극의 전압은 하이 레벨(H)을 가질 수 있다.

한편, 제4 시점(TP4)에서, 제1 클록 신호(CK1)가 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되면, 제3 트랜지스터(T3)는 제1 출력 노드(NO1)에 하이 레벨(H)을 가지는 제1 클록 신호(CK1)를 전송하고, 제1 출력 노드(NO1)에서의 제1 스캔 신호(SS1)는 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경될 수 있다. 또한, 제1 출력 노드(NO1)의 전압, 즉 제1 커패시터(C1)의 제2 전극의 전압이 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되면, 제1 커패시터(C1)의 제1 전극의 전압, 즉 제1 제어 노드(NQ1)의 전압(V_NQ1)이 제2 로우 레벨(2L)로부터 제1 로우 레벨(L)로 변경될 수 있다.

도 2 및 도 5에 도시된 바와 같이, 제5 시점(TP5)으로부터 제6 시점(TP6)까지의 구간에서, 제1 클록 신호(CK1)는 하이 레벨(H)을 가지고, 제2 클록 신호(CK2)는 제1 로우 레벨(L)을 가질 수 있다. 제1 로우 레벨(L)의 제2 클록 신호(CK2)가 턴-온된 제6 트랜지스터(T6)를 통하여 제2 출력 노드(NO2)에 인가되면, 제2 출력 노드(NO2)의 전압, 즉 제2 커패시터(C2)의 제2 전극의 전압은 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경될 수 있다. 제2 커패시터(C2)의 제2 전극의 전압이 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경되면, 제2 커패시터(C2)의 제1 전극의 전압, 즉 제2 제어 노드(NQ2)의 전압(V_NQ2)이 제1 로우 레벨(L)로부터 제1 로우 레벨(L)보다 낮은 제2 로우 레벨(2L)로 변경될 수 있다. 제1 커패시터(C1)와 같이, 제2 커패시터(C2) 또한 부트스트랩 커패시터라 불릴 수 있다. 또한, 제6 트랜지스터(T6)는 제2 로우 레벨(2L)을 가지는 제2 제어 노드(NQ2)의 전압(V_NQ2)에 기초하여 턴-온 상태로 유지될 수 있고, 턴-온된 제6 트랜지스터(T6)는 제2 출력 노드(NO2)에서 제2 출력 신호(SS2)로서 제1 로우 레벨(L)을 가지는 제2 클록 신호(CK2)를 출력할 수 있다.

한편, 제6 시점(TP6)에서, 제2 클록 신호(CK2)가 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되면, 제6 트랜지스터(T6)는 제2 출력 노드(NO2)에 하이 레벨(H)을 가지는 제2 클록 신호(CK2)를 전송하고, 제2 출력 노드(NO2)에서의 제2 스캔 신호(SS2)는 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경될 수 있다. 또한, 제2 출력 노드(NO2)의 전압, 즉 제2 커패시터(C2)의 제2 전극의 전압이 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되면, 제2 커패시터(C2)의 제1 전극의 전압, 즉 제2 제어 노드(NQ2)의 전압(V_NQ2)이 제2 로우 레벨(2L)로부터 제1 로우 레벨(L)로 변경될 수 있다.

도 2 및 도 6에 도시된 바와 같이, 제7 시점(TP7)으로부터 제8 시점(TP8)까지의 구간에서, 제1 클록 신호(CK1)는 제1 로우 레벨(L)을 가지고, 제2 클록 신호(CK2)는 하이 레벨(H)을 가질 수 있다. 제9 트랜지스터(T9)는 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)에 응답하여 턴-온되고, 턴-온된 제9 트랜지스터(T9)는 제10 트랜지스터(T10)의 게이트에 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)를 전송할 수 있다. 제10 트랜지스터(T10)는 제9 트랜지스터(T9)를 통하여 전송된 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)에 응답하여 턴-온되고, 턴-온된 제10 트랜지스터(T10)는 공유 반전 제어 노드(NSQB)에 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)를 전송하며, 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)은 제1 로우 레벨(L)로 변경될 수 있다. 제8 트랜지스터(T8)는 제1 로우 레벨(L)을 가지는 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)에 응답하여 턴-온되고, 턴-온된 제8 트랜지스터(T8)는 공유 제어 노드(NSQ)에 하이 게이트 전압(VGH)을 전송하고, 공유 제어 노드(NSQ)의 전압(V_NSQ)은 하이 레벨(H)로 변경될 수 있다. 제2 트랜지스터(T2)는 로우 게이트 전압(VGL)에 응답하여 턴-온되고, 턴-온된 제2 트랜지스터(T2)는 제1 제어 노드(NQ1)에 하이 레벨(H)을 가지는 공유 제어 노드(NSQ)의 전압(V_NSQ)을 전송하고, 제1 제어 노드(NQ1)의 전압(V_NQ1)은 하이 레벨(H)로 변경될 수 있다. 또한, 제5 트랜지스터(T5)는 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)에 응답하여 턴-온되고, 턴-온된 제5 트랜지스터(T5)는 제2 제어 노드(NQ2)에 하이 레벨(H)을 가지는 공유 제어 노드(NSQ)의 전압(V_NSQ)을 전송하고, 제2 제어 노드(NQ2)의 전압(V_NQ2)은 하이 레벨(H)로 변경될 수 있다. 또한, 제4 및 제7 트랜지스터들(T4, T7)은 제1 로우 레벨(L)을 가지는 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)에 응답하여 턴-온되고, 턴-온된 제4 트랜지스터(T4)는 제1 출력 노드(NO1)에 하이 게이트 전압(VGH)을 전송하고, 턴-온된 제7 트랜지스터(T7)는 제2 출력 노드(NO2)에 하이 게이트 전압(VGH)을 전송할 수 있다. 일 실시예에서, 제1 시점(TP1) 전에, 및/또는 제8 시점(TP8) 후에서도, 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)은, 제1 클록 신호(CK1)가 제1 로우 레벨(L)을 가질 때마다, 주기적으로 제1 로우 레벨(L)을 가질 수 있고, 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)가 제1 로우 레벨(L)을 가질 때마다, 제1 출력 노드(NO1), 제2 출력 노드(NO2) 및 공유 제어 노드(NSQ)에 제4, 제7 및 제8 트랜지스터들(T4, T7, T8)에 의해 하이 게이트 전압(VGH)이 주기적으로 전송될 수 있다.

도 7은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 스캔 드라이버의 각 스테이지(200)는 공유 입력 블록(110), 제1 출력 블록(130), 제2 출력 블록(250), 공유 안정화 블록(170) 및 공유 인버터 블록(190)을 포함할 수 있다. 도 7의 스테이지(200)는, 제2 출력 블록(250)이 제5 트랜지스터(T5)의 제2 단자와 제2 제어 노드(NQ2)의 사이에 연결된 제13 트랜지스터(T13)를 더 포함하는 것을 제외하고, 도 1의 스테이지(100)와 유사한 구성 및 동작을 가질 수 있다.

제13 트랜지스터(T13)는 게이트 온 전압(VGL)을 수신하는 게이트, 제5 트랜지스터(T5)의 상기 제2 단자에 연결된 제1 단자, 및 제2 제어 노드(NQ2)에 연결된 제2 단자를 포함할 수 있다. 한편, 제2 출력 블록(250)이 제13 트랜지스터(T13)를 포함하지 않는 경우, 도 5에 도시된 바와 같이, 제2 제어 노드(NQ2)가 부트스트랩된 동안, 제5 트랜지스터(T5)의 상기 제2 단자에 제2 로우 레벨(L2)을 가지는 제2 제어 노드(NQ2)의 전압이 인가되고, 제5 트랜지스터(T5)의 게이트에 하이 레벨(H)을 가지는 제1 클록 신호(CK1)가 인가될 수 있다. 따라서, 제5 트랜지스터(T5)에 하이 게이트 스트레스가 인가될 수 있다. 그러나, 제2 출력 블록(250)이 제13 트랜지스터(T13)를 포함하는 경우, 제13 트랜지스터(T13)의 상기 제2 단자에 제2 로우 레벨(L2)을 가지는 제2 제어 노드(NQ2)의 전압이 인가되더라도, 제13 트랜지스터(T13)의 상기 게이트에 제1 로우 레벨(L)을 가지는 로우 게이트 전압(VGL)이 인가되므로, 제13 트랜지스터(T13)에 대한 게이트 스트레스가 감소될 수 있다. 또한, 제13 트랜지스터(T13)에 의해 제2 로우 레벨(L2)을 가지는 제2 제어 노드(NQ2)의 전압이 제5 트랜지스터(T5)의 상기 제2 단자에 전송되지 않으므로, 제5 트랜지스터(T5)에 대한 게이트 스트레스 또한 감소될 수 있다.

도 8은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이고, 도 9는 도 8의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 스테이지(300)는 공유 입력 블록(310), 제1 출력 블록(130), 제2 출력 블록(150), 공유 안정화 블록(170) 및 공유 인버터 블록(190)을 포함할 수 있다. 도 8의 스테이지(300)는, 공유 입력 블록(310)의 제1 트랜지스터(T1a)가 입력 신호(SIN)를 대신하여 제2 클록 신호(CK2)를 수신하는 것을 제외하고, 도 1의 스테이지(100)와 유사한 구성을 가질 수 있다. 또한, 도 8의 스테이지(300)는, 도 9에 도시된 바와 같이, 공유 제어 노드(NSQ)의 전압(V_NSQ) 및 제1 제어 노드(NQ1)의 전압(V_NQ1)이 제2 클록 신호(CK2)가 제1 로우 레벨(L)로 변경되는 제5 시점(TP5)에 하이 레벨(H)로 변경되는 것을 제외하고, 도 1의 스테이지(100)와 유사한 동작을 가질 수 있다.

공유 입력 블록(310)은, 제2 클록 신호(CK2)를 수신하는 게이트, 입력 신호(SIN)를 수신하는 제1 단자, 및 공유 제어 노드(NSQ)에 연결된 제2 단자를 포함하는 제1 트랜지스터(T1a)를 포함할 수 있다. 도 9에 도시된 바와 같이, 제1 시점(TP1)으로부터 제2 시점(TP2)까지의 구간 동안, 제2 클록 신호(CK2)가 제1 로우 레벨(L)을 가지고, 제1 트랜지스터(T1a)는 제1 로우 레벨(L)을 가지는 제2 클록 신호(CK2)에 응답하여 공유 제어 노드(NSQ)에 제1 로우 레벨(L)을 가지는 입력 신호(SIN)를 전송하고, 공유 제어 노드(NSQ)의 전압(V_NSQ)은 제1 로우 레벨(L)로 변경될 수 있다. 또한, 제2 클록 신호(CK2)가 제1 로우 레벨(L)로 변경되는 제5 시점(TP5)에서, 제1 트랜지스터(T1a)는 제1 로우 레벨(L)을 가지는 제2 클록 신호(CK2)에 응답하여 공유 제어 노드(NSQ)에 하이 레벨(H)을 가지는 입력 신호(SIN)를 전송하고, 공유 제어 노드(NSQ)의 전압(V_NSQ)은 하이 레벨(H)로 변경될 수 있다. 또한, 제2 트랜지스터(T2)는 로우 게이트 전압(VGL)에 응답하여 턴-온되고, 턴-온된 제2 트랜지스터(T2)는 제1 제어 노드(NQ1)에 하이 레벨(H)을 가지는 공유 제어 노드(NSQ)의 전압(V_NSQ)을 전송하고, 제1 제어 노드(NQ1)의 전압(V_NQ1)은 하이 레벨(H)로 변경될 수 있다. 한편, 제5 트랜지스터(T5)는 하이 레벨(H)을 가지는 제1 클록 신호(CK1)에 기초하여 턴-오프될 수 있고, 턴-오프된 제5 트랜지스터(T5)에 의해 제2 제어 노드(NQ2)에는 하이 레벨(H)을 가지는 공유 제어 노드(NSQ)의 전압(V_NSQ)이 전송되지 않을 수 있다.

도 10은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이고, 도 11은 도 10의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.

도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 스테이지(400)는 공유 입력 블록(110), 제1 출력 블록(130), 제2 출력 블록(150), 공유 안정화 블록(170) 및 공유 인버터 블록(490)을 포함할 수 있다. 도 8의 스테이지(400)는, 공유 인버터 블록(490)의 제11 및 제12 트랜지스터들(T11a, T12a)의 게이트들이 제1 출력 노드(NO1)를 대신하여 공유 제어 노드(NSQ)에 연결되고, 공유 인버터 블록(490)이 제3 커패시터(C3)를 더 포함하는 것을 제외하고, 도 1의 스테이지(100)와 유사한 구성을 가질 수 있다. 또한, 도 10의 스테이지(400)는, 도 11에 도시된 바와 같이, 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)이, 제1 시점(TP1) 전의 구간 및 제7 시점(TP7) 후의 구간 동안, 제1 로우 레벨(L)로 유지되는 것을 제외하고, 도 1의 스테이지(100)와 유사한 동작을 가질 수 있다.

공유 인버터 블록(490)은 제1 클록 신호(CK1) 및 공유 제어 노드(NSQ)의 전압(V_NSQ)에 응답하여 공유 반전 제어 노드(NSQB)를 제어할 수 있다. 일 실시예에서, 도 10에 도시된 바와 같이, 공유 인버터 블록(490)은 제1 클록 신호(CK1)를 수신하는 게이트, 제1 클록 신호(CK1)를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터(T9), 제9 트랜지스터(T9)의 상기 제2 단자에 연결된 게이트, 제1 클록 신호(CK1)를 수신하는 제1 단자, 및 공유 반전 제어 노드(NSQB)에 연결된 제2 단자를 포함하는 제10 트랜지스터(T10), 공유 제어 노드(NSQ)에 연결된 게이트, 제10 트랜지스터(T10)의 상기 게이트에 연결된 제1 단자, 및 게이트 오프 전압(VGH)을 수신하는 제2 단자를 포함하는 제11 트랜지스터(T11a), 공유 제어 노드(NSQ)에 연결된 게이트, 공유 반전 제어 노드(NSQB)에 연결된 제1 단자, 및 게이트 오프 전압(VGH)을 수신하는 제2 단자를 포함하는 제12 트랜지스터(T12a), 및 공유 반전 제어 노드(NSQB)에 연결된 제1 전극, 및 게이트 오프 전압(VGH)을 수신하는 제2 전극을 포함하는 제3 커패시터(C3)를 포함할 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 공유 인버터 블록(490)은, 제1 시점(TP1) 전의 구간 및 제7 시점(TP7) 후의 구간 동안, 공유 반전 제어 노드(NSQB)에 제1 로우 레벨(L)을 가지는 제1 클록 신호(CK1)를 주기적으로 인가하고, 제3 커패시터(C3)를 이용하여 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)을 제1 로우 레벨(L)로 유지할 수 있다. 또한, 공유 인버터 블록(490)은, 제1 시점(TP1)으로부터 제7 시점(TP7)까지의 구간 동안, 제1 로우 레벨(L)을 가지는 공유 제어 노드(NSQ)의 전압(V_NSQ)에 응답하여 공유 반전 제어 노드(NSQB)에 하이 게이트 전압(VGH)을 전송하고, 공유 반전 제어 노드(NSQB)의 전압(V_NSQB)을 하이 레벨(H)로 유지할 수 있다.

한편, 도 1에는 공유 입력 블록(110), 제1 출력 블록(130), 제2 출력 블록(150), 공유 안정화 블록(170) 및 공유 인버터 블록(190)을 포함하는 스테이지(100)가 도시되어 있고, 도 7에는 도 1의 제2 출력 블록(150)을 대신하여 제2 출력 블록(250)을 포함하는 스테이지(200)가 도시되어 있고, 도 8에는 도 1의 공유 입력 블록(110)을 대신하여 공유 입력 블록(310)을 포함하는 스테이지(300)가 도시되어 있고, 도 1의 공유 인버터 블록(190)을 대신하여 공유 인버터 블록(490)을 포함하는 스테이지(400)가 도시되어 있으나, 실시예들에 따라, 각 스테이지는 도 1의 제2 출력 블록(150), 공유 입력 블록(110) 및 공유 인버터 블록(190) 중 2 이상을 대신하여 제2 출력 블록(250), 공유 입력 블록(310) 및 공유 인버터 블록(490) 중 2 이상을 포함할 수 있다.

도 12는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이고, 도 13은 도 12의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.

도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 스테이지(500)는 공유 입력 블록(510), 제1 출력 블록(530), 제2 출력 블록(550), 공유 안정화 블록(570) 및 공유 인버터 블록(590)을 포함할 수 있다. 도 12의 스테이지(500)는, 상기 스캔 드라이버 또는 각 스테이지(500)에 포함된 트랜지스터들(T1', T2', T3', T4', T5', T6', T7', T8', T9', T10', T11', T12')이 PMOS 트랜지스터들을 대신하여 NMOS 트랜지스터들로 구현되고, 게이트 온 전압이 하이 게이트 전압(VGH)이고, 게이트 오프 전압이 로우 게이트 전압(VGL)인 것을 제외하고, 도 1의 스테이지(100)와 유사한 구성을 가질 수 있다. 또한, 도 12의 스테이지(500)는, 도 13에 도시된 바와 같이, 제1 온 레벨이 도 2의 제1 로우 레벨(L)을 대신하여 제1 하이 레벨(H)이고, 제2 온 레벨이 도 2의 제2 로우 레벨(2L)을 대신하여 제1 하이 레벨(H)보다 높은 제2 하이 레벨(2H)이고, 오프 레벨이 도 2의 하이 레벨(H)을 대신하여 로우 레벨(L)인 것을 제외하고, 도 2의 타이밍도에 따른 도 1의 스테이지(100)의 동작과 유사한 동작을 가질 수 있다.

도 14는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.

도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 스테이지(600)는 공유 입력 블록(510), 제1 출력 블록(530), 제2 출력 블록(650), 공유 안정화 블록(570) 및 공유 인버터 블록(590)을 포함할 수 있다. 도 14의 스테이지(600)는, 상기 스캔 드라이버 또는 각 스테이지(600)에 포함된 트랜지스터들(T1', T2', T3', T4', T5', T6', T7', T8', T9', T10', T11', T12', T13')이 PMOS 트랜지스터들을 대신하여 NMOS 트랜지스터들로 구현되고, 게이트 온 전압이 하이 게이트 전압(VGH)이고, 게이트 오프 전압이 로우 게이트 전압(VGL)인 것을 제외하고, 도 7의 스테이지(200)와 유사한 구성 및 동작을 가질 수 있다.

도 15는 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.

도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 스테이지(700)는 공유 입력 블록(710), 제1 출력 블록(530), 제2 출력 블록(550), 공유 안정화 블록(570) 및 공유 인버터 블록(590)을 포함할 수 있다. 도 15의 스테이지(700)는, 상기 스캔 드라이버 또는 각 스테이지(700)에 포함된 트랜지스터들(T1a', T2', T3', T4', T5', T6', T7', T8', T9', T10', T11', T12')이 PMOS 트랜지스터들을 대신하여 NMOS 트랜지스터들로 구현되고, 게이트 온 전압이 하이 게이트 전압(VGH)이고, 게이트 오프 전압이 로우 게이트 전압(VGL)인 것을 제외하고, 도 8의 스테이지(300)와 유사한 구성 및 동작을 가질 수 있다.

도 16은 본 발명의 또 다른 실시예에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.

도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 스테이지(800)는 공유 입력 블록(510), 제1 출력 블록(530), 제2 출력 블록(550), 공유 안정화 블록(570) 및 공유 인버터 블록(890)을 포함할 수 있다. 도 16의 스테이지(800)는, 상기 스캔 드라이버 또는 각 스테이지(800)에 포함된 트랜지스터들(T1', T2', T3', T4', T5', T6', T7', T8', T9', T10', T11a', T12a')이 PMOS 트랜지스터들을 대신하여 NMOS 트랜지스터들로 구현되고, 게이트 온 전압이 하이 게이트 전압(VGH)이고, 게이트 오프 전압이 로우 게이트 전압(VGL)인 것을 제외하고, 도 10의 스테이지(400)와 유사한 구성 및 동작을 가질 수 있다.

도 17은 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이고, 도 18은 본 발명의 실시예들에 따른 스캔 드라이버를 나타내는 블록도이다.

도 17을 참조하면, 본 발명의 실시예들에 따른 표시 장치(900)는 복수의 화소들(PX)을 포함하는 표시 패널(910), 복수의 화소들(PX)에 데이터 신호들(DS)을 제공하는 데이터 드라이버(930), 복수의 화소들(PX)에 스캔 신호들(SS)을 제공하는 스캔 드라이버(950), 및 데이터 드라이버(930) 및 스캔 드라이버(950)를 제어하는 컨트롤러(970)를 포함할 수 있다.

표시 패널(910)은 데이터 라인들, 스캔 라인들, 및 상기 데이터 라인들 및 상기 스캔 라인들에 연결된 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에서, 각 화소(PX)는 스토리지 커패시터, 스캔 신호(SS)에 응답하여 상기 스토리지 커패시터에 데이터 신호(DS)에 저장하는 스위칭 트랜지스터, 상기 스토리지 커패시터에 저장된 데이터 신호(DS)에 기초하여 구동 전류를 생성하는 구동 트랜지스터, 및 상기 구동 전류에 기초하여 발광하는 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 포함하고, 표시 패널(910)은 OLED 표시 패널일 수 있다. 다만, 각 화소(PX)의 구조는 상기 스토리지 커패시터, 상기 스위칭 트랜지스터 및 상기 구동 트랜지스터를 포함하는 2T1C 구조에 한정되지 않는다. 다른 실시예에서, 표시 패널(910)은 LCD(Liquid Crystal Display) 패널이거나, 또는 다른 표시 패널일 수 있다.

데이터 드라이버(930)는 컨트롤러(970)로부터 수신된 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 데이터 신호들(DS)을 생성하고, 상기 데이터 라인들을 통하여 복수의 화소들(PX)에 데이터 신호들(DS)을 제공할 수 있다. 일 실시예에서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 데이터 드라이버(930) 및 컨트롤러(970)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver; TED)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(930) 및 컨트롤러(970)는 각각 별개의 집적 회로들로 구현될 수 있다.

스캔 드라이버(950)는 컨트롤러(970)로부터 수신된 스캔 제어 신호에 기초하여 스캔 신호들(SS)을 생성하고, 상기 스캔 라인들을 통하여 복수의 화소들(PX)에 스캔 신호들(SS)을 제공할 수 있다. 일 실시예에서, 상기 스캔 제어 신호는 스캔 개시 신호(FLM), 제1 클록 신호(CK1) 및 제2 클록 신호(CK2)를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 스캔 드라이버(950)는 표시 패널(910)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(950)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.

스캔 드라이버(950)는, 도 18에 도시된 바와 같이, 서로 다른 위상들(예를 들어, 서로 반대되는 위상들)을 가지는 제1 및 제2 클록 신호들(CK1, CK2)을 수신하는 복수의 스테이지들(951, 952, 953, …, 955)을 포함할 수 있다. 예를 들어, 표시 패널(910)이 N개(N은 2 이상의 정수)의 화소 행들(즉, N개의 행들의 화소들(PX))을 포함하는 경우, 스캔 드라이버(950)는 N/2개의 제1 내지 제N/2 스테이지들(951, 952, 953, …, 955)을 포함할 수 있다. 각 스테이지(951, 952, 953, …, 955)는 입력 신호로서 스캔 개시 신호(FLM) 또는 이전 스테이지의 스캔 신호(예를 들어, SS2, SS4, SS6, …, SSN-2)를 수신하고, 제1 클록 신호(CK1)에 동기시켜 하나의 화소 행에 대한 하나의 스캔 신호(예를 들어, SS1, SS3, SS5, …, SSN-1)를 출력하고, 제2 클록 신호(CK2)에 동기시켜 다른 하나의 화소 행에 대한 다른 하나의 스캔 신호(예를 들어, SS2, SS4, SS6, …, SSN)를 출력할 수 있다. 예를 들어, 제1 스테이지(951)는 스캔 개시 신호(FLM)를 수신하고, 제1 클록 신호(CK1)에 동기시켜 제1 화소 행에 대한 제1 스캔 신호(SS1)를 출력하고, 제2 클록 신호(CK2)에 동기시켜 제2 화소 행에 대한 제2 스캔 신호(SS2)를 출력할 수 있다. 또한, 제2 스테이지(952)는 제2 스캔 신호(SS2)를 수신하고, 제1 클록 신호(CK1)에 동기시켜 제3 화소 행에 대한 제3 스캔 신호(SS3)를 출력하고, 제2 클록 신호(CK2)에 동기시켜 제4 화소 행에 대한 제4 스캔 신호(SS4)를 출력할 수 있다. 또한, 제3 스테이지(953)는 제4 스캔 신호(SS4)를 수신하고, 제1 클록 신호(CK1)에 동기시켜 제5 화소 행에 대한 제5 스캔 신호(SS5)를 출력하고, 제2 클록 신호(CK2)에 동기시켜 제6 화소 행에 대한 제6 스캔 신호(SS6)를 출력할 수 있다. 이러한 방식으로, 제N/2 스테이지(955)는 제N-2 스캔 신호(SSN-2)를 수신하고, 제1 클록 신호(CK1)에 동기시켜 제N-1 화소 행에 대한 제N-1 스캔 신호(SSN-1)를 출력하고, 제2 클록 신호(CK2)에 동기시켜 제N 화소 행에 대한 제N 스캔 신호(SSN)를 출력할 수 있다. 이와 같이, 복수의 스테이지들(951, 952, 953, …, 955) 각각이 두 개의 클록 신호들(CK1, CK2)만을 이용하여 두 개의 화소 행들에 대한 두 개의 스캔 신호들(예를 들어, SS1, SS2)을 출력할 수 있고, 스캔 드라이버(950)의 사이즈가, 각 스테이지가 하나의 스캔 신호를 출력하는 스캔 드라이버에 비하여, 감소될 수 있다.

컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; T-CON))(970)는 외부의 호스트(예를 들어, 그래픽 처리부(Graphic Processing Unit; GPU) 또는 그래픽 카드(Graphic Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(970)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL) 및 상기 스캔 제어 신호를 생성하고, 데이터 드라이버(930)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(930)를 제어하고, 스캔 드라이버(950)에 상기 스캔 제어 신호를 제공하여 스캔 드라이버(950)를 제어할 수 있다.

도 19는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.

도 19를 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.

프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.

표시 장치(1160)에서, 스캔 드라이버는 서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함하고, 각 스테이지의 제1 및 제2 출력 블록들은 공유 제어 노드 및 공유 반전 제어 노드를 공유할 수 있다. 각 스테이지의 상기 제1 출력 블록은 상기 제1 클록 신호에 동기시켜 제1 스캔 신호를 출력하고, 각 스테이지의 상기 제2 출력 블록은 상기 제2 클록 신호에 동기시켜 제2 스캔 신호를 출력할 수 있다. 이에 따라, 상기 스캔 드라이버의 각 스테이지는 두 개의 클록 신호들만을 이용하여 두 개의 화소 행들에 대한 두 개의 스캔 신호들을 출력할 수 있고, 상기 스캔 드라이버의 사이즈가, 각 스테이지가 하나의 스캔 신호를 출력하는 스캔 드라이버에 비하여, 감소될 수 있다.

실시예들에 따라, 전자 기기(1000)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Tablet Computer), TV(Television), 디지털 TV, 3D TV, VR(Virtual Reality) 기기, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.

본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 3D TV, HMD, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100, 200, 300, 400, 500, 600, 700, 800, 951 내지 955: 스테이지
110, 310, 510, 710: 공유 입력 블록
130, 530: 제1 출력 블록
150, 250, 550, 650: 제2 출력 블록
170, 570: 공유 안정화 블록
190, 490, 590, 890: 공유 인버터 블록
900: 표시 장치
910: 표시 패널
930: 데이터 드라이버
950: 스캔 드라이버
970: 컨트롤러

Claims

서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
입력 신호를 공유 제어 노드에 전송하는 공유 입력 블록;
상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 전압을 제1 제어 노드에 전송하고, 상기 제1 제어 노드의 전압 및 상기 제1 클록 신호에 응답하여 제1 스캔 신호를 출력하는 제1 출력 블록; 및
상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 상기 전압을 제2 제어 노드에 전송하고, 상기 제2 제어 노드의 전압 및 상기 제2 클록 신호에 응답하여 제2 스캔 신호를 출력하는 제2 출력 블록을 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 공유 입력 블록은,
상기 입력 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 공유 제어 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 공유 입력 블록은,
상기 제2 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 공유 제어 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 제1 출력 블록 및 상기 제2 출력 블록은 공유 반전 제어 노드에 공통적으로 연결되고,
상기 제1 출력 블록은 상기 공유 반전 제어 노드의 전압에 응답하여 상기 제1 스캔 신호가 출력되는 제1 출력 노드에 게이트 오프 전압을 전송하고,
상기 제2 출력 블록은 상기 공유 반전 제어 노드의 상기 전압에 응답하여 상기 제2 스캔 신호가 출력되는 제2 출력 노드에 상기 게이트 오프 전압을 전송하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 제1 출력 블록은,
게이트 온 전압을 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 제1 제어 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
상기 제1 제어 노드에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 제1 스캔 신호가 출력되는 제1 출력 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
상기 제1 제어 노드에 연결된 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터; 및
공유 반전 제어 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 제2 출력 블록은,
상기 제1 클록 신호를 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 제2 제어 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터;
상기 제2 제어 노드에 연결된 게이트, 상기 제2 클록 신호를 수신하는 제1 단자, 및 상기 제2 스캔 신호가 출력되는 제2 출력 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터;
상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 출력 노드에 연결된 제2 전극을 포함하는 제2 커패시터; 및
공유 반전 제어 노드에 연결된 게이트, 상기 제2 출력 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제6 항에 있어서, 상기 제2 출력 블록은,
상기 제5 트랜지스터의 상기 제2 단자와 상기 제2 제어 노드의 사이에 연결되고, 상기 게이트 온 전압을 수신하는 게이트, 상기 제5 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제2 제어 노드에 연결된 제2 단자를 포함하는 제13 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 복수의 스테이지들 각각은,
공유 반전 제어 노드의 전압에 응답하여 상기 공유 제어 노드에 게이트 오프 전압을 전송하는 공유 안정화 블록을 더 포함하는 것을 특징으로 하는 스캔 드라이버.
제8 항에 있어서, 상기 공유 안정화 블록은,
상기 공유 반전 제어 노드에 연결된 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 복수의 스테이지들 각각은,
상기 제1 클록 신호 및 상기 제1 스캔 신호에 응답하여 공유 반전 제어 노드를 제어하는 공유 인버터 블록을 더 포함하는 것을 특징으로 하는 스캔 드라이버.
제10 항에 있어서, 상기 공유 인버터 블록은,
상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터;
상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터;
상기 제1 스캔 신호가 출력되는 제1 출력 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터; 및
상기 제1 출력 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 복수의 스테이지들 각각은,
상기 제1 클록 신호 및 상기 공유 제어 노드의 상기 전압에 응답하여 공유 반전 제어 노드를 제어하는 공유 인버터 블록을 더 포함하는 것을 특징으로 하는 스캔 드라이버.
제12 항에 있어서, 상기 공유 인버터 블록은,
상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터;
상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터;
상기 공유 제어 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터;
상기 공유 제어 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터; 및
상기 공유 반전 제어 노드에 연결된 제1 전극, 및 상기 게이트 오프 전압을 수신하는 제2 전극을 포함하는 제3 커패시터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 스캔 드라이버에 포함된 트랜지스터들은 PMOS 트랜지스터들인 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 스캔 드라이버에 포함된 트랜지스터들은 NMOS 트랜지스터들인 것을 특징으로 하는 스캔 드라이버.
서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
입력 신호 또는 상기 제2 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 공유 제어 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
게이트 온 전압을 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 제1 제어 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
상기 제1 제어 노드에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제1 스캔 신호가 출력되는 제1 출력 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
상기 제1 제어 노드에 연결된 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함하는 제1 커패시터;
공유 반전 제어 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 단자, 및 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터;
상기 제1 클록 신호를 수신하는 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 제2 제어 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터;
상기 제2 제어 노드에 연결된 게이트, 상기 제2 클록 신호를 수신하는 제1 단자, 및 상기 제2 스캔 신호가 출력되는 제2 출력 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터;
상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 출력 노드에 연결된 제2 전극을 포함하는 제2 커패시터; 및
상기 공유 반전 제어 노드에 연결된 게이트, 상기 제2 출력 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제16 항에 있어서, 상기 복수의 스테이지들 각각은,
상기 공유 반전 제어 노드에 연결된 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터;
상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터;
상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터;
상기 제1 출력 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터; 및
상기 제1 출력 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
제16 항에 있어서, 상기 복수의 스테이지들 각각은,
상기 제5 트랜지스터의 상기 제2 단자와 상기 제2 제어 노드의 사이에 연결되고, 상기 게이트 온 전압을 수신하는 게이트, 상기 제5 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제2 제어 노드에 연결된 제2 단자를 포함하는 제13 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
제16 항에 있어서, 상기 복수의 스테이지들 각각은,
상기 공유 반전 제어 노드에 연결된 게이트, 상기 공유 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터;
상기 제1 클록 신호를 수신하는 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 제2 단자를 포함하는 제9 트랜지스터;
상기 제9 트랜지스터의 상기 제2 단자에 연결된 게이트, 상기 제1 클록 신호를 수신하는 제1 단자, 및 상기 공유 반전 제어 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터;
상기 공유 제어 노드에 연결된 게이트, 상기 제10 트랜지스터의 상기 게이트에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제11 트랜지스터;
상기 공유 제어 노드에 연결된 게이트, 상기 공유 반전 제어 노드에 연결된 제1 단자, 및 상기 게이트 오프 전압을 수신하는 제2 단자를 포함하는 제12 트랜지스터; 및
상기 공유 반전 제어 노드에 연결된 제1 전극, 및 상기 게이트 오프 전압을 수신하는 제2 전극을 포함하는 제3 커패시터를 포함하는 것을 특징으로 하는 스캔 드라이버.
복수의 화소들을 포함하는 표시 패널;
상기 복수의 화소들에 데이터 신호들을 제공하는 데이터 드라이버;
상기 복수의 화소들에 스캔 신호들을 제공하고, 서로 다른 위상들을 가지는 제1 및 제2 클록 신호들을 수신하는 복수의 스테이지들을 포함하는 스캔 드라이버; 및
상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함하고,
상기 복수의 스테이지들 각각은,
입력 신호를 공유 제어 노드에 전송하는 공유 입력 블록;
상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 전압을 제1 제어 노드에 전송하고, 상기 제1 제어 노드의 전압 및 상기 제1 클록 신호에 응답하여 상기 스캔 신호들 중 제1 스캔 신호를 출력하는 제1 출력 블록; 및
상기 공유 제어 노드에 연결되고, 상기 공유 제어 노드의 상기 전압을 제2 제어 노드에 전송하고, 상기 제2 제어 노드의 전압 및 상기 제2 클록 신호에 응답하여 상기 스캔 신호들 중 제2 스캔 신호를 출력하는 제2 출력 블록을 포함하는 것을 특징으로 하는 표시 장치.