CN108877627B - 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供的一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够解决现有GOA电路因结构复杂而无法满足显示装置对窄边框的需求的问题；该移位寄存器单元中输出单元包括：与第一信号输出端连接的第一输出模块，与第二信号输出端连接的第二输出模块；第一信号输出端和第二信号输出端用于连接不同的栅线；下拉单元包括：第一下拉模块，第二下拉模块；输出单元与上拉节点连接，下拉单元与下拉节点连接；上拉节点用于控制第一信号输出端和第二信号输出端依次输出第一工作信号和第二工作信号；下拉节点用于控制第一信号输出端和第二信号输出端停止输出第一工作信号和第二工作信号。

Description

移位寄存器单元及驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置。

背景技术

TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)以及OLED(Organic Light-Emitting Diode，有机发光二极管)，越来越多地被应用于高性能显示领域当中，并且为了尽可能的提高显示装置的屏占比，现有技术中的栅极驱动电路通常设置为GOA(Gate Driver on Array，阵列基板行驱动)电路。

现有的GOA电路中的移位寄存器单元包括检测单元、显示单元以及连接单元，这样电路的结构非常复杂，占用面积较大，从而无法满足高分辨率显示装置对窄边框的需求。

发明内容

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，能够解决现有GOA电路因结构复杂而无法满足显示装置对窄边框的需求的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种移位寄存器单元，所述移位寄存器单元包括：上拉控制单元、下拉控制单元、输出单元、下拉单元；所述输出单元包括：与第一信号输出端连接的第一输出模块，与第二信号输出端连接的第二输出模块；所述第一信号输出端和所述第二信号输出端用于连接不同的栅线；所述下拉单元包括：与所述第一信号输出端连接的第一下拉模块，与所述第二信号输出端连接的第二下拉模块；所述输出单元中的所述第一输出模块和所述第二输出模块均与上拉节点连接，所述下拉单元中的所述第一下拉模块和所述第二下拉模块均与下拉节点连接；所述上拉控制单元与所述上拉节点、所述下拉节点、信号输入端连接，该上拉控制单元用于对所述上拉节点进行控制；所述下拉控制单元与所述下拉节点、所述上拉节点、第一复位信号端连接，该下拉控制单元用于对所述下拉节点进行控制；所述上拉节点用于控制所述第一信号输出端和所述第二信号输出端依次输出第一工作信号和第二工作信号；所述下拉节点用于控制所述第一信号输出端和所述第二信号输出端停止输出所述第一工作信号和所述第二工作信号；所述上拉控制单元通过控制所述上拉节点，进而控制所述第一信号输出端和所述第二信号输出端依次输出的所述第一工作信号和所述第二工作信号分别为：第一扫描信号和第二扫描信号。

可选的，所述移位寄存器单元还包括：侦测控制单元；所述侦测控制单元与所述上拉节点、所述信号输入端连接，用于对所述上拉节点进行控制；所述侦测控制单元通过控制所述上拉节点，进而控制所述第一信号输出端和所述第二信号输出端依次输出的所述第一工作信号和所述第二工作信号分别为：第一侦测信号和第二侦测信号。

可选的，所述输出单元还包括：级联输出模块；所述下拉单元还包括：级联下拉模块；所述级联输出模块与所述上拉节点、级联信号输出端连接，用于在所述上拉节点的控制下，在所述第一信号输出端和所述第二信号输出端依次输出所述第一工作信号和所述第二工作信号的同时，输出级联信号；所述级联下拉模块与所述下拉节点、所述级联信号输出端连接，用于在所述下拉节点的控制下，在所述第一信号输出端和所述第二信号输出端停止输出所述第一工作信号和所述第二工作信号的同时，控制所述级联信号输出端停止输出所述级联信号；其中，所述级联信号输出端用于将多个所述移位寄存器单元进行级联。

可选的，所述上拉控制单元包括：第一上拉控制模块、第二上拉控制模块、第一复位模块、第一储能模块；其中，所述第一上拉控制模块与所述信号输入端、第一电压端、所述上拉节点连接，用于在所述信号输入端的控制下将所述第一电压端的电压输出至所述上拉节点；所述第二上拉控制模块与所述下拉节点、所述上拉节点、第二电压端连接，用于在所述下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点；所述第一复位模块与所述第二电压端、所述上拉节点、所述第一复位信号端连接，用于在所述第一复位信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；所述第一储能模块与所述上拉节点连接，用于将所述上拉节点的电压进行存储，或者对所述上拉节点进行放电。

可选的，所述下拉控制单元包括：第一下拉控制模块、第二下拉控制模块；其中，所述第一下拉控制模块与所述下拉节点和第一控制信号端连接，用于在所述第一控制信号端的控制下，将所述第一控制信号端的第一控制信号输出至所述下拉节点；所述第二下拉控制模块与所述上拉节点、所述下拉节点、所述第二电压端连接，用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述下拉节点。

可选的，在所述移位寄存器单元包括侦测控制单元的情况下，所述侦测控制单元包括：侦测输入模块、第二储能模块、储能控制模块和第二复位模块；其中，所述侦测输入模块与所述信号输入端、第二时钟信号端、第一节点连接，用于在所述第二时钟信号端的控制下，将所述信号输入端的信号输出至所述第一节点；所述第二储能模块与所述第一节点连接，用于将所述第一节点的电压进行存储，或者对所述第一节点进行放电；所述储能控制模块与第一时钟信号端、第三时钟信号端、所述第一节点、所述上拉节点连接，用于在所述第一节点和所述第一时钟信号端的控制下，将所述第三时钟信号端的第三时钟信号输出至所述上拉节点；所述第二复位模块与所述上拉节点、所述第二电压端、第二复位信号端连接，用于在所述第二复位信号端的控制将所述第二电压端的电压输出至所述上拉节点。

可选的，所述输出单元中，所述级联输出模块与所述上拉节点、第四时钟信号端、所述级联信号输出端连接，用于在所述上拉节点的控制下，将所述第四时钟信号端的第四时钟信号输出至所述级联信号输出端；所述第一输出模块与所述上拉节点、第五时钟信号端、所述第一信号输出端连接，用于在所述上拉节点的控制下，将所述第五时钟信号端的第五时钟信号输出至所述第一信号输出端；所述第二输出模块与所述上拉节点、第六时钟信号端、所述第二信号输出端连接，用于在所述上拉节点的控制下，将所述第六时钟信号端的第六时钟信号输出至所述第二信号输出端。

可选的，所述下拉单元中，所述级联下拉模块与所述下拉节点、所述第二电压端、所述级联信号输出端连接，用于在所述下拉节点的控制下，将所述第二电压端的电压输出至所述级联信号输出端；所述第一下拉模块与所述下拉节点、所述第三电压端、所述第一信号输出端连接，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述第一信号输出端；所述第二下拉模块与所述下拉节点、所述第三电压端、所述第二信号输出端连接，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述第二信号输出端。

可选的，在所述上拉控制单元中：所述第一上拉控制模块包括第一晶体管；所述第一晶体管的栅极与所述信号输入端，第一极与所述第一电压端，第二极与所述上拉节点连接；所述第二上拉控制模块包括第二晶体管；所述第二晶体管的栅极与所述下拉节点，第一极与所述第二电压端连接，第二极与所述上拉节点连接；所述第一复位模块包括第三晶体管；所述第三晶体管的栅极与所述第一复位信号端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；所述储能模块包括第一电容；所述第一电容的一端与所述上拉节点连接，另一端与所述级联信号输出端连接。

可选的，在所述下拉控制单元中：所述第一下拉控制模块包括第四晶体管；所述第四晶体管的栅极与第一极与所述第一控制信号端连接，第二极与所述下拉节点连接；所述第二下拉控制模块包括第五晶体管，所述第五晶体管的栅极与所述上拉节点连接，第一极与所述第二电压端连接，第二极与所述下拉节点连接。

可选的，在所述侦测控制单元中：所述侦测输入模块包括第六晶体管；所述第六晶体管的栅极与所述第二时钟信号端连接，第一极与所述信号输入端连接，第二极与第一节点连接；所述第二储能模块包括第二电容，所述第二电容的第一端与所述第一节点连接，第二端与所述第二电压端连接；所述储能控制模块包括：第七晶体管、第八晶体管；所述七晶体管的栅极与所述第一节点连接，第一极与所述第三时钟信号端连接，第二极与所述第八晶体管的第一极连接；所述第八晶体管的栅极与所述第一时钟信号端连接，第二极与所述上拉节点连接；所述第二复位模块包括第九晶体管；所述第九晶体管的栅极与所述第二复位信号端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接。

可选的，在所述输出单元中：所述第一输出模包括第十晶体管；所述第十晶体管的栅极与所述上拉节点连接，第一极与第五时钟信号端连接，第二极与所述第一信号输出端连接；所述第二输出模块包括第十一晶体管；所述第十一晶体管的栅极与所述上拉节点连接，第一极与第六时钟信号端连接，第二极与所述第二信号输出端连接；所述级联输出模块包括第十四晶体管；所述第十四晶体管的栅极与所述上拉节点连接，第一极与第四时钟信号端连接，第二极与所述级联信号输出端连接。

可选的，在所述下拉单元中：所述第一下拉模块包括第十二晶体管；所述第十二晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第一信号输出端连接；所述第二下拉模块包括第十三晶体管；所述第十三晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第二信号输出端连接；所述级联下拉模块包括第十五晶体管；所述第十五晶体管的栅极与所述下拉节点连接，第一极与第二电压端连接，第二极与所述级联信号输出端连接。

可选的，所述输出单元还包括：第三输出模块和第四输出模块；所述下拉单元还包括：第三下拉模块和第四下拉模块；所述第三输出模块包括第十六晶体管；所述第十六晶体管的栅极与所述上拉节点连接，第一极与第七时钟信号端连接，第二极与第一附加信号输出端连接；且所述第一附加信号输出端和所述第一信号输出端用于连接对应同一行亚像素中的不同栅线；所述第四输出模块包括第十七晶体管；所述第十七晶体管的栅极与所述上拉节点连接，第一极与第八时钟信号端连接，第二极与第二附加信号输出端连接；且所述第二附加信号输出端和所述第二信号输出端用于连接对应同一行亚像素中的不同栅线；所述第三下拉模块包括第十八晶体管；所述第十八晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第一附加信号输出端连接；所述第四下拉模块包括第十九晶体管；所述第十九晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第二附加信号输出端连接。

可选的，所述下拉控制单元还包括：第一下拉控制替换模块；所述第一下拉控制替换模块包括替换晶体管；所述替换晶体管的栅极和第一极与替换控制信号端连接，第二极与所述下拉节点连接；所述替换控制信号端的替换控制信号为高电位时，所述第一控制信号端的第一控制信号为低电位；所述替换控制信号端的替换控制信号为低电位时，所述第一控制信号端的第一控制信号为高电位。

可选的，所述第二电压端与所述第三电压端为不同的电压端；所述第二电压端与所述第三电压端均为低电平电压端，且所述第二电压端的电压小于所述第三电压端的电压。

本发明实施例还提供一种栅极驱动电路，包括至少两级级联的如前述的移位寄存器单元；第一级移位寄存器单元的信号输入端与起始信号端相连接；除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的第一信号输出端与下一级移位寄存器单元的信号输入端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的第一信号输出端与上一级移位寄存器单元的第一复位信号端相连接；或者，在所述级移位寄存器单元包括级联信号输出端的情况下，除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的级联信号输出端与下一级移位寄存器单元的信号输入端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的级联信号输出端与上一级移位寄存器单元的第一复位信号端相连接；所述最后一级移位寄存器单元的第一复位信号端与终止信号端相连接。

可选的，在所述移位寄存器单元包括第四时钟信号端的情况下，位于奇数级的移位寄存器单元的第四时钟信号端与位于偶数级的移位寄存器单元的第四时钟信号端连接不同的第四时钟信号线。

本发明实施例还提供一种显示装置，包括前述的栅极驱动电路；所述显示装置中的依次排列的栅线按照两个一组，划分为依次排列的多个栅线组，且每一栅线组中包括依次排列的第一栅线和第二栅线；所述栅极驱动电路中依次级联的移位寄存器单元分别与所述显示装置中依次排列的所述栅线组连接。

本发明实施例还提供一种用于驱动如前述的移位寄存器单元的驱动方法，一图像帧包括显示阶段以及位于所述显示阶段之后的侦测阶段；

在所述显示阶段内，所述驱动方法包括：第一阶段，向信号输入端输入第一输入信号；第一上拉控制模块在所述第一输入信号的控制下将第一电压端的电压输出至上拉节点，并通过第一储能模块进行存储；在该上拉节点的控制下，将第五时钟信号端的非工作电压输出至第一信号输出端，将第六时钟信号端的非工作电压输出至第二信号输出端，将第四时钟信号端的非工作电压输出至级联信号输出端，以进行重置。

第二阶段，所述第一储能模对所述上拉节点进行放电，并在该上拉节点的控制下，将所述第五时钟信号端的工作电压作为第一扫描信号输出至所述第一信号输出端，将所述第六时钟信号端的工作电压作为第二扫描信号输出至所述第二信号输出端，将所述第四时钟信号端的工作电压作为级联信号输出至所述级联信号输出端。

第三阶段，向第一复位信号端输入第一复位信号，并在所述第一复位信号的控制下将第二电压端的电压输出至所述上拉节点进行复位；向第一控制信号端输入第一控制信号，第一下拉控制模块在所述第一控制信号的控制下，将所述第一控制信号输出至下拉节点，并在该下拉节点的控制下，将第三电压端的电压输出至所述第一信号输出端和所述第二信号输出端，将第二电压端的电压输出至所述级联信号输出端，以进行复位。

在所述侦测阶段，所述驱动方法还包括：

第四阶段，向第一时钟信号端输入第一时钟信号，向第三时钟信号端输入第三时钟信号，并且第二储能模对第一节点进行放电，在所述第一节点和所述第一时钟信号的控制下，储能控制模块将所述第三时钟信号输出至所述上拉节点；并在该上拉节点的控制下，将所述第五时钟信号端的工作电压作为第一侦测信号输出至所述第一信号输出端，将所述第六时钟信号端的工作电压作为第二侦测信号输出至所述第二信号输出端。

第五阶段，向第二复位信号端输入第二复位信号，在所述第二复位信号的控制下，所述第二复位模块将第二电压端的电压输出至所述上拉节点；向第一控制信号端输入第一控制信号，第一下拉控制模块在所述第一控制信号的控制下，将所述第一控制信号输出至所述下拉节点，并在该下拉节点的控制下，将第三电压端的电压输出至所述第一信号输出端和所述第二信号输出端，将第二电压端的电压输出至所述级联信号输出端，以进行复位。

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，该移位寄存器单元包括：输出单元、下拉单元、上拉控制单元、下拉控制单元；输出单元包括：与第一信号输出端连接的第一输出模块，与第二信号输出端连接的第二输出模块；第一信号输出端和第二信号输出端用于连接不同的栅线；下拉单元包括：与第一信号输出端连接的第一下拉模块，与第二信号输出端连接的第二下拉模块；输出单元中的第一输出模块和第二输出模块均与上拉节点连接，下拉单元中的第一下拉模块和第二下拉模块与下拉节点连接；上拉控制单元与上拉节点、下拉节点、信号输入端连接，该上拉控制单元用于对上拉节点进行控制；下拉控制单元与下拉节点、上拉节点、第一复位信号端连接，该下拉控制单元用于对下拉节点进行控制；上拉节点用于控制第一信号输出端和第二信号输出端依次输出第一工作信号和第二工作信号；下拉节点用于控制第一信号输出端和第二信号输出端停止输出第一工作信号和第二工作信号；上拉控制单元通过控制上拉节点，进而控制第一信号输出端和第二信号输出端依次输出的第一工作信号和第二工作信号分别为：第一扫描信号和第二扫描信号。

综上所述，可以理解的是，相比于现有技术中针对每个栅线需要单独设置移位寄存器单元，造成GOA电路结构复杂而无法满足显示装置对窄边框需求的问题而言，本发明中通过将的两个移位寄存器单元中针对控制上拉节点、下拉节点的上拉控制单元、下拉控制单元进行共用，形成一个具有两个信号输出端的新移位寄存器单元，这样一来，能够在满足对栅线正常逐级输出扫描信号的同时，能够简化GOA电路，从而有利于显示装置的窄边框设计。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的模块示意图；

图2为本发明实施例提供的另一种移位寄存器单元的模块示意图；

图3为本发明实施例提供的一种移位寄存器单元的电路示意图；

图4为本发明实施例提供的另一种移位寄存器单元的电路示意图；

图5为本发明实施例提供的一种栅极驱动电路的级联示意图；

图6为本发明实施例提供的另一种栅极驱动电路的级联示意图；

图7a为本发明实施例提供的另一种栅极驱动电路的级联示意图；

图7b为本发明实施例提供的另一种栅极驱动电路的级联示意图；

图8a为本发明实施例提供的一种移位寄存器单元的控制时序信号图

图8b为本发明实施例提供的一种移位寄存器单元的控制时序信号图。

附图标记：

10-输出单元；101-第一输出模块；102-第二输出模块；103-级联输出模块；104-第三输出模块；105-第四输出模块；20-下拉单元；201-第一下拉模块；202-第二下拉模块；203-级联下拉模块；204-第三下拉模块；205-第四下拉模块；30-上拉控制单元；301-第一上拉控制模块；302-第二上拉控制模块；303-第一复位模块；304-第一储能模块；40-下拉控制单元；401-第一下拉控制模块；401’-第一下拉控制替换模块；402-第二下拉控制模块；50-侦测控制单元；501-侦测输入模块；502-第二储能模块；503-储能控制模块；504-第二复位模块；RS-移位寄存器单元；PU-上拉节点；PD-下拉节点；N1-第一节点；VDD-第一电压端；VGL1-第二电压端；VGL2-第三电压端；INPUT-信号输入端；OUTPUT1-第一信号输出端；OUTPUT2-第二信号输出端；OUTPUT’-级联信号输出端；OUTPUT1’-第一附加信号输出端；OUTPUT2’-第二附加信号输出端；CLKA-第一时钟信号端；CLKB-第二时钟信号端；CLKC-第三时钟信号端；CLKD-第四时钟信号端；CLKE-第五时钟信号端；CLKF-第六时钟信号端；CLKG-第七时钟信号端；CLKH-第八时钟信号端；CLKM-第一控制信号端；CLKN-替换控制信号端；RESET1-第一复位信号端；RESET2-第二复位信号端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本发明实施例提供一种移位寄存器单元，如图1所示，该移位寄存器单元RS包括：输出单元10、下拉单元20、上拉控制单元30、下拉控制单元40。

其中，输出单元10包括：与第一信号输出端OUTPUT1连接的第一输出模块101，与第二信号输出端OUTPUT2连接的第二输出模块102；第一信号输出端OUTPUT1和第二信号输出端OUTPUT2用于连接不同的栅线(一般优选的为相邻行亚像素对应的两个不同的栅线)。

下拉单元20包括：与第一信号输出端OUTPUT1连接的第一下拉模块201，与第二信号输出端OUTPUT2连接的第二下拉模块202。

输出单元10中第一输出模块101和第二输出模块102均与上拉节点PU连接，下拉单元20中第一下拉模块201和第二下拉模块202均与下拉节点PD连接。

上拉控制单元30与上拉节点PU、下拉节点PD、信号输入端INPUT连接，该上拉控制单元30用于对上拉节点PU进行控制(包括控制上拉节点PU在不同的阶段处于不同的电位，例如，高电位和低电位)。

下拉控制单元40与下拉节点PD、上拉节点PU、第一复位信号端RESET1连接，该下拉控制单元40用于对下拉节点PD进行控制(包括控制下拉节点PD在不同的阶段处于不同的电位，例如，高电位和低电位)，当然，应当理解到，移位寄存器单元在正常工作时，上拉节点PU和下拉节点PD中，一个处于高电位，则另一个处于低电位。

上拉节点PU用于控制第一信号输出端OUTPUT1和第二信号输出端OUTPUT2依次输出第一工作信号和第二工作信号；也即，上拉节点PU分别通过第一输出模块101和第二输出模块102控制第一信号输出端OUTPUT1输出第一工作信号，第二信号输出端OUTPUT2输出第二工作信号。

下拉节点PD用于控制第一信号输出端OUTPUT1和第二信号输出端OUTPUT2停止输出第一工作信号和第二工作信号；也即下拉节点PD分别通过第一下拉模块201和第二下拉模块202控制第一信号输出端OUTPUT1停止输出第一工作信号，所述第二信号输出端OUTPUT2停止输出第二工作信号。

其中，在上拉控制单元30通过控制上拉节点PU，进而控制第一信号输出端输OUTPUT1和第二信号输出端OUTPUT2依次输出的第一工作信号和第二工作信号分别为：第一扫描信号和第二扫描信号。

也即，本发明中的移位寄存器单元中设置有连接两个栅线的两个信号输出端，并且在上拉控制单元对上拉节点的控制下，能够使得两个信号输出端依次输出第一扫描信号和第二扫描信号，从而逐行开启对应连接的两条栅线，以进行正常的显示；当然，本发明中通过下拉控制单元对下拉节点的控制，能够停止两个信号输出端输出第一扫描信号和第二扫描信号，以进行复位、降噪等。

此处需要说明的是，本发明中的重点在移位寄存器单元设置有连接两个栅线的两个信号输出端，而对于移位寄存器单元中上拉控制单元和下拉控制单元的具体设置方式(内部晶体管、电容等的布局)，本发明不作具体限定，可以根据实际的需要选择设置，只要通过该上拉控制单元和下拉控制单元对上拉节点和下拉节点的控制，实现上述信号输出端的正常输出即可。

另外，本发明中将一个移位寄存器单元设置两个信号输出端作为优选的方案，但是实际中也可以设置三个或者四个信号输出端，其都应当涵盖在本发明中。

此外，此处还应当理解到，第一，对于上述第一工作信号和第二工作信号而言，并不限制于仅为第一扫描信号和第二扫描信号，实际中根据移位寄存器单元的具体设置形式，该第一工作信号和第二工作信号还可以包括其他的信号，例如，第一侦测信号(或者称为第一侦测扫描信号)和第二侦测信号(或者称为第二侦测扫描信号)，以开启对应连接的两条栅线，以对(显示面板中)驱动晶体管阈值电压的进行侦测；具体侦测阶段可以参考后续实施例提供的相关内容。

第二，上述上拉控制单元30对上拉节点PU的控制包括两种状态，一种为工作状态，例如高电位(或者低电位)；另一种为非工作状态，例如低电位(或者高电位)；上述下拉控制单元40对下拉节点PD的控制，同样包括两种状态，一种为工作状态，例如高电位；另一种为非工作状态，例如低电位。可以理解的是，通过上拉控制单元30对上拉节点PU进行控制，进而控制输出模块输出扫描信号；下拉控制单元40对下拉节点PD进行控制，进而控制输出模块停止输出扫描信号。

综上所述，可以理解的是，相比于现有技术中针对每个栅线需要单独设置移位寄存器单元，造成GOA电路结构复杂而无法满足显示装置对窄边框需求的问题而言，本发明中通过将的两个移位寄存器单元中针对控制上拉节点、下拉节点的上拉控制单元、下拉控制单元进行共用，形成一个具有两个信号输出端的新移位寄存器单元，这样一来，能够在满足对栅线正常逐级输出扫描信号的同时，能够简化GOA电路，从而有利于显示装置的窄边框设计。

在此基础上，本领域的技术人员应当理解到，对于针对OLED显示面板的GOA电路而言，现有技术中需要设置专门的侦测电路以便对显示面板中像素驱动电路中的驱动晶体管的阈值电压进行侦测；侦测电路中同样需要设置各种控制模块、上拉节点、下拉节点等，从而导致整个GOA电路结构复杂。

为了解决上述技术问题，本发明中，为了进一步的简化GOA电路(也即移位寄存器单元)，优选的，如图2所示，在前述的移位寄存器单元RS的基础上，还包括：侦测控制单元50。

其中，侦测控制单元50与上拉节点PU、信号输入端INPUT连接，用于对上拉节点PU进行控制；同前述，该侦测控制单元对上拉节点PU的控制包括两种状态，一种为工作状态，例如高电位(或者低电位)；另一种为非工作状态，例如低电位(或者高电位)。

具体的，该侦测控制单元50通过控制上拉节点PU，进而控制第一信号输出端OUTPUT1和第二信号输出端OUTPUT2依次输出的第一工作信号和第二工作信号输出分别：为第一侦测信号和第二侦测信号。

这样一来，对于移位寄存器单元而言，将原有侦测电路中的部分控制电路(例如下拉控制单元)与显示部分电路(也即上拉控制单元30和下控制单元40部分)进行共用，并且两者可以共用输出电路部分的电路(例如输出单元10和下拉单元20部分)，从而进一步的简化了移位寄存器单元电路，也即简化了GOA电路，更利于显示装置的窄边框设计。

在此基础上，栅极驱动电路一般是由级联的多个移位寄存器单元组成，在具体的“级联”中，通过设置本级移位寄存器单元的信号输出端作为上一级移位寄存器单元的信号复位端、下一级移位寄存器单元的信号输入端，但是由于信号输出端本身需要与栅线连接，输出扫描信号(也即信号输出端输出扫描信号时，具有一定的负载)，从而导致输出的扫描信号的波形并不是标准的方波，也即(上一级、下一级)级联的移位寄存器单元接收的复位信号和输入信号不是标准的方波，从而导致不能有效的对上一级的移位寄存器单元进行复位，以及不能有效的开启下一级移位寄存器单元。

为了解决上述技术问题，如图2所示，优选的，本发明中的移位寄存器单元RS中，上述输出单元10还包括：级联输出模块103；上述下拉单元20还包括：级联下拉模块203。

其中，级联输出模块103与上拉节点PU、级联信号输出端OUTPUT’连接(该级联信号输出端用于将多个移位寄存器单元进行级联)，用于在上拉节点PU的控制下，在第一信号输出端OUTPUT1和第二信号输出端OUTPUT2依次输出第一工作信号以及第二工作信号的同时，输出级联信号(也即上一级移位寄存器单元的复位信号、下一级移位寄存器单元的开启信号/输入信号)。

级联下拉模块203与下拉节点PD、级联信号输出端OUTPUT’连接，用于在下拉节点PD的控制下，在第一信号输出端OUTPUT1和第二信号输出端OUTPUT2停止输出第一工作信号和第二工作信号的同时，控制级联信号输出端OUTPUT’停止输出级联信号。

这样一来，通过单独设置级联信号输出端OUTPUT’进行级联，能够避免采用与连接栅线的信号输出端(OUTPUT1或OUTPUT2)来进行级联，从而保证了级联信号的有效性，也即，有效的对上一级移位寄存器单元复位以及有效的开启下一级移位寄存器单元。

综上所述，可以理解的是，本发明中，对上述移位寄存器单元中各单元、模块的具体设置不作具体限定；以下示意的，参考图3，对上述移位寄存器单元中各单元、模块提供一种优选的具体设置方式。

具体的，如图3所示，上拉控制单元30可以包括：第一上拉控制模块301、第二上拉控制模块302、第一复位模块303、第一储能模块304。

其中，第一上拉控制模块301与信号输入端INPUT、第一电压端VDD、上拉节点PU连接，用于在信号输入端INPUT的控制下将第一电压端VDD的电压输出至上拉节点PU。

示意的，参考图3，该第一上拉控制模块301可以包括第一晶体管M1；该第一晶体管M1的栅极与信号输入端INPUT，第一极与第一电压端VDD，第二极与上拉节点PU连接。

第二上拉控制模块302与下拉节点PD、上拉节点PU、第二电压端VGL1连接，用于在下拉节点PD的控制下，将第二电压端VGL1的电压输出至上拉节点PU。

示意的，参考图3，该第二上拉控制模块302可以包括第二晶体管M2；该第二晶体管M2的栅极与下拉节点PD，第一极与第二电压端VGL1连接，第二极与上拉节点PU连接。

第一复位模块303与第二电压端VGL1、上拉节点PU、第一复位信号端RESET1连接，用于在第一复位信号端RESET1的控制下，将第二电压端VGL1的电压输出至上拉节点PU。

示意的，参考图3，该第一复位模块303包括第三晶体管M3；第三晶体管M3的栅极与第一复位信号端RESET1连接，第一极与第二电压端VGL1连接，第二极与上拉节点PU连接。

第一储能模块304与上拉节点PU连接，用于对上拉节点PU的电压进行存储，或者对上拉节点PU进行放电。

示意的，参考图3，该储能模块304包括第一电容C1；该第一电容C1的一端与上拉节点PU连接，另一端与级联信号输出端OUTPUT’连接(当然也可以与接地端连接)。

下拉控制单元40可以包括：第一下拉控制模块401、第二下拉控制模块402。

其中，第一下拉控制模块401与下拉节点PD和第一控制信号端CLKM连接，用于在第一控制信号端CLKM的控制下，将第一控制信号端CLKM的第一控制信号信号输出至下拉节点PD。

示意的，参考图3，该第一下拉控制模块401可以包括第四晶体管M4；该第四晶体管M4的栅极与第一极与第一控制信号端CLKM连接，第二极与下拉节点PD连接。

第二下拉控制模块402与上拉节点PU、下拉节点PD、第二电压端VGL1连接，用于在上拉节点PU的控制下，将第二电压端VGL1的电压输出至下拉节点PD。

示意的，参考图3，该第二下拉控制模块402包括第五晶体管M5；该第五晶体管M5的栅极与上拉节点PU连接，第一极与第二电压端VGL1连接，第二极与下拉节点PD连接。

参考图3，侦测控制单元50可以包括：侦测输入模块501、第二储能模块502、储能控制模块503和第二复位模块504。

其中，侦测输入模块501与信号输入端INPUT、第二时钟信号端CLKB、第一节点N1连接，用于在第二时钟信号端CLKB的控制下，将信号输入端INPUT的信号输出至第一节点N1。

示意的，参考图3，该侦测输入模块501包括第六晶体管M6；该第六晶体管M6的栅极与第二时钟信号端CLKB连接，第一极与信号输入端INPUT连接，第二极与第一节点N1连接。

第二储能模块502与第一节点N1连接，用于将第一节点N1的电压进行存储，或者对第一节点N1进行放电。

示意的，参考图3，该第二储能模块502可以包括第二电容C2，第二电容C2的第一端与第一节点N1连接，第二端与第二电压端VGL1连接(当然，也可以与接地端连接)。

储能控制模块503与第一时钟信号端CLKA、第三时钟信号端CLKC、第一节点N1、上拉节点PU连接，用于在第一节点N1和第一时钟信号端CLKA的控制下，将第三时钟信号端CLKC的第三时钟信号输出至上拉节点PU。

示意的，参考图3，该储能控制模块503可以包括：第七晶体管M7、第八晶体管M8。

其中，第七晶体管M7的栅极与第一节点N1连接，第一极与第三时钟信号端CLKC连接，第二极与第八晶体管M8的第一极连接；第八晶体管M8的栅极与第一时钟信号端CLKA连接，第二极与上拉节点PU连接。

第二复位模块504与上拉节点PU、第二电压端VGL1、第二复位信号端RESET2连接，用于在第二复位信号端RESET2的控制将第二电压端VGL1的电压输出至上拉节点PU。

示意的，参考图3，该第二复位模块504可以包括第九晶体管M9；该第九晶体管M9的栅极与第二复位信号端RESET2连接，第一极与第二电压端VGL1连接，第二极与上拉节点PU连接。

参考图3，在输出单元10中：

第一输出模块101与上拉节点PU、第五时钟信号端CLKE、第一信号输出端OUTPUT1连接，用于在上拉节点PU的控制下，将第五时钟信号端CLKE的第五时钟信号输出至第一信号输出端OUTPUT1。

示意的，参考图3，该第一输出模101可以包括第十晶体管M10；该第十晶体管M10的栅极与上拉节点PU连接，第一极与第五时钟信号端CLKE连接，第二极与第一信号输出端OUTPUT1连接。

第二输出模块102与上拉节点PU、第六时钟信号端CLKF、第二信号输出端OUTPUT2连接，用于在上拉节点PU的控制下，将第六时钟信号端CLKF的第六时钟信号输出至第二信号输出端OUTPUT2。

示意的，参考图3，该第二输出模块102可以包括第十一晶体管M11；第十一晶体管M11的栅极与上拉节点PU连接，第一极与第六时钟信号端CLKF连接，第二极与第二信号输出端OUTPUT2连接。

级联输出模块103与上拉节点PU、第四时钟信号端CLKD、级联信号输出端OUTPUT’连接，用于在上拉节点PU的控制下，将第四时钟信号端CLKD的第四时钟信号输出至级联信号输出端OUTPUT’。

示意的，参考图3，该级联输出模块103可以包括第十四晶体管M14；该第十四晶体管M14的栅极与上拉节点PU连接，第一极与第四时钟信号端CLKD连接，第二极与级联信号输出端OUTPUT’连接。

在下拉单元20中：

第一下拉模块201与下拉节点PD、第三电压端VGL2、第一信号输出端OUTPUT1连接，用于在下拉节点PD的控制下，将第三电压端VGL2的电压输出至第一信号输出端OUTPUT1。

示意的，参考图3，该第一下拉模块201可以包括第十二晶体管M12该第十二晶体管M12的栅极与下拉节点PD连接，第一极与第三电压端VGL2连接，第二极与第一信号输出端OUTPUT1连接。

第二下拉模块202与下拉节点PD、第三电压端VGL2、第二信号输出端OUTPUT2连接，用于在下拉节点PD的控制下，将第三电压端VGL2的电压输出至第二信号输出端OUTPUT2。

示意的，参考图3，该第二下拉模块202可以包括第十三晶体管M13，第十三晶体管M13的栅极与下拉节点PD连接，第一极与第三电压端VGL2连接，第二极与第二信号输出端OUTPUT2连接。

级联下拉模块203与下拉节点、第二电压端VGL1、级联信号输出端OUTPUT’连接，用于在下拉节点PD的控制下，将第二电压端VGL1的电压输出至级联信号输出端OUTPUT’。

示意的，参考图3，该级联下拉模块203可以包括第十五晶体管M15；该第十五晶体管M15的栅极与下拉节点PD连接，第一极与第二电压端VGL1连接，第二极与级联信号输出端OUTPUT’连接。

需要说明的是，上述第一电容C1和第二电容C2可以是寄生电容，也可以是外接电容，本发明对此不作具体限定。

在此基础上，考虑到部分显示面板中针对同行亚像素设置两条不同的栅线，且两条栅线的开启时序不同(例如，一条栅线开启用于像素数据的输入，另一条栅线开启用于补偿数据的输入)，在此情况下，对于栅极驱动电路中的移位寄存器而言，需要设置两个信号输出端，以针对同一行亚像素的两条栅线输出两个不同的栅极扫描信号。

基于此，如图4所示，该移位寄存器单元RS的输出单元10还可以包括：第三输出模块104和第四输出模块105；下拉单元20还包括：第三下拉模块204和第四下拉模块205。

具体的，参考图4，第三输出模块104可以包括第十六晶体管M16；该第十六晶体管M16的栅极与上拉节点PU连接，第一极与第七时钟信号端CLKG连接，第二极与第一附加信号输出端OUTPUT1’连接；其中，第一附加信号输出端OUTPUT1’和第一信号输出端OUTPUT1用于连接对应同一行亚像素中的不同栅线。

第四输出模块105包括第十七晶体管M17；该第十七晶体管M17的栅极与上拉节点PU连接，第一极与第八时钟信号CLKH端连接，第二极与第二附加信号输出端OUTPUT2’连接；该第二附加信号输出端OUTPUT2’和第二信号输出端OUTPUT2用于连接对应同一行亚像素中的不同栅线。

第三下拉模块204包括第十八晶体管M18；该第十八晶体管M18的栅极与下拉节点PD连接，第一极与第三电压端VGL2连接，第二极与第一附加信号输出端OUTPUT1’连接。

第四下拉模块205包括第十九晶体管M19；该第十九晶体管M19的栅极与下拉节点PD连接，第一极与第三电压端VGL2连接，第二极与第二附加信号输出端OUTPUT2’连接。

这样一来，能够通过对各信号端输入的信号的时序进行控制，使得该移位寄存器单元中，第一信号输出端OUTPUT1和第一附加信号输出端OUTPUT1’向与其连接的同一行亚像素中的不同栅线分别输入相应的信号，第二信号输出端OUTPUT2和第二附加信号输出端OUTPUT2’向与其连接的同一行亚像素中的不同栅线分别输入相应的信号。

在此基础上，为了避免下拉控制模块401中与第四晶体管M4连接的第一控制信号端CLKM中输入的第一控制信号长时间处于同一电位(具体可以参考图8)而导致第四晶体管M4受损等问题，实际中优选的，如图4所示，该移位寄存器单元的下拉控制单元40中还包括：第一下拉控制替换模块401’。

具体的，该第一下拉控制替换模块401’包括替换晶体管M4’，该替换晶体管M4’的栅极和第一极与替换控制信号端CLKN连接，第二极与下拉节点PD连接。

其中，替换控制信号端CLKN的替换控制信号为高电位时，第一控制信号端CLKM的第一控制信号为低电位；替换控制信号端CLKN的替换控制信号为低电位时，第一控制信号端CLKM的第一控制信号端为高电位。也即，第一下拉控制模块401和第一下拉控制替换模块401’两者交替进行工作，从而避免了其中的晶体管出现损坏的现象；并且，替换控制信号端CLKN的替换控制信号和第一控制信号端CLKM的第一控制信号可以为低频时钟信号，也可以用直流信号代替。

进一步的，如图3和图4所示，对于本发明而言，上述第二电压端VGL1和第三电压端VGL2可以为同一电压端，也可以为不同的电压端；实际中为了防止漏电现象的发生，优选的，第二电压端VGL1和第三电压端VGL2为不同的电压端。

示意的，以上述移位寄存器单元RS中的各晶体管均为N型晶体管为例，则上述第二电压端VGL1和第三电压端VGL2均为低电平电压端(直流信号)，且第二电压端VGL1的电压小于第三电压端VGL2的电压。

本发明实施例还提供一种栅极驱动电路，如图5或图6所示，包括至少两级级联的如前述的移位寄存器单元RS。

其中，第一级移位寄存器单元RS的信号输入端INPUT与起始信号端STU相连接；当然，该起始信号端STU输入的起始信号可以是单独设置的脉冲信号，也可以是利用前一级虚拟(Dummy)单元的输出信号。

参考图5，除了第一级移位寄存器单元以外，上一级移位寄存器单元的第一信号输出端OUTPUT1与下一级移位寄存器单元的信号输入端INPUT相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的第一信号输出端OUTPUT1与上一级移位寄存器单元的第一复位信号端RESET1相连接。

或者，在级移位寄存器单元RS包括级联信号输出端OUTPUT’的情况下:

参考图6，除了第一级移位寄存器单元以外，上一级移位寄存器单元的级联信号输出端OUTPUT’与下一级移位寄存器单元的信号输入端INPUT相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的级联信号输出端OUTPUT’与上一级移位寄存器单元的第一复位信号端RESET1相连接。

当然，最后一级移位寄存器单元的第一复位信号端RESET1与终止信号端STD相连接；当然，终止信号端STD输入的终止信号，可以是单独设置的脉冲信号，也可以利用虚拟(Dummy)单元的输出信号。

此处应当理解到，对于第一级移位寄存器单元中侦测控制模块连接的信号输入端和上拉控制单元连接的信号输入端可以为同一起始信号STU，也可以为不同的起始信号(例如，STU1和STU2)。

实际中，一般优选的，采用图6中的示出的具有级联信号输出端OUTPUT’的级联方式的栅极驱动电路；并且，在此情况下，对于如图3提供的移位寄存器单元而言，各级联的移位寄存器单元中包括第四时钟信号端CLKD，考虑到实际的扫描控制(保证扫描频率)，如图7a或图7b所示，优选的，该栅极驱动电路中：

可以将位于奇数级的移位寄存器单元的第四时钟信号端CKLD与位于偶数级的移位寄存器单元的第四时钟信号端CKLD连接不同的第四时钟信号线(CKLD_A和CKLD_B)，以便通过第四时钟信号线(CKLD_A和CKLD_B)将级联信号输出至下一级移位寄存器单元的信号输出端，同时保证扫描信号逐行依次输出。

另外，需要说明的是，对于栅极驱动电路中各级移位寄存器单元中，第二时钟信号端CLKB和第三时钟信号端CLKC的连接方式，可以根据实际的需要进行设置，当然，在连接方式不同的情况下，相应的时序信号可能需要进行相应的调整。

示意的，例如，可以如图7a所示，将位于奇数级的移位寄存器单元的第二时钟信号端CLKB与第二时钟信号线CLKB(L2)连接，第三时钟信号端CLKC与第三时钟信号线CLKC(L3)连接；将位于偶数级的移位寄存器单元的第二时钟信号端CLKB与第三时钟信号线CLKC(L3)连接，第三时钟信号端CLKC与第二时钟信号线CLKB(L2)连接；当然，对于该连接方式下的时序控制信号可以参考图8a以及后续实施例相应的部分。

又例如，可以如图7b所示，将每一级的移位寄存器单元的第二时钟信号端CLKB与第二时钟信号线CLKB(L2)连接，每一级的移位寄存器单元的第三时钟信号端CLKC与第三时钟信号线CLKC(L3)连接；当然对于该连接方式下的时序控制信号可以参考图8b以及后续实施例相应的部分。

当然，应当理解到，本发明中，如图7a和图7b所示，将某信号端和与该信号端连接的信号线采用了相同或者相应的附图标记，仅是为了简单明了的对本发明进行说明，而不应该被看作不清楚。

另外，对于其他信号端连接方式，可以参考图7a、图7b中相关的信号端对应的连接方式，此处不再附图以及文字一一赘述。

本发明实施例还提供一种显示装置，包括前述的栅极驱动电路；该显示装置中的依次排列的栅线G按照两个一组，划分为依次排列的多个栅线组，且每一栅线组F中包括依次排列的第一栅线和第二栅线(参考图7a中的G1和G2，以及G3和G4等等)。

该栅极驱动电路中依次级联的移位寄存器单元分别与显示装置中依次排列的所述栅线组连接。

具体的，依次级联的移位寄存器单元RS通过第一信号输出端OUTPUT1和第二信号输出端OUTPUT2，与显示装置中依次排列的栅线组F中的第一栅线和第二栅线一一对应连接；例如，第一级移位寄存器单元第一信号输出端OUTPUT1和第二信号输出端OUTPUT2与第一个栅线组F中的第一栅线和第二栅线分别依次连接，第二级移位寄存器单元第一信号输出端OUTPUT1和第二信号输出端OUTPUT2与第二个栅线组F中的第一栅线和第二栅线分别依次连接等等。

实际中，对于显示面板的驱动，可以采用双侧驱动的方式，也即在显示面板栅线的两侧分别设置前述的栅极驱动电路；例如，一侧的栅极驱动电路进行奇数行的驱动，另一的栅极驱动电路进行偶数行的驱动，这样一来，就可以保证足够的侦测时间。

本发明实施例还提一种用于驱动前述移位寄存器单元的驱动方法，结合图3的移位寄存器单元和图8a(对应图7a的连接方式)、图8b(对应图7b的连接方式)对应的时序控制图所示，在实际的显示中，一图像帧包括显示阶段Display以及位于显示阶段Display之后的侦测阶段Blank。

在显示阶段Display内，该驱动方法包括：

第一阶段S1：

向信号输入端INPUT输入第一输入信号(对于第一级移位寄存器单元的信号输入端INPUT与起始信号端STU连接)；第一上拉控制模块301在第一输入信号的控制下将第一电压端VDD的电压输出至上拉节点PU，并通过第一储能模块304进行存储；在上拉节点PU的控制下，将第五时钟信号端CLKE的非工作电压输出至第一信号输出端OUTPUT1，将第六时钟信号端CLKF的非工作电压输出至第二信号输出端OUTPUT2，将第四时钟信号端CLKD的非工作电压输出至级联信号输出端OUTPUT’，以进行重置。

具体的，结合图3，在该阶段中，向信号输入端INPUT输入第一输入信号(对于第一级移位寄存器单元的信号输入端INPUT与起始信号端STU连接)，第一晶体管M1导通，将第一电压端VDD的电压输出至上拉节点PU，并存储至第一电容C1中；并且在上拉节点PU的控制下，第十晶体管M10导通，将第五时钟信号端CLKE的非工作电压(低电位)输出至第一信号输出端OUTPUT1；第十一晶体管M11导通，将第六时钟信号端CLKF的非工作电压(低电位)输出至第二信号输出端OUTPUT2；第十四晶体管M11导通，将第四时钟信号端CLKD的非工作电压(低电位)输出至级联信号输出端OUTPUT’，以进行重置。

当然，需要说明的是，在进入该阶段前，在第一控制信号端CLKM输入第一控制信号的控制下，使得第四晶体管M4处于导通状态，将第一控制信号的高电位输出至下拉节点PD，保证下拉节点PD处于高电位。

第二阶段S2：

第一储能模304对上拉节点PU进行放电，并在上拉节点PU的控制下，将第五时钟信号端CLKE的工作电压作为第一扫描信号scan1输出至第一信号输出端OUTPUT1，将第六时钟信号端CLKF的工作电压作为第二扫描信号scan2输出至第二信号输出端OUTPUT2，将第四时钟信号端CLKD的工作电压作为级联信号输出至级联信号输出端OUTPUT’。

具体的，结合图3，该阶段中，第一电容C1对上拉节点PU进行放电，使得上拉节点PU的电位进一步的提升，此时，在上拉节点PU的控制下，第十晶体管M10导通，将第五时钟信号端CLKE的工作电压(高电平)作为第一扫描信号scan1输出至第一信号输出端OUTPUT1；第十一晶体管M11导通，将第六时钟信号端CLKF的工作电压(高电平)作为第二扫描信号scan2输出至第二信号输出端OUTPUT2；第十四晶体管M14导通，将第四时钟信号端CLKD的工作电压(高电平)作为级联信号输出至级联信号输出端OUTPUT’。

需要说明的是，在该阶段，可以参考图8a或图8b，需要保证第四时钟信号端CLKD中对应输出至级联信号输出端OUTPUT’的工作电压的时段t0，应该覆盖第五时钟信号端CLKE对应输出至第一信号输出端OUTPUT1的工作电压的时段t1和第六时钟信号端CLKF对应输出至第二信号输出端OUTPUT2的工作电压的时段t2；并且还应该保证第二信号输出端OUTPUT2的工作电压相对于第五时钟信号端CLKE对应输出至第一信号输出端OUTPUT1的工作电压至少延迟一个像素数据写入脉宽。

第三阶段S3：

向第一复位信号端RESET1输入第一复位信号，并在第一复位信号RESET1的控制下将第二电压端VGL2的电压输出至上拉节点PU进行复位。

向第一控制信号端CLKM输入第一控制信号，第一下拉控制模块401在第一控制信号的控制下，将第一控制信号输出至下拉节点PD，并在下拉节点PD的控制下，将第三电压端VGL2的电压输出至第一信号输出端OUTPUT1和第二信号输出端OUTPUT2，将第二电压端VGL1的电压输出至级联信号输出端OUTPUT’，以进行复位。

具体的，结合图3，在该阶段，向第一复位信号端RESET1输入第一复位信号，第三晶体管M3导通，将第二电压端VGL1的电压输出至上拉节点PU进行复位。

并且在该阶段，第一控制信号端CLKM输入高电位的第一控制信号，并将该第一控制信号输出至下拉节点PD；在下拉节点PD的控制下，第十二晶体管M12导通，将第三电压端VGL2的电压(低电位)输出至第一信号输出端OUTPUT1；第十三晶体管M13导通，将第三电压端VGL2的电压输出至第二信号输出端OUTPUT2；第十五晶体管M15导通，将第二电压端VGL1的电压输出至级联信号输出端OUTPUT’，以进行复位。

在侦测阶段blank，该驱动方法还包括：

第四阶段S4：

向第一时钟信号端CLKA输入第一时钟信号，向第三时钟信号端CLKC输入第三时钟信号，并且第二储能模502对第一节点N1进行放电，在第一节点N1和第一时钟信号端CLKA的控制下，储能控制模块503将第三时钟信号输出至上拉节点PU，在上拉节点PU的控制下，将第五时钟信号端CLKE的工作电压(高电平)作为第一侦测信号sense1输出至第一信号输出端OUTPUT1，将第六时钟信号端CLKF的工作电压(高电平)作为第二侦测信号sense2输出至第二信号输出端OUTPUT2；将第四时钟信号端CLKD的工作电压(高电平)作为级联信号输出至级联信号输出端OUTPUT’。

具体的，结合图3，在该阶段，第二电容C2对第一节点N1进行放电，向第一时钟信号端CLKA输入第一时钟信号，第七晶体管M7和第八晶体管M8导通，将第三时钟信号端CLKC输入的第三时钟信号输出至上拉节点PU；在上拉节点PU的控制下，第十晶体管M10导通，将第五时钟信号端CLKE的工作电压作为第一侦测信号输出至第一信号输出端OUTPUT1；第十一晶体管M11导通，将第六时钟信号端CLKF的工作电压作为第二侦测信号输出至第二信号输出端OUTPUT2。

此处需要说明的是，该阶段中，对于上述“第二电容C2对第一节点N1进行放电”而言，在显示的过程中，参考图8a或者图8b，对于第一帧图像帧1F而言，在第一阶段S1时，向第二时钟信号端CLKB输出第二时钟信号，同时向信号输出端INPUT输入起始信号STU，使得第六晶体管M6导通，并将起始信号STU存储至第二电容C2中，从而在本图像帧的第四阶段S4进行放电。

对于除第一帧图像帧1F以外的图像帧(例如第二图像帧2F、第三图像帧3F……)，第二电容C2会在前一图像帧的侦测阶段中处于工作状态时(也即输出第一侦测信号sense1和第二侦测信号sense2时)，向第二时钟信号端CLKB输入第二时钟信号，同时向信号输出端INPUT输入信号(级联信号)，并将信号输出端INPUT输入的信号存储至第二电容C2中，维持到下一图像帧的第四阶段S4进行放电。

此处需要说明的是，相比于图7b的连接方式，对应图8b中第二时钟信号端CLKB在每一图像帧的侦测阶段中处于工作状态时(也即输出第一侦测信号sense1和第二侦测信号sense2时)，向第二时钟信号端CLKB输出第二时钟信号，即可保证下一图像帧中侦测阶段的正常工作而言，在图7a的连接方式下，由于相邻级的移位寄存器单元中第二时钟信号端CLKB和第三时钟信号端CLKC交替与第二信号线CLKB(L2)和第三信号线CLKC(L3)下，示意的，参考图8a，前一图像帧(第一图像帧)的侦测阶段blank中的第四阶段S4中开始输出第一侦测信号和第二侦测信号时，前一级(第一级)移位寄存器单元中向第三时钟信号端CLKC输入的第三时钟信号，会同时作为下一级(第二级)移位寄存器单元中第二时钟信号端CLKB的第二时钟信号，从而保证了下一(第二)图像帧中侦测阶段的正常工作。

第五阶段S5：

向第二复位信号端RESET2输入第二复位信号，在第二复位信号的控制下，第二复位模块504将第二电压端VGL1的电压输出至上拉节点PU，对上拉节点PU进行复位。

向第一控制信号端CLKM输入第一控制信号，第一下拉控制模块401在第一控制信号的控制下，将第一控制信号输出至下拉节点PD，并在下拉节点PD的控制下，将第三电压端VGL2的电压输出至第一信号输出端OUTPUT1和第二信号输出端OUTPUT2，将第二电压端VGL1的电压输出至级联信号输出端OUTPUT’，以进行复位。

具体的，结合图3和图8，在该阶段，向第二复位信号端RESET2输入第二复位信号，第九晶体管M9导通，将第二电压端VGL1的电压输出至上拉节点PU，对上拉节点PU进行复位。

第一控制信号端CLKM输入高电平的第一控制信号，第四晶体管M4导通，将该第一控制信号输出至下拉节点PD，在下拉节点PD的控制下，将第三电压端VGL2的电压(低电位)输出至第一信号输出端OUTPUT1；第十三晶体管M13导通，将第三电压端VGL2的电压输出至第二信号输出端OUTPUT2；第十五晶体管M15导通，将第二电压端VGL1的电压输出至级联信号输出端OUTPUT’，以进行复位。

此处需要说明的是，图8a、图8b中仅是示意的给出了图7a、图7b中示出的栅极驱动电路在驱动过程中，前4图像帧(1F、2F、3F、4F)的相关控制时序，其中，可以理解的是CLKB、CLKC、CLKD、CLKE、CLKF为脉宽关系可调时钟信号，CLKM、CLKN为低频时钟信号(当然可以用直流信号代替)，CLKD信号包括交替连接控制的CLKD_A、CLKD_B，其中CLKD_A作为第1,3,5,7……的奇数级移位寄存器单元的CLKD，CLKD_B作为第2,4,5,8……的偶数级移位寄存器单元的CLKD；当然，其他相关的控制信号，例如，VGL1和VGL2为直流低电位信号，两者的数值可以相等也可以不等，优选的VGL1的电位小于VGL2的电；VDD为直流高电位信号等等，此处不再具体赘述。

另外，图8中还具体示出了，第一级移位寄存器单元RS1的相关的时钟信号端的具体输入信号(CLKD_A、CLKE_1H、CLKF_2H)、输出信号(OUTPUT1_1H、OUTPUT2_2H)；上拉节点PU(1)的电位，第一节点N1(1)的电位等相关的时序控制信号，以及第二级移位寄存器单元RS2的相关的时钟信号端的具体输入信号(CLKD_B、CLKE_3H、CLKF_4H)、输出端的输出信号(OUTPUT1_3H、OUTPUT2_3H)，上拉节点PU(2)的电位，第一节点N1(2)的电位等相关的时序控制信号，以及其他相关的信号，其中，1H、2H、3H、4H分别与第一行栅线、第二行栅线、第三行栅线、第四行栅线对应的相关信号；当然，对于其他级移位寄存器单元的输入、输出信号可以参考图7以及前述的内容，此处不再一一赘述。

此处还需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图8中各个控制信号进行翻转，且将图3中与第一电压端VDD相连接的模块或者晶体管连分别接至低电位，与第二电压端VGL1和第三电压端VGL2相连接的模块或者晶体管连接高电位，并且优选的，第三电压端的电压高于第二电压端的电压。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：上拉控制单元、下拉控制单元、输出单元、下拉单元；

所述输出单元包括：与第一信号输出端连接的第一输出模块，与第二信号输出端连接的第二输出模块；所述第一信号输出端和所述第二信号输出端用于连接不同的栅线；

所述下拉单元包括：与所述第一信号输出端连接的第一下拉模块，与所述第二信号输出端连接的第二下拉模块；

所述输出单元中的所述第一输出模块和所述第二输出模块均与上拉节点连接，所述下拉单元中的所述第一下拉模块和所述第二下拉模块均与下拉节点连接；

所述上拉控制单元与所述上拉节点、所述下拉节点、信号输入端连接，该上拉控制单元用于对所述上拉节点进行控制；所述下拉控制单元与所述下拉节点、所述上拉节点、第一控制信号端连接，该下拉控制单元用于对所述下拉节点进行控制；

所述上拉节点用于控制所述第一信号输出端和所述第二信号输出端依次输出第一工作信号和第二工作信号；所述下拉节点用于控制所述第一信号输出端和所述第二信号输出端停止输出所述第一工作信号和所述第二工作信号；

所述上拉控制单元通过控制所述上拉节点，进而控制所述第一信号输出端和所述第二信号输出端依次输出的所述第一工作信号和所述第二工作信号分别为：第一扫描信号和第二扫描信号；

所述移位寄存器单元还包括：侦测控制单元；

所述侦测控制单元与所述上拉节点、所述信号输入端连接，用于对所述上拉节点进行控制；

所述侦测控制单元通过控制所述上拉节点，进而控制所述第一信号输出端和所述第二信号输出端依次输出的所述第一工作信号和所述第二工作信号分别为：第一侦测信号和第二侦测信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，

所述输出单元还包括：级联输出模块；所述下拉单元还包括：级联下拉模块；

所述级联输出模块与所述上拉节点、级联信号输出端连接，用于在所述上拉节点的控制下，在所述第一信号输出端和所述第二信号输出端依次输出所述第一工作信号和所述第二工作信号的同时，输出级联信号；

所述级联下拉模块与所述下拉节点、所述级联信号输出端连接，用于在所述下拉节点的控制下，在所述第一信号输出端和所述第二信号输出端停止输出所述第一工作信号和所述第二工作信号的同时，控制所述级联信号输出端停止输出所述级联信号；

其中，所述级联信号输出端用于将多个所述移位寄存器单元进行级联。

3.根据权利要求2所述的移位寄存器单元，其特征在于，

所述上拉控制单元包括：第一上拉控制模块、第二上拉控制模块、第一复位模块、第一储能模块；

其中，所述第一上拉控制模块与所述信号输入端、第一电压端、所述上拉节点连接，用于在所述信号输入端的控制下将所述第一电压端的电压输出至所述上拉节点；

所述第二上拉控制模块与所述下拉节点、所述上拉节点、第二电压端连接，用于在所述下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点；

所述第一复位模块与所述第二电压端、所述上拉节点、所述第一复位信号端连接，用于在所述第一复位信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；

所述第一储能模块与所述上拉节点连接，用于将所述上拉节点的电压进行存储，或者对所述上拉节点进行放电；

所述下拉控制单元包括：第一下拉控制模块、第二下拉控制模块；

其中，所述第一下拉控制模块与所述下拉节点和第一控制信号端连接，用于在所述第一控制信号端的控制下，将所述第一控制信号端的第一控制信号输出至所述下拉节点；

所述第二下拉控制模块与所述上拉节点、所述下拉节点、所述第二电压端连接，用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述下拉节点；

在所述移位寄存器单元包括侦测控制单元的情况下，所述侦测控制单元包括：侦测输入模块、第二储能模块、储能控制模块和第二复位模块；

其中，所述侦测输入模块与所述信号输入端、第二时钟信号端、第一节点连接，用于在所述第二时钟信号端的控制下，将所述信号输入端的信号输出至所述第一节点；

所述第二储能模块与所述第一节点连接，用于将所述第一节点的电压进行存储，或者对所述第一节点进行放电；

所述储能控制模块与第一时钟信号端、第三时钟信号端、所述第一节点、所述上拉节点连接，用于在所述第一节点和所述第一时钟信号端的控制下，将所述第三时钟信号端的第三时钟信号输出至所述上拉节点；

所述第二复位模块与所述上拉节点、所述第二电压端、第二复位信号端连接，用于在所述第二复位信号端的控制将所述第二电压端的电压输出至所述上拉节点；

所述输出单元中，

所述级联输出模块与所述上拉节点、第四时钟信号端、所述级联信号输出端连接，用于在所述上拉节点的控制下，将所述第四时钟信号端的第四时钟信号输出至所述级联信号输出端；

所述第一输出模块与所述上拉节点、第五时钟信号端、所述第一信号输出端连接，用于在所述上拉节点的控制下，将所述第五时钟信号端的第五时钟信号输出至所述第一信号输出端；

所述第二输出模块与所述上拉节点、第六时钟信号端、所述第二信号输出端连接，用于在所述上拉节点的控制下，将所述第六时钟信号端的第六时钟信号输出至所述第二信号输出端；

所述下拉单元中，

所述级联下拉模块与所述下拉节点、所述第二电压端、所述级联信号输出端连接，用于在所述下拉节点的控制下，将所述第二电压端的电压输出至所述级联信号输出端；

所述第一下拉模块与所述下拉节点、第三电压端、所述第一信号输出端连接，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述第一信号输出端；

所述第二下拉模块与所述下拉节点、所述第三电压端、所述第二信号输出端连接，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述第二信号输出端。

4.根据权利要求3所述的移位寄存器单元，其特征在于，

在所述上拉控制单元中：

所述第一上拉控制模块包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接 ，第一极与所述第一电压端连接 ，第二极与所述上拉节点连接；

所述第二上拉控制模块包括第二晶体管；所述第二晶体管的栅极与所述下拉节点连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；

所述第一复位模块包括第三晶体管；所述第三晶体管的栅极与所述第一复位信号端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；

所述储能模块包括第一电容；所述第一电容的一端与所述上拉节点连接，另一端与所述级联信号输出端连接；

在所述下拉控制单元中：

所述第一下拉控制模块包括第四晶体管；所述第四晶体管的栅极与第一极与所述第一控制信号端连接，第二极与所述下拉节点连接；

所述第二下拉控制模块包括第五晶体管，所述第五晶体管的栅极与所述上拉节点连接，第一极与所述第二电压端连接，第二极与所述下拉节点连接；

在所述侦测控制单元中：

所述侦测输入模块包括第六晶体管；所述第六晶体管的栅极与所述第二时钟信号端连接，第一极与所述信号输入端连接，第二极与第一节点连接；

所述第二储能模块包括第二电容，所述第二电容的第一端与所述第一节点连接，第二端与所述第二电压端连接；

所述储能控制模块包括：第七晶体管、第八晶体管；所述七晶体管的栅极与所述第一节点连接，第一极与所述第三时钟信号端连接，第二极与所述第八晶体管的第一极连接；所述第八晶体管的栅极与所述第一时钟信号端连接，第二极与所述上拉节点连接；

所述第二复位模块包括第九晶体管；所述第九晶体管的栅极与所述第二复位信号端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；

在所述输出单元中：

所述第一输出模包括第十晶体管；所述第十晶体管的栅极与所述上拉节点连接，第一极与第五时钟信号端连接，第二极与所述第一信号输出端连接；

所述第二输出模块包括第十一晶体管；所述第十一晶体管的栅极与所述上拉节点连接，第一极与第六时钟信号端连接，第二极与所述第二信号输出端连接；

所述级联输出模块包括第十四晶体管；所述第十四晶体管的栅极与所述上拉节点连接，第一极与第四时钟信号端连接，第二极与所述级联信号输出端连接；

在所述下拉单元中：

所述第一下拉模块包括第十二晶体管；所述第十二晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第一信号输出端连接；

所述第二下拉模块包括第十三晶体管；所述第十三晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第二信号输出端连接；

所述级联下拉模块包括第十五晶体管；所述第十五晶体管的栅极与所述下拉节点连接，第一极与第二电压端连接，第二极与所述级联信号输出端连接。

5.根据权利要求4所述的移位寄存器单元，其特征在于，

所述输出单元还包括：第三输出模块和第四输出模块；

所述下拉单元还包括：第三下拉模块和第四下拉模块；

所述第三输出模块包括第十六晶体管；所述第十六晶体管的栅极与所述上拉节点连接，第一极与第七时钟信号端连接，第二极与第一附加信号输出端连接；且所述第一附加信号输出端和所述第一信号输出端用于连接对应同一行亚像素中的不同栅线；

所述第四输出模块包括第十七晶体管；所述第十七晶体管的栅极与所述上拉节点连接，第一极与第八时钟信号端连接，第二极与第二附加信号输出端连接；且所述第二附加信号输出端和所述第二信号输出端用于连接对应同一行亚像素中的不同栅线；

所述第三下拉模块包括第十八晶体管；所述第十八晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第一附加信号输出端连接；

所述第四下拉模块包括第十九晶体管；所述第十九晶体管的栅极与所述下拉节点连接，第一极与所述第三电压端连接，第二极与所述第二附加信号输出端连接。

6.根据权利要求4或5所述的移位寄存器单元，其特征在于，

所述下拉控制单元还包括：第一下拉控制替换模块；

所述第一下拉控制替换模块包括替换晶体管；所述替换晶体管的栅极和第一极与替换控制信号端连接，第二极与所述下拉节点连接；

所述替换控制信号端的替换控制信号为高电位时，所述第一控制信号端的第一控制信号为低电位；所述替换控制信号端的替换控制信号为低电位时，所述第一控制信号端的第一控制信号为高电位。

7.根据权利要求3所述的移位寄存器单元，其特征在于，

所述第二电压端与所述第三电压端为不同的电压端；

所述第二电压端与所述第三电压端均为低电平电压端，且所述第二电压端的电压小于所述第三电压端的电压。

8.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-7任一项所述的移位寄存器单元；

第一级移位寄存器单元的信号输入端与起始信号端相连接；

除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的第一信号输出端与下一级移位寄存器单元的信号输入端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的第一信号输出端与上一级移位寄存器单元的第一复位信号端相连接；

或者，在所述级移位寄存器单元包括级联信号输出端的情况下，除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的级联信号输出端与下一级移位寄存器单元的信号输入端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的级联信号输出端与上一级移位寄存器单元的第一复位信号端相连接；

所述最后一级移位寄存器单元的第一复位信号端与终止信号端相连接。

9.根据权利要求8所述的栅极驱动电路，其特征在于，在所述移位寄存器单元包括第四时钟信号端的情况下，

位于奇数级的移位寄存器单元的第四时钟信号端与位于偶数级的移位寄存器单元的第四时钟信号端连接不同的第四时钟信号线。

10.一种显示装置，其特征在于，包括如权利要求8或9所述的栅极驱动电路；

所述显示装置中的依次排列的栅线按照两个一组，划分为依次排列的多个栅线组，且每一栅线组中包括依次排列的第一栅线和第二栅线；

所述栅极驱动电路中依次级联的移位寄存器单元分别与所述显示装置中依次排列的所述栅线组连接。

11.一种用于驱动如权利要求3-7任一项所述的移位寄存器单元的驱动方法，其特征在于，一图像帧包括显示阶段以及位于所述显示阶段之后的侦测阶段；

在所述显示阶段内，所述驱动方法包括：

第一阶段，向信号输入端输入第一输入信号；第一上拉控制模块在所述第一输入信号的控制下将第一电压端的电压输出至上拉节点，并通过第一储能模块进行存储；在该上拉节点的控制下，将第五时钟信号端的非工作电压输出至第一信号输出端，将第六时钟信号端的非工作电压输出至第二信号输出端，将第四时钟信号端的非工作电压输出至级联信号输出端，以进行重置；

第二阶段，所述第一储能模块对所述上拉节点进行放电，并在该上拉节点的控制下，将所述第五时钟信号端的工作电压作为第一扫描信号输出至所述第一信号输出端，将所述第六时钟信号端的工作电压作为第二扫描信号输出至所述第二信号输出端，将所述第四时钟信号端的工作电压作为级联信号输出至所述级联信号输出端；

第三阶段，向第一复位信号端输入第一复位信号，并在所述第一复位信号的控制下将第二电压端的电压输出至所述上拉节点进行复位；

向第一控制信号端输入第一控制信号，第一下拉控制模块在所述第一控制信号的控制下，将所述第一控制信号输出至下拉节点，并在该下拉节点的控制下，将第三电压端的电压输出至所述第一信号输出端和所述第二信号输出端，将第二电压端的电压输出至所述级联信号输出端，以进行复位；

在所述侦测阶段，所述驱动方法还包括：

第四阶段，向第一时钟信号端输入第一时钟信号，向第三时钟信号端输入第三时钟信号，并且第二储能模块对第一节点进行放电，在所述第一节点和所述第一时钟信号的控制下，储能控制模块将所述第三时钟信号输出至所述上拉节点；并在该上拉节点的控制下，将所述第五时钟信号端的工作电压作为第一侦测信号输出至所述第一信号输出端，将所述第六时钟信号端的工作电压作为第二侦测信号输出至所述第二信号输出端；

第五阶段，向第二复位信号端输入第二复位信号，在所述第二复位信号的控制下，所述第二复位模块将第二电压端的电压输出至所述上拉节点；

向第一控制信号端输入第一控制信号，第一下拉控制模块在所述第一控制信号的控制下，将所述第一控制信号输出至所述下拉节点，并在该下拉节点的控制下，将第三电压端的电压输出至所述第一信号输出端和所述第二信号输出端，将第二电压端的电压输出至所述级联信号输出端，以进行复位。

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