CN111710281B - 一种移位寄存器、其驱动方法及栅极驱动电路、显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，包括：输入电路，用于响应于输入信号端的信号，将输入信号端的信号写入上拉结点；第一复位电路，用于响应于复位信号端的信号，将第一参考信号端的信号写入上拉结点；第二复位电路，用于响应于复位信号端的信号，将电源端的信号写入下拉节点；控制电路，被配置响应于上拉结点所写入输入信号端的信号，将第一参考信号端的信号写入下拉节点；以及响应于下拉节点所写入电源端的信号，将第一参考信号端的信号写入上拉结点；第一输出电路，用于根据上拉结点和下拉节点的信号，使级联信号输出端输出信号；第二输出电路，用于根据上拉结点和下拉节点的信号，使驱动信号输出端输出信号。

Description

一种移位寄存器、其驱动方法及栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、其驱动方法及栅极驱动电路、显示装置。

背景技术

随着显示技术的发展，对显示器的要求越来越高。针对电竞产品MNT方面，通过Freesync功能可以实现刷新频率从48Hz～165Hz之间切换，驱动电压保持不变。此外目前市场上对超大尺寸显示屏也提出了变频需求，刷新频率跨度范围为30Hz～240Hz；然而对于阵列基板行驱动(GOA)产品设计，高频驱动与低频驱动设计概念完全不同。对于高频产品而言，充电时间极短是其最大的制约点，因此高频驱动主要设计目标是要满足驱动能力。而对于低频产品而言，充电时间过长，设计时主要考虑GOA电路中的电压保持效应，应该重点考虑GOA电路的稳定性。因此高频产品GOA各个晶体管的尺寸(TFT Size)设计非常大这样才能满足短时间内提供足够驱动力的要求，而低频产品GOA各个TFT Size需要足够小才可以满足长时间内GOA各个节点的电压保持要求。然而目前变频的产品设计中，GOA的设计准则是首先要保证高频的驱动能力，因此TFT Size需要设计非常大，如此大的TFT在切换到低频的显示过程后因为TFT的漏电效应加剧导致GOA内部PU节点漏电，致使GOA输出波形变形而出现显示不良，因此目前变频产品在高低频切换过程当中非常容易发生显示不良，针对此不良，目前的对策仅仅为通过工艺控制TFT漏电水平来改善，但是改善效果常常会因为工艺水平不可避免的波动效应而大打折扣，同样工艺水平标准(Spec)加严也会严重影响实际生产效益。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、其驱动方法及驱动电路、显示装置，适用于变频显示屏。

因此，本发明实施例提供的一种移位寄存器，包括：

输入电路，被配置为响应于输入信号端的信号，将所述输入信号端的信号提供给上拉节点；

第一复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号提供给所述上拉节点；

第二复位电路，被配置为响应于所述复位信号端的信号，将电源端的信号提供给所述下拉节点；

控制电路，被配置响应于所述上拉节点所写入所述输入信号端的信号，将所述第一参考信号端的信号写入所述下拉节点；以及响应于所述下拉节点所写入所述电源端的信号，将所述第一参考信号端的信号写入所述上拉节点；

第一输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使级联信号输出端输出信号；

第二输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使驱动信号输出端输出信号。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一复位电路包括：第一晶体管，其中，所述第一晶体管的控制端与所述复位信号端电连接，所述第一晶体管的第一端与所述第一参考信号端电连接，所述第一晶体管的第二端与所述上拉节点电连接；所述第一晶体管的宽长比为50:4.6-2000:4.6。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述电源端包括：M个子电源端；所述下拉节点包括：M个下拉子节点；所述第二复位电路包括：M个第二子复位电路；其中，所述M个第二子复位电路中的第m个第二子复位电路对应所述M个下拉子节点中的第m个下拉子节点；M为整数且M≥1，m为整数且1≤m≤M；

所述第m个第二子复位电路被配置为响应于所述复位信号端的信号，将第m个子电源端的信号提供给所述第m个下拉子节点。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第m个第二子复位电路包括：第m个第二晶体管，其中，所述第m个第二晶体管的控制端与所述复位信号端电连接，所述第m个第二晶体管的第一端与所述第m个子电源端电连接，所述第m个第二晶体管的第二端与所述第m个下拉子节点电连接；所述第m个第二晶体管的宽长比大于所述第一晶体管的宽长比。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述控制电路包括：M个子控制电路；其中，所述M个子控制电路中的第m个子控制电路对应所述M个下拉子节点中的第m个下拉子节点；M为整数且M≥1，m为整数且1≤m≤M；

所述第m个子控制电路被配置为响应于所述上拉节点所写入所述输入信号端的信号，将所述第一参考信号端的信号写入所述第m个下拉子节点；以及响应于所述第m个下拉子节点所写入所述第m个子电源端的信号，将所述第一参考信号端的信号写入所述上拉节点；

所述第一输出电路被配置为根据所述上拉节点和所述M个下拉子节点的信号，使所述级联信号输出端输出信号；

所述第二输出电路被配置为根据所述上拉节点和所述M个下拉子节点的信号，使所述驱动信号输出端输出信号。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第m个子控制电路包括：第m个第三晶体管、第m个第四晶体管、第m个第五晶体管、第m个第六晶体管和第m个第七晶体管；

所述第m个第三晶体管的控制端与第一端均与所述第m个子电源端电连接，所述第m个第三晶体管的第二端与所述第m个第四晶体管的控制端电连接；

所述第m个第四晶体管的第一端与所述第m个子电源端电连接，所述第m个第四晶体管的第二端与所述第m个下拉子节点电连接；

所述第m个第五晶体管的控制端与所述上拉节点电连接，所述第m个第五晶体管的第一端与所述第一参考信号端电连接，所述第m个第五晶体管的第二端与所述第m个下拉子节点电连接；

所述第m个第六晶体管的控制端与所述上拉节点电连接，所述第m个第六晶体管的第一端与所述第一参考信号端电连接，所述第m个第六晶体管的第二端与所述第m个第四晶体管的控制端电连接；

所述第m个第七晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第七晶体管的第一端与所述第一参考信号端电连接，所述第m个第七晶体管的第二端与所述上拉节点电连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出电路包括：第八晶体管以及M个第九晶体管；其中，所述M个第九晶体管中的第m个第九晶体管对应所述第m个下拉子节点；

所述第八晶体管的控制端与所述上拉节点电连接，所述第八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述级联信号输出端电连接；

所述第m个第九晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第九晶体管的第一端与所述第一参考信号端电连接，所述第m个第九晶体管的第二端与所述级联信号输出端电连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出电路包括：第十晶体管、电容以及M个第十一晶体管；其中，所述M个第十一晶体管的第m个第十一晶体管对应所述第m个下拉子节点；

所述第十晶体管的控制端与所述上拉节点电连接，所述第十晶体管的第一端与时钟信号端电连接，所述第十晶体管的第二端与所述驱动信号输出端电连接；

所述电容的第一端与所述上拉节点电连接，电容的第二端与所述驱动信号输出端电连接；

所述第m个第十一晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第十一晶体管的第一端与第二参考信号端电连接，所述第m个第十一晶体管的第二端与所述驱动信号输出端电连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输入电路包括：第十二晶体管；其中，所述第十二晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十二晶体管的第二端与所述上拉节点电连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述移位寄存器还包括M个节点稳压电路；其中，所述M个节点稳压电路中的第m个节点稳压电路对应所述第m个下拉子节点；

所述第m个节点稳压电路被配置为响应于所述输入信号端的信号，将所述第一参考信号端的信号提供给所述第m个下拉子节点。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第m个节点稳压电路包括：第m个第十三晶体管；

所述第m个第十三晶体管的控制端与所述输入信号端电连接，所述第m个第十三晶体管的第一端与所述第一参考信号端电连接，所述第m个第十三晶体管与所述第m个下拉子节点电连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述移位寄存器还包括第十四晶体管；

所述第十四晶体管的控制端与帧触发信号端电连接，所述第十四晶体管的第一端与所述第一参考信号端电连接，所述第十四晶体管与所述上拉节点电连接。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，包括级联的多个上述移位寄存器；

第一级移位寄存器的输入信号端与帧触发信号端电连接；

每相邻的两级移位寄存器中，下一级移位寄存器的输入信号端与上一级移位寄存器的所述级联信号输出端电连接，上一级移位寄存器的复位信号端与下一级移位寄存器的所述级联信号输出端电连接。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述栅极驱动电路。

基于同一发明构思，本发明实施例还提供了一种上述移位寄存器的驱动方法，包括：

输入阶段，对所述输入信号端加载第一电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第二电平信号；

输出阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第一电平信号；

复位阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第一电平信号，对所述时钟信号端加载第二电平信号。

本发明有益效果如下：

本发明实施例提供的移位寄存器、其驱动方法及栅极驱动电路、显示装置，包括：输入电路，被配置为响应于输入信号端的信号，将输入信号端的信号提供给上拉节点；第一复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号提供给上拉节点；第二复位电路，被配置为响应于复位信号端的信号，将电源端的信号提供给下拉节点；控制电路，被配置响应于上拉节点所写入输入信号端的信号，将第一参考信号端的信号写入下拉节点；以及响应于下拉节点所写入电源端的信号，将第一参考信号端的信号写入上拉节点；第一输出电路，被配置为根据上拉节点和下拉节点的信号，使级联信号输出端输出信号；第二输出电路，被配置为根据上拉节点和下拉节点的信号，使驱动信号输出端输出信号。相关技术中，满足高频驱动的移位寄存器，在切换到低频驱动时，复位电路所含较大尺寸晶体管的影响使上拉节点的漏电加剧，上拉节点的电压无法维持，最终影响GOA的输出波形出现拖尾现象，显示区像素出现错充形成严重的红热(H block)不良。本发明中通过设置第一复位电路和第二复位电路，一方面改善了低频驱动下的漏电效应，另一方面可以通过快速拉高下拉节点的电位来拉低上拉节点的电位，从而避免了因解决漏电效应所带来的多行输出的问题。基于此，本发明实施例提供的移位寄存器可适用于变频显示产品。

附图说明

图1为相关技术中的移位寄存器的结构示意图；

图2为图1所示的移位寄存器由高频驱动切换到低频驱动后上拉节点PU的漏电效应模拟波形图；

图3为本发明实施例中的移位寄存器的结构示意图；

图4为本发明实施例中的移位寄存器的又一些结构示意图；

图5为本发明实施例中的移位寄存器的具体结构示意图；

图6为本发明实施例中的移位寄存器由高频驱动切换到低频驱动后上拉节点PU的漏电效应模拟波形图；

图7为图5所示移位寄存器中不设置第二子复位电路时的驱动信号输出端的仿真模拟图；

图8为图5所示的移位寄存器的驱动信号输出端的仿真模拟图；

图9为图5所示的移位寄存器的信号时序图；

图10为本发明实施例中的移位寄存器的另一些具体结构示意图；

图11为图10所示的移位寄存器的信号时序图；

图12为本发明实施例中的移位寄存器的又一些具体结构示意图；

图13为图12所示的移位寄存器的信号时序图；

图14为图12所示的移位寄存器的另一些信号时序图；

图15为本发明实施例中的移位寄存器的又一些具体结构示意图；

图16为图15所示的移位寄存器的信号时序图；

图17为本发明实施例中的驱动方法的流程图；

图18为本发明实施例中的驱动电路的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

如图1所示，相关技术中变频产品的移位寄存器一般包括：晶体管M01～M011以及电容C。针对高刷新频率、充电时间短的问题，GOA电路设计时需着重考虑高频状态时GOA驱动能力，此时因为像素充电Margin很小，要求GOA提供很强的驱动能力，即GOA电路中负责输出驱动信号的晶体管M010的尺寸(Size)一定要设计的足够大以提供足够大电流，然而GOA电路为了匹配更大的M010，需要同步相应增大GOA内部M01～M09以及M11。M01主要负责对上拉节点PU进行充电，M010越大上拉节点PU对应寄生电容越大，因此需要更大的M01对其充电。M07负责对上拉节点PU进行降噪，M010越大上拉节点PU与时钟信号端CLK之间寄生电容越大，时钟信号端CLK的信号通过电容耦合将在上拉节点PU上产生更大噪声，因此M07也需要相应增大。M011负责对输出端GOUT进行降噪，输出端GOUT噪声来源有两个方面，第一个方面为输出端GOUT连接了整条栅(Gate)线，同时所有数据(Source)线与Gate线有交叠，交叠处形成一定交叠电容，在高频驱动时，Source线上数据变化频率切换为高频，Source线的信号通过交叠电容耦合到Gate线上而形成噪声；第二个方面为时钟信号端CLK的信号通过M010电容耦合对上拉节点PU产生噪声，同样上拉节点PU的噪声信号也通过M010电容耦合在输出端GOUT产生噪声信号；因此显示产品的刷新频率越高，意味着信号数据变化越快，即时钟信号端CLK的信号及Source线的信号变化频率越高，相应地将在输出端GOUT产生更大的噪声，因此M011也需要相应增大；M09负责输出端GOUT的降噪，输出端GOUT作用为GOA内部级联进复位，进位即为M01提供开启电压，因此M08同样需要进行相应增大，所以降噪管子也需要同步调大；复位即为M02管提供开启电压，M02管负责对上拉节点PU复位，当GOA正常输出后，需要M02将上拉节点PU的电压及时拉低以保证此行GOA单元不发生重复输出(MultiOutput)，同样在高频驱动时，因为本行GOA对应的时钟信号端CLK的相邻高电平信号间隔时间大幅缩短，要求M02需要更加迅速地将上拉节点PU的电位拉低，因此在高频驱动时M02也需要同步增大；M03和M04负责GOA降噪电路的开启，M05和M06负责降噪电路的关闭，高频驱动时GOA内部噪声频率同步增大，因此需要降噪电路及时开启，即M03和M04相应增大，而当GOA需要输出Gate线驱动信号时，上拉节点PU在高频情况下充电时间短，为了保证上拉节点PU的充电效率需要降噪电路及时结束工作，即M05和M06也需要同步增大。综上所述，高频驱动情况下需要设计晶体管尺寸很大的GOA电路。

然而，当为了满足高频驱动而设计晶体管尺寸都较大的GOA电路时，当该GOA电路切换到低频驱动后非常容易发生GOA内部各个节点漏电而导致的H Block不良。因为如图2所示，高频驱动情况下GOA内部节点电压需要保持的时间较短，各节点电位可及时响应；但是，如图3所示，在低频驱动情况下GOA内部节点电压需要保持的时间要足够长，然而过大的GOA TFT Size带来了更大的漏电流效应，因此在更长的保持时间内，漏电效应逐渐显现导致上拉节点PU的电压难以长时间保持在恒定电压值上而逐渐降低，上拉节点PU的电压降低将严重影响M010的开启状态，M010输出能力下降导致M010输出波形发生拖尾现象，即输出信号Delay大幅增大而导致AA区Source信号发生严重错充形成H Block不良。

针对相关技术中存在的上述问题，本发明实施例提供了一种移位寄存器，如图4所示，包括：

输入电路1，被配置为响应于输入信号端IP的信号，将输入信号端IP的信号提供给上拉结点PU；

第一复位电路2，被配置为响应于复位信号端RE的信号，将第一参考信号端VREF1的信号提供给上拉结点PU；

第二复位电路3，被配置为响应于复位信号端RE的信号，将电源端VDD的信号提供给下拉节点PD；

控制电路4，被配置响应于上拉结点PU所写入输入信号端IP的信号，将第一参考信号端VREF1的信号写入下拉节点PD；以及响应于下拉节点PD所写入电源端VDD的信号，将第一参考信号端VREF1的信号写入上拉结点PU；

第一输出电路5，被配置为根据上拉结点PU和下拉节点PD的信号，使级联信号输出端COUT输出信号；

第二输出电路6，被配置为根据上拉结点PU和下拉节点PD的信号，使驱动信号输出端GOUT输出信号。

在本发明实施例提供的上述移位寄存器中，通过设置第一复位电路2和第二复位电路3，一方面改善了低频驱动下的漏电效应，另一方面可以通过快速拉高下拉节点PD的电位来拉低上拉结点PU的电位，从而避免了因解决漏电效应所带来的多行输出的问题。基于此，本发明实施例提供的移位寄存器可适用于变频显示产品。

下面结合具体实施例，对本发明实施例提供的上述移位寄存器进行介绍。并且，需要说明的是，以下仅是举例说明各模块的具体结构，在具体实施时，各模块的具体结构不限于本发明实施例提供的下述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

可选地，在本发明实施例提供的上述移位寄存器中，如图4和图5所示，第一复位电路2包括：第一晶体管M1，其中，第一晶体管M1的控制端与复位信号端RE电连接，第一晶体管M1的第一端与第一参考信号端VREF1电连接，第一晶体管M1的第二端与上拉节点PU电连接；第一晶体管M1的宽长比为50:4.6-2000:4.6。相关技术中第一晶体管M1的沟道宽长比设计很大，甚至高达3000:4.6，上拉节点PU漏电严重。本公开中通过将第一晶体管M1沟道宽长比做小来减小其导电能力，以此改善了上拉节点PU的漏电效应，如图6所示。

可选地，在本发明实施例提供的上述移位寄存器中，电源端VDD包括：M个子电源端；下拉节点PD包括：M个下拉子节点；第二复位电路3包括：M个第二子复位电路；其中，M个第二子复位电路中的第m个第二子复位电路对应M个下拉子节点中的第m个下拉子节点；M为整数且M≥1，m为整数且1≤m≤M；

第m个第二子复位电路被配置为响应于复位信号RE的信号，将第m个子电源端的信号提供给第m个下拉子节点。

示例性地，如图4所示，可以使1＝1，则电源端VDD包括：第1个子电源端VDD1；下拉节点PD包括：第1个下拉子节点PD1；第二复位电路3包括：第1个第二子复位电路3-1；其中，第1个第二子复位电路对应第1个下拉子节点PD1；

第1个第二子复位电路3-1被配置为响应于复位信号RE的信号，将第1个子电源端VDD1的信号提供给第1个下拉子节点PD1。下面以M＝1为例进行说明。

可选地，在本发明实施例提供的上述移位寄存器中，第1个第二子复位电路3-1包括：第1个第二晶体管M2-1，其中，第1个第二晶体管M2-1的控制端与复位信号端RE电连接，第1个第二晶体管M2-1的第一端与第1个子电源端VDD1电连接，第1个第二晶体管M2-1的第二端与第1个下拉子节点PD1电连接；第1个第二晶体管M2-1的宽长比大于第一晶体管M1的宽长比。

在本公开中第一晶体管M1的沟道宽长比小于现有技术中的沟道宽长比，在切换为高频驱动时，过小的第一晶体管M1会导致Multi Output。主要是因为在高频驱动条件下，上拉节点PU的电压能否及时被下一级GOA单元复位起到关键作用，而上拉节点PU的复位主要就是靠第一晶体管M1进行放电。如果第一晶体管M1的沟道宽长比过小，则第一晶体管M1的导通能力过小，导致上拉节点PU的电位下拉速度变慢，如果在本行GOA输出后时钟信号端CLK的第二个高电平来临之前上拉节点PU依然无法被及时下拉到低电位(图7中虚线处)，此时本行GOA就会继续输出时钟信号端CLK的高电平，上拉节点PU因为电容C自举作用被再次拉高，导致下拉节点PD继续维持高电平，最终发生了Multi Output。在本发明中，通过宽长比大于第一晶体管M1的第1个第二晶体管M2-1，来及时拉高下拉节点PD的电位，下拉节点PD上拉以后就可以对上拉节点PU进行下拉，保证了上拉节点PU在本行正常输出后时钟信号端CLK的第二个高电平来临之前将上拉节点PU拉回低电位(如图8所示)，解决了Multi Output的问题。基于此，本发明提供的移位寄存器既可满足低频驱动，又可满足高频驱动。

可选地，在本发明实施例提供的上述移位寄存器中，如图4所示，控制电路4包括：第1个子控制电路4-1；第1个子控制电路4-1被配置为响应于上拉节点PU所写入输入信号端IP的信号，将第一参考信号端VREF1的信号写入第1个下拉子节点PD1；以及响应于第1个下拉子节点PD1所写入第1个子电源端VDD1的信号，将第一参考信号端VREF1的信号写入上拉节点PU；

第一输出电路5被配置为根据上拉节点PU和第1个下拉子节点PD1的信号，使级联信号输出端COUT输出信号；

第二输出电路6被配置为根据上拉节点PU和第1个下拉子节点PD1的信号，使驱动信号输出端GOUT输出信号。

可选地，在本发明实施例提供的上述移位寄存器中，如图5所示，第1个子控制电路4-1包括：第1个第三晶体管M3-1、第1个第四晶体管M4-1、第1个第五晶体管M5-1、第1个第六晶体管M6-1和第1个第七晶体管M7-1；

第1个第三晶体管M3-1的控制端与第一端均与第1个子电源端VDD1电连接，第1个第三晶体管M3-1的第二端与第1个第四晶体管M4-1的控制端电连接；

第1个第四晶体管M4-1的第一端与第1个子电源端VDD1电连接，第1个第四晶体管M4-1的第二端与第1个下拉子节点PD1电连接；

第1个第五晶体管M5-1的控制端与上拉节点PU电连接，第1个第五晶体管M4-1的第一端与第一参考信号端VREF1电连接，第1个第五晶体管M5-1的第二端与第1个下拉子节点PD1电连接；

第1个第六晶体管M6-1的控制端与上拉节点PU电连接，第1个第六晶体管M6-1的第一端与第一参考信号端VREF1电连接，第1个第六晶体管M6-1的第二端与第1个第四晶体管M4-1的控制端电连接；

第1个第七晶体管M7-1的控制端与第1个下拉子节点PD1电连接，第1个第七晶体管M7-1的第一端与第一参考信号端VREF1电连接，第1个第七晶体管M7-1的第二端与上拉节点PU电连接。

可选地，在本发明实施例提供的上述移位寄存器中，如图5所示，第一输出电路5包括：第八晶体管M8以及第1个第九晶体管M9-1；其中，

第八晶体管M8的控制端与上拉节点PU电连接，第八晶体管M8的第一端与时钟信号端CLK电连接，第八晶体管M8的第二端与级联信号输出端COUT电连接；

第1个第九晶体管M9-1的控制端与第1个下拉子节点PD1电连接，第1个第九晶体管M9-1的第一端与第一参考信号端VREF1电连接，第1个第九晶体管M9-1的第二端与级联信号输出端COUT电连接。

可选地，在本发明实施例提供的上述移位寄存器中，如图5所示，第二输出电路6包括：第十晶体管M10、电容C以及第1个第十一晶体管M11-1；其中，

第十晶体管M10的控制端与上拉节点PU电连接，第十晶体管M10的第一端与时钟信号端CLK电连接，第十晶体管M10的第二端与驱动信号输出端GOUT电连接；

电容C的第一端与上拉节点PU电连接，电容C的第二端与驱动信号输出端GOUT电连接；

第1个第十一晶体管M11-1的控制端与第1个下拉子节点PD1电连接，第1个第十一晶体管M11-1的第一端与第二参考信号端VREF2电连接，第1个第十一晶体管M11-1的第二端与驱动信号输出端GOUT电连接。

可选地，在本发明实施例提供的上述移位寄存器中，如图5所示，输入电路1包括：第十二晶体管M12；其中，第十二晶体管M12的控制端与其第一端均与输入信号端IP电连接，第十二晶体管M12的第二端与上拉节点PU电连接。

为了降低制备工艺，在具体实施时，在本发明实施例提供的移位寄存器中，如图5所示，所有晶体管均可以为N型晶体管。并且，第1个电源端VDD1的信号可以为固定电压的高电平信号，第一参考信号端VREF1的信号可以为低电平信号，第二参考信号端VREF2的信号也可以为低电平信号。其中，可以使第一参考信号端VREF1的信号的电压与第二参考信号端VREF2的信号的电压相同，这样可以采用同一信号端对第一参考信号端VREF1和第二参考信号端输入电压，从而降低信号端的数量，降低布线难度。或者，也可以使第一参考信号端VREF1的信号的电压小于第二参考信号端VREF2的信号的电压。这样可以使显示面板的显示区中像素内的TFT可以尽可能完全关断。当然，在具体实施时，所有晶体管也均可以为P型晶体管，在此不作限定。

进一步的，在具体实施时，在本发明实施例提供的上述移位寄存器中，N型的晶体管在高电平信号作用下导通，在低电平信号作用下截止；P型的晶体管在高电平信号作用下截止，在低电平信号作用下导通。

需要说明的是，本发明上述实施例中提到的晶体管可以是薄膜晶体管(TFT，ThinFilm Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，上述各晶体管的控制端作为其栅极，并且根据晶体管类型以及输入信号的不同，可以将第一端作为源极，第二端作为漏极；或者将第一端作为漏极，第二端作为源极，在此不做具体区分。

下面以图5所示的移位寄存器的结构为例，结合图9所示的信号时序图，对本发明实施例提供的上述移位寄存器的工作过程作以详细的描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电位。

在输入阶段T1，IP＝1，CLK＝0，RE＝0。

由于RE＝0，因此第一晶体管M1和第1个第二晶体管M2-1截止。由于IP＝1，因此第十二晶体管M12导通，以将输入信号端IP的高电平信号提供给上拉节点PU，使上拉节点PU为高电平信号，从而控制第1个第五晶体管M5-1、第1个第六晶体管M6-1、第八晶体管M8以及第十晶体管M10均导通。导通的第1个第六晶体管M6-1可以将第一参考信号端VREF1的低电平信号提供给第1个第四晶体管M4-1的栅极，以控制第1个第四晶体管M4-1截止。导通的第1个第五晶体管M5-1可以将第一参考信号端VREF1的低电平信号提供给第1个下拉子节点PD1，以使第1个下拉子节点PD1为低电平信号，从而控制第1个第七晶体管M7-1、第1个第九晶体管M9-1以及第1个第十一晶体管M11-1均截止。导通的第八晶体管M8可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，并通过电容C进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第十晶体管M10可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。

在输出阶段T2，IP＝0，CLK＝1，RE＝0。

由于RE＝0，因此第一晶体管M1和第1个第二晶体管M2-1截止。由于IP＝0，因此第十二晶体管M12截止。因此，上拉节点PU处于浮接状态。由于电容C的作用，可以使上拉节点PU保持为高电平信号。由于上拉节点PU为高电平信号，从而控制第1个第五晶体管M5-1、第1个第六晶体管M6-1、第八晶体管M8以及第十晶体管M10均导通。导通的第1个第六晶体管M6-1可以将第一参考信号端VREF1的低电平信号提供给第1个第四晶体管M4-1的栅极，以控制第1个第四晶体管M4-1截止。导通的第1个第五晶体管M5-1可以将第一参考信号端VREF1的低电平信号提供给第1个下子节点PD1，以使第1个下拉子节点PD1为低电平信号，从而控制第1个第七晶体管M7-1、第1个第九晶体管M9-1以及第1个第十一晶体管M11-1均截止。导通的第八晶体管M8可以将时钟信号端的高电平信号提供给级联信号输出端COUT，并通过电容C进行稳压，以使级联信号输出端COUT输出高电平信号。导通的第十晶体管M10可以将时钟信号端的高电平信号提供给驱动信号输出端GOUT。由于上拉节点PU浮接，因此上拉节点PU被进一步拉高，从而使第十晶体管M10可以尽可能完全导通，以使时钟信号端CLK的高电平信号可以尽可能无电压损失的提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出高电平信号。

由于第一晶体管M1的宽长比小于相关技术中的宽长比，因此，在切换为低频驱动时，上拉节点PU的电位保持很长时间也不会出现明显的漏电。图6的模拟结果显示，上拉节点PU因为第一晶体管M1的宽长比大幅度减小而无严重漏电发生，驱动信号输出端GOUT的输出波形正常，无拖尾现象发生，同时第1个下拉子节点PD1的波形正常。

在复位阶段T3，IP＝0，CLK＝0，RE＝1。

由于IP＝0，因此第十二晶体管M12截止。由于RE＝1，因此第一晶体管M1和第1个第二晶体管M2-1导通，第一参考信号端VREF1的低电平信号通过第一晶体管M1提供给上拉节点PU，第1个子电源端VDD1的高电平信号通过第1个第二晶体管M2-1提高给第1个下拉子节点PD1，从而控制第1个第七晶体管M7-1导通，使得第一参考信号端VREF1的低电平信号通过第1个第七晶体管M7-1提供给上拉节点PU，以使上拉节点PU为低电平信号，从而控制第1个第五晶体管M5-1、第1个第六晶体管M6-1、第八晶体管M8以及第十晶体管M10均截止。第1个第三晶体管M2-1在第1个子电源端VDD1的高电平信号的控制下导通，以将第1个子电源端VDD1的高电平信号提供给第1个第四晶体管M4-1的栅极，从而控制第1个第四晶体管M4-1导通。导通的第1个第四晶体管M4-1可以将第1个子电源端VDD1的高电平信号提供给第1个下拉子节点PD1，以使第1个下拉子节点PD1为高电平信号，从而控制第1个第七晶体管M7-1、第1个第九晶体管M9-1以及第1个第十一晶体管M11-1均导通。导通的第1个第七晶体管M7-1可以将第一参考信号端VREF1的低电平信号提供给上拉节点PU，以使上拉节点PU进一步为低电平信号。导通的第1个第九晶体管M9-1可以将第一参考信号端VREF1的低电平信号提供给级联信号输出端COUT，并通过电容进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第1个第十一晶体管M11-1可以将第一参考信号端VREF1的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。

由于第1个第二晶体管M2-1的宽长比大于第一晶体管M1的宽长比，因此第1个第二晶体管M2-1的导电能力比第一晶体管M1强。基于此，即使上拉节点PU无法被较小的第一晶体管M1及时下拉，也可以通过由第1个第二晶体管M2-1控制的第1个下拉子节点PD1进行下拉，第1个下拉子节点PD1上拉以后可以通过第1个第七晶体管M7-1继续对上拉节点PU进行下拉，因此完全可以保证在本行正常输出后时钟信号端CLK的第二个高电平来临之前将上拉节点PU拉回低电位。图8所示模拟结果显示，通过增加第1个第二晶体管M2-1后，第一晶体管M1的宽长比减小为原来1/10，上拉节点PU在本行输出后时钟信号端CLK的第二个高电平来临之前完全可以及时被拉低(图中虚线处)，驱动信号端GOUT的波形输出正常，第1个下拉子节点PD1的波形正常。因此本发明提供的移位寄存器既满足了高频驱动的要求，又有效改善了低频驱动下第一晶体管M1的漏电效应。

本发明实施例又提供了一些移位寄存器的结构示意图，如图10所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

可选地，在本发明实施例提供的移位寄存器中，移位寄存器还包括M个节点稳压电路；其中，M个节点稳压电路中的第m个节点稳压电路对应第m个下拉子节点；

第m个节点稳压电路被配置为响应于输入信号端的信号，将第一参考信号端的信号提供给第m个下拉子节点。

示例性地，可以使M＝1，在本发明实施例中，如图10所示，移位寄存器还包括第1个节点稳压电路7-1；其中，第1个节点稳压电路7-1对应第1个下拉子节点PD1；

第1个节点稳压电路7-1被配置为响应于输入信号端IP的信号，将第一参考信号端VREF1的信号提供给第1个下拉子节点PD1。

可选地，在本发明实施例提供的上述移位寄存器中，如图10所示，第1个节点稳压电路7-1包括：第1个第十三晶体管M13-1；

第1个第十三晶体管M13-1的控制端与输入信号端IP电连接，第1个第十三晶体管M13-1的第一端与第一参考信号端VREF1电连接，第1个第十三晶体管M13-1与第1个下拉子节点PD1电连接。

可选地，在本发明实施例提供的上述移位寄存器中，如图10所示，移位寄存器还包括第十四晶体管M14；

第十四晶体管M14的控制端与帧触发信号端STV电连接，第十四晶体管M14的第一端与第一参考信号端VREF1电连接，第十四晶体管M14与上拉节点PU电连接。

以上仅是举例说明本发明实施例提供的移位寄存器的具体结构，在具体实施时，上述各电路的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

下面以图10所示的移位寄存器的结构为例，结合图11所示的信号时序图，对本发明实施例提供的上述移位寄存器的工作过程作以描述。其中，本实施例对应的工作过程与图5所示的移位寄存器的工作过程部分相同，下面仅说明工作过程不同的内容。

在输入阶段T1之前，还可以包括帧复位阶段T0。在帧复位阶段T0中，帧触发信号端STV为高电平信号，控制第十四晶体管M14导通，以将第一参考信号端VREF1的低电平信号提供给上拉节点PU，从而对上拉节点PU进行预复位，进而可以进一步降低级联信号输出端COUT的噪声。

在输入阶段T1中，第1个第十三晶体管M13-1在输入信号端IP的高电平信号的控制下导通，以将第一参见信号端VREF1的低电平信号提供给第1个下拉子节点PD1，从而可以进一步使第1个下拉子节点PD1为低电平信号，进而可以进一步降低级联信号输出端COUT的噪声。

本发明实施例又提供了一些移位寄存器的结构示意图，如图12所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

具体地，对比图5可见，图12中包括2个第二子复位电路(分别为第1个复位子电路3-1和第2个复位子电路3-2)，2个控制子电路(分别为第1个控制子电路4-1和第2个控制子电路4-2)，2个第九晶体管(分别为第1个第九晶体管M9-1和第2个第九晶体管M9-2)，以及2个第十一晶体管(分别为第1个第十一晶体管M11-1和第2个第十一晶体管M11-2)。在具体实施时，图12中第1个第二子复位电路、第1个控制子电路、第1个第九晶体管和第1个第十一晶体管工作过程与图5相同，第2个第二子复位电路、第2个控制子电路、第2个第九晶体管和第2个第十一晶体管不工作；或者图12中第1个第二子复位电路、第2个控制子电路、第2个第九晶体管和第2个第十一晶体管工作过程与图5相同，第1个第二子复位电路、第1个控制子电路、第1个第九晶体管和第1个第十一晶体管不工作，以延长移位寄存器的使用寿命。具体地，图12所示移位寄存器的信号时序图如图13和图14所示。

在具体实施时，第1个子电源端VDD1的信号和第2个子电源端VDD2的信号可以分别为高电平和低电平切换的脉冲信号，并且，第1个子电源端VDD1的电平和第2个子电源端VDD2的电平相反。例如，如图13所示，在T10阶段中，第1个子电源端VDD1为高电平信号，第2个子电源端VDD2为低电平信号。在T20阶段中，第1个子电源端VDD1为低电平信号，第2个子电源端VDD2为高电平信号。示例性地，可以使T10阶段的维持时长与T20阶段的维持时长相同。例如将T10阶段的维持时长与T20阶段的维持时长分别设置为1个显示帧的时长、多个显示帧的时长、2s、1h或24h等，在此不作限定。

在具体实施时，第1个子电源端VDD1的信号和第2个子电源端VDD2的信号也可以分别为直流信号。并且，在第1个子电源端VDD1加载高电平的直流信号时，第2个子电源端VDD2不加载信号或加载低电平的直流信号。在第2个子电源端VDD2加载高电平的直流信号时，在第1个子电源端VDD1不加载信号或加载低电平的直流信号。例如，如图14所示，在T10阶段中，第1个子电源端VDD1为高电平的直流信号，第2个子电源端VDD2为低电平的直流信号。在T20阶段中，第1个子电源端VDD1为低电平的直流信号，第2个子电源端VDD2为高电平的直流信号。示例性地，可以使T10阶段的维持时长与T20阶段的维持时长相同。例如将T10阶段的维持时长与T20阶段的维持时长分别设置为1个显示帧的时长、多个显示帧的时长、2s、1h或24h等，在此不作限定。

其中，T10阶段和T20阶段可以根据实际应用来确定先后顺序。例如，可以先执行T10阶段中的工作过程，之后再执行T20阶段中的工作过程。或者，也可以先执行T20阶段中的工作过程，之后再执行T10阶段中的工作过程。

本发明实施例又提供了一些移位寄存器的结构示意图，如图15所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

对比图12可见，图15中增加了2个节点稳压电路(分别为第1个节点稳压电路7-1和第2个节点稳压电路7-2)，以及1个第十四晶体管M14。在具体实施时，图15中第1个节点稳压电路7-1的工作过程可参照图6，第2个节点稳压电路7-2不工作；或者图15中第2个节点稳压电路7-2的工作过程可参照图6，第1个节点稳压电路7-1不工作，以延长移位寄存器的使用寿命。具体地，图15所示移位寄存器的信号时序图如图16所示。

基于同一发明构思，本发明实施例还提供了移位寄存器的驱动方法，如图17所示，可以包括如下步骤：

S10、输入阶段，对输入信号端加载第一电平信号，对复位信号端加载第二电平信号，对时钟信号端加载第二电平信号；

S20、输出阶段，对输入信号端加载第二电平信号，对复位信号端加载第二电平信号，对时钟信号端加载第一电平信号；

S30、复位阶段，对输入信号端加载第二电平信号，对复位信号端加载第一电平信号，对时钟信号端加载第二电平信号。

本发明实施例提供的上述驱动方法，可以使移位寄存器稳定的输出信号。在具体实施时，在本发明实施例提供的上述驱动方法中，第一电平可以为高电平，对应地，第二电平为低电平；或者反之，第一电平可以为低电平，对应地，第二电平为高电平，具体需要根据移位寄存器中的晶体管是N型晶体管还是P型晶体管而定。具体地，本发明中示出了移位寄存器中的晶体管是N型晶体管的信号时序图，且第一电平为高电平，第二电平为低电平。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图18所示，包括级联的多个本发明实施例提供的移位寄存器：SR(1)、SR(2)……SR(n-1)、SR(n)……SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N，n和N为正整数)，其中：

第一级移位寄存器SR(1)的输入信号端IP与帧触发信号端STV电连接；

每相邻的两级移位寄存器中，下一级移位寄存器SR(n)的输入信号端IP与上一级移位寄存器SR(n-1)的级联信号输出端COUT电连接，上一级移位寄存器SR(n-1)的复位信号端RE与下一级移位寄存器SR(n)的级联信号输出端COUT电连接。

具体地，上述栅极驱动电路中的每个移位寄存器与本发明实施例提供的移位寄存器在功能和结构上均相同，重复之处不再赘述。

在具体实施时，在本发明实施例提供的栅极驱动电路中，如图18所示，第奇数级移位寄存器的时钟信号端CLK均与同一时钟端clk1电连接，第偶数级移位寄存器的时钟信号端CLK均与同一时钟端clk2电连接。

在具体实施时，在本发明实施例提供的栅极驱动电路中，每一级移位寄存器的第一参考信号端VREF1均与同一第一参考端电连接。每一级移位寄存器的第二参考信号端VREF2均与同一第二参考端电连接。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述驱动电路。该显示装置解决问题的原理与前述驱动电路相似，因此该显示装置的实施可以参见前述驱动电路的实施，重复之处在此不再赘述。

一般显示装置中的显示面板具有多条栅线，可以使一个移位寄存器对应至少一条栅线。示例性地，可以使一个移位寄存器对应一条栅线，这样可以使每一个移位寄存器的驱动信号输出端GOUT电连接一条栅线。

在具体实施时，在本发明实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的上述移位寄存器、其驱动方法及栅极驱动电路、显示装置，包括：输入电路，被配置为响应于输入信号端的信号，将输入信号端的信号提供给上拉结点；第一复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号提供给上拉结点；第二复位电路，被配置为响应于复位信号端的信号，将电源端的信号提供给下拉节点；控制电路，被配置响应于上拉结点所写入输入信号端的信号，将第一参考信号端的信号写入下拉节点；以及响应于下拉节点所写入电源端的信号，将第一参考信号端的信号写入上拉结点；第一输出电路，被配置为根据上拉结点和下拉节点的信号，使级联信号输出端输出信号；第二输出电路，被配置为根据上拉结点和下拉节点的信号，使驱动信号输出端输出信号。通过设置第一复位电路和第二复位电路，一方面改善了低频驱动下的漏电效应，另一方面可以通过快速拉高下拉节点的电位来拉低上拉结点的电位，从而避免了因解决漏电效应所带来的多行输出的问题。基于此，本发明实施例提供的移位寄存器可适用于变频显示产品。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种移位寄存器，其特征在于，包括：

输入电路，被配置为响应于输入信号端的信号，将所述输入信号端的信号提供给上拉节点；

第一复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号提供给所述上拉节点；所述第一复位电路包括：第一晶体管，所述第一晶体管的沟道宽长比为50:4.6-2000:4.6；

第二复位电路，被配置为响应于所述复位信号端的信号，将电源端的信号提供给下拉节点；

控制电路，被配置响应于所述上拉节点所写入所述输入信号端的信号，将所述第一参考信号端的信号写入所述下拉节点；以及响应于所述下拉节点所写入所述电源端的信号，将所述第一参考信号端的信号写入所述上拉节点；

第一输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使级联信号输出端输出信号；

第二输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使驱动信号输出端输出信号。

2.如权利要求1所述的移位寄存器，其特征在于，所述第一晶体管的控制端与所述复位信号端电连接，所述第一晶体管的第一端与所述第一参考信号端电连接，所述第一晶体管的第二端与所述上拉节点电连接。

3.如权利要求2所述的移位寄存器，其特征在于，所述电源端包括：M个子电源端；所述下拉节点包括：M个下拉子节点；所述第二复位电路包括：M个第二子复位电路；其中，所述M个第二子复位电路中的第m个第二子复位电路对应所述M个下拉子节点中的第m个下拉子节点；M为整数且M≥1，m为整数且1≤m≤M；

所述第m个第二子复位电路被配置为响应于所述复位信号端的信号，将第m个子电源端的信号提供给所述第m个下拉子节点。

4.如权利要求3所述的移位寄存器，其特征在于，所述第m个第二子复位电路包括：第m个第二晶体管，其中，所述第m个第二晶体管的控制端与所述复位信号端电连接，所述第m个第二晶体管的第一端与所述第m个子电源端电连接，所述第m个第二晶体管的第二端与所述第m个下拉子节点电连接；所述第m个第二晶体管的宽长比大于所述第一晶体管的宽长比。

5.如权利要求3所述的移位寄存器，其特征在于，所述控制电路包括：M个子控制电路；其中，所述M个子控制电路中的第m个子控制电路对应所述M个下拉子节点中的第m个下拉子节点；M为整数且M≥1，m为整数且1≤m≤M；

所述第m个子控制电路被配置为响应于所述上拉节点所写入所述输入信号端的信号，将所述第一参考信号端的信号写入所述第m个下拉子节点；以及响应于所述第m个下拉子节点所写入所述第m个子电源端的信号，将所述第一参考信号端的信号写入所述上拉节点；

所述第一输出电路被配置为根据所述上拉节点和所述M个下拉子节点的信号，使所述级联信号输出端输出信号；

所述第二输出电路被配置为根据所述上拉节点和所述M个下拉子节点的信号，使所述驱动信号输出端输出信号。

6.如权利要求5所述的移位寄存器，其特征在于，所述第m个子控制电路包括：第m个第三晶体管、第m个第四晶体管、第m个第五晶体管、第m个第六晶体管和第m个第七晶体管；

所述第m个第三晶体管的控制端与第一端均与所述第m个子电源端 电连接，所述第m个第三晶体管的第二端与所述第m个第四晶体管的控制端电连接；

所述第m个第四晶体管的第一端与所述第m个子电源端 电连接，所述第m个第四晶体管的第二端与所述第m个下拉子节点电连接；

所述第m个第五晶体管的控制端与所述上拉节点电连接，所述第m个第五晶体管的第一端与所述第一参考信号端电连接，所述第m个第五晶体管的第二端与所述第m个下拉子节点电连接；

所述第m个第六晶体管的控制端与所述上拉节点电连接，所述第m个第六晶体管的第一端与所述第一参考信号端电连接，所述第m个第六晶体管的第二端与所述第m个第四晶体管的控制端电连接；

所述第m个第七晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第七晶体管的第一端与所述第一参考信号端电连接，所述第m个第七晶体管的第二端与所述上拉节点电连接。

7.如权利要求5所述的移位寄存器，其特征在于，所述第一输出电路包括：第八晶体管以及M个第九晶体管；其中，所述M个第九晶体管中的第m个第九晶体管对应所述第m个下拉子节点；

所述第八晶体管的控制端与所述上拉节点电连接，所述第八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述级联信号输出端电连接；

所述第m个第九晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第九晶体管的第一端与所述第一参考信号端电连接，所述第m个第九晶体管的第二端与所述级联信号输出端电连接。

8.如权利要求5所述的移位寄存器，其特征在于，所述第二输出电路包括：第十晶体管、电容以及M个第十一晶体管；其中，所述M个第十一晶体管的第m个第十一晶体管对应所述第m个下拉子节点；

所述第十晶体管的控制端与所述上拉节点电连接，所述第十晶体管的第一端与时钟信号端电连接，所述第十晶体管的第二端与所述驱动信号输出端电连接；

所述电容的第一端与所述上拉节点电连接，电容的第二端与所述驱动信号输出端电连接；

所述第m个第十一晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第十一晶体管的第一端与第二参考信号端电连接，所述第m个第十一晶体管的第二端与所述驱动信号输出端电连接。

9.如权利要求1所述的移位寄存器，其特征在于，所述输入电路包括：第十二晶体管；其中，所述第十二晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十二晶体管的第二端与所述上拉节点电连接。

10.如权利要求3-8任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括M个节点稳压电路；其中，所述M个节点稳压电路中的第m个节点稳压电路对应所述第m个下拉子节点；

所述第m个节点稳压电路被配置为响应于所述输入信号端的信号，将所述第一参考信号端的信号提供给所述第m个下拉子节点。

11.如权利要求10所述的移位寄存器，其特征在于，所述第m个节点稳压电路包括：第m个第十三晶体管；

所述第m个第十三晶体管的控制端与所述输入信号端电连接，所述第m个第十三晶体管的第一端与所述第一参考信号端电连接，所述第m个第十三晶体管的第二端与所述第m个下拉子节点电连接。

12.如权利要求1-9任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括第十四晶体管；

所述第十四晶体管的控制端与帧触发信号端电连接，所述第十四晶体管的第一端与所述第一参考信号端电连接，所述第十四晶体管的第二端与所述上拉节点电连接。

13.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-12任一项所述的移位寄存器；

第一级移位寄存器的输入信号端与帧触发信号端电连接；

每相邻的两级移位寄存器中，下一级移位寄存器的输入信号端与上一级移位寄存器的所述级联信号输出端电连接，上一级移位寄存器的复位信号端与下一级移位寄存器的所述级联信号输出端电连接。

14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动电路。

15.一种如权利要求7-8任一项所述的移位寄存器的驱动方法，其特征在于，包括：

输入阶段，对所述输入信号端加载第一电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第二电平信号；

输出阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第一电平信号；

复位阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第一电平信号，对所述时钟信号端加载第二电平信号。

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