JP6677383B2 - 電子回路、走査回路及び表示装置並びに電子回路の寿命延長方法 - Google Patents

Description

本発明は、電子回路の寿命延長技術に関し、その応用例として、表示装置の走査回路に関し、特に単一導電型の薄膜トランジスタで構成された走査回路に関する。

アモルファスシリコン薄膜トランジスタ（以下「ａ−ＳｉＴＦＴ（amorphous Silicon Thin Film Transistor）」という。）を利用した表示装置は、携帯機器用モニタ等の小型パネルから、パーソナルコンピュータ用のモニタ、大画面薄型テレビ等の大型パネルまで、幅広く使用されている。一般に、表示エリアを構成する画素アレイのみａ−ＳｉＴＦＴで形成し、画素を駆動するためのゲート駆動回路にはＩＣ（Integrated Circuit）チップが利用されていた。

近年、ディスプレイの製造原価の節減や、額縁長さ（ディスプレイの外形から表示エリアまでの距離）の低減を目的として、画素アレイと同時にゲート駆動回路を形成する技術の開発が進んでいる。一般的なａ−ＳｉＴＦＴによるゲート駆動回路には、以下の特許文献に開示されているようなダイナミックな走査回路が用いられる。

関連技術１としての特許文献１の走査回路について図２０を用いて説明する。

図２０に示すように、特許文献１の走査回路は、単一導電型のトランジスタ５１６〜５２１で構成されたダイナミックな走査回路の一例であり、複数のステージ５１１が直列に接続されたものである。

入力信号ＩＮＰＵＴがハイレベルになると、トランジスタ５１８，５２１がともにオン状態となることにより、ノードＰ１がＶＤＤ−Ｖｔｈに、ノードＰ２がＶＳＳに、それぞれ設定される。ここで、Ｖｔｈはトランジスタ５１８のしきい値電圧である。ノードＰ１の電位上昇により、トランジスタ５１６がオン状態となる。また、ノードＰ２がＶＳＳとなったため、トランジスタ５１７，５１９はオフ状態となる。

続いて、入力信号ＩＮＰＵＴがローレベルになると、ノードＰ１がフローティング状態となる。この状態においてクロック信号Ｃ１がローレベルからハイレベルになると、出力信号ＯＵＴＰＵＴ１の電位が上昇する。このとき、トランジスタ５１６のノードＰ１とノードＰ３（ＯＵＴＰＵＴ１）との間の寄生容量（図示せず）を介して、ブートストラップ効果により、フローティング状態であるノードＰ１の電位も上昇する。したがって、ノードＰ１がハイレベル以上の電位に上昇することにより、トランジスタ５１６のゲートには高電圧の信号が印加されるため、クロック信号Ｃ１のハイレベルが減衰することなく出力信号ＯＵＴＰＵＴ１として転送される。

続いて、クロック信号Ｃ３がハイレベルになると、トランジスタ５２０がオン状態となるため、ノードＰ２がＶＤＤ−Ｖｔｈに設定される。ここで、Ｖｔｈはトランジスタ５２０のしきい値電圧である。これにより、トランジスタ５１７，５１９がオン状態となるため、ノードＰ１，Ｐ３（ＯＵＴＰＵＴ１）がそれぞれＶＳＳに設定されるので、回路の誤動作が防止される。

特許文献１の構成では、出力信号ＯＵＴＰＵＴ１がローレベルの間、トランジスタ５１７，５１９が常にオン状態となって、ノードＰ１，Ｐ３（ＯＵＴＰＵＴ１）をＶＳＳへプルダウンしている。つまり、トランジスタ５１７，５１９には、ゲートにハイレベルの電圧が印加され、ソース又はドレインにローレベルの電圧が印加されている。このバイアス状態を、以下「プラスゲートストレス」と呼称する。例えば当該回路をａ−ＳｉＴＦＴで形成した場合、「プラスゲートストレス」により、しきい値電圧の変動が大きくなるという問題がある。

このような特許文献１の問題に対して、関連技術２、３としての特許文献２、３では次のような解決案を開示している。特許文献２の走査回路について図２１を用いて説明する。

図２１に示すように、特許文献２では、シフトレジスタ６１０内の出力回路６１１の二つのトランジスタ６１２，６１３のうち、トランジスタ６１２のゲートに電圧発生回路６００が接続された構成となっている。電圧発生回路６００は、判定回路６０１、インピーダンス変換器６０７及び電圧設定回路６２０で構成されている。また、電圧設定回路６２０は、コントローラ６０２、加算器６０３、カウンタ６０４及びＤＡ変換回路６０６で構成されている。

そして、判定回路６０１がトランジスタ６１２の動作状態を検知し、その検知結果に応じて電圧設定回路６２０がトランジスタ６１２のゲートに供給される電圧を制御する。つまり、特許文献２では、判定回路６０１及び電圧設定回路６２０を具備することにより、トランジスタ６１２の特性変動に応じてトランジスタ６１２のゲートに印加される電圧を上乗せすることが可能であると開示されている。

特許文献３の走査回路について図２２を用いて説明する。

図２２に示すように、特許文献３の走査回路は、行プルアップトランジスタ７１０、ブートストラップコンデンサ７１１、行プルダウントランジスタ７１２、ブートストラップコンデンサ７１１を充電するトランジスタ７１３、行プルダウントランジスタ７１２の状態を再現するトランジスタ７１４、Ｖｔ検出回路７１６、正電圧線７１８、負電圧線７１９、制御線１〜Ｎなどを備えている。

Ｖｔ検出回路７１６は、行プルダウントランジスタ７１２のしきい値電圧Ｖｔを検出し、入力信号Ｖｉｎにオフセット値△Ｖを加える又は減じることによって得た出力信号Ｖｏｕｔを、行プルダウントランジスタ７１２のゲートに供給する。

米国特許第５２２２０８２号明細書（図２、第２欄第３７行〜第３欄第２７行） 特開２００８−２６２１７８号公報（図３、段落００４８〜００５８） 特開２０１０−５３４３８０号公報（図１、段落００３４〜００４０）

しかしながら、特許文献２、３で開示された回路構成を、例えば単一導電型の薄膜トランジスタから成る走査回路に適用した場合、以下の課題がある。

特許文献２、３の走査回路は、検出したトランジスタのしきい値電圧に応じてそのゲートに印加する電圧を上乗せすることにより、当該トランジスタの電流駆動能力を補償するものである。

本願発明者が行った実験により、ゲートに印加する電圧の絶対値が高くなるにつれて、トランジスタのしきい値電圧変動が大きくなることが確認されている。これは、ゲートに印加する電圧の絶対値が高くなるにつれて、トランジスタに印加される電気的ストレスも大きくなるため、と考えられる。

このことから、特許文献２、３の構成では、回路動作中にゲートに印加する電圧を上乗せすることにより、トランジスタに印加される電気的ストレスが検出前よりも大きくなるため、更なるしきい値電圧変動が発生してしまう。したがって、特許文献２、３の構成では、走査回路の回路寿命を十分に延長できないという課題がある。

そこで、本発明の目的は、電子回路を構成するトランジスタの特性変動があっても寿命を大幅に延長し得る電子回路等を提供することにある。

本発明に係る電子回路は、
複数のトランジスタから構成された電子回路であって、
二個以上の被切替回路と、これらの被切替回路を停止状態から動作状態に切り替える一個以上の切替回路とを有し、
前記二個以上の被切替回路は、初期に動作状態となる被切替回路と初期に停止状態となる被切替回路とを含み、
前記被切替回路及び前記切替回路を構成する前記トランジスタは、当該トランジスタに印加された電気的ストレスによって特性変動が生じ、
更に、前記切替回路の前記トランジスタに対して、前記初期に動作状態となる被切替回路の前記トランジスタよりも大きな電気的ストレスを印加する回路構成を有し、
前記切替回路の前記トランジスタは、
前記初期に停止状態となる被切替回路の前記トランジスタのゲートにオフ電圧を印加することにより、当該被切替回路を初期に停止状態とし、
前記初期に動作状態となる被切替回路の前記トランジスタに比べて、前記電気的ストレスが大きく印加されることにより前記特性変動が早く進み、
前記初期に停止状態となる被切替回路の前記トランジスタのゲートに前記特性変動によってオン電圧が印加されることにより、前記初期に停止状態となる被切替回路を動作状態に切り替える、
ことを特徴とする。

本発明に係る電子回路の寿命延長方法は、
複数のトランジスタから構成され、
二個以上の被切替回路と、これらの被切替回路を停止状態から動作状態に切り替える一個以上の切替回路とを有し、
前記二個以上の被切替回路は、初期に動作状態となる被切替回路と初期に停止状態となる被切替回路とを含み、
前記被切替回路及び前記切替回路を構成する前記トランジスタは、当該トランジスタに印加された電気的ストレスによって特性変動が生じる、
電子回路に対して、
前記切替回路の前記トランジスタを用いて、前記初期に停止状態となる被切替回路の前記トランジスタのゲートにオフ電圧を印加することにより、当該被切替回路を初期に停止状態とし、
前記初期に動作状態となる被切替回路の前記トランジスタに比べて、前記切替回路の前記トランジスタに対して前記電気的ストレスを大きく印加することにより、前記切替回路の前記トランジスタの前記特性変動を早く進ませ、
前記切替回路の前記トランジスタの前記特性変動によって、前記初期に停止状態となる被切替回路の前記トランジスタのゲートにオン電圧が印加されることにより、
前記初期に停止状態となる被切替回路を動作状態に切り替える、
ことを特徴とする。

本発明によれば、動作状態の被切替回路がトランジスタの特性変動によって停止状態になる場合に、切替回路のトランジスタの特性変動によって、初期から停止状態の被切替回路を動作状態に切り替えるので、電子回路を構成するトランジスタの特性変動があっても、電子回路の寿命を大幅に延長できる。

実施形態１の単位回路の構成を示す回路図である。 実施形態１の走査回路の構成を示すブロック図である。 実施形態１の単位回路を構成するトランジスタの特性変動を示すグラフである。 実施形態１の走査回路の動作を表すタイミングチャート（その１）である。 実施形態１の走査回路の動作を表すタイミングチャート（その２）である。 実施形態１の単位回路を構成するトランジスタにおけるしきい値電圧の経時的な変化を表すタイミングチャートである。 図７Ａは実施形態１の表示装置の構成を示す斜視図であり、図７Ｂは図７Ａにおける第１の基板の構成を示す斜視図である。 実施形態２の単位回路の構成を示す回路図である。 実施形態２の走査回路の構成を示すブロック図である。 実施形態２の単位回路を構成するトランジスタの特性変動を示すグラフである。 実施形態２の単位回路の動作を示すタイミングチャート（その１）である。 実施形態２の単位回路の動作を示すタイミングチャート（その２）である。 実施形態２の単位回路を構成するトランジスタにおけるしきい値電圧の経時的な変化を表すタイミングチャートである。 実施形態３の単位回路の構成を示す回路図である。 実施形態３の走査回路の構成を示すブロック図である。 実施形態３の単位回路を構成するトランジスタの特性変動を示すグラフである。 実施形態３の単位回路の動作を示すタイミングチャート（その１）である。 実施形態３の単位回路の動作を示すタイミングチャート（その２）である。 実施形態３の単位回路を構成するトランジスタにおけるしきい値電圧の経時的な変化を表すタイミングチャートである。 関連技術１の構成を示す回路図である。 関連技術２の構成を示すブロック図である。 関連技術３の構成を示す回路図である。

以下、添付図面を参照しながら、本発明を実施するための形態（以下「実施形態」という。）について説明する。なお、本明細書及び図面において、実質的に同一の構成要素については同一の符号を用いる。ただし、以下の実施形態の符号は、前述の関連技術の符号とは無関係である。

図１に示すように、本発明に係る電子回路（１１）は、複数のトランジスタ（Ｔ１２Ａ，…）から構成された電子回路であって、二個以上の被切替回路（１３ａ，１３ｂ）と、これらの被切替回路（１３ａ，１３ｂ）を停止状態から動作状態に切り替える一個以上の切替回路（１２）とを有する。二個以上の被切替回路（１３ａ，１３ｂ）は、動作状態の被切替回路（１３ａ）と初期から停止状態の被切替回路（１３ｂ）とを含む。被切替回路（１３ａ，１３ｂ）及び切替回路（１２）を構成するトランジスタ（Ｔ１２Ａ，…）は、トランジスタ（Ｔ１２Ａ，…）に印加された電気的ストレスによって特性変動が生じる。切替回路（１２）は、切替回路（１２）のトランジスタ（Ｔ１６）の特性変動によって、初期から停止状態の被切替回路（１３ｂ）を動作状態に切り替える。

本発明によれば、動作状態の被切替回路（１３ａ）がトランジスタ（Ｔ１２Ａ，…）の特性変動によって停止状態になる場合に、切替回路（１２）のトランジスタ（Ｔ１６）の特性変動によって、初期から停止状態の被切替回路（１３ｂ）を動作状態に切り替えるので、電子回路（１１）を構成するトランジスタ（Ｔ１２Ａ，…）の特性変動があっても、電子回路（１１）の寿命を大幅に延長できる。

例えば、切替回路（１２）のトランジスタ（Ｔ１６）は、初期から停止状態の被切替回路（１３ｂ）のトランジスタ（Ｔ１２Ｂ，…）のゲートにオフ電圧を印加することにより、被切替回路（１３ｂ）を初期から停止状態とし、トランジスタ（Ｔ１６）の特性変動によって、トランジスタ（Ｔ１２Ｂ，…）に対するオフ電圧の印加を停止することにより、被切替回路（１３ｂ）を動作状態に切り替える。

この場合、切替回路（１２）のトランジスタ（Ｔ１６）は、動作状態の被切替回路（１２ａ）のトランジスタ（Ｔ１２Ａ，…）に比べて、電気的ストレスが大きく印加されることにより特性変動が早く進み、動作状態の被切替回路（１２ａ）が停止状態になる前に、トランジスタ（Ｔ１２Ｂ，…）に対するオフ電圧の印加を停止する、としてもよい。

例えば、前述の電気的ストレスはトランジスタ（Ｔ１２Ａ，…）のゲートに対する印加電圧及び印加時間であり、前述の特性変動はしきい値電圧のシフトである。

本発明に係る電子回路の寿命延長方法は、本発明に係る電子回路（１１）の動作を方法の発明として捉えたものである。

＜実施形態１＞
以下、本発明の実施形態１として、本発明に係る電子回路から成る単位回路１１（図１）を複数備えた走査回路１０（図２）について説明する。図２に示す単位回路１１１〜１１ｎの任意の一個を、図１に単位回路１１として示す。図１及び図２に示すように、複数の単位回路１１はクロック信号に同期して制御される。前述の複数のトランジスタは、単一導電型の複数の薄膜トランジスタＴ１２Ａ，…である。前述の二個以上の被切替回路は、単位回路１１内のノードを一定電位に設定する二個以上の電位設定回路（１３ａ，１３ｂ）であり、動作状態の電位設定回路（１３ａ）と初期から停止状態の電位設定回路（１３ｂ）とを含む。

例えば、切替回路１２の薄膜トランジスタＴ１６は、初期から停止状態の電位設定回路（１３ｂ）の薄膜トランジスタＴ１２Ｂ，Ｔ１５Ｂのゲートにオフ電圧を印加することにより、電位設定回路（１３ｂ）を初期から停止状態とし、薄膜トランジスタＴ１６の特性変動によって薄膜トランジスタＴ１２Ｂ，Ｔ１５Ｂに対するオフ電圧の印加を停止することにより、電位設定回路（１３ｂ）を動作状態に切り替える。

この場合、切替回路１２の薄膜トランジスタＴ１６は、動作状態の電位設定回路（１３ａ）の薄膜トランジスタＴ１２Ａ，Ｔ１５Ａに比べて、電気的ストレスが大きく印加されることにより特性変動が早く進み、電位設定回路（１３ａ）が停止状態になる前に、薄膜トランジスタＴ１２Ｂ，Ｔ１５Ｂに対するオフ電圧の印加を停止する。

より具体的に言えば、前述の二個以上の電位設定回路は、動作状態である第１の電位設定回路（１３ａ）と、初期から停止状態である第２の電位設定回路（１３ｂ）との二個から成る。切替回路１２の薄膜トランジスタＴ１６は、第２の電位設定回路（１３ｂ）の薄膜トランジスタＴ１２Ｂ，Ｔ１５Ｂのゲートにオフ電圧を印加することにより、第２の電位設定回路（１３ｂ）を初期から停止状態とし、第１の電位設定回路（１３ａ）の薄膜トランジスタＴ１２Ａ，Ｔ１５Ａに比べて、電気的ストレスが大きく印加されることにより特性変動が早く進み、第１の電位設定回路（１３ａ）が動作状態から停止状態になる前に、薄膜トランジスタＴ１６の特性変動によって薄膜トランジスタＴ１２Ｂ，Ｔ１５Ｂに対するオフ電圧の印加を停止することにより、第２の電位設定回路（１３ｂ）を動作状態に切り替える。

換言すると、単位回路１１は次の記述の中でＮ＝２の場合に相当する。Ｎを２以上の整数、ｋを１からＮ−１までのいずれかの整数とする。このとき、前述の二個以上の電位設定回路は第１乃至第Ｎの電位設定回路（１３ａ，１３ｂ）から成り、第ｋの電位設定回路（１３ａ）は動作状態であり、第ｋ＋１乃至第Ｎの電位設定回路（１３ｂ）は初期から停止状態であり、前述の一個以上の切替回路は第１乃至第Ｎ−１の切替回路１２から成る。第ｋの切替回路１２の薄膜トランジスタＴ１６は、第ｋ＋１の電位設定回路（１３ｂ）の薄膜トランジスタＴ１２Ｂ，Ｔ１５Ｂのゲートにオフ電圧を印加することにより、第ｋ＋１の電位設定回路（１３ｂ）を初期から停止状態とし、第ｋの電位設定回路（１３ａ）の薄膜トランジスタＴ１２Ａ，Ｔ１５Ａに比べて、電気的ストレスが大きく印加されることにより特性変動が早く進み、第ｋの電位設定回路（１３ａ）が動作状態から停止状態になる前に、薄膜トランジスタＴ１６の特性変動によって薄膜トランジスタＴ１２Ｂ，Ｔ１５Ｂに対するオフ電圧の印加を停止することにより、第ｋ＋１の電位設定回路（１３ｂ）を動作状態に切り替える。ここで、後述する実施形態２はＮ＝１の場合に相当し、実施形態３はＮ＝３の場合に相当する。

更に具体的に言えば、前述の電気的ストレスは薄膜トランジスタＴ１２Ａ，…のゲートに対する印加電圧及び印加時間であり、前述の特性変動はしきい値電圧のシフトである。前述の単一導電型はＮチャネル型であり、前述の第１の電位設定回路及び第２の電位設定回路はノードを低電位に設定する第１のプルダウン回路１３ａ及び第２のプルダウン回路１３ｂである。

［構成の説明］
次に、本実施形態１の構成について更に詳しく説明する。以下「薄膜トランジスタ」は単に「トランジスタ」と略称する。

図７Ａに示すように、本実施形態１の表示装置９は、第１の基板１、第２の基板２、表示部３、駆動回路４及び接続ケーブル７で概ね構成されている。そして、図７Ｂに示すように、第１の基板１は、駆動回路４、画素アレイ５、走査回路１０及び走査線６で概ね構成されている。図示しない外部接続機器から出力された信号が、接続ケーブル７を経由して駆動回路４に入力される。また、駆動回路４から出力された信号が、制御信号線８を経由して走査回路１０及び画素アレイ５に供給される。走査回路１０の出力信号は、走査線６を経由して画素アレイ５に出力される。画素アレイ５は、駆動回路４及び走査回路１０からそれぞれ出力された信号を受けて各画素を制御する。この制御により、図７Ａに示す表示部３で所望の映像を表示することが可能となる。表示装置９としては、例えば液晶ディスプレイや有機ＥＬディスプレイなどが挙げられる。

図２に示すように、本実施形態１の走査回路１０は、複数の単位回路１１１〜１１ｎが配設され、単位回路１１１〜１１ｎと走査線６（出力信号ＯＵＴ１〜ＯＵＴｎ）とが接続されている。ここで、ｎは、自然数とし、画素アレイ５（図７Ｂ）の縦方向の画素数によって確定される値である。後述するｍは、１からｎまでの任意の整数とする。

走査回路１０は、制御信号線８を経由して入力した制御信号によって単位回路１１１〜１１ｎが制御され、それぞれの単位回路１１１〜１１ｎから走査線６へ出力信号ＯＵＴ１〜ＯＵＴｎを供給する。走査回路１０が入力する制御信号は、スタート信号ＳＴ、上位電源電圧ＶＧＨ、下位電源電圧ＶＧＬ、最終段制御信号ＶＯ、及び、クロック信号ＣＬＫ１，ＣＬＫ２で構成されている。以下、上位電源電圧ＶＧＨ及び下位電源電圧ＶＧＬは、単に「ＶＧＨ」及び「ＶＧＬ」と略称する。

単位回路１１ｍは、複数の入力端子ＩＮ，ＶＧＨ，ＶＧＬ，ＣＬＫ，ＯＵＴｍ＋１及び出力端子ＯＵＴｍを有している。初段の単位回路１１１の入力端子ＩＮには、スタート信号ＳＴが供給される。２段目の単位回路１１２以降の入力端子ＩＮには、前段の出力端子ＯＵＴｍの信号が供給される。

また、入力端子ＣＬＫには、クロック信号ＣＬＫ１，ＣＬＫ２のいずれか一方が供給される。例えば、単位回路１１１の入力端子ＣＬＫにはクロック信号ＣＬＫ１が供給され、単位回路１１２の入力端子ＣＬＫにはクロック信号ＣＬＫ２が供給される。単位回路１１３以降の入力端子ＣＬＫについては、単位回路１１１，１１２とクロック信号ＣＬＫ１，ＣＬＫ２との接続関係が繰り返される。

出力端子ＯＵＴｍの信号は、走査線６に供給されるとともに、前段の単位回路１１ｍ−１の入力端子ＯＵＴｍ＋１、及び後段の単位回路１１ｍ＋１の入力端子ＩＮにそれぞれ供給される。最終段の単位回路１１ｎの入力端子ＯＵＴｍ＋１には、最終段制御信号ＶＯが供給される。

図１に示すように、本実施形態１の単位回路１１は、複数のトランジスタＴ１１Ａ〜Ｔ１６、コンデンサＣ１１、後述する配線及び端子で構成されている。それらの端子は、入力端子ＩＮ，ＣＬＫ，ＯＵＴｍ＋１，ＶＧＨ，ＶＧＬ及び出力端子ＯＵＴｍである。

第１のプルダウン回路１３ａは、トランジスタＴ１２Ａ，Ｔ１５Ａで構成されており、ノードＮ１２Ａの電位により制御され、ノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。第２のプルダウン回路１３ｂは、トランジスタＴ１２Ｂ，Ｔ１５Ｂで構成されており、ノードＮ１２Ｂの電位により制御され、ノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。切替回路１２は、トランジスタＴ１６で構成されており、ノードＮ１２ＢをＶＧＬに設定する機能を有する。

ノードＮ１１は、トランジスタＴ１１Ａのソース、トランジスタＴ１２Ａのドレイン、トランジスタＴ１２Ｂのドレイン及びトランジスタＴ１４のゲートに接続されている配線を示す。また、ノードＮ１２Ａは、トランジスタＴ１１Ｂのドレイン、トランジスタＴ１２Ａのゲート、トランジスタＴ１５Ａのゲート及びトランジスタＴ１３Ａのソースに接続されている配線を示す。更に、ノードＮ１２Ｂは、トランジスタＴ１２Ｂのゲート、トランジスタＴ１５Ｂのゲート、トランジスタＴ１３Ｂのソース、トランジスタＴ１１Ｃのドレイン及びトランジスタＴ１６のドレインに接続されている配線を示す。

トランジスタＴ１１Ａは、入力端子ＩＮの電位によりゲート制御され、ノードＮ１１の電位を上昇させる機能を有する。トランジスタＴ１１Ｂは、入力端子ＩＮの電位によりゲート制御され、ノードＮ１２ＡをＶＧＬに設定する機能を有する。トランジスタＴ１２Ａ（Ｔ１２Ｂ）は、ノードＮ１２Ａ（Ｎ１２Ｂ）の電位によりゲート制御され、ノードＮ１１をＶＧＬに設定する機能を有する。トランジスタＴ１３Ａ（Ｔ１３Ｂ）は、入力端子ＯＵＴｍ＋１の電位によりゲート制御され、ノードＮ１２Ａ（Ｎ１２Ｂ）の電位を上昇させる機能を有する。トランジスタＴ１４は、ノードＮ１１の電位によりゲート制御され、出力端子ＯＵＴｍに入力端子ＣＬＫの電位を供給する、又は入力端子ＣＬＫと出力端子ＯＵＴｍとを電気的に切り離す機能を有する。トランジスタＴ１５Ａ（Ｔ１５Ｂ）は、ノードＮ１２Ａ（Ｎ１２Ｂ）の電位によりゲート制御され、出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。トランジスタＴ１６は、ゲートがＶＧＨ、ソースがＶＧＬ、ドレインがノードＮ１２Ｂに接続されており、ノードＮ１２ＢをＶＧＬに設定する機能を有する。コンデンサＣ１１は、一方の電極がノードＮ１１に接続され、他方の電極が出力端子ＯＵＴｍに接続され、トランジスタＴ１１Ａ，Ｔ１２Ａ，Ｔ１２Ｂのリーク電流又は外部からのノイズ混入などにより、ノードＮ１１の電位が変動しないように、電荷を蓄積する機能を有する。

ここで、各トランジスタ及びコンデンサの物理的な形状及び大きさについては、回路が十分なマージンを持って動作するように設計することが望ましい。トランジスタＴ１３Ｂ，Ｔ１６の組み合わせは、後述するとおり、ともにオン状態となって貫通電流が流れる動作となるため、トランジスタＴ１３ＢよりもトランジスタＴ１６の駆動能力が高くなるように設計することが望ましい。同様に、トランジスタＴ１２Ａ（Ｔ１２Ｂ）よりもトランジスタＴ１１Ａの駆動能力が高くなるように設計することが望ましい。

また、トランジスタＴ１２Ａ，Ｔ１５Ａ，Ｔ１６は、回路動作中に「プラスゲートストレス」が印加されることにより、しきい値電圧が変動する。トランジスタＴ１２Ａ，Ｔ１５Ａのゲートには、トランジスタＴ１３Ａのしきい値電圧をＶｔｈとすると、後述するとおりＶＧＨ−Ｖｔｈが印加される。一方、トランジスタＴ１６のゲートにはＶＧＨが印加される。つまり、トランジスタＴ１６に印加される「プラスゲートストレス」の方が、トランジスタＴ１２Ａ，Ｔ１５Ａに印加される「プラスゲートストレス」よりも大きい。したがって、図３に示すように、経時的なしきい値電圧のシフト量は、トランジスタＴ１６の方がトランジスタＴ１２Ａ，Ｔ１５Ａよりも大きくなる。

本実施形態１における表示装置９を駆動する走査回路１０は、その構成要素である単位回路１１において、ノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに維持し、かつ、これらをフローティングにならないように設定する複数のトランジスタが設置され（第１及び第２のプルダウン回路１３ａ，１３ｂ）、かつ、第２のプルダウン回路１３ｂを停止状態から動作状態へ切り替えるための切替回路１２が設置されている。

第１のプルダウン回路１３ａが動作中において、トランジスタＴ１２Ａ，Ｔ１５Ａ，Ｔ１６には、「プラスゲートストレス」が印加されるため、経時的にしきい値電圧が変動する。ただし、しきい値電圧のシフト量は、トランジスタＴ１２Ａ，Ｔ１５ＡよりもトランジスタＴ１６の方が大きい。そのため、トランジスタＴ１２Ａ，Ｔ１５Ａが停止状態になる前に、トランジスタＴ１６が停止状態になることにより、トランジスタＴ１２Ｂ，Ｔ１５Ｂを停止状態に維持することが困難となるので、トランジスタＴ１２Ｂ，Ｔ１５Ｂを動作状態に遷移させることとなる。つまり、第２のプルダウン回路１３ｂが停止状態から動作状態に遷移する。これにより、ノードＮ１１及び出力端子ＯＵＴｍを低位電源電圧ＶＧＬに設定する能力が維持されることになる。

本構成をとることにより、走査回路１０の回路寿命を延長することが可能となる。また、トランジスタＴ１２Ａ，Ｔ１５Ａの動作状態を検知する手段が不要であり、かつ、トランジスタＴ１２Ｂ，Ｔ１５Ｂの停止状態を解除するための特別な制御信号も不要であるため、回路規模の増大化及び外部制御手段の高コスト化を引き起こすこともない。

［動作の説明］
次に、本実施形態１の走査回路１０の動作について説明する。

走査回路１０及び単位回路１１の動作について、図１乃至図３に図４乃至図６を加えて説明する。図４及び図５において、図４及び図５において、横軸は時間、縦軸は各端子の電位をそれぞれ示し、縦軸のＬ、ＨはそれぞれＶＧＬ、ＶＧＨの略である。図４の縦軸は制御信号線８及び単位回路１１１の各端子の電位であり、図５の縦軸は単位回路１１２，１１ｎの各端子の電位である。また、図６において、横軸は時間、縦軸は各トランジスタにおけるしきい値電圧の変動量をそれぞれ示している。

・期間（ｔ１−ｔ２）
スタート信号ＳＴがＶＧＬからＶＧＨに遷移する。クロック信号ＣＬＫ１はＶＧＬである。また、クロック信号ＣＬＫ２はＶＧＬからＶＧＨに遷移する。

単位回路１１１の動作：トランジスタＴ１１Ａがオン状態となるため、トランジスタＴ１１Ａのしきい値電圧をＶｔｈとすると、ノードＮ１１がＶＧＬからＶ１（＝ＶＧＨ―ＶＧＬ−Ｖｔｈ）まで上昇する。これにより、トランジスタＴ１４はオン状態となる。入力端子ＣＬＫに接続されているクロック信号ＣＬＫ１がＶＧＬのため、出力信号ＯＵＴ１はＶＧＬに設定される。また、トランジスタＴ１１Ｂがオン状態となるため、ノードＮ１２ＡはＶＧＬに設定される。このため、トランジスタＴ１２Ａ，Ｔ１５Ａはオフ状態である。また、ノードＮ１２Ｂは、トランジスタＴ１６がオン状態のためＶＧＬである。これにより、トランジスタＴ１２Ｂ，Ｔ１５Ｂはオフ状態である。

単位回路１１２〜１１ｎの動作：ノードＮ１１，Ｎ１２Ａ，Ｎ１２Ｂが全てＶＧＬのため、出力信号ＯＵＴ２〜ＯＵＴｎは全てＶＧＬである。

・期間（ｔ３−ｔ４）
スタート信号ＳＴはＶＧＬに遷移している。クロック信号ＣＬＫ１はＶＧＬからＶＧＨに遷移し、クロック信号ＣＬＫ２はＶＧＬとなっている。

単位回路１１１の動作：トランジスタＴ１１Ａ，Ｔ１１Ｂはオフ状態となる。これにより、ノードＮ１１，Ｎ１２Ａはフローティング状態となる。クロック信号ＣＬＫ１がＶＧＨとなったため、オン状態であるトランジスタＴ１４を通過して出力信号ＯＵＴ１の電位がＶＧＬから上昇していく。コンデンサＣ１１の他方の電極である出力信号ＯＵＴ１の電位が上昇したため、フローティング状態にあるコンデンサＣ１１の一方の電極（ノードＮ１１）の電位は、トランジスタＴ１１Ａのしきい値電圧をＶｔｈとすると、ブートストラップ効果により更にＶ２（＝２（ＶＧＨ−ＶＧＬ）−Ｖｔｈ）まで上昇する。したがって、トランジスタＴ１４のゲートにはＶＧＨ以上の電圧が印加されるため、出力信号ＯＵＴ１の電位は減衰することなくＶＧＨまで遷移する。

単位回路１１２の動作：単位回路１１１の期間（ｔ１−ｔ２）における動作と同様、トランジスタＴ１１Ａ，Ｔ１１Ｂ，Ｔ１４がオン状態となる。

単位回路１１３〜１１ｎの動作：ノードＮ１１，Ｎ１２Ａ，Ｎ１２Ｂが全てＶＧＬのため、出力信号ＯＵＴ３〜ＯＵＴｎは全てＶＧＬである。

・期間（ｔ５−ｔ６）
クロック信号ＣＬＫ１はＶＧＬである。クロック信号ＣＬＫ２はＶＧＬからＶＧＨに遷移する。

単位回路１１１の動作：後述の単位回路１１２の動作により、出力信号ＯＵＴ２がＶＧＨに遷移するため、単位回路１１１の入力端子ＯＵＴｍ＋１にＶＧＨが供給される。このため、トランジスタＴ１３Ａ，Ｔ１３Ｂがともにオン状態となる。トランジスタＴ１３Ａがオン状態になることにより、トランジスタＴ１３Ａのしきい値電圧をＶｔｈとすると、ノードＮ１２ＡはＶＧＬからＶ１（＝ＶＧＨ−ＶＧＬ−Ｖｔｈ）に遷移する。これにより、トランジスタＴ１２Ａ，Ｔ１５Ａがともにオン状態となり、ノードＮ１１及び出力端子ＯＵＴｍがＶＧＬに遷移する。一方、トランジスタＴ１６の駆動能力がトランジスタＴ１３Ｂの駆動能力よりも高く設定されていることにより、ノードＮ１２ＢはＶＧＬに維持されるので、トランジスタＴ１２Ｂ，Ｔ１５Ｂはオフ状態が維持される。

単位回路１１２の動作：単位回路１１１の期間（ｔ３−ｔ４）における動作と同様、トランジスタＴ１４により、出力信号ＯＵＴ２の電位がＶＧＨまで遷移する。

単位回路１１３の動作：単位回路１１１の期間（ｔ１−ｔ２）における動作と同様である。

単位回路１１４〜１１ｎの動作：ノードＮ１１，Ｎ１２Ａ，Ｎ１２Ｂが全てＶＧＬのため、出力信号ＯＵＴ４〜ＯＵＴｎは全てＶＧＬである。

時間ｔ６以降、単位回路１１４〜１１ｎの動作は、単位回路１１１の期間（ｔ１−ｔ６）における動作と同様である。当該動作により、ＯＵＴ４〜ＯＵＴｎが順次ＶＧＨに遷移していく。

・期間（ｔ７−ｔ８）
最終段制御信号ＶＯがＶＧＬからＶＧＨに遷移する。

単位回路１１ｎの動作：入力端子ＯＵＴｍ＋１の電位がＶＧＨとなるため、トランジスタＴ１３Ａ，Ｔ１３Ｂがオン状態となり、単位回路１１１の期間（ｔ５−ｔ６）における動作と同様、ノードＮ１１及び出力端子ＯＵＴｍがＶＧＬに遷移する。

時間ｔ８以降については、スタート信号ＳＴが再びＶＧＬからＶＧＨに遷移するタイミング（時間ｔ９）によって、時間ｔ１以降と同じ動作を繰り返す。

次に、単位回路１１内の第１及び第２のプルダウン回路１３ａ，１３ｂ及び切替回路１２を構成する各トランジスタについて、しきい値電圧の経時的な推移を図６に基づき説明する。なお、前にも述べたように、トランジスタＴ１６は切替回路１２、トランジスタＴ１２Ａ，Ｔ１５Ａは第１のプルダウン回路１３ａ、トランジスタＴ１２Ｂ，Ｔ１５Ｂは第２のプルダウン回路１３ｂにそれぞれ対応する。

時間(1)：各トランジスタのしきい値電圧は、初期値の状態であり、全て同等である。動作開始後、トランジスタＴ１２Ａ，Ｔ１５Ａ，Ｔ１６には、単位回路１１の動作の説明で述べたように、「プラスゲートストレス」が印加される。これにより、トランジスタＴ１２Ａ，Ｔ１５Ａ，Ｔ１６のしきい値電圧が高くなっていく。このとき、トランジスタＴ１２Ａ，Ｔ１５Ａに比べてトランジスタＴ１６の方が、印加される「プラスゲートストレス」の量が大きいため、しきい値電圧はより高く変動する。一方、トランジスタＴ１２Ｂ，Ｔ１５Ｂは、トランジスタＴ１６の動作によってともにオフ状態であるため、「プラスゲートストレス」は印加されないので、しきい値電圧は初期値のままである。

時間(2)：トランジスタＴ１６は、しきい値電圧が高くなることにより、十分なオン状態にならないので、トランジスタＴ１２Ｂ，Ｔ１５Ｂをオフ状態に維持できなくなる。このときのしきい値電圧を「限界値」とする。これ以降では、オン状態となったトランジスタＴ１３Ｂにより、ノードＮ１２Ｂの電位が上昇するため、トランジスタＴ１２Ｂ，Ｔ１５Ｂがともにオン状態となる。そのため、時間(2)以降は、トランジスタＴ１２Ｂ，Ｔ１５Ｂにも「プラスゲートストレス」が印加されるため、トランジスタＴ１２Ｂ，Ｔ１５Ｂのしきい値電圧が高くなっていく。

時間(3)：トランジスタＴ１２Ａ，Ｔ１５Ａのしきい値電圧が限界値となり、トランジスタＴ１２Ａ，Ｔ１５Ａでは、ノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに維持することができない状態となる。一方、トランジスタＴ１２Ｂ，Ｔ１５ＢはノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに維持する能力が残存しているので、ノードＮ１１及びＯＵＴｎは確実にＶＧＬに維持される。

以上説明したように、本実施形態１における表示装置９を駆動する走査回路１０は、その構成要素である単位回路１１を備えている。単位回路１１には、ノードＮ１１及出力端子ＯＵＴｍをＶＧＬに維持し、かつ、これらをフローティングにならないように設定する複数のトランジスタが設置され（第１及び第２のプルダウン回路１３ａ，１３ｂ）、かつ、トランジスタＴ１２Ｂ，Ｔ１５Ｂを動作停止状態から動作状態に切り替えるための切替回路１２が設置されている。

そして、動作開始時には、トランジスタＴ１２Ａ，Ｔ１５Ａが、ノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに維持する機能を担っている。一方、トランジスタＴ１２Ｂ，Ｔ１５ＢはトランジスタＴ１６によってオフ状態となっている。トランジスタＴ１２Ａ，Ｔ１５Ａ，Ｔ１６は動作中に「プラスゲートストレス」が印加されるため、経時的にしきい値電圧が高くなっていく。ここで、トランジスタＴ１２Ａ，Ｔ１５Ａに比べてトランジスタＴ１６は、印加される「プラスゲートストレス」が大きいため、先にしきい値電圧が高くなる。その結果、トランジスタＴ１６は、トランジスタＴ１２Ｂ，Ｔ１５Ｂを動作停止状態に維持することが困難となるため、トランジスタＴ１２Ｂ，Ｔ１５Ｂを動作停止状態から動作状態に切り替えることになる。

この後、トランジスタＴ１２Ａ，Ｔ１５ＡがノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに設定することができなくなっても、トランジスタＴ１２Ｂ，Ｔ１５ＢによってノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに設定できるため、走査回路１０の回路寿命を延長することが可能となる。

＜実施形態２＞
［構成の説明］
本実施形態２は、実施形態１とは走査回路及び単位回路の構成が異なる。図９に示す単位回路２１１〜２１ｎの任意の一個を、図８に単位回路２１として示す。また、図７Ａに示した実施形態１の表示装置の構成及び図７Ｂに示した第１の基板の構成は、本実施形態２にも同様に適用される。

図９に示すように、本実施形態２の走査回路２０は、複数の単位回路２１１〜２１ｎが配設され、各々の単位回路２１１〜２１ｎと走査線６（出力信号ＯＵＴ１〜ＯＵＴｎ）が接続されている。ここで、ｎは、自然数とし、画素アレイ５（図７Ｂ）の縦方向の画素数によって確定される値である。後述するｍは、１からｎまでの任意の整数とする。

走査回路２０は、制御信号線８を経由して入力した制御信号によって単位回路２１１〜２１ｎが制御され、それぞれの単位回路２１１〜２１ｎから走査線６へ出力信号ＯＵＴ１〜ＯＵＴｎを供給する。走査回路２０が入力する制御信号は、スタート信号ＳＴ、ＶＧＨ、ＶＧＬ、最終段制御信号ＶＯ、及び、クロック信号ＣＬＫ１，ＣＬＫ２で構成されている。

単位回路２１ｍは、複数の入力端子ＩＮ，ＶＧＨ，ＶＧＬ，ＣＬＫａ，ＣＬＫｂ，ＯＵＴｍ＋１及び出力端子ＯＵＴｍを有している。初段の単位回路２１１の入力端子ＩＮには、スタート信号ＳＴが供給される。２段目の単位回路２１２以降の入力端子ＩＮには、前段の出力端子ＯＵＴｍの信号が供給される。

また、入力端子ＣＬＫａ，ＣＬＫｂには、クロック信号ＣＬＫ１，ＣＬＫ２のいずれか一方が供給される。例えば、単位回路２１１では、入力端子ＣＬＫａにクロック信号ＣＬＫ１、入力端子ＣＬＫｂにクロック信号ＣＬＫ２がそれぞれ供給される。これとは逆に、単位回路２１２では、入力端子ＣＬＫａにクロック信号ＣＬＫ２、入力端子ＣＬＫｂにクロック信号ＣＬＫ１がそれぞれ供給される。単位回路２１３以降については、単位回路２１１，２１２とクロック信号ＣＬＫ１，ＣＬＫ２との接続関係が繰り返される。

出力端子ＯＵＴｍは、走査線６に接続されるとともに、前段の単位回路２１ｍ−１の入力端子ＯＵＴｍ＋１、及び次段の単位回路２１ｍ＋１の入力端子ＩＮにそれぞれ接続されている。最終段の単位回路２１ｎの入力端子ＯＵＴｍ＋１には、最終段制御信号ＶＯが供給される。

図８に示すように、本実施形態２の単位回路２１は、複数のトランジスタＴ２１Ａ〜Ｔ２８Ｂ、コンデンサＣ２１〜Ｃ２５、後述する配線及び端子で構成されている。端子は、入力端子ＩＮ，ＣＬＫａ，ＣＬＫｂ，ＯＵＴｍ＋１，ＶＧＨ，ＶＧＬ及び出力端子ＯＵＴｍである。

第１のプルダウン回路２３ａは、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８Ａで構成されており、ノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。第２のプルダウン回路２３ｂは、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂで構成されており、ノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。切替回路２２は、トランジスタＴ２６Ａ，Ｔ２６Ｂで構成されており、ノードＮ２２Ｂ，Ｎ２３ＢをＶＧＬに設定する機能を有する。

ノードＮ２１は、トランジスタＴ２１Ａのソース、トランジスタＴ２２のドレイン、トランジスタＴ２３Ａのドレイン、トランジスタＴ２３Ｂのドレイン、トランジスタＴ２７Ａのゲート、トランジスタＴ２７Ｂのゲート及びトランジスタＴ２４のゲートに接続されている配線を示す。ノードＮ２２Ａは、トランジスタＴ２３Ａのゲート、トランジスタＴ２５Ａのゲート、トランジスタＴ２７Ａのドレイン、及びコンデンサＣ２２の一方の電極に接続されている配線を示す。ノードＮ２２Ｂは、トランジスタＴ２３Ｂのゲート、トランジスタＴ２５Ｂのゲート、トランジスタＴ２７Ｂのドレイン、トランジスタＴ２６Ａのドレイン、及びコンデンサＣ２４の一方の電極にそれぞれ接続されている配線を示す。ノードＮ２３Ａは、トランジスタＴ３１Ｂのドレイン、トランジスタＴ２８Ａのゲート、及びコンデンサＣ２３の一方の電極にそれぞれ接続されている配線を示す。ノードＮ２３Ｂは、トランジスタＴ２１Ｃのドレイン、トランジスタＴ２６Ｂのドレイン、トランジスタＴ２８Ｂのゲート、及びコンデンサＣ２５の一方の電極にそれぞれ接続されている配線を示す。

トランジスタＴ２１Ａは、入力端子ＩＮの電位によりゲート制御され、ノードＮ２１の電位を上昇させる機能を有する。トランジスタＴ２１Ｂは、入力端子ＩＮの電位によりゲート制御され、ノードＮ２３ＡをＶＧＬに設定する機能を有する。トランジスタＴ２１Ｃは、入力端子ＩＮの電位によりゲート制御され、ノードＮ２３ＢをＶＧＬに設定する機能を有する。トランジスタＴ２２は、入力端子ＯＵＴｍ＋１の電位によりゲート制御され、ノードＮ２１をＶＧＬに設定する機能を有する。トランジスタＴ２３Ａ（Ｔ２３Ｂ）は、ノードＮ２２Ａ（ノードＮ２２Ｂ）の電位によりゲート制御され、ノードＮ２１をＶＧＬに設定する機能を有する。トランジスタＴ２４は、ノードＮ２１の電位によりゲート制御され、出力端子ＯＵＴｍに入力端子ＣＬＫａの電位を供給する、又は出力端子ＯＵＴｍと入力端子ＣＬＫａとを電気的に切り離す機能を有する。トランジスタＴ２５Ａ（Ｔ２５Ｂ）は、ノードＮ２２Ａ（ノードＮ２２Ｂ）の電位によりゲート制御され、出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。トランジスタＴ２６Ａ（Ｔ２６Ｂ）は、ゲートがＶＧＨ、ソースがＶＧＬ、ドレインがノードＮ２２Ｂ（Ｎ２３Ｂ）に接続されており、ノードＮ２２Ｂ（Ｎ２３Ｂ）をＶＧＬに設定する機能を有する。トランジスタＴ２７Ａ（Ｔ２７Ｂ）は、ノードＮ２１の電位によりゲート制御され、ノードＮ２２Ａ（Ｎ２２Ｂ）をＶＧＬに設定する機能を有する。トランジスタＴ２８Ａ（Ｔ２８Ｂ）は、ノードＮ２３Ａ（ノードＮ２３Ｂ）によりゲート制御され、出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。

トランジスタＴ２６Ａ，Ｔ２６Ｂが設置されていることにより、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８Ａが動作している間、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂを動作停止することが可能である。コンデンサＣ２１は、一方の電極がノードＮ２１に接続され、他方の電極が出力端子ＯＵＴｍに接続され、ノードＮ２１の電位がトランジスタＴ２１Ａ，Ｔ２２，Ｔ２３Ａ，Ｔ２３Ｂのリーク電流などにより変動しないように、電荷を蓄積する機能を有する。コンデンサＣ２２（Ｃ２４）は、入力端子ＣＬＫａの電位変動により、ノードＮ２２Ａ（Ｎ２２Ｂ）をカップリング駆動するために必要な静電容量である。コンデンサＣ２３（Ｃ２５）は、入力端子ＣＬＫｂの電位変動により、ノードＮ２３Ａ（Ｎ２３Ｂ）をカップリング駆動するために必要な静電容量である。切替回路２２が設置されていることにより、第１のプルダウン回路２３ａが動作している間、第２のプルダウン回路２３ｂを動作停止することが可能である。

各トランジスタ及びコンデンサの物理的な形状及び大きさについては、回路が十分なマージンを持って動作するように設計することが望ましい。また、トランジスタＴ２３Ａ，Ｔ２３Ｂ，Ｔ２５Ａ，Ｔ２５Ｂ，Ｔ２８Ａ，Ｔ２８Ｂ，Ｔ２６Ａ，Ｔ２６Ｂは、回路動作中に「プラスゲートストレス」が印加されることによってしきい値電圧が変動するものである。トランジスタＴ２３Ａ，Ｔ２３Ｂ，Ｔ２５Ａ，Ｔ２５Ｂ，Ｔ２８Ａ，Ｔ２８Ｂのゲートには、後述するように、入力端子ＣＬＫａ，ＣＬＫｂに供給されるクロック信号ＣＬＫ１，ＣＬＫ２に同期したパルス信号が印加される。一方、トランジスタＴ２６Ａ，Ｔ２６ＢのゲートにはＤＣ信号であるＶＧＨが印加される。つまり、印加される「プラスゲートストレス」は、トランジスタＴ２３Ａ，Ｔ２３Ｂ，Ｔ２５Ａ、Ｔ２５Ｂ、Ｔ２８Ａ，Ｔ２８Ｂに比べて、トランジスタＴ２６Ａ，Ｔ２６Ｂの方が大きい。したがって、図１０に示すように、経時的なしきい値電圧のシフト量は、トランジスタＴ２３Ａ，…よりもトランジスタＴ２６Ａ，Ｔ２６Ｂの方が大きくなる。

本実施形態２における表示装置を駆動する走査回路２０（図９）は、その構成要素である単位回路２１（図８）を備えている。単位回路２１には、ノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに維持し、かつ、これらをフローティングにならないように設定する複数のトランジスタが設置され（第１及び第２のプルダウン回路２３ａ，２３ｂ）、かつ、第２のプルダウン回路２３ｂを動作停止状態から動作状態へ切り替えるための切替回路２２が設置されている。

第１のプルダウン回路２３ａが動作中において、第１のプルダウン回路２３ａ及び切替回路２２を構成するトランジスタＴ２３Ａ，…は、「プラスゲートストレス」が印加されるため、経時的にそのしきい値電圧が変動する。ここで、印加される「プラスゲートストレス」は第１のプルダウン回路２３ａを構成するトランジスタＴ２３Ａ，…よりも切替回路２２を構成するトランジスタＴ２６Ａ，Ｔ２６Ｂの方が大きいため、第１のプルダウン回路２３ａよりも先に切替回路２２が動作停止状態となる。つまり、切替回路２２は第２のプルダウン回路２３ｂを動作停止状態に維持することが困難となるので、第２のプルダウン回路２３ｂは動作停止状態から動作状態に遷移する。これにより、ノードＮ１１及び出力端子ＯＵＴｍをＶＧＬに設定する能力が維持されることになる。

また、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８Ａの動作状態を検知する手段が不要であり、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂの動作停止状態を解除するための特別な制御信号も不要であるため、回路規模の増大化及び外部制御手段の高コスト化を引き起こすこともない。更に、本実施形態２は、実施形態１と異なり、単位回路２１の動作中に貫通電流が発生することがない。したがって、本実施形態２によれば、実施形態１と同じ効果が得られながら、更に低消費電力の走査回路を実現することが可能である。

［動作の説明］
次に、本実施形態２の走査回路２０の動作について説明する。

走査回路２０及び単位回路２１の動作について、図８乃至図１０に図１１乃至図１３を加えて説明する。図１１及び図１２において、横軸は時間、縦軸は各端子の電位をそれぞれ示し、縦軸のＬ、ＨはそれぞれＶＧＬ、ＶＧＨの略である。図１１の縦軸は制御信号線８及び単位回路２１１の各端子の電位であり、図１２の縦軸は単位回路２１２，２１ｎの各端子の電位である。また、図１３において、横軸は時間、縦軸は各トランジスタにおけるしきい値電圧の変動量をそれぞれ示している。

・期間（ｔ１−ｔ２）
スタート信号ＳＴがＶＧＬからＶＧＨに遷移する。クロック信号ＣＬＫ１はＶＧＬである。クロック信号ＣＬＫ２はＶＧＬからＶＧＨに遷移する。

単位回路２１１の動作：トランジスタＴ２１Ａがオン状態となるため、トランジスタＴ２１Ａのしきい値電圧をＶｔｈとすると、ノードＮ２１がＶＧＬからＶ１（＝ＶＧＨ―ＶＧＬ―Ｖｔｈ）まで上昇する。このためトランジスタＴ２４がオン状態となる。入力端子ＣＬＫａに接続されているクロック信号ＣＬＫ１がＶＧＬのため、出力信号ＯＵＴ１はトランジスタＴ２４によってＶＧＬに設定される。また、トランジスタＴ２１Ｂがオン状態となるため、ノードＮ２３ＡがＶＧＬに設定される。これにより、トランジスタＴ２８Ａはオフ状態である。一方、ノードＮ２１の電位が上昇することにより、トランジスタＴ２７Ａ，Ｔ２７Ｂがともにオン状態となるので、ノードＮ２２Ａ，Ｎ２２ＢがＶＧＬに設定される。したがって、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２３Ｂ，Ｔ２５Ｂはオフ状態である。

単位回路２１２〜２１ｎの動作：ノードＮ２１がＶＧＬのため、出力信号ＯＵＴ２〜ＯＵＴｎは全てＶＧＬである。

・期間（ｔ３−ｔ４）
スタート信号ＳＴがＶＧＨからＶＧＬへ遷移する。クロック信号ＣＬＫ１はＶＧＬからＶＧＨに遷移し、クロック信号ＣＬＫ２はＶＧＬである。

単位回路２１１の動作：トランジスタＴ２１Ａ，Ｔ２１Ｂがオフ状態となり、ノードＮ２１，Ｎ２３Ａはフローティング状態となる。一方、クロック信号ＣＬＫ１がＶＧＨとなるため、オン状態であるトランジスタＴ２４を通過して出力信号ＯＵＴ１の電位がＶＧＬから上昇していく。このとき、コンデンサＣ２１の他方の電極である出力信号ＯＵＴ１の電位が上昇するため、フローティング状態であるもう一方の電極（ノードＮ２１）の電位は、トランジスタＴ２１Ａのしきい値電圧をＶｔｈとすると、ブートストラップ効果によって更にＶ２（＝２（ＶＧＨ−ＶＧＬ）−Ｖｔｈ）まで上昇する。したがって、トランジスタＴ２４のゲートにはＶＧＨ以上の電圧が印加されるため、出力信号ＯＵＴ１の電位は減衰することなくＶＧＨまで遷移する。

単位回路２１２の動作：単位回路１１１の期間（ｔ１−ｔ２）における動作と同様、トランジスタＴ２１Ａ，Ｔ２１Ｂ，Ｔ２４がオン状態となる。

単位回路２１３〜２１ｎの動作：ノードＮ２１がＶＧＬのため、出力信号ＯＵＴ３〜ＯＵＴｎは全てＶＧＬである。

・期間（ｔ５−ｔ６）
クロック信号ＣＬＫ１はＶＧＬである。クロック信号ＣＬＫ２はＶＧＬからＶＧＨに遷移する。

単位回路２１１の動作：後段の単位回路２１２の出力信号ＯＵＴ２がＶＧＨに遷移するため、単位回路２１１の入力端子ＯＵＴｍ＋１にＶＧＨが入力される。これにより、トランジスタＴ２２がオン状態となるので、ノードＮ２１はＶＧＬに設定される。

単位回路２１２の動作：単位回路２１１の期間（ｔ３−ｔ４）における動作と同様、出力信号ＯＵＴ２の電位がＶＧＨまで遷移する。この動作により、単位回路２１１の入力端子ＯＵＴｍ＋１にＶＧＨが印加される。

単位回路２１３の動作：単位回路２１１の期間（ｔ１−ｔ２）における動作と同様である。

単位回路２１４〜２１ｎの動作：ノードＮ２１がＶＧＬのため、出力信号ＯＵＴ４〜ＯＵＴｎは全てＶＧＬである。

時間ｔ６以降の単位回路２１４〜２１ｎ−１の動作は、単位回路２１１の期間（ｔ１−ｔ６）における動作と同様である。当該動作により、出力信号ＯＵＴ４〜ＯＵＴｎが順次ＶＧＨに遷移していく。

・期間（ｔ７−ｔ８）
最終段制御信号ＶＯがＶＧＬからＶＧＨに遷移する。

単位回路２１ｎの動作：入力端子ＯＵＴｍ＋１の電位がＶＧＨとなることにより、トランジスタＴ２２がオン状態となるので、単位回路２１１の期間（ｔ５−ｔ６）における動作と同様、ノードＮ２１及び出力端子ＯＵＴｍがＶＧＬに遷移する。

時間ｔ８以降については、スタート信号ＳＴが再びＶＧＬからＶＧＨに遷移するタイミング（時間ｔ９）によって、時間ｔ１以降と同じ動作を繰り返す。

次に、単位回路２１内の第１及び第２のプルダウン回路２３ａ，２３ｂ及び切替回路２２を構成する各トランジスタについて、しきい値電圧の経時的な推移を図１３に基づき説明する。なお、前にも述べたように、トランジスタＴ２６Ａ，Ｔ２６Ｂは切替回路２２、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８Ａは第１のプルダウン回路２３ａ、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂは第２のプルダウン回路２３ｂにそれぞれ対応する。

時間(1)：各トランジスタのしきい値電圧は、初期値であり、全て同等である。動作開始後、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８Ａ，Ｔ２６Ａ，Ｔ２６Ｂには、前述の単位回路２１の動作によって「プラスゲートストレス」が印加される。これにより、当該トランジスタＴ２３Ａ，…のしきい値電圧が高くなる。このとき、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８Ａに比べてトランジスタＴ２６Ａ，Ｔ２６Ｂの方が、印加される「プラスゲートストレス」の量が大きいため、しきい値電圧がより高くなる。一方、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂは、トランジスタＴ２６Ａ，Ｔ２６Ｂの動作によってともにオフ状態であることにより、「プラスゲートストレス」が印加されないので、しきい値電圧は初期値のままである。

時間(2)：トランジスタＴ２６Ａ，Ｔ２６Ｂのしきい値電圧が高くなって限界値に達したため、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂをオフ状態に維持できなくなる。これ以降は、入力端子ＣＬＫａ，ＣＬＫｂの電位変動によるコンデンサＣ２４，Ｃ２５を介したカップリング動作により、ノードＮ２２Ｂ，Ｎ２３Ｂの電位が変動するのでトランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂがオン状態となる期間が発生する。そのため、時間(2)以降は、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂにも「プラスゲートストレス」が印加されるため、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂのしきい値電圧が高くなっていく。

時間(3)：トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８Ａのしきい値電圧は更に高くなって限界値に達したため、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８ＡではノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに維持することができなくなる。しかし、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂは、ノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに維持する能力は残存している。これにより、ノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに維持することが可能である。

以上説明したように、本実施形態２における表示装置を駆動する走査回路２０は、その構成要素である単位回路２１を備えている。単位回路２１には、ノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに維持し、かつ、これらをフローティングにならないように設定する複数のトランジスタＴ２３Ａ，…，Ｔ２３Ｂ，…が設置され、かつ、トランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂを動作停止するためのトランジスタＴ２６Ａ，Ｔ２６Ｂが設置されている。

そして、トランジスタＴ２６Ａ，Ｔ２６Ｂが動作している間、トランジスタＴ２３Ａ、Ｔ２５Ａ，Ｔ２８Ａ，Ｔ２６Ａ，Ｔ２６Ｂには「プラスゲートストレス」が印加されるため、それらのしきい値電圧が経時的に高くなる。このとき、トランジスタＴ２３Ａ、Ｔ２５Ａ，Ｔ２８Ａに比べてトランジスタＴ２６Ａ，Ｔ２６Ｂの方が、「プラスゲートストレス」が大きいため、しきい値電圧がより高くなる。そのため、トランジスタＴ２３Ａ，Ｔ２５Ａ，Ｔ２８ＡがノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに維持できなくなっても、トランジスタＴ２６Ａ，Ｔ２６ＢによってトランジスタＴ２３Ｂ，Ｔ２５Ｂ，Ｔ２８Ｂの動作停止状態が解除されるため、ノードＮ２１及び出力端子ＯＵＴｍをＶＧＬに設定する能力が維持される。これにより、走査回路２０の回路寿命を延長することが可能となる。

このように、本実施形態２の走査回路２０によれば、走査回路２０を構成する単位回路２１に実施形態１とは別の構成を用いても、実施形態１と同様の効果を有する表示装置を実現できる。本実施形態２のその他の構成、作用及び効果は、実施形態１のそれらと同様である。

＜実施形態３＞
［構成の説明］
本実施形態３は、実施形態１、２とは走査回路及び単位回路の構成が異なる。図１５に示す単位回路３１１〜３１ｎの任意の一個を、図１４に単位回路３１として示す。また、図７Ａに示した実施形態１の表示装置の構成及び図７Ｂに示した第１の基板の構成は、本実施形態３にも同様に適用される。

図１５に示すように、本実施形態３の走査回路３０は、複数の単位回路３１１〜３１ｎを備えている。走査回路３０のその他の構成は、実施形態２の走査回路と同様である。

図１４に示すように、本実施形態３の単位回路３１は、複数のトランジスタＴ３１Ａ〜Ｔ３６Ｄ、コンデンサＣ３１，Ｃ３２、後述する配線及び端子で構成されている。端子は、入力端子ＩＮ，ＣＬＫａ，ＣＬＫｂ，ＯＵＴｍ＋１，ＶＧＨ，ＶＧＬ及び出力端子ＯＵＴｍである。

第１のプルダウン回路３３ａは、トランジスタＴ３２Ａ，Ｔ３５Ａで構成されており、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。第２のプルダウン回路３３ｂは、トランジスタＴ３２Ｂ，Ｔ３５Ｂで構成されており、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。第３のプルダウン回路３３ｃは、トランジスタＴ３２Ｃ，Ｔ３５Ｃで構成されており、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。

第１の切替回路３２ａは、トランジスタＴ３６Ａで構成されており、ノードＮ３２ＢをＶＧＬに設定する機能を有する。第２の切替回路３２ｂは、トランジスタＴ３６Ｂ，Ｔ３６Ｃ，Ｔ３６Ｄ及びコンデンサＣ３２で構成されており、ノードＮ３２ＣをＶＧＬに設定する機能を有する。

ノードＮ３１は、トランジスタＴ３１Ａのソース、トランジスタＴ３２Ａのドレイン、トランジスタＴ３２Ｂのドレイン、トランジスタＴ３２Ｃのドレイン及びトランジスタＴ３４のゲートに接続されている配線を示す。ノードＮ３２Ａは、トランジスタＴ３１Ｂのドレイン、トランジスタＴ３２Ａのゲート、トランジスタＴ３５Ａのゲート及びトランジスタＴ３３Ａのソースに接続されている配線を示す。ノードＮ３２Ｂは、トランジスタＴ３２Ｂのゲート、トランジスタＴ３５Ｂのゲート、トランジスタＴ３３Ｂのソース及びトランジスタＴ３６Ａのドレインに接続されている配線を示す。ノードＮ３２Ｃは、トランジスタＴ３２Ｃのゲート、トランジスタＴ３５Ｃのゲート、トランジスタＴ３３Ｃのソース、トランジスタＴ３６Ｂのドレイン及びトランジスタＴ３６Ｃのドレインに接続されている配線を示す。ノードＮ３３は、トランジスタＴ３６Ｃのゲート、コンデンサＣ３２の一方の電極及びトランジスタＴ３６Ｄのドレインに接続されている配線を示す。

トランジスタＴ３１Ａは、入力端子ＩＮの電位によりゲート制御され、ノードＮ３１の電位を上昇させる機能を有する。トランジスタＴ３１Ｂは、入力端子ＩＮの電位によりゲート制御され、ノードＮ３２ＡをＶＧＬに設定する機能を有する。トランジスタＴ３１Ｃは、入力端子ＩＮの電位によりゲート制御され、ノードＮ３２ＢをＶＧＬに設定する機能を有する。トランジスタＴ３１Ｄは、入力端子ＩＮの電位によりゲート制御され、ノードＮ３２ＣをＶＧＬに設定する機能を有する。トランジスタＴ３２Ａ（Ｔ３２Ｂ，Ｔ３２Ｃ）は、ノードＮ３２Ａ（Ｎ３２Ｂ，Ｎ３２Ｃ）の電位によりゲート制御され、ノードＮ３１をＶＧＬに設定する機能を有する。トランジスタＴ３３Ａ（Ｔ３３Ｂ，Ｔ３３Ｃ）は、入力端子ＯＵＴｍ＋１の電位によりゲート制御され、ノードＮ３２Ａ（Ｎ３２Ｂ，Ｎ３２Ｃ）の電位を上昇させる機能を有する。トランジスタＴ３４はノードＮ３１の電位によりゲート制御され、出力端子ＯＵＴｍに入力端子ＣＬＫａの電位を供給する、又は出力端子ＯＵＴｍと入力端子ＣＬＫａとを電気的に切り離す機能を有する。トランジスタＴ３５Ａ（Ｔ３５Ｂ，Ｔ３５Ｃ）は、ノードＮ３２Ａ（Ｎ３２Ｂ，Ｎ３２Ｃ）の電位によりゲート制御され、出力端子ＯＵＴｍをＶＧＬに設定する機能を有する。トランジスタＴ３６Ａ（Ｔ３６Ｂ，３６Ｄ）は、ゲートがＶＧＨ、ソースがＶＧＬ、ドレインがノードＮ３２Ｂ（Ｎ３２Ｃ，Ｎ３３）にそれぞれ接続されており、ノードＮ３２Ｂ（Ｎ３２Ｃ，Ｎ３３）をＶＧＬに設定する機能を有する。トランジスタＴ３６Ｃは、ゲートがノードＮ３３、ソースがＶＧＬ、ドレインがノードＮ３２Ｃにそれぞれ接続されており、ノードＮ３２ＣをＶＧＬに設定する機能を有する。

コンデンサＣ３１は、一方の電極がノードＮ３１に接続され、他方の電極が出力端子ＯＵＴｍに接続され、ノードＮ３１の電位がトランジスタＴ３１Ａ，Ｔ３２Ａ，Ｔ３２Ｂのリーク電流又は外部からのノイズ混入などにより変動しないように、電荷を蓄積する機能を有する。コンデンサＣ３２は、入力端子ＣＬＫｂの電位変動をノードＮ３３に伝達するためのカップリング容量である。

各トランジスタ及びコンデンサの物理的な形状及び大きさについては、回路が十分なマージンを持って動作するように設計することが望ましい。また、トランジスタＴ３２Ａ，Ｔ３５Ａ，Ｔ３２Ｂ，Ｔ３５Ｂ，Ｔ３２Ｃ，Ｔ３５Ｃ，Ｔ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｃ，Ｔ３６Ｄは、回路動作中に「プラスゲートストレス」が印加されることによって、しきい値電圧が変動するものである。ゲートに印加される「プラスゲートストレス」は、トランジスタＴ３２Ａ，Ｔ３２Ｂ，Ｔ３２Ｃ，Ｔ３５Ａ，Ｔ３５Ｂ，Ｔ３５Ｃよりも、トランジスタＴ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｃ，Ｔ３６Ｄの方が大きい。したがって、図１６に示すように、経時的なしきい値電圧のシフト量は、トランジスタＴ３６Ａ，…の方がトランジスタＴ３２Ａ，…よりも大きくなる。かつ、第１乃至第３のプルダウン回路３３ａ，３３ｂ，３３ｃを構成するトランジスタの駆動能力は、第１及び第２の切替回路３２ａ，３２ｂを構成するトランジスタの駆動能力より高くなるように設計することが望ましい。

本実施形態３における表示装置を駆動する走査回路３０は、その構成要素である単位回路３１を備えている。単位回路３１は、ノードＮ３１及出力端子ＯＵＴｍをＶＧＬに維持し、かつ、これらをフローティングにならないように設定する複数のトランジスタが設置され（第１乃至第３のプルダウン回路３３ａ，３３ｂ，３３ｃ）、かつ、第２及び第３のプルダウン回路３３ｂ，３３ｃを動作停止状態から動作状態へ切り替えるための第１及び第２の切替回路３２ａ，３２ｂが設置されている。

第１のプルダウン回路３３ａが動作中において、トランジスタＴ３２Ａ，Ｔ３５Ａ，Ｔ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｄには「プラスゲートストレス」が印加されるため、これらの駆動能力が経時的に低下する。トランジスタＴ３２Ａ，Ｔ３５Ａの駆動能力がトランジスタＴ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｄの駆動能力よりも高いため、トランジスタＴ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｄの方がトランジスタＴ３２Ａ，Ｔ３５Ａよりも先に駆動能力がなくなる。トランジスタＴ３６Ａの駆動能力がなくなると、トランジスタＴ３２Ｂ，Ｔ３５Ｂは動作停止状態が解除されるため、第２のプルダウン回路３３ｂが動作停止状態から動作状態に遷移する。つまり、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに設定する能力が維持される。

更に、第２のプルダウン回路３３ｂが動作状態から動作停止状態に遷移しても、第２の切替回路３２ｂにより第３のプルダウン回路３３ｃが動作停止状態から動作状態に遷移するため、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに設定する能力が維持される。したがって、本実施形態３によれば、実施形態１、２よりも長く、走査回路の回路寿命を延長することが可能となる。

また、トランジスタＴ３２Ａ，Ｔ３２Ｂ，Ｔ３５Ａ，Ｔ３５Ｂの動作状態を検知する手段が不要であり、かつ、トランジスタＴ３２Ｂ，Ｔ３２Ｃ，Ｔ３５Ｂ，Ｔ３５Ｃの動作停止状態を解除するための特別な制御信号も不要であるため、回路規模の増大化及び外部制御手段の高コスト化を引き起こすこともない。

［動作の説明］
次に、本実施形態３の走査回路３０の動作について説明する。

走査回路３０及び単位回路３１の動作について、図１４乃至図１６に図１７乃至図１９を加えて説明する。図１７及び図１８において、横軸は時間、縦軸は各端子の電位をそれぞれ示し、縦軸のＬ、ＨはそれぞれＶＧＬ、ＶＧＨの略である。図１７の縦軸は制御信号線８及び単位回路３１１の各端子の電位であり、図１７の縦軸は単位回路３１２，３１ｎの各端子の電位である。また、図１９において、横軸は時間、縦軸は各トランジスタにおけるしきい値電圧の変動量をそれぞれ示している。

・期間（ｔ１−ｔ２）
スタート信号ＳＴがＶＧＬからＶＧＨに遷移する。クロック信号ＣＬＫ１はＶＧＨからＶＧＬに、クロック信号ＣＬＫ２はＶＧＬからＶＧＨにそれぞれ遷移する。

単位回路３１１の動作：トランジスタＴ３１Ａがオン状態となるため、トランジスタＴ３１Ａのしきい値電圧をＶｔｈとすると、ノードＮ３１がＶＧＬからＶ１（＝ＶＧＨ―ＶＧＬ−Ｖｔｈ）まで上昇する。これにより、トランジスタＴ３４はオン状態となるが、出力信号ＯＵＴ１はＶＧＬのままである。また、トランジスタＴ３１Ｂがオン状態となるこことにより、ノードＮ３２ＡがＶＧＬに設定されるので、トランジスタＴ３２Ａ，Ｔ３５Ａはオフ状態である。一方、トランジスタＴ３６Ａがオン状態であることにより、ノードＮ３２ＢがＶＧＬであるので、トランジスタＴ３２Ｂ，Ｔ３５Ｂはオフ状態である。トランジスタＴ３６Ｂがオン状態であるため、ノードＮ３２ＣはＶＧＬである。

単位回路３１２〜３１１ｎの動作：ノードＮ３１，Ｎ３２Ａ，３２Ｂ，Ｎ３２Ｃが全てＶＧＬのため、出力信号ＯＵＴ２〜ＯＵＴｎは全てＶＧＬである。

・期間（ｔ３−ｔ４）
スタート信号ＳＴがＶＧＨからＶＧＬへ遷移する。クロック信号ＣＬＫ１はＶＧＬからＶＧＨに、クロック信号ＣＬＫ２はＶＧＨからＶＧＬにそれぞれ遷移する。

単位回路３１１の動作：トランジスタＴ３１Ａ，Ｔ３１Ｂ，Ｔ３１Ｃ，Ｔ３１Ｄはオフ状態となる。これにより、ノードＮ３１，Ｎ３２Ａはフローティング状態となる。ノードＮ３２Ｂ（Ｎ３２Ｃ）は、トランジスタＴ３６Ａ（Ｔ３６Ｂ）により、ＶＧＬに設定されている。ノードＮ３３は、トランジスタＴ３６ＤによりＶＧＬに設定されている。クロック信号ＣＬＫ１がＶＧＨになったため、オン状態であるトランジスタＴ３４を通過して出力信号ＯＵＴ１の電位がＶＧＬから上昇していく。コンデンサＣ３１の他方の電極である出力信号ＯＵＴ１の電位が上昇したため、フローティング状態である一方の電極（ノードＮ３１）の電位は、ブートストラップ効果によって更にＶ２（＞＞ＶＧＨ）まで上昇する。したがって、トランジスタＴ３４のゲートにはＶＧＨ以上の電圧が印加されるため、出力信号ＯＵＴ１の電位は減衰することなくＶＧＨまで遷移する。

単位回路３１２の動作：単位回路３１１の期間（ｔ１−ｔ２）における動作と同様、トランジスタＴ３１Ａ，Ｔ３１Ｂ，Ｔ３４がオン状態となる。

単位回路３１３〜３１ｎの動作：ノードＮ３１，Ｎ３２Ａ，Ｎ３２Ｂ，Ｎ３２Ｃ，Ｎ３３が全てＶＧＬのため、出力信号ＯＵＴ３〜ＯＵＴｎは全てＶＧＬである。

・期間（ｔ５−ｔ６）
クロック信号ＣＬＫ１はＶＧＨからＶＧＬに、クロック信号ＣＬＫ２はＶＧＬからＶＧＨにそれぞれ遷移する。

単位回路３１１の動作：後述するように、単位回路３１２の出力信号ＯＵＴ２がＶＧＨに遷移するため、単位回路３１１の入力端子ＯＵＴｍ＋１にＶＧＨが入力される。このため、トランジスタＴ３３Ａ，Ｔ３３Ｂ，Ｔ３３Ｃがともにオン状態となる。トランジスタＴ３３Ａのしきい値電圧をＶｔｈとすると、トランジスタＴ３３ＡによってノードＮ３２ＡはＶＧＬからＶ１（＝ＶＧＨ−ＶＧＬ−Ｖｔｈ）に遷移する。これにより、トランジスタＴ３２Ａ，Ｔ３５Ａがともにオン状態となり、ノードＮ３１及び出力端子ＯＵＴｍがＶＧＬに遷移する。トランジスタＴ３６Ａの駆動能力がトランジスタＴ３３Ｂの駆動能力よりも高く設定されていることにより、ノードＮ３２ＢはＶＧＨまで上昇しないので、トランジスタＴ３２Ｂ，Ｔ３５Ｂはオフ状態が維持される。同様に、トランジスタＴ３６Ｂの駆動能力がトランジスタＴ３３Ｃの駆動能力よりも高く設定されていることにより、ノードＮ３２ＣはＶＧＨまで上昇しないので、トランジスタＴ３２Ｃ，Ｔ３５Ｃはオフ状態が維持される。

単位回路３１２の動作：単位回路３１１の期間（ｔ３−ｔ４）における動作と同様、トランジスタＴ３１Ａ，Ｔ３１Ｂはオフ状態となり、出力信号ＯＵＴ２の電位がＶＧＨまで遷移する。

単位回路３１３の動作：単位回路３１１の期間（ｔ１−ｔ２）における動作と同様である。

単位回路３１４〜３１ｎの動作：ノードＮ３１，Ｎ３２Ａ，Ｎ３２Ｂ，Ｎ３２Ｃ，Ｎ３３が全てＶＧＬのため、出力信号ＯＵＴ４〜ＯＵＴｎは全てＶＧＬである。

時間ｔ６以降、単位回路３１４〜３１ｎ−１の動作は、単位回路３１１の期間（ｔ１−ｔ６）における動作と同様である。当該動作により、出力信号ＯＵＴ４〜ＯＵＴｎが順次ＶＧＨに遷移していく。

・期間（ｔ７−ｔ８）
最終段制御信号ＶＯがＶＧＬからＶＧＨに遷移する。

単位回路１１ｎの動作：入力端子ＯＵＴｍ＋１の電位がＶＧＨとなるため、トランジスタＴ３３Ａ，Ｔ３３Ｂがオン状態となり、単位回路３１１の期間（ｔ３−ｔ４）における動作と同様、ノードＮ３１及び出力端子ＯＵＴｍがＶＧＬに遷移する。

時間ｔ８以降については、スタート信号ＳＴが再びＶＧＬからＶＧＨに遷移するタイミング（時間ｔ９）によって、時間ｔ１以降と同じ動作を繰り返す。

次に、第１乃至第３のプルダウン回路３３ａ，３３ｂ，３３ｃ及び第１及び第２の切替回路３２ａ，３２ｂを構成する各トランジスタについて、しきい値電圧の経時的な推移を図１９に基づき説明する。なお、前にも述べたように、トランジスタＴ３６Ａは第１の切替回路３２ａ、トランジスタＴ３２Ａ，Ｔ３５Ａは第１のプルダウン回路３３ａ、トランジスタＴ３６Ｂ，Ｔ３６Ｃ，Ｔ３６Ｄは第２の切替回路３２ｂ、トランジスタＴ３２Ｂ，Ｔ３５Ｂは第２のプルダウン回路３３ｂ、トランジスタＴ３２Ｃ，Ｔ３５Ｃは第３のプルダウン回路３３ｃにそれぞれ対応する。

時間(1)：トランジスタＴ３２Ａ，Ｔ３５Ａ，Ｔ３２Ｂ，Ｔ３５Ｂ，Ｔ３２Ｃ，Ｔ３５Ｃ，Ｔ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｃ，Ｔ３６Ｄのしきい値電圧は、初期値であり、全て同等である。トランジスタＴ３２Ａ，Ｔ３５Ａ，Ｔ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｄには、動作開始後に「プラスゲートストレス」が印加される。これにより、これらのトランジスタのしきい値電圧が高くなっていく。一方、トランジスタＴ３２Ｂ，Ｔ３５ＢはトランジスタＴ３６Ａの動作により、トランジスタＴ３２Ｃ，Ｔ３５ＣはトランジスタＴ３６Ｂの動作により、トランジスタＴ３６はトランジスタＴ３６Ｄの動作により、それぞれオフ状態である。そのため、これらのトランジスタには「プラスゲートストレス」が印加されないため、これらのしきい値電圧は初期値に維持される。

時間(2)：トランジスタＴ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｄのしきい値電圧が高くなって限界値に達したため、トランジスタＴ３２Ｂ，Ｔ３５Ｂ，Ｔ３６Ｃをオフ状態に維持できなくなる。これ以降では、オン状態となったトランジスタＴ３３Ｂにより、ノードＮ３２Ｂの電位が上昇するため、トランジスタＴ３２Ｂ，Ｔ３５Ｂがオン状態となる。また、トランジスタＴ３６Ｄの駆動能力が低下し、ノードＮ３２ＣをＶＧＬに維持できなくなったため、ノードＮ３２Ｃはフローティング状態となる。この状態において、入力端子ＣＬＫｂの電位変動によりコンデンサＣ３２を介してノードＮ３２Ｃが入力端子ＣＬＫｂに同期して電位変動するため、トランジスタＴ３６Ｃがオン状態となる期間が発生する。このため、時間(2)以降は、トランジスタＴ３２Ｂ，Ｔ３５Ｂ，Ｔ３６Ｃにも「プラスゲートストレス」が印加されることにより、これらのしきい値電圧が高くなっていく。

時間(3)：トランジスタＴ３２Ａ，Ｔ３５Ａは、しきい値電圧が更に高くなって限界値に達することにより、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに維持する能力がなくなる。しかし、トランジスタＴ３２Ｂ，Ｔ３５ＢによってノードＮ３１及び出力端子ＯＵＴｍはＶＧＬに維持される。

時間(4)：トランジスタＴ３６Ｃのしきい値電圧が高くなって限界値に達したため、トランジスタＴ３２Ｃ，Ｔ３５Ｃをオフ状態に維持できない状態に遷移する。これ以降では、オン状態となったトランジスタＴ３３ＣによってノードＮ３２Ｃの電位が上昇するため、トランジスタＴ３２Ｃ，Ｔ３５Ｃがオン状態となる。このため、時間(4)以降ではトランジスタＴ３２Ｃ，Ｔ３５Ｃにも「プラスゲートストレス」が印加されるため、これらのしきい値電圧が高くなっていく。

時間(5)：トランジスタＴ３２Ｂ，Ｔ３５Ｂは、しきい値が更に高くなって限界値に達したため、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに維持する能力がなくなる。しかし、トランジスタＴ３２Ｃ，Ｔ３５ＣによってノードＮ３１及び出力端子ＯＵＴｍはＶＧＬに維持される。

以上説明したように、本実施形態３における表示装置を駆動する走査回路３０は、その構成要素である単位回路３１を備えている。単位回路３１には、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに維持し、かつ、これらをフローティングにならないように設定する複数のトランジスタが設置され（第１乃至第３のプルダウン回路３３ａ，３３ｂ，３３ｃ）、かつ、第１及び第２の切替回路３２ａ，３２ｂが設置されている。動作中のプルダウン回路が動作停止状態となっても、切替回路により別のプルダウン回路が動作停止状態から動作状態となるため、ノードＮ３１及び出力端子ＯＵＴｍをＶＧＬに設定する能力が維持される。これにより、走査回路３０の回路寿命を延長することが可能となる。

本実施形態３の走査回路では、３個のプルダウン回路及び２個の切替回路からなる構成を挙げたが、これ以上の個数のプルダウン回路及び切替回路を備えた構成にしてもよい。本実施形態３のその他の構成、作用及び効果は、実施形態１、２のそれらと同様である。

＜総括＞
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。

例えば、上記各実施形態では、電子回路として走査回路を採り上げたが、電子回路としては複数のトランジスタから構成されたあらゆる回路が対象となる。複数のトランジスタから構成された電子回路には、複数のトランジスタのみから構成された電子回路の他に、複数のトランジスタと他の素子（例えば単数又は複数の能動素子及び単数又は複数の受動素子の少なくとも一方）とから構成された電子回路も含まれる。上記各実施形態では、被切替回路及び電位設定回路としてプルダウン回路を採り上げたが、被切替回路としてはあらゆる回路が対象となる。電位設定回路としては、プルダウン回路に限らず、例えばノードを高電位に設定するプルアップ回路としてもよい。単一導電型のトランジスタはＮチャネル型のトランジスタに限らずＰチャネル型のトランジスタにしてもよく、その場合はプルダウン回路の代わりにプルアップ回路としてもよい。薄膜トランジスタのゲートに対する印加電圧及び印加時間は、それらの一方又は両方が大きいほど電気的ストレスも大きくなる。トランジスタの特性変動は、しきい値電圧のシフトに限らず、オン抵抗の増加やオン電流の減少などの現象も含まれる。薄膜トランジスタの材料としては、アモルファスシリコン、ポリシリコン、酸化物半導体、有機半導体などが挙げられる。

次に、本発明について別の観点から記述する。

本発明の目的は、回路を構成するトランジスタのしきい値電圧の変動があっても回路寿命を大幅に延長し得る走査回路を提供することにある。

本発明に係る走査回路は、単一導電型の薄膜トランジスタで構成され、クロック信号に同期して制御される単位回路が複数配設されたものであって、
前記単位回路は、内部のノードを一定電位に設定するためのＮ個のプルダウン回路（Ｎは２以上の自然数）と、前記プルダウン回路を動作停止状態から動作状態に切り替えるための（Ｎ−１）個の切替回路とを有し、
前記プルダウン回路及び前記切替回路を構成する前記薄膜トランジスタは、動作中において、ともに等しい電気的ストレスが印加されることにより同様に特性変動するものであって、当該特性変動により、動作中の前記プルダウン回路が動作停止状態となり、動作中の前記切替回路が別のプルダウン回路を動作停止状態から動作状態に切り替える、
ことを特徴とする（図１乃至図６、及び、図８乃至図１３）。

また、本発明に係る走査回路は、プルダウン回路及び切替回路を構成する薄膜トランジスタが、動作中において、ともに等しい電気的ストレスが印加されることにより、薄膜トランジスタのしきい値が同じ方向にシフトすることを特徴としている（図３、図６、図１０、図１３、図１６及び図１９）。

また、本発明に係る走査回路は、前記プルダウン回路を構成するトランジスタに印加される電気的ストレスの大きさが、切替回路を構成するトランジスタに印加される電気的ストレスよりも小さいことを特徴としている（図３、図１０及び図１６）。

また、本発明に係る走査回路は、プルダウン回路及び切替回路を構成する薄膜トランジスタのしきい値電圧は、電気的ストレスによりシフトが発生し、かつ、プルダウン回路を構成する薄膜トランジスタのしきい値のシフト量は、切替回路を構成する薄膜トランジスタで発生するしきい値のシフト量よりも小さいことを特徴としている（図３、図１０、図１６）。

また、本発明に係る走査回路は、切替回路が、動作中の前記プルダウン回路よりも先に動作停止することにより、別のプルダウン回路を動作停止状態から動作状態とすることを特徴としている（図６、図１３及び図１９）。

また、本発明に係る走査回路は、走査回路を構成する単位回路が、第１から第Ｎのプルダウン回路及び第１から第（Ｎ−１）の切替回路を有し、ｋを２から（Ｎ−１）までの自然数としたとき、第（ｋ−１）のプルダウン回路が動作中において、第（ｋ−１）の切替回路は、第ｋから第Ｎのプルダウン回路及び第ｋから第（Ｎ−１）の切替回路を動作停止状態とすることを特徴としている（図１４乃至図１９）。

本発明の効果は、走査回路の動作寿命を延長できることである。その理由は、以下のとおりである。

走査回路を構成する単位回路内のノードを一定電圧に設定するためのプルダウン回路と、プルダウン回路を動作停止状態から動作状態に遷移させるための切替回路とが、それぞれ複数設置されている。あるプルダウン回路が動作中において、別のプルダウン回路は、切替回路により動作停止状態となっている。動作中のプルダウン回路を構成する薄膜トランジスタの特性変動により、プルダウン回路が動作停止状態となったとしても、切替回路により、動作停止状態であったプルダウン回路が動作開始するため、継続的にプルダウン回路の機能が維持されるためである。

次に、本発明に関する付記を説明する。上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。

［付記１］複数のトランジスタから構成された電子回路であって、
二個以上の被切替回路と、これらの被切替回路を停止状態から動作状態に切り替える一個以上の切替回路とを有し、
前記二個以上の被切替回路は、動作状態の被切替回路と初期から停止状態の被切替回路とを含み、
前記被切替回路及び前記切替回路を構成する前記トランジスタは、当該トランジスタに印加された電気的ストレスによって特性変動が生じ、
前記切替回路は、当該切替回路の前記トランジスタの前記特性変動によって、前記初期から停止状態の被切替回路を動作状態に切り替える、
電子回路。

［付記２］前記切替回路の前記トランジスタは、
前記初期から停止状態の被切替回路の前記トランジスタのゲートにオフ電圧を印加することにより、当該被切替回路を初期から停止状態とし、
前記特性変動によって前記オフ電圧の印加を停止することにより、前記初期から停止状態の被切替回路を動作状態に切り替える、
付記１記載の電子回路。

［付記３］前記切替回路の前記トランジスタは、
前記動作状態の被切替回路の前記トランジスタに比べて、前記電気的ストレスが大きく印加されることにより前記特性変動が早く進み、
前記動作状態の被切替回路が停止状態になる前に、前記オフ電圧の印加を停止する、
付記２記載の電子回路。

［付記４］前記電気的ストレスは前記トランジスタのゲートに対する印加電圧及び印加時間であり、
前記特性変動はしきい値電圧のシフトである、
付記１乃至３のいずれか一つに記載の電子回路。

［付記５］付記１記載の電子回路から成る単位回路を複数備えた走査回路であって、
前記複数の単位回路はクロック信号に同期して制御され、
前記複数のトランジスタは単一導電型の複数の薄膜トランジスタであり、
前記二個以上の被切替回路は、前記単位回路内のノードを一定電位に設定する二個以上の電位設定回路であり、動作状態の電位設定回路と初期から停止状態の電位設定回路とを含む、
走査回路。

［付記６］前記切替回路の前記薄膜トランジスタは、
前記初期から停止状態の電位設定回路の前記薄膜トランジスタのゲートにオフ電圧を印加することにより、当該電位設定回路を初期から停止状態とし、
前記特性変動によって前記オフ電圧の印加を停止することにより、前記初期から停止状態の電位設定回路を動作状態に切り替える、
付記５記載の走査回路。

［付記７］前記切替回路の前記薄膜トランジスタは、
前記動作状態の電位設定回路の前記薄膜トランジスタに比べて、前記電気的ストレスが大きく印加されることにより前記特性変動が早く進み、
前記動作状態の電位設定回路が停止状態になる前に、前記オフ電圧の印加を停止する、
付記６記載の走査回路。

［付記８］前記二個以上の電位設定回路は、動作状態である第１の電位設定回路と、初期から停止状態である第２の電位設定回路との二個から成り、
前記切替回路の前記薄膜トランジスタは、
前記第２の電位設定回路の前記薄膜トランジスタのゲートにオフ電圧を印加することにより、当該第２の電位設定回路を初期から停止状態とし、
前記第１の電位設定回路の前記薄膜トランジスタに比べて、前記電気的ストレスが大きく印加されることにより前記特性変動が早く進み、
前記第１の電位設定回路が動作状態から停止状態になる前に、前記特性変動によって前記オフ電圧の印加を停止することにより、前記第２の電位設定回路を動作状態に切り替える、
付記５記載の走査回路。

［付記９］Ｎを２以上の整数、ｋを１からＮ−１までのいずれかの整数としたとき、
前記二個以上の電位設定回路は第１乃至第Ｎの電位設定回路から成り、前記第ｋの電位設定回路は動作状態であり、前記第ｋ＋１乃至第Ｎの電位設定回路は初期から停止状態であり、
前記一個以上の切替回路は第１乃至第Ｎ−１の切替回路から成り、
前記第ｋの切替回路の前記薄膜トランジスタは、
前記第ｋ＋１の電位設定回路の前記薄膜トランジスタのゲートにオフ電圧を印加することにより、当該第ｋ＋１の電位設定回路を初期から停止状態とし、
前記第ｋの電位設定回路の前記薄膜トランジスタに比べて、前記電気的ストレスが大きく印加されることにより前記特性変動が早く進み、
前記第ｋの電位設定回路が動作状態から停止状態になる前に、前記特性変動によって前記オフ電圧の印加を停止することにより、前記第ｋ＋１の電位設定回路を動作状態に切り替える、
付記５記載の走査回路。

［付記１０］前記電気的ストレスは前記薄膜トランジスタのゲートに対する印加電圧及び印加時間であり、
前記特性変動はしきい値電圧のシフトである、
付記５乃至９のいずれか一つに記載の走査回路。

［付記１１］前記単一導電型はＮチャネル型であり、
前記電位設定回路は前記ノードを低電位に設定するプルダウン回路である、
付記５乃至１０のいずれか一つに記載の走査回路。

［付記１２］付記５乃至１１のいずれか一つに記載の走査回路を備えた表示装置。

［付記１３］複数のトランジスタから構成され、
二個以上の被切替回路と、これらの被切替回路を停止状態から動作状態に切り替える一個以上の切替回路とを有し、
前記二個以上の被切替回路は、動作状態の被切替回路と初期から停止状態の被切替回路とを含み、
前記被切替回路及び前記切替回路を構成する前記トランジスタは、当該トランジスタに印加された電気的ストレスによって特性変動が生じる、
電子回路に対して、
前記切替回路の前記トランジスタの前記特性変動によって、前記初期から停止状態の被切替回路を動作状態に切り替える、
電子回路の寿命延長方法。

［付記１４］前記切替回路の前記トランジスタを用いて、前記初期から停止状態の被切替回路の前記トランジスタのゲートにオフ電圧を印加することにより、当該被切替回路を初期から停止状態とし、
前記切替回路の前記トランジスタの前記特性変動によって前記オフ電圧の印加を停止することにより、前記初期から停止状態の被切替回路を動作状態に切り替える、
付記１３記載の電子回路の寿命延長方法。

［付記１５］前記動作状態の被切替回路の前記トランジスタに比べて、前記切替回路の前記トランジスタに対して前記電気的ストレスを大きく印加することにより、前記切替回路の前記トランジスタの前記特性変動を早く進ませ、
前記動作状態の被切替回路が停止状態になる前に、前記オフ電圧の印加を停止する、
付記１４記載の電子回路の寿命延長方法。

［付記１６］前記電気的ストレスは前記トランジスタのゲートに対する印加電圧及び印加時間であり、
前記特性変動はしきい値電圧のシフトである、
付記１３乃至１５のいずれか一つに記載の電子回路の寿命延長方法。

本発明の活用例として、例えば液晶ディスプレイや有機ＥＬディスプレイなどの表示装置が挙げられる。

＜実施形態１＞
１ 第１の基板
２ 第２の基板
３ 表示部
４ 駆動回路
５ 画素アレイ
６ 走査線
７ 接続ケーブル
８ 制御信号線
９ 表示装置
１０ 走査回路
１１，１１１〜１１ｎ 単位回路
１２ 切替回路
１３ａ 第１のプルダウン回路
１３ｂ 第２のプルダウン回路
Ｔ１１Ａ，Ｔ１１Ｂ，Ｔ１１Ｃ，Ｔ１２Ａ，Ｔ１２Ｂ，Ｔ１３Ａ，Ｔ１３Ｂ，Ｔ１４，Ｔ１５Ａ，Ｔ１５Ｂ，Ｔ１６ トランジスタ
＜実施形態２＞
２０ 走査回路
２１，２１１〜２１ｎ 単位回路
２２ 切替回路
２３ａ 第１のプルダウン回路
２３ｂ 第２のプルダウン回路
Ｔ２１Ａ，Ｔ２１Ｂ，Ｔ２１Ｃ，Ｔ２２，Ｔ２３Ａ，Ｔ２３Ｂ，Ｔ２４，Ｔ２５Ａ，Ｔ２５Ｂ，Ｔ２６Ａ，Ｔ２６Ｂ，Ｔ２７Ａ，Ｔ２７Ｂ，Ｔ２８Ａ，Ｔ２８Ｂ トランジスタ
＜実施形態３＞
３０ 走査回路
３１，３１１〜３１ｎ 単位回路
３２ａ 第１の切替回路
３２ｂ 第２の切替回路
３３ａ 第１のプルダウン回路
３３ｂ 第２のプルダウン回路
３３ｃ 第３のプルダウン回路
Ｔ３１Ａ，Ｔ３１Ｂ，Ｔ３１Ｃ，Ｔ３１Ｄ，Ｔ３２Ａ，Ｔ３２Ｂ，Ｔ３２Ｃ，Ｔ３３Ａ，Ｔ３３Ｂ，Ｔ３３Ｃ，Ｔ３４，Ｔ３５Ａ，Ｔ３５Ｂ，Ｔ３５Ｃ，Ｔ３６Ａ，Ｔ３６Ｂ，Ｔ３６Ｃ，Ｔ３６Ｄ トランジスタ

Claims (12)

1. 複数のトランジスタから構成された電子回路であって、
   二個以上の被切替回路と、これらの被切替回路を停止状態から動作状態に切り替える一個以上の切替回路とを有し、
   前記二個以上の被切替回路は、初期に動作状態となる被切替回路と初期に停止状態となる被切替回路とを含み、
   前記被切替回路及び前記切替回路を構成する前記トランジスタは、当該トランジスタに印加された電気的ストレスによって特性変動が生じ、
   更に、前記切替回路の前記トランジスタに対して、前記初期に動作状態となる被切替回路の前記トランジスタよりも大きな電気的ストレスを印加する回路構成を有し、
   前記切替回路の前記トランジスタは、
   前記初期に停止状態となる被切替回路の前記トランジスタのゲートにオフ電圧を印加することにより、当該被切替回路を初期に停止状態とし、
   前記初期に動作状態となる被切替回路の前記トランジスタに比べて、前記電気的ストレスが大きく印加されることにより前記特性変動が早く進み、
   前記初期に停止状態となる被切替回路の前記トランジスタのゲートに前記特性変動によってオン電圧が印加されることにより、前記初期に停止状態となる被切替回路を動作状態に切り替える、
   電子回路。
2. 前記切替回路の前記トランジスタは、
   前記初期に動作状態となる被切替回路が停止状態になる前に、前記被切替回路の前記トランジスタのゲートにオン電圧が印加される、ことを特徴とした
   請求項１記載の電子回路。
3. 前記電気的ストレスは前記トランジスタのゲートに対する印加電圧及び印加時間であり、
   前記特性変動はしきい値電圧のシフトである、
   請求項１又は２記載の電子回路。
4. 請求項１記載の電子回路から成る単位回路を複数備えた走査回路であって、
   前記複数の単位回路はクロック信号に同期して制御され、
   前記複数のトランジスタは単一導電型の複数の薄膜トランジスタであり、
   前記二個以上の被切替回路は、前記単位回路内のノードを一定電位に設定する二個以上の電位設定回路であり、前記初期に動作状態となる被切替回路が初期に動作状態となる前記電位設定回路であり、前記初期に停止状態となる被切替回路が初期に停止状態となる前記電位設定回路である、
   走査回路。
5. 前記二個以上の電位設定回路は、初期に動作状態となる第１の電位設定回路と、初期に停止状態となる第２の電位設定回路との二個から成り、
   前記切替回路の前記薄膜トランジスタは、
   前記第１の電位設定回路が動作状態から停止状態になる前に、前記初期に停止状態となる被切替回路の前記トランジスタのゲートに前記特性変動によってオン電圧が印加されることにより、
   前記第２の電位設定回路を動作状態に切り替える、
   請求項４記載の走査回路。
6. Ｎを２以上の整数、ｋを１からＮ−１までのいずれかの整数としたとき、
   前記二個以上の電位設定回路は第１乃至第Ｎの電位設定回路から成り、前記第ｋの電位設定回路は初期に動作状態となり、前記第ｋ＋１乃至第Ｎの電位設定回路は初期に停止状態となり、
   前記一個以上の切替回路は第１乃至第Ｎ−１の切替回路から成り、
   前記第ｋの切替回路の前記薄膜トランジスタは、
   前記第ｋ＋１の電位設定回路の前記薄膜トランジスタのゲートにオフ電圧を印加することにより、当該第ｋ＋１の電位設定回路を初期に停止状態とし、
   前記第ｋの電位設定回路の前記薄膜トランジスタに比べて、前記電気的ストレスが大きく印加されることにより前記特性変動が早く進み、
   前記第ｋの電位設定回路が動作状態から停止状態になる前に、前記初期に停止状態となる被切替回路の前記トランジスタのゲートに前記特性変動によってオン電圧が印加されることにより、
   前記第ｋ＋１の電位設定回路を動作状態に切り替える、
   請求項４記載の走査回路。
7. 前記電気的ストレスは前記薄膜トランジスタのゲートに対する印加電圧及び印加時間であり、
   前記特性変動はしきい値電圧のシフトである、
   請求項４乃至６のいずれか一つに記載の走査回路。
8. 前記単一導電型はＮチャネル型であり、
   前記電位設定回路は前記ノードを低電位に設定するプルダウン回路である、
   請求項４乃至７のいずれか一つに記載の走査回路。
9. 請求項４乃至８のいずれか一つに記載の走査回路を備えた表示装置。
10. 複数のトランジスタから構成され、
    二個以上の被切替回路と、これらの被切替回路を停止状態から動作状態に切り替える一個以上の切替回路とを有し、
    前記二個以上の被切替回路は、初期に動作状態となる被切替回路と初期に停止状態となる被切替回路とを含み、
    前記被切替回路及び前記切替回路を構成する前記トランジスタは、当該トランジスタに印加された電気的ストレスによって特性変動が生じる、
    電子回路に対して、
    前記切替回路の前記トランジスタを用いて、前記初期に停止状態となる被切替回路の前記トランジスタのゲートにオフ電圧を印加することにより、当該被切替回路を初期に停止状態とし、
    前記初期に動作状態となる被切替回路の前記トランジスタに比べて、前記切替回路の前記トランジスタに対して前記電気的ストレスを大きく印加することにより、前記切替回路の前記トランジスタの前記特性変動を早く進ませ、
    前記切替回路の前記トランジスタの前記特性変動によって、前記初期に停止状態となる被切替回路の前記トランジスタのゲートにオン電圧が印加されることにより、
    前記初期に停止状態となる被切替回路を動作状態に切り替える、
    電子回路の寿命延長方法。
11. 前記初期に動作状態となる被切替回路が停止状態になる前に、前記被切替回路の前記トランジスタのゲートにオン電圧が印加される、
    請求項１０記載の電子回路の寿命延長方法。
12. 前記電気的ストレスは前記トランジスタのゲートに対する印加電圧及び印加時間であり、
    前記特性変動はしきい値電圧のシフトである、
    請求項１０又は１１記載の電子回路の寿命延長方法。

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