CN105513524B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元，包括上拉节点控制模块、下拉节点控制模块、栅极驱动信号输出端和栅极驱动信号输出模块，所述栅极驱动信号输出模块分别与上拉节点、下拉节点、正相时钟信号输入端和所述栅极驱动信号输出端连接；所述下拉节点控制模块，分别与所述下拉节点和反相时钟信号输入端连接；所述移位寄存器单元还包括：降噪模块，分别与降噪控制信号输出端和栅极驱动信号输出端连接。本发明采用由降噪控制信号控制的降噪模块与现有的栅极驱动信号输出模块一起控制对栅极驱动信号去噪，提高降噪的效果。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
现有的移位寄存器单元由下拉节点在输出截止保持阶段控制下拉栅极驱动信号，如图1A所示，现有的移位寄存器单元仅通过下拉节点PD对栅极驱动信号输出端OUTPUT去噪，但是下拉节点PD在输出截止保持阶段的波形与反相时钟信号输入端CLKB输入的反相时钟信号的波形相同，即用于对栅极驱动信号进行下拉的下拉晶体管M11的栅极电位为高电平的时间只有50％。由于图1A中的上拉晶体管M3的尺寸比较大，从而M3的寄生电容会比较大；如图1B所示，在输出截止保持阶段S4，由于CLK与上拉节点PU之间的寄生电容比较大，因此在正相时钟信号输入端CLK输入高电平时，尤其是在高温等特殊环境下M3的漏电流也会比较大，从而导致M3并非完全关断，使得此时OUTPUT输出的栅极驱动信号不为低电平，因此不能对栅极驱动信号很好的降噪。
图1A是现有的移位寄存器单元的电路图，图1B是如图1A所示的现有的移位寄存器单元的工作时序图，在图1B中，S1标示输入阶段，S2标示输出阶段，S3标示复位阶段，S4标示输出截止保持阶段。在图1A中，INPUT标示输入端，CLK标示正相时钟信号输入端，RESET标示复位端，VSS标示低电平，M1为输入晶体管，M2为第一复位晶体管，M3为上拉晶体管，M4为第二复位晶体管，M5为第一下拉节点控制晶体管，M6为第二下拉节点控制晶体管，M8为第一下拉控制节点控制晶体管，M9为第二下拉控制节点控制晶体管，M10为上拉节点控制晶体管，C1为存储电容，PD_CN标示下拉控制节点，PU标示上拉节点。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，解决现有技术中在输出截止保持阶段对栅极驱动信号进行下拉的时间为50％，而在另外的不对栅极驱动信号进行下拉的时间里可能由于上拉晶体管的漏电而导致栅极驱动信号不能保持为低电平，从而通过现有的栅极驱动信号输出模块不能对栅极驱动信号很好的降噪的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括上拉节点控制模块、下拉节点控制模块、栅极驱动信号输出端和栅极驱动信号输出模块，所述栅极驱动信号输出模块分别与上拉节点、下拉节点、正相时钟信号输入端和所述栅极驱动信号输出端连接；所述下拉节点控制模块，分别与所述下拉节点和反相时钟信号输入端连接；
所述移位寄存器单元还包括：降噪模块，分别与降噪控制信号输出端和栅极驱动信号输出端连接。
实施时，所述下拉节点控制模块，用于在输出截止保持阶段，控制所述下拉节点的电位与所述反相时钟信号的电位相同；
在输出截止保持阶段，降噪控制信号和所述反相时钟信号相互反相；
所述降噪模块，用于当所述降噪控制信号有效时控制所述栅极驱动信号出端接入低电平；
所述正相时钟信号和所述反相时钟信号相互反相。
实施时，当包括多级所述移位寄存器单元的栅极驱动电路与2n个时钟信号输入端连接时，所述降噪控制信号输出端与第N+n级移位寄存器单元的下拉节点连接，n为正整数，N为本级移位寄存器单元在栅极驱动电路中的级数。
实施时，当n大于1时，所述降噪控制信号输出端还与第N+m级移位寄存器单元的下拉节点连接，m为小于n的正整数。
实施时，当所述栅极驱动电路与两个时钟信号输出端连接时，所述降噪控制信号输出端与相邻下一级移位寄存器单元的下拉节点连接；
所述降噪模块包括：降噪晶体管，栅极与所述相邻下一级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第二时钟信号输入端为本级移位寄存器单元提供反相时钟信号；
由第二时钟信号输入端为相邻下一级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为相邻下一级移位寄存器单元提供反相时钟信号。
实施时，当所述栅极驱动电路与四个时钟信号输出端连接时，所述降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点连接；
所述降噪模块包括：第一降噪晶体管，栅极与所述第N+2级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第三时钟信号输入端为本级移位寄存器单元提供反相时钟信号；
由第三时钟信号输入端为第N+2级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+2级移位寄存器单元提供反相时钟信号；
第一时钟信号和第三时钟信号反相；
第二时钟信号比第一时钟信号推迟0.25个时钟周期，第四时钟信号比第三时钟信号推迟0.25个时钟周期，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比都为0.5。
实施时，m等于1；
所述降噪模块包括：第二降噪晶体管，栅极与所述第N+1级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第四时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在输出截止保持阶段，控制下拉节点的电位与反相时钟信号的电位相同；
在输出截止保持阶段，控制降噪控制信号和所述反相时钟信号相互反相；
当所述降噪控制信号有效时，降噪模块控制栅极驱动信号出端接入低电平。
本发明还提供了一种栅极驱动电路，其特征在于，包括多级上述的移位寄存器单元。
实施时，当所述栅极驱动电路与2n个时钟信号输入端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+n级移位寄存器单元的下拉节点连接，n和N都为正整数。
实施时，当n大于1时，所述第N级移位寄存器单元的降噪控制信号输出端还与第N+m级移位寄存器单元的下拉节点连接，m为小于n的正整数。
实施时，当所述栅极驱动电路与两个时钟信号输出端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+1级移位寄存器单元的下拉节点连接；
由第一时钟信号输入端为第N级移位寄存器单元提供正相时钟信号，由第二时钟信号输入端为第N级移位寄存器单元提供反相时钟信号；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
实施时，当所述栅极驱动电路与四个时钟信号输出端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点连接；
由第一时钟信号输入端为第N级移位寄存器单元提供正相时钟信号，由第三时钟信号输入端为第N级移位寄存器单元提供反相时钟信号；
由第三时钟信号输入端为第N+2级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+2级移位寄存器单元提供反相时钟信号；
第一时钟信号和第三时钟信号反相；
第二时钟信号比第一时钟信号推迟0.25个时钟周期，第四时钟信号比第三时钟信号推迟0.25个时钟周期，第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为0.5。
实施时，m等于1；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第四时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置采用由降噪控制信号控制的降噪模块与现有的栅极驱动信号输出模块一起控制对栅极驱动信号去噪，在输出截止保持阶段内正相时钟信号为高电平的时间段也对栅极驱动信号进行下拉，从而提高降噪的效果。
附图说明
图1A是现有的移位寄存器单元的电路图；
图1B是图1A所示的移位寄存器单元的工作时序图；
图2是本发明实施例所述的移位寄存器单元的结构图；
图3A是本发明实施例所述的移位寄存器单元接入两个时钟信号时的工作时序图；
图3B是本发明实施例所述的移位寄存器单元接入四个时钟信号时的工作时序图；
图4是本发明所述的移位寄存器单元的第一具体实施例的电路图；
图5是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；
图6是本发明所述的移位寄存器单元的第二具体实施例的电路图；
图7是本发明所述的移位寄存器单元的第二具体实施例的工作时序图；
图8是本发明所述的栅极驱动电路的第一具体实施例的结构图；
图9是本发明所述的栅极驱动电路的第二具体实施例的结构图；
图10是本发明所述的栅极驱动电路的第二具体实施例接入的四个时钟信号的时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2所示，本发明实施例所述的移位寄存器单元，包括上拉节点控制模块21、下拉节点控制模块22、栅极驱动信号输出端OUTPUT(N)和栅极驱动信号输出模块23；
所述栅极驱动信号输出模块23分别与上拉节点PU(N)、下拉节点PD(N)、正相时钟信号输入端CLK和所述栅极驱动信号输出端OUTPUT(N)连接；
所述下拉节点控制模块22，分别与所述下拉节点PD(N)和反相时钟信号输入端CLKB连接；
所述移位寄存器单元还包括：降噪模块24，分别与降噪控制信号输出端Ctrl和栅极驱动信号输出端OUTPUT(N)连接；
N为正整数，N为本发明实施例所述的移位寄存器单元在整个栅极驱动电路中处于的级数。
本发明实施例所述的移位寄存器单元采用由降噪控制信号控制的降噪模块与现有的栅极驱动信号输出模块一起控制对栅极驱动信号去噪，在输出截止保持阶段内正相时钟信号为高电平的时间段也对栅极驱动信号进行下拉，从而提高降噪的效果。
在如图2所示的移位寄存器单元的实施中，所述上拉节点控制模块21与上拉节点PU(N)连接，用于控制上拉节点PU(N)的电位。
优选的，本发明如图2所示的移位寄存器单元的实施例在工作时，所述下拉节点控制模块22，用于在输出截止保持阶段，控制所述下拉节点的电位与所述反相时钟信号的电位相同；
在输出截止保持阶段，由反相时钟信号输入端CLKB输入的反相时钟信号和由降噪控制信号输出端Ctrl输出的降噪控制信号相互反相；
所述降噪模块24，用于当所述降噪控制信号有效时控制所述栅极驱动信号出端OUTPUT(N)接入低电平；
所述正相时钟信号和所述反相时钟信号相互反相。
在实际操作时，栅极驱动信号输出模块包括的用于对栅极驱动信号输出端进行去噪的下拉晶体管的栅极与下拉节点连接，当下拉节点的电位有效时所述下拉晶体管导通，在一般情况下，在输出截止保持阶段所述下拉节点接入的信号的波形与反相时钟信号的波形相同，即在输出截止保持阶段对栅极驱动信号进行下拉的时间为50％，因此仅通过现有的栅极驱动信号输出模块不能对栅极驱动信号很好的降噪，本发明实施例所述的移位寄存器单元通过将降噪控制信号设置为与反相，并同时通过由降噪控制信号控制的降噪模块对栅极驱动信号进行放电，使得对栅极驱动信号进行下拉的时间由50％增加到100％，从而加强对栅极驱动信号的降噪效果。
根据一种优选的实施方式，当包括多级所述移位寄存器单元的栅极驱动电路与2n个时钟信号输入端连接时，所述降噪控制信号输出端与第N+n级移位寄存器单元的下拉节点连接，n为正整数，N为本级移位寄存器单元在栅极驱动电路中的级数。
在该优选的实施方式中，如图3A所示，当所述栅极驱动电路接入相互反相的第一时钟信号CLK1和第二时钟信号CLK2时，所述降噪控制信号输出端与第N+1级移位寄存器单元的下拉节点PD(N+1)连接，即当第N级移位寄存器单元的正相时钟信号输入端接入第一时钟信号CLK1，第N级移位寄存器单元的反相时钟信号输入端接入第二时钟信号CLK2时，第N+1级移位寄存器单元的正相时钟信号输入端接入第二时钟信号CLK2，第N级移位寄存器单元的反相时钟信号输入端接入第一时钟信号CLK1，在输出截止保持阶段，PD(N+1)接入的信号与CLK1相同，PD(N)接入的信号与CLK2相同，PD(N+1)接入的信号与PD(N)接入的信号反相；
如图3B所示，当所述栅极驱动电路接入第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4时，所述降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点PD(N+2)连接，CLK1与CLK3反相，CLK2与CLK4反相，当第N级移位寄存器单元的正相时钟信号输入端接入CLK1，第N级移位寄存器单元的反相时钟信号输入端接入CLK3时，第N+1级移位寄存器单元的正相时钟信号输入端接入CLK2，第N+1级移位寄存器单元的反相时钟信号输入端接入CLK4，第N+2级移位寄存器单元的正相时钟信号输入端接入CLK3，第N+2级移位寄存器单元的反相时钟信号输入端接入CLK1，第N+3级移位寄存器单元的正相时钟信号输入端接入CLK4，第N+3级移位寄存器单元的反相时钟信号输入端接入CLK2；在输出截止保持阶段，PD(N+2)接入的信号与CLK1相同，PD(N)接入的信号与CLK3相同，PD(N+2)接入的信号与CLK1相同，PD(N+2)接入的信号与PD(N)接入的信号反相；
更进一步的，当所述栅极驱动电路接入第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号和第六时钟信号时，所述降噪控制信号输出端与第N+3级移位寄存器单元的下拉节点连接，第一时钟信号与第四时钟信号反相，第二时钟信号与第五时钟信号反相，第三时钟信号与第六时钟信号反相，当第N级移位寄存器单元的正相时钟信号输入端接入第一时钟信号，第N级移位寄存器单元的反相时钟信号输入端接入第四时钟信号时，第N+1级移位寄存器单元的正相时钟信号输入端接入第二时钟信号，第N+1级移位寄存器单元的反相时钟信号输入端接入第五时钟信号，第N+2级移位寄存器单元的正相时钟信号输入端接入第三时钟信号，第N+2级移位寄存器单元的反相时钟信号输入端接入第六时钟信号，第N+3级移位寄存器单元的正相时钟信号输入端接入第四时钟信号，第N+3级移位寄存器单元的反相时钟信号输入端接入第一时钟信号，第N+4级移位寄存器单元的正相时钟信号输入端接入第五时钟信号，第N+4级移位寄存器单元的反相时钟信号输入端接入第二时钟信号，第N+5级移位寄存器单元的正相时钟信号输入端接入第六时钟信号，第N+3级移位寄存器单元的反相时钟信号输入端接入第三时钟信号；第N+3级移位寄存器单元的下拉节点接入的信号与第一时钟信号相同，第N级移位寄存器单元的下拉节点接入的信号与第四时钟信号相同，第N+3级移位寄存器单元的下拉节点接入的信号与第N级移位寄存器单元的下拉节点接入的信号反相；
当n等于4、5等更大的正整数时，依次类推。
优选的，当n大于1时，所述降噪控制信号输出端还与第N+m级移位寄存器单元的下拉节点连接，m为小于n的正整数。在优选情况下，降噪控制信号输出端还可以与其他级移位寄存器单元的下拉节点连接，以进一步优化降噪效果。
根据一种具体实施方式，当所述栅极驱动电路与两个时钟信号输出端连接时，所述降噪控制信号输出端与相邻下一级移位寄存器单元的下拉节点连接；
所述降噪模块包括：降噪晶体管，栅极与所述相邻下一级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第二时钟信号输入端为本级移位寄存器单元提供反相时钟信号；
由第二时钟信号输入端为相邻下一级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为相邻下一级移位寄存器单元提供反相时钟信号。在之后的移位寄存器的第一具体实施例里将具体说明该具体实施方式。
根据另一种具体实施方式，当所述栅极驱动电路与四个时钟信号输出端连接时，所述降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点连接；
所述降噪模块包括：第一降噪晶体管，栅极与所述第N+2级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第三时钟信号输入端为本级移位寄存器单元提供反相时钟信号；
由第三时钟信号输入端为第N+2级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+2级移位寄存器单元提供反相时钟信号；
第一时钟信号和第三时钟信号反相；
第二时钟信号比第一时钟信号推迟0.25个时钟周期，第四时钟信号比第三时钟信号推迟0.25个时钟周期，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比都为0.5。在之后的移位寄存器的第二具体实施例里将具体说明该具体实施方式。
优选的，所述降噪控制信号输出端还与第N+1级移位寄存器单元的下拉节点连接；
所述降噪模块包括：第二降噪晶体管，栅极与所述第N+1级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平，以进一步优化降噪效果；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第四时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
如图4所示，本发明所述的移位寄存器单元的第一具体实施例包括上拉节点控制模块11、下拉节点控制模块12、栅极驱动信号输出端OUTPUT(N)、栅极驱动信号输出模块13和降噪模块14；
所述上拉节点控制模块11包括：
第一上拉节点控制晶体管M111，栅极和源极都与输入端INPUT连接，漏极与上拉节点PU(N)连接；
第二上拉节点控制晶体管M112，栅极与复位端RESET连接，源极与所述上拉节点PU(N)连接，源极接入低电平VSS；
第三上拉节点控制晶体管M113，栅极与下拉节点PD(N)连接，源极与所述上拉节点PU(N)连接，源极接入低电平VSS；以及，
存储电容C1，第一端与所述上拉节点PU(N)连接，第二端与栅极驱动信号输出端OUTPUT(N)连接；
在图4中，M111、M112和M113被绘制于标示有11的虚线框中，虽然由于绘制时的不变，存储电容C1没有被绘制于标有11的虚线框中，但是存储电容C1也包含于上拉节点控制模块11中；
所述下拉节点控制模块12包括：
第一下拉控制节点控制晶体管M121，栅极和源极都与反相时钟信号输入端CLKB连接，漏极与下拉控制节点PD_CN连接；
第二下拉控制节点控制晶体管M122，栅极与所述上拉节点PU(N)连接，源极与所述下拉控制节点PD_CN连接，源极接入低电平VSS；
第一下拉节点控制晶体管M123，栅极与下拉控制节点PD_CN连接，源极与反相时钟信号输入端CLKB连接，漏极与下拉节点PD(N)连接；以及，
第二下拉节点控制晶体管M124，栅极与所述上拉节点PU(N)连接，源极与下拉节点PD(N)连接，漏极接入低电平VSS；
所述栅极驱动信号输出模块13包括：
第一栅极驱动信号输出晶体管M131，栅极与上拉节点PU(N)连接，源极与正相时钟信号输入端CLK连接，漏极与栅极驱动信号输出端OUTPUT(N)连接；
第二栅极驱动信号输出晶体管M132，栅极与下拉节点PD(N)连接，源极与栅极驱动信号输出端OUTPUT(N)连接，漏极接入低电平VSS；以及，
第三栅极驱动信号输出晶体管M133，栅极与复位端RESET连接，源极与栅极驱动信号输出端OUTPUT(N)连接，漏极接入低电平VSS；
所述降噪模块14包括：
第一降噪晶体管M141，栅极与第N+1级移位寄存器单元的下拉节点PD(N+1)连接，源极与栅极驱动信号输出端OUTPUT(N)连接，漏极接入低电平VSS。
在图4所示的移位寄存器单元的第一具体实施例中，所有的晶体管都为n型晶体管，但是在实际操作时，上述晶体管也可以采用p型晶体管，晶体管的类型并不作限定。
如图5所示，标示为S1的为输入阶段，标示为S2的为输出阶段，标示为S3的为复位阶段，标示为S4的为输出截止保持阶段，由图5可知，在输出截止保持阶段S4，PD(N)接入的信号和PD(N+1)接入的信号反相。
如图5所示，本发明所述的移位寄存器单元的第一具体实施例在工作时，
在输入阶段S1，由INPUT输入的输入信号为高电平，CLKB输入高电平，CLK输入低电平，RESET输入低电平，M111导通，PU(N)的电位被拉高，M131导通，但是由于此时CLK输入低电平，因此OUTPUT(N)输出低电平；并由于此时PU(N)的电位为高电平，M122和M123都导通，将PD(N)的电位和PD_CN的电位拉低；
在输出阶段S2，INPUT输入低电平，CLKB输入低电平，CLK输入高电平，RESET输入低电平，PU(N)的电位由C1自举拉升，PD(N)的电位和PD_CN的电位持续被拉低，M131导通，OUTPUT(N)输出高电平；
在复位阶段S3，INPUT输入低电平，CLKB输入高电平，CLK输入低电平，RESET输入高电平，M112和M133导通，以将PU(N)的电位和OUTPUT(N)输出的栅极驱动信号拉低；此时M121导通，PD_CN的电位为高电平，以打开M123，从而拉高PD(N)的电位，此时PD(N+1)的电位为低电平；
在输出截止保持阶段S4，INPUT和RESET都输入低电平，CLKB和CLK交替输出高电平和低电平，PD(N)接入的信号的波形与CLKB相同，即当CLKB输入高电平时，PD(N)的电位为高电平，当CLKB输入低电平时，PD(N)的电位为低电平；在输出截止保持阶段S4，PD(N+1)接入的信号与PD(N)接入的信号反相。
如图6所示，本发明所述的移位寄存器单元的第二具体实施例包括上拉节点控制模块11、下拉节点控制模块12、栅极驱动信号输出端OUTPUT(N)、栅极驱动信号输出模块13和降噪模块14；
所述上拉节点控制模块11包括：
第一上拉节点控制晶体管M111，栅极和源极都与输入端INPUT连接，漏极与上拉节点PU(N)连接；
第二上拉节点控制晶体管M112，栅极与复位端RESET连接，源极与所述上拉节点PU(N)连接，源极接入低电平VSS；
第三上拉节点控制晶体管M113，栅极与下拉节点PD(N)连接，源极与所述上拉节点PU(N)连接，源极接入低电平VSS；以及，
存储电容C1，第一端与所述上拉节点PU(N)连接，第二端与栅极驱动信号输出端OUTPUT(N)连接；
在图6中，M111、M112和M113被绘制于标示有11的虚线框中，虽然由于绘制时的不变，存储电容C1没有被绘制于标有11的虚线框中，但是存储电容C1也包含于上拉节点控制模块11中；
所述下拉节点控制模块12包括：
第一下拉控制节点控制晶体管M121，栅极和源极都与反相时钟信号输入端CLKB连接，漏极与下拉控制节点PD_CN连接；
第二下拉控制节点控制晶体管M122，栅极与所述上拉节点PU(N)连接，源极与所述下拉控制节点PD_CN连接，源极接入低电平VSS；
第一下拉节点控制晶体管M123，栅极与下拉控制节点PD_CN连接，源极与反相时钟信号输入端CLKB连接，漏极与下拉节点PD(N)连接；以及，
第二下拉节点控制晶体管M124，栅极与所述上拉节点PU(N)连接，源极与下拉节点PD(N)连接，漏极接入低电平VSS；
所述栅极驱动信号输出模块13包括：
第一栅极驱动信号输出晶体管M131，栅极与上拉节点PU(N)连接，源极与正相时钟信号输入端CLK连接，漏极与栅极驱动信号输出端OUTPUT(N)连接；
第二栅极驱动信号输出晶体管M132，栅极与下拉节点PD(N)连接，源极与栅极驱动信号输出端OUTPUT(N)连接，漏极接入低电平VSS；以及，
第三栅极驱动信号输出晶体管M133，栅极与复位端RESET连接，源极与栅极驱动信号输出端OUTPUT(N)连接，漏极接入低电平VSS；
所述降噪模块14包括：
第一降噪晶体管M141，栅极与第N+2级移位寄存器单元的下拉节点PD(N+2)连接，源极与栅极驱动信号输出端OUTPUT(N)连接，漏极接入低电平VSS；以及，
第二降噪晶体管M142，栅极与第N+1级移位寄存器单元的下拉节点PD(N+1)连接，源极与栅极驱动信号输出端OUTPUT(N)连接，漏极接入低电平VSS。
在图6所示的移位寄存器单元的第二具体实施例中，所有的晶体管都为n型晶体管，但是在实际操作时，上述晶体管也可以采用p型晶体管，晶体管的类型并不作限定。
如图7所示，如图6所示的移位寄存器单元的第二具体实施例在工作时，正相时钟信号输入端CLK输入第一时钟信号CLK1，反相时钟信号输入端CLKB接入第三时钟信号CLK3；标示为S1的为输入阶段，标示为S2的为输出阶段，标示为S3的为复位阶段，标示为S4的为输出截止保持阶段，由图5可知，在输出截止保持阶段S4，PD(N)接入的信号和PD(N+2)接入的信号反相；
PD(N+2)控制的第一降噪晶体管M141和PD(N+1)控制的第二降噪晶体管M142与M132一起对OUTPUT(N)进行降噪；
第二时钟信号CLK2与第四时钟信号CLK4反相。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在输出截止保持阶段，控制下拉节点的电位与反相时钟信号的电位相同；
在输出截止保持阶段，控制降噪控制信号和所述反相时钟信号相互反相；
当所述降噪控制信号有效时，降噪模块控制栅极驱动信号出端接入低电平。
本发明实施例所述的移位寄存器单元的驱动方法通过采用由降噪控制信号控制的降噪模块与现有的栅极驱动信号输出模块一起控制对栅极驱动信号去噪，提高降噪的效果。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。包括上述移位寄存器的栅极驱动电路。
具体的，当所述栅极驱动电路与2n个时钟信号输入端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+n级移位寄存器单元的下拉节点连接，n和N都为正整数。
具体的，当n大于1时，所述第N级移位寄存器单元的降噪控制信号输出端还与第N+m级移位寄存器单元的下拉节点连接，m为小于n的正整数。
具体的，当所述栅极驱动电路与两个时钟信号输出端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+1级移位寄存器单元的下拉节点连接；
由第一时钟信号输入端为第N级移位寄存器单元提供正相时钟信号，由第二时钟信号输入端为第N级移位寄存器单元提供反相时钟信号；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
具体的，当所述栅极驱动电路与四个时钟信号输出端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点连接；
由第一时钟信号输入端为第N级移位寄存器单元提供正相时钟信号，由第三时钟信号输入端为第N级移位寄存器单元提供反相时钟信号；
由第三时钟信号输入端为第N+2级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+2级移位寄存器单元提供反相时钟信号；
第一时钟信号和第三时钟信号反相；
第二时钟信号比第一时钟信号推迟0.25个时钟周期，第四时钟信号比第三时钟信号推迟0.25个时钟周期，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比都为0.5。
具体的，所述第N级移位寄存器单元的降噪控制信号输出端还与第N+1级移位寄存器单元的下拉节点连接；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第四时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
下面通过两个具体实施例来说明本发明所述的栅极驱动电路。
如图8所示，本发明所述的栅极驱动电路的第一具体实施例包括多级移位寄存器单元；
在图8中，G1标示第一级移位寄存器单元，G2标示第二级移位寄存器单元，GN标示第N级移位寄存器单元，GN+1标示第N+1级移位寄存器单元；N为大于2的正整数；
所述栅极驱动电路接入相互反相的第一时钟信号CLK1和第二时钟信号CLK2；
G1的正相时钟信号输入端接入CLK1，G1的反相时钟信号输入端接入CLK2；
G2的正相时钟信号输入端接入CLK2，G2的反相时钟信号输入端接入CLK1；
GN的正相时钟信号输入端接入CLK1，GN的反相时钟信号输入端接入CLK2；
GN+1的正相时钟信号输入端接入CLK2，GN+1的反相时钟信号输入端接入CLK1；
G1的输入端接入起始信号STV；
每一级移位寄存器的降噪控制信号输出端与相邻下一级移位寄存器单元的下拉节点连接；
例如，G1的降噪控制信号输出端与G2的下拉节点PD(2)连接；
G2的降噪控制信号输出端与G3(G3在图8中未示出)的下拉节点PD(3)连接；
GN的降噪控制信号输出端与GN+1的下拉节点PD(N+1)连接；
GN+1的降噪控制信号输出端与GN+2(GN+2在图8中未示出)的下拉节点PD(N+2)连接；
并且，除了最后一级移位移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
在图8中，OUTPUT(1)标示第一级移位寄存器单元的栅极驱动信号输出端，OUTPUT(2)标示第二级移位寄存器单元的栅极驱动信号输出端，OUTPUT(N)标示第N级移位寄存器单元的栅极驱动信号输出端，OUTPUT(N+1)标示第N+1级移位寄存器单元的栅极驱动信号输出端；
INPUT2标示G2的输入端，INPUT3标示G3(G3在图8中未示出)的输入端，INPUTN标示GN的输入端，INPUTN+1标示GN+1的输入端，INPUTN+2标示GN+2的输入端；
RESET1标示G1的复位端，RESET2标示G2的复位端，RESETN标示GN的复位端，RESETN+1标示GN+1的复位端。
具体的，本发明所述的栅极驱动电路的第一具体实施例包括的移位寄存器单元可以采用本发明所述的移位寄存器单元的第一具体实施例，但是也可以采用其他形式的移位寄存器单元，并不以此为限。
本发明所述的栅极驱动电路的第一具体实施例包括的每一级移位寄存器单元不仅在本级移位寄存器单元的下拉节点的控制下对栅极驱动信号进行放电，同时还在相邻下一级移位寄存器单元的下拉节点的控制下对栅极驱动信号进行放电，并且在输出截止保持阶段每一级移位寄存器单元的下拉节点接入的信号和相邻下一级移位寄存器单元的下拉节点接入的信号反相，使得在输出截止保持阶段对栅极驱动信号进行下拉的时间由50％增加到100％，从而优化栅极驱动信号的降噪效果。
如图9所示，本发明所述的栅极驱动电路的第二具体实施例包括多级移位寄存器单元；
在图9中，GN标示第N级移位寄存器单元，GN+1标示第N+1级移位寄存器单元，GN+2标示第N+2级移位寄存器单元，GN+3标示第N+3级移位寄存器单元；N为正整数；
INPUT标示输入端，RESET标示复位端；
所述栅极驱动电路接入相互反相的第一时钟信号CLK1和第二时钟信号CLK3，所述栅极驱动电路还接入相互反相的第二时钟信号CLK2和第四时钟信号CLK4；
如图10所示，第二时钟信号CLK2比第一时钟信号CLK1推迟0.25个时钟周期T，第四时钟信号CLK4比第三时钟信号CLK3推迟0.25个时钟周期T，第一时钟信号CLK1的占空比、第二时钟信号CLK2的占空比、第三时钟信号CLK3的占空比和第四时钟信号CLK4的占空比都为0.5；
GN的正相时钟信号输入端接入CLK1，GN的反相时钟信号输入端接入CLK3；
GN+1的正相时钟信号输入端接入CLK2，GN+1的反相时钟信号输入端接入CLK4；
GN+2的正相时钟信号输入端接入CLK3，GN的反相时钟信号输入端接入CLK1；
GN+3的正相时钟信号输入端接入CLK4，GN+1的反相时钟信号输入端接入CLK2；
每一级移位寄存器的降噪控制信号输出端分别与相邻下一级移位寄存器单元的下拉节点和相邻下两级移位寄存器单元的下拉节点连接；
例如，GN的第一降噪控制信号输出端与GN+1的下拉节点PD(N+1)连接，GN的第二降噪控制信号输出端与GN+2的下拉节点PD(N+2)连接；
GN+1的第一降噪控制信号输出端与GN+2的下拉节点PD(N+2)连接，GN+1的第二降噪控制信号输出端与GN+3的下拉节点PD(N+3)连接；
GN+2的第一降噪控制信号输出端与GN+3的下拉节点PD(N+3)连接，GN+2的第二降噪控制信号输出端与GN+4(GN+4在图9中为示出)的下拉节点PD(N+4)连接；
在图9中，OUTPUT(N)标示第N级移位寄存器单元的栅极驱动信号输出端，OUTPUT(N+1)标示第N+1级移位寄存器单元的栅极驱动信号输出端，OUTPUT(N+2)标示第N+2级移位寄存器单元的栅极驱动信号输出端，OUTPUT(N+3)标示第N+3级移位寄存器单元的栅极驱动信号输出端.
具体的，本发明所述的栅极驱动电路的第二具体实施例包括的移位寄存器单元可以采用本发明所述的移位寄存器单元的第二具体实施例，但是也可以采用其他形式的移位寄存器单元，并不以此为限。
本发明所述的栅极驱动电路的第二具体实施例包括的每一级移位寄存器单元不仅在本级移位寄存器单元的下拉节点的控制下对栅极驱动信号进行放电，同时还在相邻下一级移位寄存器单元的下拉节点和相邻下两级移位寄存器单元的下拉节点的控制下对栅极驱动信号进行放电，并且在输出截止保持阶段每一级移位寄存器单元的下拉节点接入的信号和相邻下两级移位寄存器单元的下拉节点接入的信号反相，使得在输出截止保持阶段对栅极驱动信号进行下拉的时间由50％增加到100％，从而优化栅极驱动信号的降噪效果；更进一步的，本发明所述的栅极驱动电路的第二具体实施例还在相邻下一级移位寄存器单元的下拉节点的控制下对本级栅极驱动信号进行放电，进一步加强对栅极驱动信号的降噪效果。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种移位寄存器单元，包括上拉节点控制模块、下拉节点控制模块、栅极驱动信号输出端和栅极驱动信号输出模块，所述栅极驱动信号输出模块分别与上拉节点、下拉节点、正相时钟信号输入端和所述栅极驱动信号输出端连接；其特征在于，所述下拉节点控制模块，分别与所述下拉节点和反相时钟信号输入端连接；
所述移位寄存器单元还包括：降噪模块，分别与降噪控制信号输出端和栅极驱动信号输出端连接；
当包括多级所述移位寄存器单元的栅极驱动电路与2n个时钟信号输入端连接时，所述降噪控制信号输出端与第N+n级移位寄存器单元的下拉节点连接，n为正整数，N为本级移位寄存器单元在栅极驱动电路中的级数。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉节点控制模块，用于在输出截止保持阶段，控制所述下拉节点的电位与所述反相时钟信号的电位相同；
在输出截止保持阶段，降噪控制信号和所述反相时钟信号相互反相；
所述降噪模块，用于当所述降噪控制信号有效时控制所述栅极驱动信号出端接入低电平；
所述正相时钟信号和所述反相时钟信号相互反相。
3.如权利要求1或2所述的移位寄存器单元，其特征在于，当n大于1时，所述降噪控制信号输出端还与第N+m级移位寄存器单元的下拉节点连接，m为小于n的正整数。
4.如权利要求1或2所述的移位寄存器单元，其特征在于，当所述栅极驱动电路与两个时钟信号输出端连接时，所述降噪控制信号输出端与相邻下一级移位寄存器单元的下拉节点连接；
所述降噪模块包括：降噪晶体管，栅极与所述相邻下一级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第二时钟信号输入端为本级移位寄存器单元提供反相时钟信号；
由第二时钟信号输入端为相邻下一级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为相邻下一级移位寄存器单元提供反相时钟信号。
5.如权利要求3所述的移位寄存器单元，其特征在于，当所述栅极驱动电路与四个时钟信号输出端连接时，所述降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点连接；
所述降噪模块包括：第一降噪晶体管，栅极与所述第N+2级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第三时钟信号输入端为本级移位寄存器单元提供反相时钟信号；
由第三时钟信号输入端为第N+2级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+2级移位寄存器单元提供反相时钟信号；
第一时钟信号和第三时钟信号反相；
第二时钟信号比第一时钟信号推迟0.25个时钟周期，第四时钟信号比第三时钟信号推迟0.25个时钟周期，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比都为0.5。
6.如权利要求5所述的移位寄存器单元，其特征在于，m等于1；
所述降噪模块包括：第二降噪晶体管，栅极与所述第N+1级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第四时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
7.一种移位寄存器单元的驱动方法，应用于如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在输出截止保持阶段，控制下拉节点的电位与反相时钟信号的电位相同；
在输出截止保持阶段，控制降噪控制信号和所述反相时钟信号相互反相；
当所述降噪控制信号有效时，降噪模块控制栅极驱动信号出端接入低电平。
8.一种栅极驱动电路，其特征在于，包括多级如权利要求1至6中任一权利要求所述的移位寄存器单元。
9.如权利要求8所述的栅极驱动电路，其特征在于，当所述栅极驱动电路与2n个时钟信号输入端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+n级移位寄存器单元的下拉节点连接，n和N都为正整数。
10.如权利要求9所述的栅极驱动电路，其特征在于，当n大于1时，所述第N级移位寄存器单元的降噪控制信号输出端还与第N+m级移位寄存器单元的下拉节点连接，m为小于n的正整数。
11.如权利要求9所述的栅极驱动电路，其特征在于，当所述栅极驱动电路与两个时钟信号输出端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+1级移位寄存器单元的下拉节点连接；
由第一时钟信号输入端为第N级移位寄存器单元提供正相时钟信号，由第二时钟信号输入端为第N级移位寄存器单元提供反相时钟信号；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
12.如权利要求10所述的栅极驱动电路，其特征在于，当所述栅极驱动电路与四个时钟信号输出端连接时，所述第N级移位寄存器单元的降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点连接；
由第一时钟信号输入端为第N级移位寄存器单元提供正相时钟信号，由第三时钟信号输入端为第N级移位寄存器单元提供反相时钟信号；
由第三时钟信号输入端为第N+2级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为第N+2级移位寄存器单元提供反相时钟信号；
第一时钟信号和第三时钟信号反相；
第二时钟信号比第一时钟信号推迟0.25个时钟周期，第四时钟信号比第三时钟信号推迟0.25个时钟周期，第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为0.5。
13.如权利要求12所述的栅极驱动电路，其特征在于，m等于1；
由第二时钟信号输入端为第N+1级移位寄存器单元提供正相时钟信号，由第四时钟信号输入端为第N+1级移位寄存器单元提供反相时钟信号。
14.一种显示装置，其特征在于，包括如权利要求8至13中任一权利要求所述的栅极驱动电路。
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