KR102047973B1 - 게이트 구동 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

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김용상
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Abstract

본 발명은 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 스타트 신호에 따라 주기적으로 프리차지되고, 제1 클럭 신호에 따라 부트스트랩되는 Q 노드, 스타드 신호에 따라 기준 전위로 방전되고, 제2 클럭 신호에 따라 제1 전압으로 충전되고, 제3 클럭 신호에 따라 기준 전위보다 높은 제2 전압까지 방전되고, 제1 클럭 신호에 따라 제2 전압보다 높은 제3 전압으로 충전되는 QB 노드, 제2 클럭 신호에 따라 Q 노드에 충전된 전압을 방전시키고, 게이트 구동 신호를 출력 노드로 출력하는 풀 다운 트랜지스터 및 풀 다운 트랜지스터와 연결되고, 풀 다운 트랜지스터의 문턱 전압을 보상하는 보상부를 구비한다.

Description

게이트 구동 회로 및 이를 포함하는 디스플레이 장치{Gate Drive Circuit and Display Device including the same}
본 발명은 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 회로의 복잡도는 낮추면서도 효과적으로 회로의 신뢰성을 향상시킬 수 있는 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 산화물 TFT 기반의 게이트 드라이버 회로는 산화물 TFT의 높은 이동도, 저 생산비용, 높은 균일성과 같은 장점을 바탕으로 고해상도 디스플레이 패널, 네로우 베젤 구현을 위해 널리 사용되고 있다.
일반적으로 게이트 드라이버 회로는 Q 노드에 부트스트래핑 기법을 적용하여 풀업 유닛의 게이트 전압을 상당량 상승시킨다. 이후 클럭의 VGH 전압이 풀업 트랜지스터의 드레인에서 소스로 흐를 때 풀업 유닛의 문턱 전압만큼 전압 강하가 일어나는 현상을 방지하여 안정적인 출력을 구현하고 있다.
또한 QB 노드를 Q 노드와 인버터 구조로 설계하여 Q 노드를 일정 구간 VGL 전압으로 방전시켜 VOUT 노드로 발생할 수 있는 누설 전류를 방지한다. 하지만 QB 노드는 DC 타입으로 구동하므로 풀다운 트랜지스터의 열화가 빠르게 진행되어 VOUT 노드에서 멀티 출력이 발생한다.
QB 노드의 안정적인 구동을 위해 종래의 회로에서는 D 노드를 부트스트래핑시켜 QB 노드에 지속적으로 VGH 전압이 인가되도록 하여 회로의 신뢰성을 확보하고자 하였다.
하지만 D 노드에 지속적인 VGH 이상의 전압이 가해져 소비전력이 증가한다는 점, D 노드의 부트스트래핑 전압을 이용하여 풀다운 트랜지스터 문턱 전압 이동의 허용범위를 확보한다는 점이 단점으로 작용하였다.
이하 설명하는 기술은 풀다운 유닛의 문턱 전압을 커패시터를 통해 저장할 수 있으며 문턱 전압의 이동에 따른 전압 손실을 클럭과 커패시터를 통해 극복하여 회로에 대한 신뢰성을 확보할 수 있는 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 제공하고자 한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위해, 본 발명의 실시 예에 따른 게이트 구동 회로는 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하고, 게이트 구동 회로는 스타트 신호에 따라 주기적으로 프리차지되고, 제1 클럭 신호에 따라 부트스트랩되는 Q 노드, 스타드 신호에 따라 기준 전위로 방전되고, 제2 클럭 신호에 따라 제1 전압으로 충전되고, 제3 클럭 신호에 따라 기준 전위보다 높은 제2 전압까지 방전되고, 제1 클럭 신호에 따라 제2 전압보다 높은 제3 전압으로 충전되는 QB 노드, 제2 클럭 신호에 따라 Q 노드에 충전된 전압을 방전시키고, 게이트 구동 신호를 출력 노드로 출력하는 풀 다운 트랜지스터 및 풀 다운 트랜지스터와 연결되고, 풀 다운 트랜지스터의 문턱 전압을 보상하는 보상부를 구비한다.
또한, 상기 기술적 과제를 달성하기 위해, Q 노드의 일단은 제1 트랜지스터(T1)의 소스와 연결되고, 제1 트랜지스터(T1)의 드레인과 게이트는 스타트 신호단(VST)에 연결되고, Q 노드의 타단은 제3 트랜지스터(T3)의 게이트 그리고 제1 커패시터(C1)의 일단과 연결되고, 제1 트랜지스터(T1)의 소스는 제2 트랜지스터(T2)의 소스, 제6 트랜지스터(T6)의 게이트 그리고 제7 트랜지스터(T7)의 드레인과 연결될 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, QB 노드의 일단은 제9 트랜지스터(T9)의 소스와 연결되고, 제9 트랜지스터(T9)의 드레인과 게이트는 제2 클록 신호단(CLK2)에 연결되고, QB 노드의 타단은 제4 트랜지스터(T4)의 게이트 그리고 제8 트랜지스터(T8)의 게이트와 연결되고, 제9 트랜지스터(T9)의 소스는 제2 커패시터(C2)의 타단, 제5 트랜지스터(T5)의 소스 그리고 제6 트랜지스터(T6)의 드레인과 연결되고, 제5 트랜지스터(T5)의 드레인은 제8 트랜지스터(T8)의 드레인과 연결될 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, 출력 노드(O)는 제3 트랜지스터(T3)의 소스, 제4 트랜지스터(T4)의 소스, 제1 커패시터(C1)의 타단, 제2 트랜지스터(T2)의 드레인, 제10 트랜지스터(T10)의 드레인 그리고 제11 트랜지스터(T11)의 드레인과 연결될 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, 게이트 구동 회로는 제2 트랜지스터(T2)의 게이트, 제3 트랜지스터(T3)의 드레인 그리고 제2 커패시터(C2)의 일단과 연결되는 제1 클록 신호단(CLK1), 제5 트랜지스터(T5)의 게이트 및 제10 트랜지스터(T10)의 게이트와 연결되는 제3 클록 신호단(CLK3), 제7 트랜지스터(T7)의 게이트 및 제11 트랜지스터(T11)의 게이트와 연결되는 리셋 신호단(RESET) 및 제4 트랜지스터(T4)의 소스, 제6 트랜지스터(T6)의 소스, 제7 트랜지스터(T7)의 소스, 제8 트랜지스터(T8)의 소스, 제10 트랜지스터(T10)의 소스 그리고 제11 트랜지스터(T11)의 소스와 연결되는 기준 전위단(VSS)을 구비할 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, 보상부는 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제9 트랜지스터(T9) 그리고 제2 커패시터(C2)를 구비할 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, 보상부는 제1 클럭 신호와 제2 클럭 신호를 이용하여 풀 다운 트랜지스터의 문턱 전압을 보상하되, 풀 다운 트랜지스터는 제4 트랜지스터(T4)인 것을 구비할 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, 제8 트랜지스터(T8)와 상기 제4 트랜지스터(T4)는 제1 클럭 신호와 제2 클럭 신호를 통해 동시에 충/방전되는 것을 구비할 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, 게이트 구동 회로는 제2 트랜지스터(T2)를 이용하여 Q 노드와 제4 트랜지스터(T4)를 공유하고, 제2 트랜지스터(T2)가 턴 온되면, Q 노드의 리플 전압을 제4 트랜지스터(T4)를 통해 기준 전위단으로 방전시키는 것을 구비할 수 있다.
또한, 상기 기술적 과제를 달성하기 위해, 본 발명의 실시 예에 따른 디스플레이 장치는 복수의 픽셀들을 포함하는 디스플레이 패널, 픽셀들에 계조 신호를 제공하는 소스 드라이버 및 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하고, 게이트 구동 회로는 스타트 신호에 따라 주기적으로 프리차지되고, 제1 클럭 신호에 따라 부트스트랩되는 Q 노드, 스타드 신호에 따라 기준 전위로 방전되고, 제2 클럭 신호에 따라 제1 전압으로 충전되고, 제3 클럭 신호에 따라 기준 전위보다 높은 제2 전압까지 방전되고, 제1 클럭 신호에 따라 제2 전압보다 높은 제3 전압으로 충전되는 QB 노드, 제2 클럭 신호에 따라 Q 노드에 충전된 전압을 방전시키고, 게이트 구동 신호를 출력 노드로 출력하는 풀 다운 트랜지스터 및 풀 다운 트랜지스터와 연결되고, 풀 다운 트랜지스터의 문턱 전압을 보상하는 보상부를 구비한다.
본 발명의 일 실시예에 따르면, 풀다운 유닛의 문턱 전압을 커패시터를 통해 저장할 수 있으며 문턱 전압의 이동에 따른 전압 손실을 클럭과 커패시터를 통해 극복하여 회로에 대한 신뢰성과 안정성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, AMOLED 및 AMLCD Panel의 TFT 기판 내부에 게이트 스캔 드라이버를 설계하여 내장하므로 드라이버 IC를 제거하여 원가 절감의 효과를 가질 수 있다.
또한, 본 발명의 일 실시예에 따르면, AMOLED 및 AMLCD Panel의 TFT 기판 내부에 게이트 스캔 드라이버를 내장 설계하여 드라이버 IC를 제거함으로써, 네로우 베젤 디스플레이 제품 설계를 용이하게 제작할 수 있는 효과가 있다.
또한, 본 발명의 일 실시예에 따르면, 모듈 공정 시 드라이버 IC 부착 공정이 제거되므로 제품의 수율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 풀다운 트랜지스터의 전기적 열화로 인해 야기될 수 있는 회로의 오작동을 보상회로를 통해 개선할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제2 트랜지스터를 이용하여 Q 노드와 출력(VOUT) 노드의 풀다운 트랜지스터를 공유하므로 Q 노드에 대한 풀다운 트랜지스터를 제거할 수 있어 회로를 보다 간단히 구현할 수 있다.
또한, 본 발명의 일 실시예에 따르면, Q 노드 동작구간을 제외하고 출력 노드를 100% duty로 방전시키므로 멀티출력 방지가 가능한 고 신뢰성 게이트 드라이버 회로를 제공함으로써 회로의 신뢰성과 안정성을 향상시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른, 디스플레이 장치의 개요를 도시한 도이다.
도 2는 본 발명의 일실시 예에 따른, 게이트 구동 회로의 회로도를 나타낸다.
도 3a는 본 발명의 일실시 예에 따른, 도 2에 개시된 게이트 구동 회로의 타이밍 다이어그램을 나타낸다.
도 3b 내지 도 3f는 본 발명의 일실시 예에 따른, 도 3a에 개시된 타이밍도에 따른 전압의 흐름도를 나타낸다.
도 4는 본 발명의 일실시 예에 따른, 게이트 드라이버의 블록 다이어그램을 나타낸다.
도 5는 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +2.1V 일 때의 Q 노드 및 QB 노드의 파형을 나타낸다.
도 6은 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +2.1V 일 때의 출력단의 파형을 나타낸다.
도 7은 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +14.1V 일 때의 Q 노드 및 QB 노드의 파형을 나타낸다.
도 8은 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +14.1V 일 때의 출력단의 파형을 나타낸다.
이하 설명하는 기술은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 이하 설명하는 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 이하 설명하는 기술의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 단지 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 이하 설명하는 기술의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서에서 사용되는 용어에서 단수의 표현은 문맥상 명백하게 다르게 해석되지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함한다" 등의 용어는 설시된 특징, 개수, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 의미하는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 단계 동작 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하지 않는 것으로 이해되어야 한다.
도면에 대한 상세한 설명을 하기에 앞서, 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.
또, 방법 또는 동작 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 발명의 일실시 예에 따른, 디스플레이 장치의 개요를 도시한 도이다.
도 1을 참조하면, 본 발명의 실시 예에 의한 디스플레이 시스템은 디스플레이 패널(display panel, 110), 게이트 드라이버(gate driver, 120), 소스 드라이버(source driver, 130)를 포함할 수 있다. 디스플레이 시스템은 디스플레이 시스템의 해상도 및 특성에 따라, 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 컨트롤러(timing controller, 140)를 포함할 수 있다.
타이밍 컨트롤러(140)와 소스 드라이버(130)는 디스플레이 패널(110)의 특성에 따라 별개의 칩으로 형성될 수 있다. 또한, 예시된 도면과 같이 타이밍 컨트롤러(140)와 소스 드라이버(130)는 원 칩(one chip)으로 구현될 수 있다. 타이밍 컨트롤러(140)와 소스 드라이버(130)는 전원부(150)를 통해 전원을 공급받아 동작할 수 있다.
디스플레이 패널(110)은 복수의 픽셀들(Pixels)을 포함할 수 있다. 각각의 픽셀은 게이트 라인(gl, 160)을 통하여 게이트 드라이버(120)와 전기적으로 연결되고, 소스 라인(sl, 170)을 통하여 소스 드라이버(130)와 전기적으로 연결될 수 있다. 소스 라인(170)은 각각의 픽셀이 표시하여야 하는 계조 신호를 픽셀들에 전달할 수 있다. 소스 라인(170) 및 게이트 라인(160)은 도전성 선로로 구성될 수 있다.
이하에서는, 도 2 및 도 3a를 참조하여 본 명세서에서 제안하는 게이트 구동 회로에 관해 구체적으로 설명한다.
도 2는 본 발명의 일실시 예에 따른, 게이트 구동 회로의 회로도를 나타낸다.
도 2에 개시된 게이트 구동 회로는 게이트 드라이버(120, 도 1 참조)의 어느 한 스테이지(또는 채널)를 개요적으로 도시한 것이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 게이트 구동 회로(이하, 편의를 위해 '회로'로 지칭한다)는 11개의 트랜지스터(11T)와 2개의 커패시터(2C)로 구성될 수 있다. 예를 들어, 게이트 구동 회로는 11T2C 구조라 칭할 수 있다.
먼저, 도 2를 참조하여 회로의 주요 구성요소의 연결 관계를 설명한다. 이하에서 설명되지 않은 구성요소의 연결 관계는 도 2 만으로도 명확하게 이해될 수 있을 것이다. 이후, Q 노드(Q), QB 노드(QB), 보상부(121), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)의 관계에 대해 중점적으로 설명한다.
회로는 클록 신호로써 제1 클록 신호(이하, CLK1), 제2 클록 신호(이하, CLK2) 및 제3 클록 신호(이하, CLK3)를 제공받을 수 있다. 클록 신호(CLK1, CLK2 및 CLK3)는 33% duty ratio를 가질 수 있다. 또한, 기준 전위(VSS)는 회로의 타단에 연결될 수 있다.
회로는 CLK1과 CLK3에 따라 주기적으로 충전되는 Q 노드, CLK1과 CLK3에 따라 주기적으로 방전되는 QB 노드 그리고 게이트 구동 신호(VOUT)를 출력하는 출력 노드(O node)를 포함할 수 있다.
QB 노드의 일단은 제9 트랜지스터(T9)의 소스와 연결될 수 있다. 제9 트랜지스터(T9)의 드레인과 게이트는 제2 클록 신호단(CLK2)에 연결될 수 있다. 즉, QB 노드는 제9 트랜지스터(T9)를 통해 일단으로 인가되는 CLK2에 의해 충전될 수 있다. QB 노드의 타단은 제4 트랜지스터(T4)의 게이트 그리고 제8 트랜지스터(T8)의 게이트와 연결될 수 있다. 제9 트랜지스터(T9)의 소스는 제2 커패시터(C2)의 타단, 제5 트랜지스터(T5)의 소스 그리고 제6 트랜지스터(T6)의 드레인과 연결될 수 있다. 그리고 제5 트랜지스터(T5)의 드레인은 제8 트랜지스터(T8)의 드레인과 연결될 수 있다.
Q 노드의 일단은 제1 트랜지스터(T1)의 소스와 연결될 수 있다. 제1 트랜지스터(T1)의 드레인과 게이트는 스타트 신호단(VST)에 연결될 수 있다. Q 노드의 타단은 제3 트랜지스터(T3)의 게이트 그리고 제1 커패시터(C1)의 일단과 연결될 수 있다. 제1 트랜지스터(T1)의 소스는 제2 트랜지스터(T2)의 소스, 제6 트랜지스터(T6)의 게이트 그리고 제7 트랜지스터(T7)의 드레인과 연결될 수 있다.
회로는 제1 트랜지스터(T1)를 통해 스타트 신호(VST)를 입력 받을 수 있다. 스타트 신호(VST)는 제1 트랜지스터(T1)의 게이트 및 제6 트랜지스터(T6)의 게이트와 연결될 수 있다. 예를 들어, 현재 스테이지가 게이트 드라이버의 n번째 스테이지인 경우, 스타트 신호(VST)는 n-1번째 스테이지에서 출력된 게이트 구동 신호(VOUTn-1)에 해당할 수 있다. 이때, 출력 노드(O)를 통해 출력되는 게이트 구동 신호(VOUT)는 n번째 게이트 구동 신호(VOUTn)를 나타낼 수 있다. 출력된 n번째 게이트 구동 신호(VOUTn)는 n+1번째 스테이지의 스타트 신호(VST)로 입력될 수 있다.
출력 노드(O)는 제3 트랜지스터(T3)의 소스, 제4 트랜지스터(T4)의 소스, 제1 커패시터(C1)의 타단, 제2 트랜지스터(T2)의 드레인, 제10 트랜지스터(T10)의 드레인 그리고 제11 트랜지스터(T11)의 드레인과 연결될 수 있다. 게이트 구동 신호(VOUT)는 출력 노드(O)를 통해 출력될 수 있다.
회로는 제2 트랜지스터(T2)를 통해 CLK1를 입력받을 수 있다. 제1 클록 신호단(CLK1)은 제2 트랜지스터(T2)의 게이트, 제3 트랜지스터(T3)의 드레인 그리고 제2 커패시터(C2)의 일단과 연결될 수 있다.
회로는 제5 트랜지스터(T5)와 제10 트랜지스터(T10)를 통해 CLK3을 입력받을 수 있다. 제3 클록 신호단(CLK3)은 제5 트랜지스터(T5)의 게이트와 제10 트랜지스터(T10)의 게이트와 연결될 수 있다.
회로는 제7 트랜지스터(T7)와 제11 트랜지스터(T11)를 통해 리셋 신호(RESET)를 입력받을 수 있다. 리셋 신호단(RESET)은 제7 트랜지스터(T7)의 게이트, 제11 트랜지스터(T11)의 게이트와 연결될 수 있다.
기준 전위단(VSS)은 제4 트랜지스터(T4)의 소스, 제6 트랜지스터(T6)의 소스, 제7 트랜지스터(T7)의 소스, 제8 트랜지스터(T8)의 소스, 제10 트랜지스터(T10)의 소스 그리고 제11 트랜지스터(T11)의 소스와 연결될 수 있다. 기준 전위단(VSS)은 출력 노드(O)의 전압을 기준 전위(VSS)로 방전할 수 있다. 출력 노드(O)를 기준 전위(VSS)로 방전한다는 것은 출력 노드(O)의 전압을 로우 상태(VL)로 만든다는 것과 동일하게 해석될 수 있다.
회로는 제8 트랜지스터(T8)의 문턱전압을 보상하기 위해, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제9 트랜지스터(T9) 그리고 제2 커패시터(C2)를 설계할 수 있다.
회로에서 Q 노드 및 출력(VOUT) 노드를 방전시키기 위한 풀다운 트랜지스터는 제4 트랜지스터(T4)이지만, 제8 트랜지스터(T8)와 제4 트랜지스터(T4)는 항상 동시에 충/방전되므로 전기적 스트레스로 인한 문턱전압의 이동은 같을 수 있다.
따라서 제8 트랜지스터(T8)의 문턱전압 보상은 풀다운 트랜지스터인 제4 트랜지스터(T4)의 문턱전압을 보상하는 것과 같을 수 있다.
본 발명에서는 풀다운 트랜지스터인 제4 트랜지스터(T4)의 문턱 전압 보상을 위해 보상부(121)를 구성할 수 있다.
보상부(121)는 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제9 트랜지스터(T9) 그리고 제2 커패시터(C2)로 구성될 수 있다. 보상부(121)는 CLK1, CLK2의 전압을 이용하여 문턱전압을 보상할 수 있다. 문턱전압이 보상되는 순서는 도 3a 내지 도 3f와 같다.
도 3a는 본 발명의 일실시 예에 따른, 도 2에 개시된 게이트 구동 회로의 타이밍 다이어그램을 나타낸다. 그리고 도 3b 내지 도 3f는 본 발명의 일실시 예에 따른, 도 3a에 개시된 타이밍도에 따른 전압의 흐름도이다.
도 2 내지 도 3f를 참조하여 각 구간(P1 내지 P5)에서의 구성요소들의 동작에 관해 설명한다.
P1 구간에서 Q 노드는 프리 차징(Pre-charging)될 수 있다. P1 구간은 공급되는 스타트 신호를 통해 Q노드가 프리 차지되는 구간일 수 있다. P1 구간에서 스타트 신호는 스타트 신호단(VST)을 통해 제1 트랜지스터(T1)에 공급 또는 인가될 수 있다. 스타트 신호(VST)는 n-1번째 스테이지에서 출력된 게이트 구동 신호(VOUTn-1)일 수 있다.
P1 구간에서 스타트 신호의 전압이 하이(high) 상태가 됨에 따라 Q 노드의 전압도 하이(high) 상태의 전압으로 프리차지(Pre-charge)될 수 있다. 구체적으로, 스타트 신호의 전압이 하이(high) 상태가 되면, 제1 트랜지스터(T1)가 턴 온(Turn On)되어, Q 노드에 VGH-(VTH_T1)전압이 인가될 수 있다.
하이(high) 상태를 유지하는 스타트 신호(VST)의 전압은 제1 트랜지스터(T1)를 거쳐 제3 트랜지스터(T3)의 게이트와 제6 트랜지스터(T6)의 게이트에 공급될 수 있다.
하이(high) 상태를 유지하는 스타트 신호의 전압이 제1 트랜지스터(T1)를 거쳐 제6 트랜지스터(T6)에 공급되면, 제1 트랜지스터(T1) 그리고 제6 트랜지스터(T6)가 턴 온(Turn On)될 수 있다. 제6 트랜지스터(T6)가 턴 온(Turn On)됨에 따라, QB 노드에 저장된 전압은 기준 전위단(VSS)을 통해 방전될 수 있다.
그리고 스타트 신호와 함께 CLK3는 제3 클록 신호단(CLK3)을 통해 제5 트랜지스터(T5)와 제10 트랜지스터(T10)에 공급될 수 있다. CLK3가 하이(high) 상태가 되면, 제5 트랜지스터(T5)와 제10 트랜지스터(T10)가 턴 온(Turn On)될 수 있다. 출력 노드에 저장된 출력 전압은 턴 온(Turn On)된 제10 트랜지스터(T10)를 통해 기준 전위단(VSS)으로 방전될 수 있다.
P2 구간에서 Q노드는 부트스트랩핑(bootstrapping)될 수 있다. P2 구간은 Q 노드가 CLK1에 의해 부트스트랩되는 구간일 수 있다. P2 구간은 부트스트랩 구간(bootstrap phase)이라 칭할 수 있다.
P2 구간에서, CLK1의 전압이 하이(high) 상태가 됨에 따라 제2 트랜지스터(T2)의 게이트와 소스/드레인이 오버랩(overlap)되어 발생되는 기생 커패시턴스로 인해 Q 노드에 제1 커플링 효과가 발생할 수 있다. 예를 들어, 일반적으로 많이 사용되는 staggerd 구조의 TFT의 경우, 게이트와 소스/드레인 사이에 상당 부분의 면적이 오버랩됨으로써 기생 커패시턴스가 발생될 수 있다.
Q 노드의 전압은 제1 커플링 효과로 인해 부트스트랩되어 상승할 수 있다. 제2 트랜지스터(T2)가 턴 온(Turn On)되어 Q 노드가 하이(high) 상태가 될 수 있다. Q 노드가 하이(high) 상태가 되면, 제3 트랜지스터(T3)가 턴 온(Turn On)되고, 제6 트랜지스터(T6)는 턴 온(Turn On)를 계속해서 유지할 수 있다.
제3 트랜지스터(T3)가 턴 온(Turn On)되면, VOUT 신호는 출력단(VOUT)을 통해 출력될 수 있다. 그리고 제6 트랜지스터(T6)가 턴 온(Turn On)된 상태를 계속해서 유지함으로써, QB 노드에 저장된 전압은 계속해서 기준 전위단(VSS)을 통해 방전될 수 있다.
P3 구간에서 QB 노드는 차징(Charging)될 수 있다. P3 구간은 QB 노드가 CLK2에 의해 차지되는 구간일 수 있다. P3 구간은 QB 차징 구간이라 칭할 수 있다.
P3 구간에서, CLK2의 전압이 하이(high) 상태가 됨에 따라, QB 노드의 전압도 하이(high) 상태의 전압으로 차지(charge)될 수 있다. 구체적으로, CLK2의 전압이 하이(high) 상태가 되면, 제9 트랜지스터(T9)가 턴 온(Turn On)되어, QB 노드에 VGH-(VTH_T9)전압이 충전될 수 있다. 즉, CLK2가 VGH일 때, 제9 트랜지스터(T9)가 동작하므로, QB 노드에 VGH에서 제9 트랜지스터(T9)의 문턱전압(VTH_T9) 차이 만큼의 전압이 충전될 수 있다. 이때, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 턴 오프(Turn Off)될 수 있다.
하이(high) 상태를 유지하는 CLK2의 전압은 제9 트랜지스터(T9)를 거쳐 제8 트랜지스터(T8)의 게이트와 제4 트랜지스터(T4)의 게이트에 공급될 수 있다.
하이(high) 상태를 유지하는 CLK2의 전압이 제9 트랜지스터(T9)를 거쳐 제4 트랜지스터(T8)에 공급되면, 제9 트랜지스터(T9) 그리고 제4 트랜지스터(T6)가 턴 온(Turn On)될 수 있다. 제4 트랜지스터(T4)가 턴 온(Turn On)됨에 따라, 출력 노드에 저장된 출력 전압은 턴 온(Turn On)된 제4 트랜지스터(T4)를 통해 기준 전위단(VSS)으로 방전될 수 있다.
그리고 CLK2와 함께 리셋 신호가 리셋신호단(RESET)을 통해 제7 트랜지스터(T7)와 제11 트랜지스터(T11)에 공급될 수 있다. 리셋 신호가 하이(high) 상태가 되면, 제7 트랜지스터(T7)와 제11 트랜지스터(T11)가 턴 온(Turn On)될 수 있다.
Q 노드에 저장된 전압은 턴 온(Turn On)된 제7 트랜지스터(T7)를 통해 기준 전위단(VSS)을 통해 방전될 수 있다. 그리고 출력 노드에 저장된 출력 전압은 턴 온(Turn On)된 제11 트랜지스터(T11)를 통해 기준 전위단(VSS)으로 방전될 수 있다.
리셋 신호(VST)는 n+1번째 스테이지에서 출력된 게이트 구동 신호(VOUTn+1)일 수 있다.
P4 구간에서 QB 노드는 저장될 수 있다. P4 구간은 QB 노드가 CLK3에 의해 저장되는 구간일 수 있다. P4 구간은 QB 저장 구간이라 칭할 수 있다.
P4 구간에서, CLK3의 전압이 하이(high) 상태가 되면, CLK2의 전압이 로우(low) 상태가 될 수 있다. CLK3의 전압이 하이(high) 상태가 되면 제8 트랜지스터(T8)는 턴 온(Turn On)되고, CLK2의 전압이 로우(low) 상태가 되면 제9 트랜지스터(T9)는 턴 오프(Turn Off)될 수 있다.
제5 트랜지스터(T5)가 턴 온(Turn On)되면, QB 노드에 저장된 VGH-(VTH_T9)전압은 턴 온(Turn On)된 제5 트랜지스터(T5)와 제8 트랜지스터(T8)를 통해 기준 전위단(VSS)에 연결되어 방전되기 시작할 수 있다.
QB 노드에 저장된 VGH-(VTH_T9)전압은 VSS+(VTH_T8)전압이 저장될 때까지 방전될 수 있다. QB 노드에 VSS+(VTH_T8)전압이 저장되면, 제8 트랜지스터(T8)는 턴 오프(Turn Off)될 수 있다.
즉, CLK3이 VGH일 때, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 동작하므로, QB 노드에 VSS가 인가될 수 있다. QB 노드는 저장된 VGH-(VTH_T9)전압이 VSS에서 제8 트랜지스터(T8)의 문턱전압(VTH_T8)이 더해진 VSS+(VTH_T8)전압이 될 때까지 방전될 수 있다. QB 노드에 VSS+(VTH_T8)전압이 저장되면, 제8 트랜지스터(T8)는 턴 오프(Turn Off)될 수 있다. 이때, 제9 트랜지스터(T9)와 제6 트랜지스터(T6)는 턴 오프(Turn Off)될 수 있다.
그리고 하이(high) 상태를 유지하는 CLK3의 전압은 제10 트랜지스터(T10)에 공급될 수 있다. 제10 트랜지스터(T10)가 턴 온(Turn On)됨에 따라, 출력 노드에 저장된 출력 전압은 턴 온(Turn On)된 제10 트랜지스터(T10)를 통해 기준 전위단(VSS)으로 방전될 수 있다.
P5 구간에서 QB 노드는 보상될 수 있다. P5 구간은 QB 노드가 CLK1에 의해 보상되는 구간일 수 있다. P5 구간은 QB 보상 구간이라 칭할 수 있다.
P5 구간에서, CLK1의 전압이 하이(high) 상태가 되면, 제2 커패시터(C2)를 통해 QB 노드에 커플링 전압이 발생될 수 있다. 예를 들어, 커플링 전압은 VSS+(VTH_T8)+△V일 수 있다. △V는 아래와 같은 수학식 1을 통해 구할 수 있다.
Figure 112018120972712-pat00001
결과적으로 본 발명에서 전기적 스트레스로 인한 제8 트랜지스터(T8)의 문턱전압 이동과 제4 트랜지스터(T4)의 문턱전압이 이동되는 정도는 같을 수 있다. 즉, 풀다운 트랜지스터인 제4 트랜지스터(T4)는 문턱전압의 이동에 관계없이 VGH 전압으로 출력 노드(O node)에 저장된 출력 전압과 및 Q 노드에 저장된 전압을 한번에 방전시킬 수 있다. 제4 트랜지스터(T4)가 턴 온(turn on)되면, 출력 노드(O node)와 Q 노드는 동시에 방전될 수 있다.
상술한 바와 같이, 제4 트랜지스터(T4)는 풀다운 트랜지스터의 역할을 수행할 수 있다. 본 발명에서는 풀다운 트랜지스터인 제4 트랜지스터(T4)의 문턱 전압 보상을 위해 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제9 트랜지스터(T9) 그리고 제2 커패시터(C2)로 구성된 회로를 추가로 구성하며, CLK1, CLK2의 전압을 이용하여 문턱전압을 보상할 수 있다.
또한, 본 발명은 제2 트랜지스터(T2)를 이용하여 Q 노드와 출력단(VOUT)의 풀다운 트랜지스터를 공유하므로 Q 노드에 대한 풀다운 트랜지스터를 제거하여 회로를 보다 간단히 구현할 수 있다.
또한, 본 발명은 CLK1의 전압이 하이(high) 상태인 VGH 상태일 때마다 제3 트랜지스터(T3)의 기생 커패시터로 인해 Q 노드에 리플이 발생할 수 있고, 이는 출력단(VOUT)에 오작동을 야기할 수 있다. 하지만 본 발명은 해당 구간에 제2 트랜지스터(T2)가 턴 온(Turn On)되므로 Q 노드의 리플 전압을 제4 트랜지스터(T4)로 방전시킬 수 있다.
그리고 본 발명은 QB 노드가 동작하지 않는 구간에 대해 CLK3로 동작하는 제10 트랜지스터(T10)을 추가로 설계하여 Q 노드 동작구간을 제외하고, 출력단(VOUT)을 100% 방전시켜 회로의 신뢰성을 확보할 수 있다.
상술한 바와 같이, 본 발명은 동작구간 외의 구간에서 출력단에 발생될 수 있는 노이즈를 더욱 확실하게 제거함으로써, 회로의 신뢰성과 안정성이 더욱 향상될 수 있다.
회로는 공지된 다양한 종류의 TFT를 이용하여 구현될 수 있다. 일 예로, 회로는 a-Si:H, Poly-Si TFT, Organic TFT 또는 Oxide TFT 등을 이용하여 구현될 수 있다. 일 예로, 회로는 AMOLE 또는 AMLED TFT Panel의 내장용 Oxide TFT 게이트 드라이버에 이용될 수 있다.
도 4는 본 발명의 일실시 예에 따른, 게이트 드라이버의 블록 다이어그램을 나타낸다.
도 4를 참조하면, 게이트 드라이버(120, 도 1 참조)는 다수의 게이트 라인(gl 160, 도 1 참조)을 각각 구동하는 다수의 스테이지가 형성된 트랜지스터부(410) 및 각 스테이지에 세 개의 클록 신호(CLK1, CLK2 및 CLK3)를 공급하는 클록 라인부(420)를 포함할 수 있다. 예를 들어, 클록 신호는 제1 클록 신호(CLK1), 제2 클록 신호(CLK2) 그리고 제3 클록 신호(CLK3)를 포함할 수 있다.
트랜지스터부(410)는 복수의 스테이지를 포함할 수 있다. 각 스테이지는 동일한 게이트 구동 회로로 구성되며, 세 개의 클록 신호를 제공받고, 스타트 신호(VST)의 입력에 따라 게이트 구동 신호(VOUT)를 출력할 수 있다. 각 스테이지에서 출력된 게이트 구동 신호는 전기적으로 연결된 게이트 라인(gl 160, 도 1 참조)을 구동할 수 있다. 예를 들어, 상술한 도 2의 게이트 구동 회로가 각 스테이지에 구현될 수 있다.
제1 스타트 신호(VST1)가 제1 스테이지(Stage 1)에 입력되면, 제1 스테이지(Stage 1)는 제1 게이트 구동 신호(VOUT1)를 출력할 수 있다. 이후, 제1 스테이지(Stage 1)에서 출력된 제1 게이트 구동 신호(VOUT1)는 제2 스테이지(Stage 2)의 스타트 신호로 인가될 수 있다. 즉, 이전 스테이지에서 출력된 출력 신호는 다음 스테이지의 스타트 신호가 될 수 있다.
이하에서는, 도 5 및 도 6을 통해, 도 2의 회로를 이용하여 시뮬레이션을 수행한 결과에 대해 설명한다.
이하의 시뮬레이션 결과들은, oxide TFT 기반의 Smart Spice 시뮬레이션을 수행한 결과를 나타낼 수 있다. 시뮬레이션에 사용된 oxide TFT 모델의 문턱 전압(threshold valtage)은 +2.1V이며, 채널 길이(channel length)는 5um 일 수 있다. 클록 신호(CLK), 스타트 신호(VST, VOUT n-1)는 -5V ~ +28V로 스윙할 수 있다. 기준 전위(VSS 또는 VL )는 -5V의 전압을 가질 수 있다. 또한, 이하의 시뮬레이션 결과들은 HD(13 66Х768) 해상도의 디스플레이 패널을 고려하여 각 스테이지(stage)의 출력단에 RC load(R=4kΩ, C=100pF)를 설계하여 진행되었다.
도 5는 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +2.1V 일 때의 Q 노드 및 QB 노드의 파형을 나타낸다.
도 5에 도시된 바와 같이, 풀다운 트랜지스터의 문턱전압이 +2.1V 일 때의 Q 노드 및 QB 노드의 시뮬레이션 결과이다.
Q 노드 동작 구간에서 프리 차지(pre-charge) 및 부트스트래핑 전압은 각각 +25.9V, +57.8V 일 수 있다.
또한 QB 노드의 문턱전압 보상 여부를 확인하였을 때 제4 트랜지스터(T4)의 문턱전압인 +2.1V만큼 저장되었음을 확인할 수 있으며(VSS+VTH_T4= -2.9V) 이후 문턱전압 만큼의 전압이 QB 노드에 보상되고 있음을 알 수 있다.
도 6은 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +2.1V 일 때의 출력단의 파형을 나타낸다.
도 6에 도시된 바와 같이, 풀다운 트랜지스터의 문턱전압이 +2.1V 일 때의 VOUT 출력 특성 시뮬레이션 결과이다. 759, 761, 763번째 출력에서 전압 손실 없이 +28V의 전압이 유지되고 있음을 알 수 있다. 즉, 시뮬레이션 결과 출력된 게이트 구동 신호(VOUT)들은 모두 하이 상태의 전압(+28V)을 유지할 수 있다.
도 7은 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +14.1V 일 때의 Q 노드 및 QB 노드의 파형을 나타낸다.
도 7에 도시된 바와 같이, 풀다운 트랜지스터의 문턱전압이 +14.1V 일 때 Q 및 QB 노드의 시뮬레이션 결과이다. 이때에도 QB 노드에 제4 트랜지스터(T4)의 문턱전압은 보상될 수 있다(VSS+VTH_T4= +9V).
도 8은 본 발명의 일실시 예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 풀다운 트랜지스터의 문턱전압이 +14.1V 일 때의 출력단의 파형을 나타낸다.
도 8에 도시된 바와 같이, 풀다운 트랜지스터의 문턱전압이 +14.1V 일 때 제안된 게이트 드라이버 회로의 VOUT 시뮬레이션 파형이며, +12V 만큼의 문턱전압의 이동에도 불구하고 각 출력에서 전압 손실 없이 +28V의 전압이 출력될 수 있다. 즉, 시뮬레이션 결과 출력된 게이트 구동 신호(VOUT)들은 모두 하이 상태의 전압(+28V)을 유지할 수 있다.
본 발명의 실시 예 및 본 명세서에 첨부된 도면은 전술한 기술에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 전술한 기술의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시 예는 모두 전술한 기술의 권리범위에 포함되는 것이 자명하다고 할 것이다.
110: 디스플레이 패널
120: 게이트 드라이버
130: 소스 드라이버
140: 타이밍 컨트롤러
150: 전원부
160: 게이트 라인(gl)
170: 소스 라인(sl)

Claims (18)

  1. 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서,
    상기 게이트 구동 회로는,
    상기 스타트 신호에 따라 주기적으로 프리차지되고, 제1 클럭 신호에 따라 부트스트랩되는 Q 노드;
    상기 스타트 신호에 따라 기준 전위로 방전되고, 제2 클럭 신호에 따라 제1 전압으로 충전되고, 제3 클럭 신호에 따라 기준 전위보다 높은 제2 전압까지 방전되고, 상기 제1 클럭 신호에 따라 상기 제2 전압보다 높은 제3 전압으로 충전되는 QB 노드;
    상기 제2 클럭 신호에 따라 상기 Q 노드에 충전된 전압을 방전시키고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 풀 다운 트랜지스터; 및
    상기 풀 다운 트랜지스터와 연결되고, 상기 풀 다운 트랜지스터의 문턱 전압을 보상하는 보상부;를 구비하는 게이트 구동 회로.
  2. 제1 항에 있어서,
    상기 Q 노드의 일단은 일단이 제1 트랜지스터(T1)의 소스와 연결되고, 상기 제1 트랜지스터(T1)의 드레인과 게이트는 스타트 신호단(VST)에 연결되고,
    상기 Q 노드의 타단은 제3 트랜지스터(T3)의 게이트 그리고 제1 커패시터(C1)의 일단과 연결되고, 상기 제1 트랜지스터(T1)의 소스는 제2 트랜지스터(T2)의 소스, 제6 트랜지스터(T6)의 게이트 그리고 제7 트랜지스터(T7)의 드레인과 연결되는 게이트 구동 회로.
  3. 제2 항에 있어서,
    상기 QB 노드의 일단은 제9 트랜지스터(T9)의 소스와 연결되고, 상기 제9 트랜지스터(T9)의 드레인과 게이트는 제2 클록 신호단(CLK2)에 연결되고,
    상기 QB 노드의 타단은 제4 트랜지스터(T4)의 게이트 그리고 제8 트랜지스터(T8)의 게이트와 연결되고, 상기 제9 트랜지스터(T9)의 소스는 제2 커패시터(C2)의 타단, 제5 트랜지스터(T5)의 소스 그리고 상기 제6 트랜지스터(T6)의 드레인과 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 상기 제8 트랜지스터(T8)의 드레인과 연결되는 게이트 구동 회로.
  4. 제3 항에 있어서,
    상기 출력 노드는 상기 제3 트랜지스터(T3)의 소스, 상기 제4 트랜지스터(T4)의 소스, 상기 제1 커패시터(C1)의 타단, 제2 트랜지스터(T2)의 드레인, 제10 트랜지스터(T10)의 드레인 그리고 제11 트랜지스터(T11)의 드레인과 연결되는 게이트 구동 회로.
  5. 제4 항에 있어서,
    상기 게이트 구동 회로는
    상기 제2 트랜지스터(T2)의 게이트, 상기 제3 트랜지스터(T3)의 드레인 그리고 상기 제2 커패시터(C2)의 일단과 연결되는 제1 클록 신호단(CLK1);
    상기 제5 트랜지스터(T5)의 게이트 및 제10 트랜지스터(T10)의 게이트와 연결되는 제3 클록 신호단(CLK3);
    상기 제7 트랜지스터(T7)의 게이트 및 상기 제11 트랜지스터(T11)의 게이트와 연결되는 리셋 신호단(RESET); 및
    상기 제4 트랜지스터(T4)의 소스, 상기 제6 트랜지스터(T6)의 소스, 상기 제7 트랜지스터(T7)의 소스, 상기 제8 트랜지스터(T8)의 소스, 상기 제10 트랜지스터(T10)의 소스 그리고 상기 제11 트랜지스터(T11)의 소스와 연결되는 기준 전위단(VSS);을 구비하는 게이트 구동 회로.
  6. 제5 항에 있어서,
    상기 보상부는
    상기 제5 트랜지스터(T5), 상기 제6 트랜지스터(T6), 상기 제8 트랜지스터(T8), 상기 제9 트랜지스터(T9) 그리고 상기 제2 커패시터(C2)를 구비하는 게이트 구동 회로.
  7. 제6 항에 있어서,
    상기 보상부는 상기 제1 클럭 신호와 상기 제2 클럭 신호를 이용하여 상기 풀 다운 트랜지스터의 문턱 전압을 보상하되,
    상기 풀 다운 트랜지스터는 상기 제4 트랜지스터(T4)인 게이트 구동 회로.
  8. 제7 항에 있어서,
    상기 제8 트랜지스터(T8)와 상기 제4 트랜지스터(T4)는
    상기 제1 클럭 신호와 상기 제2 클럭 신호를 통해 동시에 충/방전되는 게이트 구동 회로.
  9. 제8 항에 있어서,
    상기 게이트 구동 회로는
    상기 제2 트랜지스터(T2)를 이용하여 상기 Q 노드와 상기 제4 트랜지스터(T4)를 공유하고,
    상기 제2 트랜지스터(T2)가 턴 온되면, 상기 Q 노드의 리플 전압을 상기 제4 트랜지스터(T4)를 통해 상기 기준 전위단으로 방전시키는 게이트 구동 회로.
  10. 복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 및
    스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하는 디스플레이 장치에 있어서,
    상기 게이트 구동 회로는,
    상기 스타트 신호에 따라 주기적으로 프리차지되고, 제1 클럭 신호에 따라 부트스트랩되는 Q 노드;
    상기 스타트 신호에 따라 기준 전위로 방전되고, 제2 클럭 신호에 따라 제1 전압으로 충전되고, 제3 클럭 신호에 따라 기준 전위보다 높은 제2 전압까지 방전되고, 상기 제1 클럭 신호에 따라 상기 제2 전압보다 높은 제3 전압으로 충전되는 QB 노드;
    상기 제2 클럭 신호에 따라 상기 Q 노드에 충전된 전압을 방전시키고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 풀 다운 트랜지스터; 및
    상기 풀 다운 트랜지스터와 연결되고, 상기 풀 다운 트랜지스터의 문턱 전압을 보상하는 보상부;를 구비하는 디스플레이 장치.
  11. 제10 항에 있어서,
    상기 Q 노드의 일단은 일단이 제1 트랜지스터(T1)의 소스와 연결되고, 상기 제1 트랜지스터(T1)의 드레인과 게이트는 스타트 신호단(VST)에 연결되고,
    상기 Q 노드의 타단은 제3 트랜지스터(T3)의 게이트 그리고 제1 커패시터(C1)의 일단과 연결되고, 상기 제1 트랜지스터(T1)의 소스는 제2 트랜지스터(T2)의 소스, 제6 트랜지스터(T6)의 게이트 그리고 제7 트랜지스터(T7)의 드레인과 연결되는 디스플레이 장치.
  12. 제11 항에 있어서,
    상기 QB 노드의 일단은 제9 트랜지스터(T9)의 소스와 연결되고, 상기 제9 트랜지스터(T9)의 드레인과 게이트는 제2 클록 신호단(CLK2)에 연결되고,
    상기 QB 노드의 타단은 제4 트랜지스터(T4)의 게이트 그리고 제8 트랜지스터(T8)의 게이트와 연결되고, 상기 제9 트랜지스터(T9)의 소스는 제2 커패시터(C2)의 타단, 제5 트랜지스터(T5)의 소스 그리고 상기 제6 트랜지스터(T6)의 드레인과 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 상기 제8 트랜지스터(T8)의 드레인과 연결되는 디스플레이 장치.
  13. 제12 항에 있어서,
    상기 출력 노드는 상기 제3 트랜지스터(T3)의 소스, 상기 제4 트랜지스터(T4)의 소스, 상기 제1 커패시터(C1)의 타단, 제2 트랜지스터(T2)의 드레인, 제10 트랜지스터(T10)의 드레인 그리고 제11 트랜지스터(T11)의 드레인과 연결되는 디스플레이 장치.
  14. 제13 항에 있어서,
    상기 게이트 구동 회로는
    상기 제2 트랜지스터(T2)의 게이트, 상기 제3 트랜지스터(T3)의 드레인 그리고 상기 제2 커패시터(C2)의 일단과 연결되는 제1 클록 신호단(CLK1);
    상기 제5 트랜지스터(T5)의 게이트 및 제10 트랜지스터(T10)의 게이트와 연결되는 제3 클록 신호단(CLK3);
    상기 제7 트랜지스터(T7)의 게이트 및 상기 제11 트랜지스터(T11)의 게이트와 연결되는 리셋 신호단(RESET); 및
    상기 제4 트랜지스터(T4)의 소스, 상기 제6 트랜지스터(T6)의 소스, 상기 제7 트랜지스터(T7)의 소스, 상기 제8 트랜지스터(T8)의 소스, 상기 제10 트랜지스터(T10)의 소스 그리고 상기 제11 트랜지스터(T11)의 소스와 연결되는 기준 전위단(VSS);을 구비하는 디스플레이 장치.
  15. 제14 항에 있어서,
    상기 보상부는
    상기 제5 트랜지스터(T5), 상기 제6 트랜지스터(T6), 상기 제8 트랜지스터(T8), 상기 제9 트랜지스터(T9) 그리고 상기 제2 커패시터(C2)를 구비하는 디스플레이 장치.
  16. 제15 항에 있어서,
    상기 보상부는 상기 제1 클럭 신호와 상기 제2 클럭 신호를 이용하여 상기 풀 다운 트랜지스터의 문턱 전압을 보상하되,
    상기 풀 다운 트랜지스터는 상기 제4 트랜지스터(T4)인 디스플레이 장치.
  17. 제16 항에 있어서,
    상기 제8 트랜지스터(T8)와 상기 제4 트랜지스터(T4)는
    상기 제1 클럭 신호와 상기 제2 클럭 신호를 통해 동시에 충/방전되는 디스플레이 장치.
  18. 제17 항에 있어서,
    상기 게이트 구동 회로는
    상기 제2 트랜지스터(T2)를 이용하여 상기 Q 노드와 상기 제4 트랜지스터(T4)를 공유하고,
    상기 제2 트랜지스터(T2)가 턴 온되면, 상기 Q 노드의 리플 전압을 상기 제4 트랜지스터(T4)를 통해 상기 기준 전위단으로 방전시키는 디스플레이 장치.
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