TWI394118B - 降低電子迴路中自舉點電壓之方法及利用前述方法之裝置 - Google Patents

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Description

降低電子迴路中自舉點電壓之方法及利用前述方法之裝置
本發明係關於一電子迴路，如移位暫存器電路，更係關於具有自舉點(bootstrap point)之電子迴路。
移位暫存器一般用於驅動顯示面板，如薄膜電晶體液晶顯示(TFT－LCD)面板。典型的TFT－LCD顯示面板中，複數個像素乃編排成兩維陣列。該等像素由複數個資料線及複數個閘極線組成。該等資料線及閘極線分別連接至資料源驅動器及閘極線驅動器。閘極線驅動器包括一移位暫存器模組，其具有複數個移位暫存器單元彼此串聯，以致某移位暫存單元級之輸出端能連接至其後移位暫存單元級之輸入端。移位暫存模組中之各移位暫存單元之輸出端乃連接至顯示面板之閘極線以連續驅動像素陣列。移位暫存模組中之所有移位暫存單元連接至一時脈訊號(CK)，一互補或反相時脈訊號(XCK)和一電源電壓(VSS)。
第1圖為一採用先前技術之移位暫存器(Shift Register/SR)電路。如第1圖所示，該移位暫存電路2包括四個電晶體Q1－Q4和一反相器20。該第一電晶體Q1閘極耦接至反相時脈訊號XCK，第一源極/汲極耦接至一前級移位暫存單元的輸出端(N－1)。該反相器20之輸入端耦接至該第一電晶體Q1之第一源極/汲極。第二電晶體Q2具有一閘極耦接至該第一電晶體Q1之第二源極/汲極；一第一源極/汲極耦接至時脈訊號CK；以及一第二源極/汲極耦接至一輸出端N。該第三電晶體Q3具有一閘 極耦接至反相器20之輸出端；一第一源極/汲極耦接至該輸出端N；以及一第二源極/汲極耦接至電源電壓VSS。在第1圖所示之移位暫存電路中，A點介於第二電晶體Q2之閘極與第一電晶體Q1之第二源極/汲極之間，該點即所謂之自舉點。該自舉點A和第二電晶體Q2之第二源極/汲極呈現電容性耦接如圖中電容C所示。
該移位暫存電路之操作說明如下。當一反相時脈訊號XCK於一高電位，該第一電晶體Q1被開啟。前級移位暫存單元(N－1)通過第一電晶體Q1輸出一高電位使第二電晶體Q2開啟。結果，輸出端(N)輸出一時脈訊號至次級移位暫存單元(N＋1)。另外，該第四電晶體Q4被次級移位暫存單元(N＋1)之輸出訊號所開啟。當該第四電晶體被開啟時，輸出端(N)輸出一低電位訊號。
第2圖為一時序圖，其表示相對於時脈訊號CK、反相時脈訊號XCK與自舉點A電位，該本級N、前級N－1及次級N＋1的移位暫存器之輸出端。
當該前級移位暫存單元之該輸出端輸出端(N－1)輸出一低電位訊號至該反相器20，該反相器輸出一高電位訊號至該第三電晶體Q3。因此，該輸出端(N)維持一低電位。
當該第一電晶體Q1於時間周期t1時開啟，則自舉點A之電位與輸出訊號N約略等同(其間差值約為電晶體閾電壓，請見第3圖)。當該反相時脈訊號XCK處於低電位，則該自舉點A進入一浮動態。依照饋穿壓降(feed－through voltage drop)理論，該閘極與該第二電晶體Q2的第一源極/汲極間的電壓差維持穩定。當該時脈訊號CK於時間周期t2時處於高電位，該自舉點A則處於一更高之電位 Vb1(請見第3圖)。於時間周期t3間，該次級移位暫存單元之輸出(N＋1)為高壓，而該自舉點A之電位於是放電至低電位。
如第3圖所示，該自舉點A之電位等同時間周期t2時之Vb1，該Vb1給定如下： Vb1＝2×(VDD－VSS)－Vth
其中VDD為該汲極電壓且其略同於CK於高電位時之電壓，而VDD又比VSS為高。因為於時間周期t2時電位Vb1相對輸出端(N－1)之電位來得高，該源/汲極電壓對該第一電晶體Q1產生一壓力。該高壓可破壞該第一電晶體Q1而導致移位暫存電路中之電位漂移。
相同的，在電子迴路中，利用第一電晶體做開關以於一時脈周期中提供第二電晶體之閘極一偏壓，並且用以於互補時脈周期中維持該閘極或該自舉點的電荷及電位，其將使得該第一電晶體於互補時脈周期內原本已相對較高之源/汲極電壓再被提高。該源/汲極電壓外加一高壓力於該第一電晶體。
若能有一方法或裝置能降低自舉點之電位而使該第一電晶體之源汲電位得以下降，將會是理想而有利的發明。
移位暫存模組中，其具有複數個移位暫存單元編排成串接模式，本級移位暫存單元自前級移位暫存單元接收輸出脈衝以產生本級之輸出脈衝。一般來說，一第一電晶體耦接至前級移位暫存單元之輸出，其被當作一開關以接收 來自前級之輸出脈衝。當前級輸出脈衝抵達時，該電晶體即操作於導通態。該前級輸出脈衝傳送至本級移位暫存單元之第二電體之閘極以致使該第二電晶體進入導通態。在接收該輸出脈衝之後，該第一電晶體操作於非導通態且一輸出脈衝產生於該本級移位暫存單元。當該本級移位暫存單元輸出一輸出脈衝，該第一電晶體上之壓差不必要地提高，並對該第一電晶體產生一壓力。本發明提供一方法及電路元件以降低當本級移位暫存單元輸出其輸出脈衝時該第一電晶體其上之電壓。特別的是，本發明使用一放電電路耦接至該第二電晶體之閘極以降低該第一電晶體其上之電壓差。
因此，本發明之第一面向為用於一電子迴路方法。本方法包括：耦接一放電元件至該電路部於該電路部之一耦接點上，其中該電路部於一第一時期和接續該第一時期後之一第二時期中是可操作的，而該耦接點於該第一時期具有一第一電位且於該第二時期具有一第二電位；透過該放電元件降低於該第二時期中該耦接點上之該第二電位，其中該電路部包括：一輸入元件，可操作於一連接狀態和一非連接態，以及一輸出元件，具有一輸出端和一閘極，且於該電路部中之該耦接點上耦接至該輸入元件，其中當該電路部操作於該第一時期時，則該輸入元件操作於該連接態，並透過該耦接點提供該輸出元件之該閘極一偏壓，其中該偏壓大體上相等於該第一電位，而當該電路部操作於該第二時期時，則該輸入元件操作於該非連接態，則該耦接點上之電位，部分因為該輸出元件之輸出端上之一增加電位之故，而從該第一電位增加至該第二電位。
依照本發明之一實施例，該輸入元件包括一第一電晶體，而當該輸入元件操作於該連接態，則該第一電晶體操作於一導通態，而當該輸入元件操作於該非連接態，則該第一電晶體操作於一非導通態，而其中該輸出元件包括一第二電晶體，其具有一源極/汲極耦接至該輸出端。
依照本發明之一實施例，該放電元件具有一第三電晶體，包括一第一源極/汲極耦接至該耦接點、一閘極耦接至該耦接點，以及一第二源極/汲極耦接大體上相等於該第一電位之一參考電位，以使該第一時期維持該第一電位並於該第二時期降低該第二電位。
依照本發明之一實施例，該第一電晶體包括一第一汲極/源極耦接至該耦接點、一第二汲極/源極耦接至一輸入端以接收一輸入電位，其大體上相等於該第一時期中之該第一電位，以及一閘極，耦接至一時脈訊號以使該第一電晶體在該第一時期中操作於該導通態。
依照本發明之另一實施例，該第一電晶體包括一第一汲極/源極耦接至該耦接點、一第二汲極/源極和一閘極，兩者皆耦接至一輸入端以接收一輸入電位大體相等於該第一時期間之該第一電位。
依照本發明之不同之實施例，該第一電晶體包括一第一汲極/源極耦接至該耦接點、一第二汲極/源極耦接至一時脈訊號大體相等於該第一時期中之該第一電位，以及一閘極，耦接至一輸入端以接收一輸入電位而使得該第一電晶體於該第一時期間操作於該導通態。
本發明之第二面向為一電子迴路，其包括一輸入元件，可操作於一連接態和一非連接態；一輸出元件具有一 輸出端和一閘極於一耦接點上耦接至該輸入元件，以及一放電元件耦接至該耦接點，其中該電子迴路可操作於一第一時期和接續該第一時期後之一第二時期，而其中於該第一時期，該輸入元件操作於該連接態以透過該耦接點以提供一第一電位至該輸出元件之該閘極，以及於該第二時期，該輸入元件操作於該非連接態，而在耦接點上之一電位，部分因為該輸出元件之該輸出端上之一增加電位之故，其從該第一電位增加至一第二電位，且其中該放電元件乃用於降低該耦接點上於該第二時期中之該第二電位。
依照本發明之一實施例，該輸入元件包括一第一電晶體。當該輸入元件操作於該導通態時，該第一電晶體則操作於一導通態，而當該輸入元件操作於一非導通態時，則該第一電晶體操作於一非導通態，而其中該輸出元件包括一第二電晶體，其具有一源極/汲極耦接至該輸出端。
依照本發明之一實施例，該放電元件包括一第三電晶體，其具有一第一源極/汲極耦接至該耦接點、一閘極耦接至該耦接點，以及一第二源極/汲極耦接大體上相等於該第一電位之一參考電位，以致能於該第一時期中維持該第一電位，並於該第二時期中降低該第二電位。
依照本發明之一實施例，其中該第一電晶體包括一第一汲極/源極耦接至該耦接點、一第二汲極/源極耦接至一輸入端以於該第一時期接收大體上相等於該第一電位之一輸入電壓，以及一閘極，耦接至一時脈訊號以使該第一電晶體於該第一時期操作於該導通態上。
依照本發明之另一實施例，該第一電晶體包括一第一汲極/源極耦接至該耦接點、一第二汲極/源極和一閘 極，兩者皆耦接至一輸入端以於該第一時期接收大體上相等於該第一電位之一輸入電壓。
依照本發明不同之實施例，該第一電晶體包括一第一汲極/源極耦接至該耦接點、一第二汲極/源極耦接至大體相等於該第一時期中的該第一電位之一時脈訊號，以及一閘極耦接至一輸入端以接收一輸入電位使得該第一電晶體於該第一時期間操作於該導通態。
依照本發明之一實施例，該第二電晶體更包括一第二源極/汲極耦接至與該時脈訊號互補之一第二時脈訊號。
依照本發明之一實施例，電子迴路，更包括一反相器，具有一輸出端、一第三電晶體，具有一閘極和一第一源極/汲極，以及一第四電晶體，具有一閘極、一第一源極/汲極和一第二源極/汲極，其中該放電元件包括一第五電晶體，其具有一第一源極/汲極耦接至該耦接點、一閘極耦接至該耦接點，以及一第二源極/汲極耦接至大體上相等於該第一電位之一第一參考電壓，以致能於該第一時期維持該第一電位，並於該第二時期降低該第二電位，而其中該第三電晶體之閘極耦接至該反相器之該輸出，該第三電晶體之該第一源極/汲極耦接至該輸出端，而該三電晶體之該第二源極/汲極耦接至一第二參考電位，而該第四電晶之閘極耦接至一第二輸入端，該第四電晶體之該第一源極/汲極耦接至該輸出端，該第四電晶體之該第二源極/汲極耦接至該第二參考電位。
依照本發明之另一實施例，該第一至第五電晶體為NMOS電晶體，而該第一電晶體之第一源極/汲極耦接至該反相器之一輸入端，而該第二參考電位較該第一參考電 位低。
依照本發明之另一實施例，該第一至第五電晶體為PMOS電晶體，而該第三電晶體之源極/汲極耦接至該反相器之一輸入端，而該第二參考電位較該第一參考電位高。
本發明之第三個面向為一移位暫存器，包括一第一時脈訊號輸入端、一第二時脈訊號輸入端、一第一電壓輸入端、一第二電壓輸入端、一起始脈衝輸入端，複數個其他移位暫存器單元排列成複數個級，所述個移位暫存器單元包括一第一輸入端、一第二輸入端、一輸出端、一反相器具有一輸出端、一放電單元具有一第一端和一第二端、一第一電晶體具有一閘極、一第一源極/汲極和一第二源極/汲極、一第二電晶體具有一閘極、一第一源極/汲極和一第二源極/汲極、一第三電晶體具有一閘極、一第一源極/汲極和一第二源極/汲極，以及一第四電晶體具有一閘極、一第一源極/汲極和一第二源極/汲極，其中該第一電晶體之閘極耦接至該第一時脈訊號輸入端，該第一電晶體之該汲極/源極耦接至該第一輸入端，而該第一電晶體之該第二汲極/源極耦接至該第二電晶體之該閘極，該第二電晶體之該第一源極/汲極耦接至該第二時脈輸入端，而該第二電晶體之該第二源極/汲極耦接至該輸出端，該第三電晶體之閘極耦接至該反相器之該輸出端，而該第三電晶體之該第一源極/汲極耦接至該輸出端，而該第三電晶體之該第二源極/汲極耦接至該第一電壓輸入端；該第四電晶體之閘極耦接至該第二輸出端、該第四電晶體之該第一源極/汲極耦接至該輸出端，而該第四電晶體之該第二 源極/汲極耦接至該第一電壓輸入端；而該放電電路之該第一端耦接至一第二電壓輸入端，而該放電電路之該第二端耦接至該第二電晶體之該閘極；而其中該等移位暫存器相串聯，並使得一移位暫存器之該第一輸入端以該移位暫存器之該輸出端耦接至該前級；該移位暫存器之該第二輸入端以該移位暫存器之該輸出端耦接至該次級；一第一級中該移位暫存器之該第一端耦接至該起始脈衝輸入；該第一時脈訊號輸入端和該第二時脈輸入端用於接收互補之時脈訊號；而該第一電壓輸入端和該第二電壓輸入端用以分別接收一第一電位及一相異的第二電位。
依照本發明之一實施例，該放電電路包括一電晶體具有一閘極、一第一源極/汲極和一第二源極/汲極，其中該第一源極/汲極耦接至該第放電電路之該第一端，而該第二源極/汲極之該閘極耦接至該放電電路之該第二端。
依照本發明之一實施例，該第一至第五電晶體是NMOS電晶體，而該第一電晶體之該第一源極/汲極耦接至該反相器之一輸入端，而該第一電位較該第二電位低。
依照本發明之另一實施例，該第一至第五電晶體為PMOS電晶體，而該第三電晶體之該第一源極/汲極耦接至該反相器.之一輸入端，而該第一電位較該第二電位高。
為使本發明更加清楚，請參閱以下實施方式並配合第4至12D圖。
本發明之主旨在降低自舉點(bootstrap point)上之電位，以使施加於電晶體或耦接至自舉點之電晶體之電壓得 以降低。有自舉點之電路會具有一電晶體用做為一開關，其於一時脈周期間提供一偏壓至一第二電晶體之閘極，並且於一互補時脈周期間維持閘極之電荷。該自舉點乃位於該第二電晶體之閘極。若該自舉點之電位於該互補時脈周期間提供該第一電晶體相對高的源/汲極電壓，則該源/汲極電壓會對該第一電晶體產生一壓力。第9圖表示一自舉電路部份。
在本發明中，一移位暫存電路是為了呈現該電路中之自舉點，並描述於該自舉點上之電位是如何發生的。該移位暫存電路顯示於該第1、4及7圖中，該自舉點標示為A而位於第二電晶體Q2之閘極上。
為了降低第1圖中移位暫存器之該自舉點A上之電位，本發明使用一放電電路以於時間周期t2上釋放電壓。第4圖為依照本發明一實施例之移位暫存電路。如該第4圖所示，該移位暫存電路100包括四個電晶體Q1－Q4以及一反相器120。該第一電晶體Q1具有一閘極耦接至該反相時脈訊號XCK，而一第一源極/汲極從一前級移位暫存單元上耦接至一輸出端(N－1)。該反相器120具有一輸入端耦接至該第一電晶體Q1之該第一源極/汲極、一第一源極/汲極耦接至該時脈訊號CK，而一第二源極/汲極耦接至一輸出端N。該第三電晶體Q3具有一閘極耦接至該反相器120之一第一輸出端、一第一源極/汲極耦接至該輸出端N，以及一第二源極/汲極耦接至該源極電壓VSS。該第四電晶體Q4具有一閘極從一次級移位單元耦接至一輸出端N＋1；一第一源極/汲極耦接至該輸出端N及一第二源極/汲極耦接至該源極電壓VSS。第4圖中所示之移 位暫存電路中，該自舉點A與該第二電晶體Q2之該第二源極/汲極呈現電容性地耦接，如圖中電容C所示。一放電電路耦接於該自舉點A。該放電電路，舉例而言，可由一電晶體Q5所構成。該放電電路也可由兩個或兩個以上之電晶體或二極體所構成。該第五電晶體Q5之該第一源極/汲極連接至該汲極電壓VDD，而該第五電晶體Q5之該第二源極/汲極連接至該第二電晶體Q2之閘極。該第五電晶體Q5之閘極連接至其第二源極/汲極。當位於該自舉點A之電位較該第五電晶體Q5之閾電位高時，則該第五電晶體Q5被開啟。如第6圖所示，經過短暫之放電後，自舉點A上之電位被降至Vb2： Vb2＝(VDD－VSS)＋n×Vth 其中n為連接於該汲極電壓VDD和該自舉點A之間之二極體或電晶體之數目。以第4圖為例，該數目為1。
該移位暫存電路100，如第4圖所示，可被分成兩電路部150和250。各部具有數種不同之實施例。該自舉電路部150一般如第9圖所示，而其變化型，舉例而言，如第10A圖至第10E圖所示。該基底電路部250具有變化型，舉例而言，如第12A圖和第12B圖所示。
第5圖表示第4圖中所示之該移位暫存電路之時序圖。第5圖表示自舉點A在各時期之電位。第4圖中該移位暫存電路之操作，除第二時期t2的放電過程外，類似第1圖中移位暫存器之操作。
當該反相時脈訊號XCK位於高電位，則該第一電晶體Q1被開啟。該前級移位暫存單元(N－1)透過該第一電晶體Q1輸出一高電位訊號以開啟該第二電晶體Q2。因此， 該輸出端(N)輸出一時脈訊號至該次級移位暫存單元(N＋1)。此外，該第四電晶體Q4被該次級移位暫存單元(N＋1)之該輸出訊號所切換。當該第四電晶體Q4被開啟，該輸出端(N)輸出一低電位訊號。
當該前級移位暫存單元之輸出端(N－1)輸出一低電位訊號至該反相器120，則該反相器120輸出一高電位訊號至該第三電晶體Q3。因此，該輸出端(N)被維持在一低電位。
當該第一電晶體Q1於該時期t1開啟時，則該自舉點A之電位和該輸出訊號N會幾乎相等(差值僅為一電晶體之閾電壓Vth，如第6圖所示)。當該反相時脈訊號XCK處於一低電位，則該自舉點A處於一浮動態。依照饋穿壓降理論(feed－though voltage drop theory)，該第二電晶體Q2之閘極與該第一源極/汲極之電位差被維持穩定。當該時脈訊號CK於時期t2開始時處於一高電位，該自舉點則處於一更高之電位。一旦自舉點A上之電位相較於VDD而言又再高出該第五電晶體Q5之一閾電壓時，則該電位會被放電至Vb2。於時期t3，該次級移位暫存單元(N＋1)之輸出處於高值，則該自舉點A之電壓則放電至一低值。
值得注意的是，該等電晶體Q1－Q5乃為NMOS電晶體。在一NMOS移位暫存電路中，該汲極電壓VDD位於一高電位而該源極電壓VSS則處於一低電位。
依照本發明之另一實施例，該等電晶體Q1－Q5乃為PMOS電晶體，而該反相器以不同方式連接。於一PMOS移位暫存電路中，該汲極電壓VSS處於一低電位而該源極電壓VDD則處於一高電位。如第7圖所示，該反相器 120之輸入端連接至該移位暫存電路100’之輸出端N，而該反相器120’之輸出端則連接至該第三電晶體Q3之閘極。
如第7圖所示之移位暫存電路100’，其可被區分為兩個電路部150’和250’。各部皆具有數種不同之實施方式。該自舉電路部150’具有各種變化型，舉例而言，如第11A圖至第11E圖所示。
值得注意的是，各種NMOS自舉電路部150可與各種NMOS基底電路250做各種合併利用。更有甚者，一些NMOS自舉部150可被一PMOS移位暫存電路使用以降低處於該自舉點A之電壓。例如第10E圖中所示之實施例。同樣地，該PMOS自舉電路部150’也可使用於一NMOS移位暫存電路。
本發明之該移位暫存電路100或100’可用做驅動一顯示面板之一移位暫存模組中之一移位暫存單元。如第8圖所示，該移位暫存模組70包括複數個移位暫存單元100連接成串聯型式，其以一級之該輸出端連接至次級之輸入端In1及前級之輸入端In2。各移位暫存單元100具有一第一時脈訊號輸入Ck1耦接至該時脈訊號CK、一第二時脈訊號輸入Ck2耦接至反相時脈訊號XCK、一源極電壓輸入Vs耦接至VSS而一汲極電壓輸入Vd透過一控制匯流排耦接至VDD。該第一移位暫存單元之輸入端耦接至一起啟脈衝訊號Vst。該移位暫存模組70，舉例而言，可用以驅動一顯示面板之複數個閘極線。
如上所述，本發明提供一移位暫存電路，包括四電晶體Q1－Q4，以及一反相器。各電晶體具有一閘極、一第一 源極/汲極端，以及一第二源極/汲極端。一放電電路耦接至一自舉點A，該自舉點A介於該第一電晶體Q1之第二源極/汲極與該第二電晶體Q2之閘極間。該放電電路可由一電晶體Q5所構成，或由更多電晶體串聯而成。該電晶體Q5之第一源極/汲極連接至一參考電壓如VDD。在該放電電路中，該電晶體Q5之閘極連接至其第二源極/汲極以使得：當該自舉點A上之電位相較於該參考電壓VDD而言又再超過該電晶體Q5之一閾電壓時，則而該自舉點A上之電位會因Q5開啟而調降。該反相器之輸出耦接至該第三電晶體Q3之閘極。該電晶體Q1－Q5可為NMOS電晶體或PMOS電晶體。於一NMOS移位暫存電路中，該反相器之輸入端耦接至該第一電晶體Q1之第一源極/汲極。於一PMOS移位暫存電路中，該反相器之輸入端耦接至該第三電晶體Q3之第一源極/汲極。
本發明也提供一移位暫存模組，包括複數個移位暫存單元耦接成串聯型式，使得一移位暫存單元之輸出端耦接至次級移位暫存單元之該第一輸入端以及該前級之第二輸入端。該移位暫存模組也具有一起啟脈衝輸入端耦接至該模組中之一第一移位暫存單元之輸入端。各該移位暫存單元具有一第一時脈訊號輸入端、一第二時脈訊號輸入端、一第一電壓輸入端，以及一第二電壓輸入端，其中該第一時脈訊號輸入端及該第二時脈訊號輸入端用以接收互補時脈訊號。
雖然移位暫存電路在描述中為可降低電子迴路中自舉點之裝置及方法，但值得注意的是本發明可應用於具有相似自舉點之任何電子迴路。舉例而言，本發明可被用於 如第9圖所示之一自舉電路部。
在如第9圖所示之該自舉電路部中，一第一電晶體Q1被當作一開關170以控制一第二電晶體Q2之狀態。當位於控制端之電位提高，則Q1會基於該輸入端之電位而導通以提供一偏壓給Q2之閘極。當位於該控制端之電位降低，Q1則被切斷。若位於該輸出端為高電位，則電荷將被困於Q1及Q2閘極之間。若該自舉點A之電位相對於該輸入端之電位為高時，且電荷長時間地蓄積，則Q1上之源/汲極電壓可能導致Q1損毀。為了降低施加於Q1上之電壓，一放電模組或電路160耦接至點A以依照該參考電位降低點A上之電位。
本發明之一不同之實施例中，該自舉電路部150之閘極耦接至該輸入端，如第10B圖中所示。
本發明之另一實施例中，該開關170設置成不同的型式。如第10C圖中所示，Q1之閘極耦接至該輸入端。Q1之源極或汲極中之一端耦接至XCK而另一端則耦接至該自舉點A。
第10D圖所示之實施例中，Q1之源極或汲極中之一端耦接至VDD，而非XCK。
第10E圖所示之實施例中，Q5之該第一汲極/源極耦接至CK。該NMOS的實施方式也可用於一PMOS移位暫存電路中以降低自舉點A上之電壓。
第9圖所示之自舉電路部150，可用於第7圖中所示之一PMOS移位暫存電路。在此情況下，電晶體Q1、Q2以及Q5也是PMOS電晶體。第11a圖所示之實施例中，該控制端輸入至Q1之閘極者為XCK，而該參考電壓至該 放電電路160者為VSS。在該放電電路160中，Q5之該第一汲極/源極耦接至VSS，而該閘極及該第二汲極/源極端耦接至該自舉點A。
本發明之一不同實施例中，該自舉電路部150’之Q1之閘極耦接至該輸入端，如第11B圖所示。
本發明之另一實施例中，該開關170設置成不同型式。如第11c圖所示，Q1之閘極耦接至該輸入端。Q1之汲極和源極中之一端耦接至XCK，而另一端耦接至該自舉點A。
第11D圖所示之實施例中，Q5之該第一汲極/源極耦接至VSS而非XCK。
第11E圖所示之實施例中，Q5之該第一汲極/源極端耦接至CK。
此外，第4和7圖所示之該基底電路部250和250’也可具有多種實施方式如第12A－12D圖所示。第12A和12B圖為第4圖中該NMOS基底電路部250的變化型，在第12B圖中其具有一額外的電晶體Q6。第12C和12D圖中為第4圖中之該PMOS基底電路部250’之變化型，在第12D圖中其具有一額外之電晶體Q6。這些不同的實施例皆可將各種自舉電路部150和150’以各種方式結合。
總的來說，本發明提供一種降低電路中之一自舉電路部之自舉點上電壓的方法及裝置。在該自舉電路部中，一開關可用於控制一輸出電路區塊中之該電晶體(輸出電晶體)之狀態。特別的是，該開關耦接至該輸出電晶體之該閘極以提供一偏壓至該閘極而使該輸出電晶體得以導通。該開關可包括其他之電晶體(開關電晶體)，其以源極 或汲極中之一端耦接至該輸出電路部中之電晶體的閘極。而源極或汲極中之另一端及該切換電晶體之閘極可耦接至一時脈訊號、一控制電壓，或一輸入訊號以使其開啟或關閉。當該開關電晶體關閉或非導通，則該切換電晶體之源極與和汲極間之電壓差可能相當地高。為了降低該電壓差，一放電電路可用以降低該自舉點上之電位。該放電電路可包括一電晶體(放電電晶體)，當該開關電晶體非導通時，則該放電電晶體會被導通。因此，該放電電晶體之源極或汲極之一端耦接至一參考電壓，而該放電電晶體之源極或汲極之另一端以及其閘極則耦接至該自舉點。
該自舉電路部的各種實施例皆可用於一NMOS電子迴路或一PMOS電子迴路。舉例而言，該自舉電路部之各種實施可用於一PMOS移位暫存電路或一NMOS移位暫存電路。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何具有本發明所屬技術領域之通常知識者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
A‧‧‧自舉點
C‧‧‧電容
Q1‧‧‧第一電晶體
Q2‧‧‧第二電晶體
Q3‧‧‧第三電晶體
Q4‧‧‧第四電晶體
Q5‧‧‧第五電晶體
70‧‧‧移位暫存模組
100‧‧‧移位暫存電路
100’‧‧‧移位暫存電路
120‧‧‧反相器
120’‧‧‧反相器
150‧‧‧自舉電路部
150’‧‧‧自舉電路部
160‧‧‧放電電路
170‧‧‧開關
250‧‧‧基底電路部
250’‧‧‧基底電路部
第1圖表示使用先前技術之移位暫存電路。
第2圖表示使用先前技術之移位暫存電路的時序圖。
第3圖表示使用先前技術之移位暫存電路位中自舉點上之電位。
第4圖表示依照本發明一實施例的移位暫存電路。
第5圖表示第4圖之移位暫存電路之時序圖。
第6圖表示第4圖之移位暫存電路中自舉點上之電位。
第7圖表示依照本發明另一實施例的移位暫存電路。
第8圖表示具有複數個移位暫存單元串聯之移位暫存模組，其中該移位暫存單元之輸出與一顯示面板之複數個閘極線相連。
第9圖表示依照本發明一實施例之具有一放電電路或模組的一自舉電路部，用以降低該自舉點上之電壓。
第10A圖表示用於第4圖之移位暫存電路之一自舉電路部。
第10B圖表示依照本發明一不同之實施例之一自舉電路部。
第10C圖表示依照本發明之另一實施例之一自舉電路部。
第10D圖表示依照本發明之再一實施例之一自舉電路部。
第10E圖表示依照本發明之另一不同實施例之一自舉電路部。
第11A圖表示第7圖之一移位暫存器中的一自舉電路部。
第11B圖表示依照本發明之一不同實施例之一自舉電 路部。
第11C圖表示依照本發明之另一實施例之一自舉電路部。
第11D圖表示依照本發明之再一實施例之一自舉電路部。
第11E圖表示依照本發明之另一實施例之一自舉電路部。
第12A圖表示依照本發明一實施例之一NMOS移位暫存電路，其中部分之變化型。
第12B圖表示依照本發明另一實施例之一NMOS移位暫存電路，其中部分之變化型。
第12C圖表示依照本發明一實施例之一PMOS移位暫存電路，其中部分之變化型。
第12D圖表示依照本發明另一實施例之一PMOS移位暫存電路，其中部分之變化型。
A‧‧‧自舉點
C‧‧‧電容
Q1‧‧‧第一電晶體
Q2‧‧‧第二電晶體
Q3‧‧‧第三電晶體
Q4‧‧‧第四電晶體
Q5‧‧‧第五電晶體
70‧‧‧移位暫存模組
100‧‧‧移位暫存電路
120‧‧‧反相器
150‧‧‧自舉電路部
250‧‧‧基底電路部

Claims (20)

  1. 一種用於降低電子迴路中自舉點電壓之方法，包括：耦接一放電元件至該電路部於該電路部之一自舉點上，其中該電路部於一第一時期和接續該第一時期後之一第二時期中是可操作的，而該自舉點於該第一時期具有一第一電位且於該第二時期具有一第二電位；透過該放電元件降低於該第二時期中該自舉點上之該第二電位，其中該電路部包括：一輸入元件，可操作於一連接狀態和一非連接態；以及一輸出元件，具有一輸出端和一閘極，且於該電路部中之該自舉點上耦接至該輸入元件，其中當該電路部操作於該第一時期時，則該輸入元件操作於該連接態，並透過該自舉點提供該輸出元件之該閘極一偏壓，其中該偏壓大體上相等於該第一電位，而當該電路部操作於該第二時期時，則該輸入元件操作於該非連接態，則該自舉點上之電位，部分因為該輸出元件之輸出端上之一增加電位之故，而從該第一電位增加至該第二電位。
  2. 如申請專利範圍第1項所述之用於降低電子迴路中自舉點電壓之方法，其中該輸入元件包括一第一電晶體，而當該輸入元件操作於該連接態，則該第一電晶體操作於一導通態，而當該輸入元件操作於該非連接態，則該第一電晶體操作於一非導通態，而其中該輸出元件包括一第二電晶體，其具有一源極/汲極耦接至該輸出端。
  3. 如申請專利範圍第2項所述之用於降低電子迴路中自舉點電壓之方法，其中該放電元件具有一第三電晶體， 包括：一第一源極/汲極，耦接至該自舉點；一閘極，耦接至該自舉點；以及一第二源極/汲極，耦接大體上相等於該第一電位之一參考電位，以使該第一時期維持該第一電位並於該第二時期降低該第二電位。
  4. 如申請專利範圍第2項所述之用於降低電子迴路中自舉點電壓之方法，其中該第一電晶體包括：一第一汲極/源極，耦接至該自舉點；一第二汲極/源極，耦接至一輸入端以接收一輸入電位，其大體上相等於該第一時期中之該第一電位；以及一閘極，耦接至一時脈訊號以使該第一電晶體在該第一時期中操作於該導通態。
  5. 如申請專利範圍第2項所述之用於降低電子迴路中自舉點電壓之方法，其中該第一電晶體包括：一第一汲極/源極，耦接至該自舉點；一第二汲極/源極和一閘極，兩者皆耦接至一輸入端以接收一輸入電位大體相等於該第一時期間之該第一電位。
  6. 如申請專利範圍第2項所述之用於降低電子迴路中自舉點電壓之方法，其中該第一電晶體包括：一第一汲極/源極，耦接至該自舉點；一第二汲極/源極，耦接至一時脈訊號大體相等於該第一時期中之該第一電位；以及一閘極，耦接至一輸入端以接收一輸入電位而使得該第一電晶體於該第一時期間操作於該導通態。
  7. 一可降低自舉點電壓之電子迴路，包括： 一輸入元件，可操作於一連接態和一非連接態；一輸出元件，具有一輸出端和一閘極，於一自舉點上耦接至該輸入元件；以及一放電元件，耦接至該自舉點，其中該電子迴路可操作於一第一時期和接續該第一時期後之一第二時期，而其中於該第一時期，該輸入元件操作於該連接態以透過該自舉點以提供一第一電位至該輸出元件之該閘極，以及於該第二時期，該輸入元件操作於該非連接態，而在自舉點上之一電位，部分因為該輸出元件之該輸出端上之一增加電位之故，其從該第一電位增加至一第二電位，且其中該放電元件乃用於降低該自舉點上於該第二時期中之該第二電位。
  8. 如申請專利範圍第7項所述之可降低自舉點電壓之電子迴路，當該輸入元件操作於該導通態時，該第一電晶體則操作於一導通態，而當該輸入元件操作於一非導通態時，則該第一電晶體操作於一非導通態，而其中該輸出元件包括一第二電晶體，其具有一源極/汲極耦接至該輸出端。
  9. 如申請專利範圍第8項所述之可降低自舉點電壓之電子迴路，其中該放電元件包括一第三電晶體，其具有一第一源極/汲極，耦接至該自舉點；一閘極，耦接至該自舉點；以及一第二源極/汲極，耦接大體上相等於該第一電位之一參考電位，以使該第一時期中維持該第一電位，並於該第二時期中降低該第二電位。
  10. 如申請專利範圍第8項所述之可降低自舉點電壓之 電子迴路，其中該第一電晶體包括：一第一汲極/源極，耦接至該自舉點；一第二汲極/源極，耦接至一輸入端以於該第一時期接收大體上相等於該第一電位之一輸入電壓；以及一閘極，耦接至一時脈訊號以使該第一電晶體於該第一時期操作於該導通態上。
  11. 如申請專利範圍第8項所述之可降低自舉點電壓之電子迴路，其中該第一電晶體包括：一第一汲極/源極，耦接至該自舉點；一第二汲極/源極和一閘極，兩者皆耦接至一輸入端以於該第一時期接收大體上相等於該第一電位之一輸入電壓。
  12. 如申請專利範圍第8項所述之可降低自舉點電壓之電子迴路，其中該第一電晶體包括：一第一汲極/源極，耦接至該自舉點；一第二汲極/源極，耦接至大體相等於該第一時期中的該第一電位之一時脈訊號；以及一閘極，耦接至一輸入端以接收一輸入電位使得該第一電晶體於該第一時期間操作於該導通態。
  13. 如申請專利範圍第10項所述之可降低自舉點電壓之電子迴路，其中該第二電晶體更包括一第二源極/汲極耦接至與該時脈訊號互補之一第二時脈訊號。
  14. 如申請專利範圍第13項所述之可降低自舉點電壓之電子迴路，更包括：一反相器，具有一輸出端；一第三電晶體，具有一閘極和一第一源極/汲極；以及 一第四電晶體，具有一閘極、一第一源極/汲極和一第二源極/汲極，其中該放電元件包括一第五電晶體，其具有一第一源極/汲極，耦接至該自舉點；一閘極，耦接至該自舉點；以及一第二源極/汲極，耦接至大體上相等於該第一電位之一第一參考電壓，以使該第一時期維持該第一電位，並於該第二時期降低該第二電位，而其中該第三電晶體之閘極耦接至該反相器之該輸出端，該第三電晶體之該第一源極/汲極耦接至該輸出端，而該第三電晶體之該第二源極/汲極耦接至一第二參考電位，而該第四電晶之閘極耦接至一第二輸入端，該第四電晶體之該第一源極/汲極耦接至該輸出端，該第四電晶體之該第二源極/汲極耦接至該第二參考電位。
  15. 如申請專利範圍第14項所述之可降低自舉點電壓之電子迴路，其中該第一至第五電晶體為NMOS電晶體，而該第一電晶體之第一源極/汲極耦接至該反相器之一輸入端，而該第二參考電位較該第一參考電位低。
  16. 如申請專利範圍第14項所述之可降低自舉點電壓之電子迴路，其中該第一至第五電晶體為PMOS電晶體，而該第三電晶體之源極/汲極耦接至該反相器之一輸入端，而該第二參考電位較該第一參考電位高。
  17. 一移位暫存模組，包括：一第一時脈訊號輸入端；一第二時脈訊號輸入端；一第一電壓輸入端；一第二電壓輸入端； 一起始脈衝輸入端；複數個其他移位暫存器單元排列成複數個級，所述個移位暫存器單元包括：一第一輸入端；一第二輸入端；一輸出端；一反相器，具有一輸出端；一放電單元，具有一第一端和一第二端；一第一電晶體，具有一閘極、一第一源極/汲極和一第二源極/汲極；一第二電晶體，具有一閘極、一第一源極/汲極和一第二源極/汲極；以及一第三電晶體，具有一閘極、一第一源極/汲極和一第二源極/汲極；和一第四電晶體，具有一閘極、一第一源極/汲極和一第二源極/汲極，其中該第一電晶體之閘極耦接至該第一時脈訊號輸入端；該第一電晶體之該汲極/源極耦接至該第一輸入端，而該第一電晶體之該第二汲極/源極耦接至該第二電晶體之該閘極；該第二電晶體之該第一源極/汲極耦接至該第二時脈輸入端，而該第二電晶體之該第二源極/汲極耦接至該輸出端；該第三電晶體之閘極耦接至該反相器之該輸出端；而該第三電晶體之該第一源極/汲極耦接至該輸出端；而該第三電晶體之該第二源極/汲極耦接至該第一電壓輸入端；該第四電晶體之閘極耦接至該第二輸出端、該第四電晶體之該第一源極/汲極耦接至該輸出端，而該第四電晶體 之該第二源極/汲極耦接至該第一電壓輸入端；而該放電電路之該第一端耦接至一第二電壓輸入端，而該放電電路之該第二端耦接至該第二電晶體之該閘極；而其中該等移位暫存器相串聯，並使得一移位暫存器之該第一輸入端以該移位暫存器之該輸出端耦接至該前級；該移位暫存器之該第二輸入端以該移位暫存器之該輸出端耦接至該次級；一第一級中該移位暫存器之該第一端耦接至該起始脈衝輸入；該第一時脈訊號輸入端和該第二時脈輸入端用於接收互補之時脈訊號；而該第一電壓輸入端和該第二電壓輸入端用以分別接收一第一電位及一相異的第二電位。
  18. 如申請專利範圍第17項所述之移位暫存模組，其中該放電電路包括一電晶體具有一閘極、一第一源極/汲極和一第二源極/汲極，其中該第一源極/汲極耦接至該第一放電電路之該第一端，而該第二源極/汲極之該閘極耦接至該放電電路之該第二端。
  19. 如申請專利範圍第17項所述之移位暫存模組，其中該第一至第五電晶體是NMOS電晶體，而該第一電晶體之該第一源極/汲極耦接至該反相器之一輸入端，而該第一電位較該第二電位低。
  20. 如申請專利範圍第17項所述之移位暫存模組，其中該第一至第五電晶體為PMOS電晶體，而該第三電晶體之該第一源極/汲極耦接至該反相器之一輸入端，而該第一電位較該第二電位高。
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